KR20060124591A - 플라즈마 처리 방법 - Google Patents

플라즈마 처리 방법 Download PDF

Info

Publication number
KR20060124591A
KR20060124591A KR1020060047912A KR20060047912A KR20060124591A KR 20060124591 A KR20060124591 A KR 20060124591A KR 1020060047912 A KR1020060047912 A KR 1020060047912A KR 20060047912 A KR20060047912 A KR 20060047912A KR 20060124591 A KR20060124591 A KR 20060124591A
Authority
KR
South Korea
Prior art keywords
plasma
nitrogen
processing
nitride film
containing plasma
Prior art date
Application number
KR1020060047912A
Other languages
English (en)
Other versions
KR100874517B1 (ko
Inventor
미노루 혼다
도시오 나카니시
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20060124591A publication Critical patent/KR20060124591A/ko
Application granted granted Critical
Publication of KR100874517B1 publication Critical patent/KR100874517B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C8/00—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C8/06—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases
    • C23C8/36—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases using ionised gases, e.g. ionitriding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)
  • Solid-Phase Diffusion Into Metallic Material Surfaces (AREA)

Abstract

플라즈마를 이용하여 실리콘을 직접 질화하여, 양질인 질화막을 형성할 수 있는 기술을 제공한다. 플라즈마 처리 장치의 처리실 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 플라즈마를 작용시켜 직접 질화 처리하고, 실리콘 질화막을 형성하는 플라즈마 처리 방법으로서, 상기 질소 함유 플라즈마 중의 래디컬 성분에 의한 질화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 1 스텝과, 상기 질소 함유 플라즈마 중의 이온 성분에 의한 질화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는, 플라즈마 처리 방법.

Description

플라즈마 처리 방법{PLASMA PROCESSING METHOD}
도 1은 본 발명에 이용 가능한 플라즈마 처리 장치의 일례를 도시하는 개략 단면도이다.
도 2는 평면 안테나의 설명에 제공하는 도면이다.
도 3은 플라즈마 질화 처리의 순서를 나타내는 흐름도이다.
도 4a 내지 도 4c는 게이트 전극 형성의 공정을 설명하기 위한 웨이퍼 단면의 모식도이다.
도 5는 XPS 분석에 의한 방치 시간 1.5 시간에서의 막 중의 N 농도와 막 두께의 관계를 도시하는 그래프이다.
도 6은 2 스텝 처리로 상정되는 프로 파일을 도시한 도면.
도 7은 압력을 변화시킨 경우의 플라즈마의 전자 온도를 도시하는 그래프도.
도 8은 XPS 분석에 의한 막 중의 N 농도와 막 두께의 관계를 도시하는 그래프이다.
도 9는 XPS 분석에 의한 방치 시간 3~24시간에서의 막 중의 N 농도의 변화량과 막 두께의 관계를 도시하는 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 챔버 2 서셉터
3 지지 부재 5 히터
15 가스 도입 부재 16 가스 공급계
17 Ar 가스 공급원 18 N2 가스 공급원
23 배기관 24 배기 장치
25 반출입구 26 게이트 밸브
27 상측 플레이트 27a 지지부
28 마이크로파 투과판 29 실 부재
31 평면 안테나 32 마이크로파 방사 구멍
37 도파관 37a 동축 도파관
37b 직사각형 도파관 39 마이크로파 발생 장치
40 모드 변환기 50 프로세스 컨트롤러
100 플라즈마 처리 장치 101 Si 기판
102 소자 분리 영역 103 게이트 절연막
104 폴리 실리콘층(게이트 전극) 105 사이드 월
200 트랜지스터 W 웨이퍼(기판)
[특허문헌 1] 일본 특허 공개 평성 제 9 - 227296호 공보(단락 0021, 0022 등)
본 발명은, 플라즈마를 이용하여 반도체 기판 등의 피처리체 표면의 실리콘을 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 처리 방법에 관한 것이다.
각종 반도체 장치의 제조 과정에서는, 예컨대 트랜지스터의 게이트 절연막 등으로서, 실리콘 질화막의 형성이 실행된다. 최근에는, 반도체 장치의 미세화에 따라, 게이트 절연막의 박막화가 진행되고 있어, 막 두께가 수 nm인 얇은 실리콘 질화막을 형성하는 것이 요구되고 있다.
실리콘 질화막을 형성하는 방법으로서는, 미리 막을 생성해 둔 SiO2 등의 실리콘 산화막을 나중에 질화 처리하는 방법이 주류였지만, 플라즈마 처리에 의해서 단결정 실리콘을 직접 질화 처리하는 기술로서, 마이크로파 플라즈마 CVD 장치의 반응실내에 NH3 가스를 도입하여, 처리 압력 100Torr(13332Pa), 처리 온도 1300℃에서 실리콘 질화막을 형성하는 방법, 혹은, 상기 반응실 내에 N2 가스를 도입하고, 처리 압력 50mTorr(6.7Pa), 처리 온도 1150℃에서 실리콘 질화막을 형성하는 방법이 제안되어 있다(예컨대, 특허 문헌 1).
특허 문헌1과 같이, 실리콘을 직접 플라즈마 질화 처리하는 경우, 막질의 저 하, 예컨대 경시적인 N 농도의 감소(N 빠짐)가 일어나기 쉬워, 안정한 실리콘 질화막이 얻어지지 않는 등의 문제가 있다.
따라서, 본 발명의 목적은, 플라즈마를 이용하여 실리콘을 직접 질화하여, 양질의 질화막을 형성하는 것이 가능한 기술을 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점에 의하면, 플라즈마 처리 장치의 처리실 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 플라즈마를 작용시켜 직접 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 처리 방법에 있어서,
상기 질소 함유 플라즈마 중의 래디컬 성분에 의한 질화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 1 스텝과,
상기 질소 함유 플라즈마 중의 이온 성분에 의한 질화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는, 플라즈마 처리 방법이 제공된다.
또한, 본 발명의 제 2 관점에 의하면, 플라즈마 처리 장치의 처리실 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 플라즈마를 작용시켜 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 처리 방법에 있어서,
133.3Pa~1333Pa의 처리 압력으로 플라즈마 처리를 실행하는 제 1 스텝과,
1.33Pa~26.66Pa의 처리 압력으로 플라즈마 처리를 실행하는 제 2 스텝을 포 함하는 것을 특징으로 하는, 플라즈마 처리 방법이 제공된다.
상기 제 1 그리고 제 2 관점에서, 상기 질소 함유 플라즈마는, 복수의 슬롯을 가지는 평면 안테나로 상기 처리실 내에 마이크로파를 도입하는 것에 의해 형성되는 것이 바람직하다. 이 경우, 상기 제 1 스텝에 있어서의 상기 질소 함유 플라즈마의 전자 온도가 0.7eV 이하이며, 상기 제 2 스텝에 있어서의 질소 함유 플라즈마의 전자 온도가, 1.0eV 이상인 것이 바람직하다. 또한, 상기 제 1 스텝에 의한 처리를, 상기 실리콘 질화막이 1.5nm의 막 두께로 성장할 때까지 실행한 뒤, 상기 제 2 스텝에 의한 처리를 실행하는 것이 바람직하다.
본 발명의 제 3 관점에 의하면, 컴퓨터상에서 동작하여, 실행시에, 상기 제 1 관점 또는 제 2 관점의 플라즈마 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것을 특징으로 하는, 제어 프로그램이 제공된다.
본 발명의 제 4 관점에 의하면, 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체에 있어서, 상기 제어 프로그램은, 실행시에, 상기 제 1 관점 또는 제 2 관점의 플라즈마 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인 것을 특징으로 하는, 컴퓨터 기억 매체가 제공된다.
본 발명의 제 5 관점에 의하면, 플라즈마를 발생시키는 플라즈마 공급원과,
상기 플라즈마에 의해, 피처리체를 처리하기 위한 진공 배기 가능한 처리 용기와,
상기 처리 용기 내에서 상기 피처리체를 탑재하는 기판 지지대와,
상기 제 1 관점 또는 제 2 관점의 플라즈마 처리 방법이 실행되도록 제어하 는 제어부를 구비한 것을 특징으로 하는, 플라즈마 처리 장치가 제공된다.
또한, 본 발명의 제 6 관점에 의하면, 플라즈마 처리 장치의 처리실 내에서 피처리체 표면에 대하여 질소 함유 플라즈마 또는 산소 함유 플라즈마를 작용시켜 질화 처리 또는 산화 처리하여, 질화막 또는 산화막을 형성하는 플라즈마 처리 방법에 있어서,
상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마 중의 래디컬 성분에 의한 질화 반응 또는 산화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 1 스텝과,
상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마 중의 이온 성분에 의한 질화 반응 또는 산화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는, 플라즈마 처리 방법이 제공된다. 이 경우, 상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마는, 복수의 슬롯을 가지는 평면 안테나로 상기 처리실 내에 마이크로파를 도입하는 것에 의해 형성되는 것이 바람직하다.
또한, 본 발명의 제 7 관점에 의하면, 플라즈마 처리 장치의 처리실 내에서 피처리체 표면에 대하여 질소 함유 플라즈마 또는 산소 함유 플라즈마를 작용시켜 질화 처리 또는 산화 처리하여, 질화막 또는 산화막을 형성하는 플라즈마 처리 방법에 있어서,
66.65Pa 이상 1333Pa 이하의 처리 압력으로 플라즈마 처리를 실행하는 제 1 스텝과,
1.33Pa 이상 66.65Pa 미만의 처리 압력으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는, 플라즈마 처리 방법이 제공된다.
이하, 적절히 첨부 도면을 참조하여 본 발명의 실시의 형태에 대하여 구체적으로 설명한다. 도 1은, 본 발명에 적합하게 이용 가능한 플라즈마 처리 장치의 일례를 모식적으로 도시하는 단면도이다. 이 플라즈마 처리 장치(100)는, 복수의 슬롯을 가지는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna ; 래디얼 라인 슬롯 안테나)로 처리실내에 마이크로파를 도입하여 플라즈마를 발생시키는 것에 의해, 고밀도 또한 저전자 온도의 마이크로파 플라즈마를 발생시켜 얻는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 예컨대, MOS 트랜지스터, MOSFET(전기장 효과형 트랜지스터) 등의 각종 반도체 장치의 제조 과정에 있어서의 게이트 절연막의 형성 등의 목적으로 적합하게 이용 가능한 것이다.
상기 플라즈마 처리 장치(100)는, 기밀하게 구성되어, 접지된 대략 원통 형상의 챔버(1)를 가지고 있다. 챔버(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 저벽(1a)에는 이 개구부(10)와 연통하여, 하방을 향해서 돌출하는 배기실(11)이 마련되어 있다.
챔버(1) 내에는 피처리체인 실리콘 웨이퍼(이하, 단지「웨이퍼」라고 기입함)(W)를 수평으로 지지하기 위한 AlN 등의 세라믹으로 이루어지는 탑재대로서의 서셉터(2)가 마련되어 있다. 이 서셉터(2)는, 배기실(11)의 바닥부 중앙으로부터 상방으로 연장하는 원통 형상의 AlN 등의 세라믹으로 이루어지는 지지 부재(3)에 의해 지지되어 있다. 서셉터(2)의 외연부에는 웨이퍼(W)를 가이드하기 위한 가이드링(4)이 마련되어 있다. 또한, 서셉터(2)에는 저항 가열형의 히터(5)가 매립되어 있어, 이 히터(5)는 히터 전원(6)으로부터 급전되는 것에 의해 서셉터(2)를 가열하여, 그 열로 피처리체인 웨이퍼(W)를 가열한다. 이 때, 웨이퍼의 온도는 예컨대 실온으로부터 800℃까지의 범위로 온도 제어 가능하다. 또한, 챔버(1)의 내주에는, 석영으로 이루어지는 원통 형상의 라이너(7)가 마련되어, 챔버 구성 재료에 의한 금속 오염을 방지하고 있다. 이에 의해, 챔버 내는 클린 환경으로 유지된다. 또한, 서셉터(2)의 외주측에는, 챔버(1) 내를 균일 배기하기 위한 배플 플레이트(8)가 고리 형상으로 마련되고, 이 배플 플레이트(8)는, 복수의 지주(9)에 의해 지지되어 있다.
서셉터(2)에는, 웨이퍼(W)를 지지하여 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)이 서셉터(2)의 표면에 대하여 돌출 및 들어감이 가능하도록 마련되어 있다.
챔버(1)의 측벽에는 고리 형상을 이루는 가스 도입 부재(15)가 마련되고 있고, 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 이 가스 도입 부재(15)에는 가스를 균일하게 도입하기 위한 복수의 가스도입구가 균등하게 형성되어, 챔버(1)내에 가스가 균일하게 도입된다. 또한, 가스 도입 부재는 노즐 형상 또는 샤워 형상으로 배치해도 좋다. 이 가스 공급계(16)는, 예컨대 Ar 가스 공급 원(17), N2 가스 공급원(18)을 가지고 있고, 이들 가스가, 각각 가스 라인(20)을 거쳐서 가스 도입 부재(15)에 달하여, 가스 도입 부재(15)로부터 챔버(1) 내에 도입된다. 가스 라인(20)의 각각에는, 매스플로우 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 마련되어 있다. 또한, 상기 N2 가스 대신에, 예컨대 NH3 가스, N2와 H2의 혼합 가스 등을 이용할 수도 있다. 또한, 상기 Ar 가스 대신에, Kr, Xe, He, Ne 등의 희 가스를 이용할 수도 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고 이 배기 장치(24)를 작동시키는 것에 의해 챔버(1) 내의 가스가, 배플 플레이트(8)를 거쳐서 배기실(11)의 공간(11a) 내로 균일하게 배출되어, 배기관(23)을 거쳐서 배기된다. 이에 의해 챔버(1) 내는 소정의 진공도, 예컨대 0.133Pa까지 고속으로 감압하는 것이 가능해져 있다.
챔버(1)의 측벽에는, 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼(W)의 반출입을 실행하기 위한 반출입구(25)와, 이 반출입구(25)를 개폐하는 게이트 밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있고, 이 개구부에 고리 형상의 상측 플레이트(27)가 접합된다. 상측 플레이트(27)의 내주 하부는, 내측의 챔버내 공간을 향해서 돌출하여, 고리 형상의 지지부(27a)를 형성하고 있다. 이 지지부(27a)에 유전체, 예컨대 석영이나 Al2O3, AlN 등의 세라믹으로 이루어져, 마이크로파를 투과 하는 마이크로파 투과판(28)이 실 부재(29)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(1)내는 기밀하게 유지된다.
마이크로파 투과판(28)의 상방에는, 서셉터(2)와 대향하도록, 원판 형상의 평면 안테나(31)가 마련되어 있다. 이 평면 안테나(31)는 챔버(1)의 측벽 상단에 걸려 있다. 평면 안테나(31)는, 예컨대 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 이루어져, 다수의 마이크로파 방사 구멍(32)이 소정의 패턴으로 관통하여 형성된 구성으로 되어있다. 이 마이크로파 방사 구멍(32)은, 예컨대 도 2에 도시하는 바와 같이 긴 홈 형상을 이루어, 전형적으로는 인접하는 마이크로파 방사 구멍(32)끼리가「T」자 형상으로 배치되고, 이들 복수의 마이크로파 방사 구멍(32)이 동심원 형상으로 배치되어 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은, 마이크로파의 파장(λg)에 따라 결정되고, 예컨대 마이크로파 방사 구멍(32)의 간격은, λg/4, λg/2 또는 λg가 되도록 배치된다. 또한, 도 2에 있어서, 동심원 형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr으로 도시하고 있다. 또한, 마이크로파 방사 구멍(32)은, 원형 형상, 원호 형상 등의 다른 형상이더라도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않고, 동심원 형상 외에, 예컨대, 나선 형상, 방사 형상으로 배치할 수도 있다.
이 평면 안테나(31)의 상면에는, 진공보다도 큰 유전율을 가지는 서파재(33)가 마련되어 있다. 이 서파재(33)는, 진공속에서는 마이크로파의 파장이 길어지는 것으로부터, 마이크로파의 파장을 짧게 하여 슬롯에 마이크로파를 효율적으로 공급 하는 기능을 가지고 있다. 또한, 평면 안테나(31)와 마이크로파 투과판(28)의 사이, 또한, 서파재(33)와 평면 안테나(31)의 사이는, 각각 밀착시켜도 이간시켜도 좋다.
챔버(1)의 상면에는, 이들 평면 안테나(31) 및 서파재(33)를 덮도록, 예컨대 알루미늄이나 스테인리스강 등의 금속재로 이루어지는 실드 덮개체(34)가 마련되어 있다. 챔버(1)의 상면과 실드 덮개체(34)는 실 부재(35)에 의해 실 되어 있다. 실드 덮개체(34)에는, 냉각수 유로(34a)가 형성되어 있고, 거기에 냉각수을 통류시키는 것에 의해, 실드 덮개체(34), 서파재(33), 평면 안테나(31), 마이크로파 투과판(28)을 냉각하도록 되어 있다. 또한, 실드 덮개체(34)는 접지되어 있다.
실드 덮개체(34)의 위쪽 벽의 중앙에는, 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는, 매칭 회로(38)를 거쳐서 마이크로파 발생 장치(39)가 접속되어 있다. 이에 의해, 마이크로파 발생 장치(39)에서 발생한, 예컨대 주파수 2.45GHz의 마이크로파가 도파관(37)을 거쳐서 상기 평면 안테나(31)로 전파되도록 되어 있다. 마이크로파의 주파수로서는, 8.35GHz, 1.98GHz 등을 이용할 수도 있다.
도파관(37)은, 상기 실드 덮개체(34)의 개구부(36)로부터 상방으로 연장하는 단면 원형 형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 가지고 있다. 직사각형 도파관(37b)과 동축 도파관(37a)의 사이의 모드 변환기(40)는, 직사각형 도파관(37b)내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기 능을 가지고 있다. 동축 도파관(37a)의 중심에는 내쪽 도체(41)가 연장하고 있고, 내쪽 도체(41)는, 그 하단부에서 평면 안테나(31)의 중심에 접속 고정되어 있다. 이에 의해, 마이크로파는, 동축 도파관(37a)의 내쪽 도체(41)를 거쳐서 평면 안테나(31)에 방사 형상으로 효율적으로 균일하게 전파된다.
플라즈마 처리 장치(100)의 각 구성부는, CPU를 구비한 프로세스 컨트롤러(50)에 접속되어 제어되는 구성으로 되어있다. 프로세스 컨트롤러(50)에는, 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해서 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(51)가 접속되어 있다.
또한, 프로세스 컨트롤러(50)에는, 플라즈마 처리 장치(100)로 실행되는 각종 처리를 프로세스 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라서, 유저 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 불러내어 프로세스 컨트롤러(50)에 실행시킴으로써, 프로세스 컨트롤러(50)의 제어하에서, 플라즈마 처리 장치(100)에서의 소망하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터 판독 가능한 기억 매체, 예컨대 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래쉬 메모리 등에 저장된 상태의 것을 이용하거나, 혹은, 다른 장치로부터, 예컨대 전용 회선을 거쳐서 수시로 전송시켜 온라인으로 이용하거나 하는 것도 가능하다.
이와 같이 구성된 RLSA 방식의 플라즈마 처리 장치(100)에 있어서는, 웨이퍼(W)의 실리콘층(다결정 실리콘 또는 단결정 실리콘)을 직접 질화하여 실리콘 질화막을 형성하는 처리를 실행할 수 있다. 이하, 그 순서에 대하여, 적절히 도 3을 참조하면서 설명한다.
우선, 스텝(S101)에서는, 게이트 밸브(26)를 열림으로 하여 반출입구(25)로부터 실리콘층이 형성된 웨이퍼(W)를 챔버(1) 내에 반입하여, 서셉터(2) 상에 탑재한다. 그리고, 가스 공급계(16)의 Ar 가스 공급원(17) 및 N2 가스 공급원(18)으로부터, Ar 가스, N2 가스를 소정의 유량으로 가스 도입 부재(15)를 거쳐서 챔버(1)내에 도입한다. 구체적으로는, 우선 제 1 스텝에서는, Ar 등의 희 가스 유량을 250~5000mL/min(sccm), N2 가스 유량을 50~2000mL/min(sccm)으로 설정하고, 챔버 내를 66.65Pa~1333Pa(0.5Torr~10Torr), 바람직하게는 133.3Pa~666.5Pa(1Torr~5Torr)의 처리 압력으로 조정한다. 또한, 희 가스를 이용하지 않고, N2 가스만을 사용할 수도 있다.
또한, 웨이퍼(W)의 온도를 400~800℃ 정도로, 바람직하게는 상승효과를 위해 600~800℃ 정도의 고온으로 가열한다(이상, 스텝(S102)).
다음에, 스텝(S103)에서는, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 지나서 도파관(37)으로 유도되어, 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차적으로 통과시켜 내쪽 도체(41)를 거쳐서 평면 안테나(31)에 공급하고, 평면 안테나(31)의 슬롯으로부터 마이크로파 투과 판(28)을 거쳐서 챔버(1) 내에 방사시킨다. 마이크로파는, 직사각형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a) 내를 평면 안테나(31)를 향해서 전파되고, 또한 평면 안테나(31)의 직경 바깥 방향으로 전파되어 간다. 평면 안테나(31)로부터 마이크로파 투과판(28)을 지나서 챔버(1)에 방사된 마이크로파에 의해 챔버(1)내에서 전자기장이 형성되어, Ar 가스와 N2 가스를 플라즈마화한다. 이 마이크로파 플라즈마는, 마이크로파가 평면 안테나(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사되는 것에 의해, 대략 1 × 1010 ~ 5 × 1012/cm3의 고밀도로, 또한 웨이퍼(W) 근방에서는, 저전자 온도 플라즈마가 된다. 또한, 이 때의 마이크로파 파워는 1500~5000W로 할 수 있다.
이렇게 하여 형성되는 마이크로파 플라즈마는, 하지막에의 이온 등에 의한 플라즈마 대미지가 적은 것이지만, 제 1 스텝에서는 66.65Pa 이상, 바람직하게는 133.3Pa 이상의 고압으로 처리하는 것에 의해, 플라즈마 중의 래디컬 성분에 의한 질화 반응이 지배적으로 일어나기 때문에, 플라즈마 대미지를 보다 한층 더 저감할 수 있다. 이 때의 플라즈마의 전자 온도는, 0.7eV 이하이고, 바람직하게는 0.6eV 이하이다. 그리고, 플라즈마중의 활성종, 주로 질소 래디컬(N*), 등의 작용에 의해서, 직접 실리콘중에 N이 도입되어, 양질인 실리콘 질화막이 형성된다.
상기 제 1 스텝에 의해, 실리콘 질화막이 소정의 막 두께, 예컨대 1.5nm까지 성장한 단계에서, 처리 압력을 저하시켜, 제 2 스텝에 의한 질화 처리를 실행한다 (스텝(S104)). 구체적으로는, Ar 등의 희 가스 유량을 250~5000mL/min(sccm), N2 가스 유량을 10~1000mL/min(sccm), 바람직하게는 10~100mL/min(sccm)로 설정하고, 챔버내를 1.33Pa~66.65Pa(10mTorr~500mTorr), 바람직하게는 6.7Pa~39.99Pa(50mTorr~300mTorr)의 처리 압력으로 조정한다. 웨이퍼(W)의 온도는, 제 1 스텝과 동일한 온도로 실시할 수 있다. 또한, 본 실시형태에 있어서, 「고압」,「저압」의 단어는, 어디까지나 상대적인 의미로 이용한다.
그리고, 제 1 스텝의 경우와 동일하게, 마이크로파 발생 장치(39)로부터의 마이크로파를, 평면 안테나(31)를 거쳐서 챔버(1) 내에 도입하여, 형성된 전자기장에 의해서, Ar 가스, N2 가스를 플라즈마화한다.
제 2 스텝에서는 66.65Pa 미만, 바람직하게는 39.99Pa 이하, 보다 바람직하게는 26.66Pa 이하의 저압(압력)으로 처리하는 것에 의해, 플라즈마중의 이온 성분에 의한 질화 반응이 지배적으로 일어난다. 이 때의 플라즈마의 전자 온도는, 0.7eV 초과, 바람직하게는 1eV 이상, 보다 바람직하게는 1.2eV 이상이며, 고에너지의 질소 이온에 의해, 막 두께가 1.5nm을 넘어도 막 중에 도입되기 때문에, 또한 질화 반응을 진행시키는 것이 가능하며, 플라즈마 중의 활성종, 주로 질소 이온 등의 작용에 의해서, 직접 실리콘 중에 N이 도입되어, 소망하는 막 두께로 실리콘 질화막이 형성된다.
제 2 스텝의 종료 후는, 플라즈마 정지하여, 처리 가스의 도입을 멈추고, 진공 배기하여 플라즈마 질화 처리가 종료한다(스텝(S105)), 그 후 웨이퍼(W)를 반출 하여(스텝(S106)), 필요에 따라 별도의 웨이퍼(W)의 처리를 실행한다.
이상과 같이 하여, 단결정 실리콘이나 다결정 실리콘의 표면에, 양질인 실리콘 질화막을 형성할 수 있다. 따라서, 본 발명의 프로세스는, 예컨대 트랜지스터 등의 각종 반도체 장치의 제조에 있어서, 게이트 절연막으로서 실리콘 질화막을 형성하는 경우에 적합하게 이용 가능하다. 도 4a 내지 도 4c는, 트랜지스터의 제조 과정에서 본 발명의 플라즈마 처리 방법을 적용한 예를 설명하는 도면이다.
도 4a에 도시하는 대로, P＋ 또는 N＋가 도프되어 웰 영역(확산 영역 : 도시하지 않음)이 형성된 Si 기판(101)에, 예컨대 LOCOS 법에 의해 소자 분리 영역(102)을 형성한다. 또한, 소자 분리 영역(102)은, STI(Shallow Trench Isolation)에 의해 형성해도 좋다.
이어서, 도 4b에 도시하는 바와 같이, 상술한 내용으로 2 스텝 처리의 플라즈마 질화를 실행하는 것에 의해, Si 기판(101)의 표면에, 게이트 절연막(103)(Si3N4)을 형성한다. 이 게이트 절연막(103)의 막 두께는, 목적으로 하는 디바이스에 따라서도 다르지만, 예컨대 1~5nm, 바람직하게는 1~2nm 정도로 할 수 있다.
그리고, 형성한 게이트 절연막(103) 상에, 예컨대 CVD에 의해 폴리 실리콘층(104)을 막 생성한 후, 포토리소그래피 기술에 의해 에칭하여 게이트 전극을 형성한다. 또한, 게이트 전극 구조는, 폴리 실리콘층(104)의 단층에 한하지 않고, 게이트 전극의 비 저항을 낮추어, 고속화할 목적으로, 예컨대 텅스텐, 몰리브덴, 탄탈, 티탄, 그것들의 실리사이드, 나이트 라이드, 합금 등을 포함하는 적층 구조로도 할 수 있다. 이와 같이 형성된 게이트 전극에 대하여, 도 4c에 도시하는 바와 같이, 절연막의 사이드 월(105)의 형성이나, 이온 주입 및 활성화 처리를 실행하여 소스/드레인(도시를 생략)을 형성하는 것에 의해 MOS 구조의 트랜지스터(200)를 제조할 수 있다.
다음에, 본 발명의 기초가 되는 실험 데이터에 대하여, 도 5를 참조하면서 설명을 실행한다. 도 5는, 도 1과 동일한 구성의 플라즈마 처리 장치(100)를 이용하여, 다른 처리 압력으로 실리콘 기판을 직접 질화 처리하여 실리콘 질화막을 형성하고, 1.5 시간 방치한 뒤의 막 중의 N 농도와 막 두께의 관계를 플롯한 그래프이다.
이 시험에 있어서의 플라즈마 처리는, 이하에 도시하는 바와 같이 저압 처리와 고압 처리로 나누어 실행했다.
<저압 처리>
처리 가스로서 Ar/N2를 유량 1000/40mL/min(sccm)으로 이용하고, 압력은 12Pa(90mTorr)으로 하고, 웨이퍼 온도 800℃, 플라즈마로의 공급 파워는 1.5kW에 의해 실행했다.
<고압 처리>
처리 가스로서 Ar/N2를 유량 1000/200mL/min(sccm)으로 이용하고, 압력은 200Pa(1500mTorr)으로 하고, 웨이퍼 온도 800℃, 플라즈마로의 공급 파워는 1.5kW 에 의해 실행했다.
도 5로부터, 200Pa의 고압 처리의 경우, 질화막 두께가 대략 1.5~1.6nm까지는, 질화막중의 N 농도가 높고, 막질이 양호하지만, 질화막 두께가 1.6nm 초에서는, N 농도가 급격히 감소하는 경향이 보였다. 한편, 12Pa의 저압 처리의 경우, N 농도는 2.0nm 정도까지 대략 일정하지만, N 농도는 고압 처리와 비교해서 전체적으로 낮은 경향이 있고, 질화막 두께가 2.0mm 초부터는 N 농도가 급격히 감소하는 경향이 표시되었다.
고압 처리에서는, 플라즈마의 전자 온도가 낮고, 플라즈마 중의 래디컬(N 래디컬)에 의한 질화 반응이 지배적으로 일어나기 때문에, 막질이 양호하지만, 래디컬의 반응성은 이온(N 이온)과 비교해서 뒤떨어지기 때문에, 질화막의 성장이 진행하여, 막 두께가 1.6nm을 넘으면, 실리콘과 형성중인 질화막의 계면까지 도달하기 어렵게 되어, 질화막이 두껍게 형성되지 않는다. 한편, 저압 처리에서는, 플라즈마중의 이온(N 이온)에 의한 질화 반응이 지배적으로 일어나기 때문에, 2.0nm 정도까지의 막 두께라면, 실리콘과 형성중인 질화막의 계면까지 이온이 도달하고, 질화 반응이 진행하여, 두꺼운 질화막을 형성할 수 있다.
이상의 결과로부터, 예컨대 질화막 두께 1.5nm까지는, 질화의 초기 단계에서 실리콘에 대미지를 부여하지 않도록 플라즈마 중의 래디컬 성분에 의한 질화 반응이 지배적인 저에너지의 고압 플라즈마 조건으로 플라즈마 처리를 실행하여, 그 후, 플라즈마중의 이온 성분에 의한 질화 반응이 지배적인 고에너지의 저압 플라즈마 처리 조건으로 플라즈마 처리를 실행하는 2 스텝 처리에 의해서, 양질인 막질로 두껍게 실리콘 질화막을 형성할 수 있는 것으로 생각되었다.
이러한 2 스텝 처리의 원리를 도 6에 도시한다. 2 스텝 처리에서는, 주로 래디컬 성분의 작용에 의해 질화를 실행하는 66.65Pa 이상의 고압 조건과, 이온 성분의 작용에 의해 질화를 실행하는 66.65Pa 미만의 저압 조건을 조합한다. 그리고 도 6에 도시하는 바와 같이, 초기에는 질화막을 소정의 두께, 예컨대 1.5nm 정도의 막 두께까지 고압 플라즈마 처리 조건으로 성장시켜, 다음에 막 두께를 전환 포인트로서(동 도면 중, 흰 색 동그란 도장으로 도시한다), 질화막의 성장 도중에 저압력 플라즈마 조건으로 바꾸는 것에 의해, 고압 조건과 저압 조건의 각각의 장점을 살려, 예컨대 2.0nm의 막 두께까지 질화시킬 수 있게 된다.
도 7은, 도 1의 플라즈마 처리 장치(100)에 있어서, 처리 압력을 변화시킨 경우의 플라즈마의 전자 온도의 변화를 도시하고 있다. 또한, 처리 가스로서는, Ar/N2를 유량 1000/200mL/min(sccm)으로 이용하고, 웨이퍼 온도800℃, 플라즈마로의 공급 파워는 1.5kW로 했다. 이 도 7에서, 압력이 고압측이 되는 것에 따라서, 전자 온도가 저하하고, 압력이 66.65Pa 이상이면, 전자 온도는 0.7eV 이하로 저하하고, 또한 압력이 133.3Pa 이상이 되면, 전자 온도가 0.6eV 이하로 저하하는 것을 판독할 수 있다.
한편, 도 7에서 압력이 66.65Pa 미만인 저압측에서는 전자 온도도 높은 경향에 있고, 압력이 39.99Pa 이하에서는, 전자 온도는 1.0eV 이상이고, 또한 압력이 26.66 Pa 이하에서는, 전자 온도가 1.2eV 이상인 것을 알 수 있다. 따라서, 2 스 텝 처리로 압력을 변화시키는 것에 의해, 플라즈마의 전자 온도도 제어할 수 있다.
다음에, 플라즈마 처리 장치(100)를 이용하여, 고압 조건과 저압 조건에서의 플라즈마 처리를 연속하여 실행하는 본 발명의 2 스텝 처리에 의해서, Si 기판을 직접적으로 질화 처리하여 질화막을 형성하고, 1.5시간 경과 후에 그 막중의 N 농도를 X 선 광전자 분광 분석법(XPS 분석)에 의해 측정하였다.
질화 처리의 플라즈마 조건은, 이하와 같이 하였다.
<제 1 스텝>
처리 가스로서 Ar/N2를 유량 1000/200mL/min(sccm)으로 이용하여, 압력은 200Pa(1500mTorr)로 하고, 웨이퍼 온도 800℃, 플라즈마로의 공급 파워는 1.5kW에 의해 실행했다.
<제 2 스텝>
처리 가스로서 Ar/N2를 유량 1000/40mL/min(sccm)으로 이용하여, 압력을 12Pa(90mTorr)로 한 이외는, 제 1 스텝과 동일하게 실행했다.
이상의 결과를 도 8에 도시하였다. 또한, 2 스텝 처리, 및, 상기 저압 처리 및 고압 처리에 의한 질화막 형성 후, 대기 중에 3시간~24시간 방치한 후의 N 농도의 변화량(ΔN)과 막 두께의 관계를 도 9에 도시하였다.
도 8에서, 고압 - 저압의 2 스텝 처리는, 대략 2.0nm까지 질화막 중의 N 농도가 높아져, 양질인 질화막이 형성되었다. 또한, 도 9에서, 1.5~2.0nm 정도의 막 두께의 경우, 2 스텝 처리에서는, 3~24시간의 방치 시간(Q 타임) 후의 N 농도의 변 동(N 빠짐)이 적고, 고압 또는 저압의 단일 압력에서의 처리와 비교해서, 양질인 질화막을 형성 가능한 것을 알 수 있었다. 그에 대하여, 고압에 의한 단일 압력 처리(래디컬 주체)의 질화로서는, 1.5nm을 넘어 막 두께가 두껍게 되면 새로운 Si-N 형성 반응이 충분히 진행하지 않고, 질화막 중에 유리한 N이 많아져 경시적인 N 빠짐이 많아지는 것으로 생각된다. 또한, 저압에 의한 단일 압력 처리(이온 주체)의 질화로는, 플라즈마 처리시의 높은 이온 에너지에 의해서, 일단 형성된 Si-N 결합이 절단되는 등의 현상에 의해서 막 중에 유리한 N이 많아져, 경시적인 N 빠짐도 많아진 것으로 생각된다.
이상의 도 8, 도 9의 결과로부터, 고압 처리 - 저압 처리의 2 스텝 처리를 실행하는 것에 의해, 고압 처리만, 혹은 저압 처리만, 의 단일 스텝에 의한 질화 처리와 비교해서, N 빠짐이 적고, 질화막의 막질을 향상시킬 수 있고, 또한 소망하는 막 두께로 질화막을 형성할 수 있는 것이 확인되었다. 특히, 막 두께가 2.0nm 정도인 경우에 양호한 막질의 실리콘 질화막이 얻어짐으로, 차세대 디바이스에 있어서의 박막, 예컨대 막 두께가 5nm 이하(바람직하게는 1~2nm 정도)의 게이트 절연막 등을 형성할 때에 유용한 것이 표시되었다.
이상, 본 발명의 실시형태를 말했지만, 본 발명은 상기 실시형태에 제약되는 일은 없고, 여러가지의 변형이 가능하다.
예컨대, 도 1에서는, RLSA 방식의 플라즈마 처리 장치(100)를 예로 들었지만, 예컨대 리모트 플라즈마 방식, ICP(Inductively Coupled Plasma) 방식, ECR (Electron Cyclotron Resonance) 방식 등의 플라즈마 처리 장치이더라도 좋다.
또한, 본 발명의 플라즈마 처리 방법은, 트랜지스터의 게이트 절연막에 한하지 않고, 게이트 산화막[예컨대, WVG(Water Vapor Generation)에 의해 열산화한 SiO2막, 플라즈마 산화한 SiO2막 등]의 질화 처리 등 다른 반도체 장치의 절연막 형성에도 적용 가능하다. 또한, 예컨대 HfSiO, HfO2, ZrSiO, ZrO2, Al2O5, TaO5 등의 High-k 재료, 커패시터 재료 등의 질화 처리에도 적용할 수 있다. 또한, 본 발명의 2 스텝의 플라즈마 처리는 질화막 형성에 한하지 않고, 예컨대 산화막의 형성에도 적용할 수 있다.
본 발명에 의하면, 질소 함유 플라즈마중의 래디컬 성분에 의한 질화 반응이 지배적인 조건(예컨대 133.3Pa~1333Pa의 처리 압력)으로 플라즈마 처리를 실행하는 제 1 스텝과, 질소 함유 플라즈마중의 이온 성분에 의한 질화 반응이 지배적인 조건(예컨대 1.33Pa~26.66Pa의 처리 압력)으로 플라즈마 처리를 실행하는 제 2 스텝과, 를 실행하는 것에 의해, 질화막 성장 초기에는, N래디컬 성분 주체의 막 형성이 진행하고, 질화막 형성의 후반에는, 반응성이 높은 N이온 성분 주체의 막 형성을 진행시킬 수 있다. 따라서, 플라즈마 대미지를 억제하면서, 양질인 실리콘 질화막을 소망하는 막 두께로 효율 좋게 형성할 수 있다. 본 발명의 방법에 의해 얻어지는 실리콘 질화막은, 예컨대 1.5nm 이상의 막 두께이더라도, N빠짐이 일어나기 어렵고, 높은 N농도를 유지할 수 있기 때문에, 본 발명의 방법은, 미세화가 진행되 는 반도체 장치의 제조 과정에서, 예컨대 2nm 정도의 막 두께로 게이트 절연막 등을 형성할 목적으로 유리하게 이용할 수 있다.
또한, 복수의 슬롯을 가지는 평면 안테나로 처리실내에 마이크로파를 도입하여 질소 함유 플라즈마를 형성하는 것에 의해, 플라즈마의 전자 온도와 이온 에너지를 또한 저하시켜, 플라즈마 대미지를 보다 한층 더 저감할 수 있다.

Claims (17)

  1. 플라즈마 처리 장치의 처리실 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 플라즈마를 작용시켜 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 처리 방법에 있어서,
    상기 질소 함유 플라즈마 중의 래디컬 성분에 의한 질화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 1 스텝과,
    상기 질소 함유 플라즈마중의 이온 성분에 의한 질화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는,
    플라즈마 처리 방법.
  2. 제 1항에 있어서,
    상기 질소 함유 플라즈마는, 복수의 슬롯을 가지는 평면 안테나로 상기 처리실 내에 마이크로파를 도입하는 것에 의해 형성되는 것을 특징으로 하는,
    플라즈마 처리 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1 스텝에 있어서의 상기 질소 함유 플라즈마의 전자 온도가 0.7eV이 하이고, 상기 제 2 스텝에 있어서의 질소 함유 플라즈마의 전자 온도가, 1.0eV이상인 것을 특징으로 하는,
    플라즈마 처리 방법.
  4. 제 1항에 있어서,
    상기 제 1 스텝에 의한 처리를, 상기 실리콘 질화막이 1.5nm의 막 두께로 성장할 때까지 실행한 뒤, 상기 제 2 스텝에 의한 처리를 실행하는 것을 특징으로 하는,
    플라즈마 처리 방법.
  5. 플라즈마 처리 장치의 처리실 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 플라즈마를 작용시켜 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 처리 방법에 있어서,
    133.3Pa~1333Pa의 처리 압력으로 플라즈마 처리를 실행하는 제 1 스텝과,
    1.33Pa~26.66Pa의 처리 압력으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는,
    플라즈마 처리 방법.
  6. 제 5항에 있어서,
    상기 질소 함유 플라즈마는, 복수의 슬롯을 가지는 평면 안테나로 상기 처리실 내에 마이크로파를 도입하는 것에 의해 형성되는 것을 특징으로 하는,
    플라즈마 처리 방법.
  7. 제 5항에 있어서,
    상기 제 1 스텝에 있어서의 상기 질소 함유 플라즈마의 전자 온도가 0.7eV이하이고, 상기 제 2 스텝에 있어서의 질소 함유 플라즈마의 전자 온도가, 1.0eV이상인 것을 특징으로 하는,
    플라즈마 처리 방법.
  8. 제 5항에 있어서,
    상기 제 1 스텝에 의한 처리를, 상기 실리콘 질화막이 1.5nm의 막 두께로 성장할 때까지 실행한 뒤, 상기 제 2 스텝에 의한 처리를 실행하는 것을 특징으로 하는,
    플라즈마 처리 방법.
  9. 컴퓨터상에서 동작하여, 실행시에, 제 1항 또는 제 5항에 기재된 플라즈마 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것을 특징으로 하는,
    제어 프로그램.
  10. 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체에 있어서, 상기 제어 프로그램은, 실행시에, 제 1항 또는 제 5항에 기재된 플라즈마 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인 것을 특징으로 하는,
    컴퓨터 기억 매체.
  11. 플라즈마를 발생시키는 플라즈마 공급원과,
    상기 플라즈마에 의해, 피처리체를 처리하기 위한 진공 배기 가능한 처리 용기와,
    상기 처리 용기 내에서 상기 피처리체를 탑재하는 기판 지지대와,
    제 1항 또는 제 5항에 기재된 플라즈마 처리 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 하는,
    플라즈마 처리 장치.
  12. 플라즈마 처리 장치의 처리실 내에서 피처리체 표면에 대하여 질소 함유 플라즈마 또는 산소 함유 플라즈마를 작용시켜 질화 처리 또는 산화 처리하여, 질화막 또는 산화막을 형성하는 플라즈마 처리 방법에 있어서,
    상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마 중의 래디컬 성분에 의한 질화 반응 또는 산화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 1 스텝과,
    상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마중의 이온 성분에 의한 질화 반응 또는 산화 반응이 지배적인 조건으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는,
    플라즈마 처리 방법.
  13. 제 12항에 있어서,
    상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마는, 복수의 슬롯을 가지는 평면 안테나로 상기 처리실 내에 마이크로파를 도입하는 것에 의해 형성되는 것을 특징으로 하는,
    플라즈마 처리 방법.
  14. 플라즈마 처리 장치의 처리실 내에서 피처리체 표면에 대하여 질소 함유 플라즈마 또는 산소 함유 플라즈마를 작용시켜 질화 처리 또는 산화 처리하여, 질화막 또는 산화막을 형성하는 플라즈마 처리 방법에 있어서,
    66.65Pa 이상 1333Pa 이하의 처리 압력으로 플라즈마 처리를 실행하는 제 1 스텝과,
    1.33Pa 이상 66.65Pa 미만의 처리 압력으로 플라즈마 처리를 실행하는 제 2 스텝을 포함하는 것을 특징으로 하는,
    플라즈마 처리 방법.
  15. 제 14항에 있어서,
    상기 제 1 스텝에 있어서의 상기 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마의 전자 온도가 0.7eV이하이고, 상기 제 2 스텝에 있어서의 질소 함유 플라즈마 또는 상기 산소 함유 플라즈마의 전자 온도가, 1.0eV이상인 것을 특징으로 하는,
    플라즈마 처리 방법.
  16. 제 1항, 제 5항, 제 12항, 제 14항 중 어느 한 항에 있어서,
    상기 기판의 온도는 400~800℃ 정도인 것을 특징으로 하는,
    플라즈마 처리 방법.
  17. 제 16항에 있어서,
    상기 기판의 온도는 600~800℃ 정도인 것을 특징으로 하는,
    플라즈마 처리 방법.
KR1020060047912A 2005-05-30 2006-05-29 플라즈마 처리 방법 KR100874517B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00157841 2005-05-30
JP2005157841A JP4509864B2 (ja) 2005-05-30 2005-05-30 プラズマ処理方法およびプラズマ処理装置

Publications (2)

Publication Number Publication Date
KR20060124591A true KR20060124591A (ko) 2006-12-05
KR100874517B1 KR100874517B1 (ko) 2008-12-16

Family

ID=37463737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060047912A KR100874517B1 (ko) 2005-05-30 2006-05-29 플라즈마 처리 방법

Country Status (5)

Country Link
US (1) US20060269694A1 (ko)
JP (1) JP4509864B2 (ko)
KR (1) KR100874517B1 (ko)
CN (1) CN100576464C (ko)
TW (1) TWI407507B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013043605A1 (en) * 2011-09-20 2013-03-28 Applied Materials, Inc. Surface stabilization process to reduce dopant diffusion
CN110752147A (zh) * 2019-10-30 2020-02-04 上海华力微电子有限公司 基底的氮化处理方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP4294696B2 (ja) * 2007-02-02 2009-07-15 東京エレクトロン株式会社 半導体装置の製造方法および製造装置、ならびに記憶媒体
JP5138261B2 (ja) * 2007-03-30 2013-02-06 東京エレクトロン株式会社 シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
JP5459899B2 (ja) * 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5223364B2 (ja) * 2008-02-07 2013-06-26 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
JP2009246211A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
KR101489326B1 (ko) * 2008-09-09 2015-02-11 삼성전자주식회사 기판의 처리 방법
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
US8748259B2 (en) * 2010-03-02 2014-06-10 Applied Materials, Inc. Method and apparatus for single step selective nitridation
JP5567392B2 (ja) * 2010-05-25 2014-08-06 東京エレクトロン株式会社 プラズマ処理装置
KR102451499B1 (ko) * 2014-05-16 2022-10-06 어플라이드 머티어리얼스, 인코포레이티드 샤워헤드 설계
CN111850457B (zh) * 2020-07-29 2022-04-22 扬州大学 一种可控表面渗氮装置及其使用方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01207930A (ja) * 1988-02-16 1989-08-21 Oki Electric Ind Co Ltd 表面改質法
JP3191745B2 (ja) * 1997-04-23 2001-07-23 日本電気株式会社 薄膜トランジスタ素子及びその製造方法
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
JP4421150B2 (ja) 2001-09-04 2010-02-24 パナソニック株式会社 絶縁膜の形成方法
JP2004014875A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2004165377A (ja) * 2002-11-12 2004-06-10 Canon Inc 表面改質方法
DE10255936B4 (de) * 2002-11-29 2005-12-29 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Isolationsschicht und Verfahren zum Steuern einer Stickstoffkonzentration während der Herstellung der Isolationsschicht
JP2004266075A (ja) * 2003-02-28 2004-09-24 Tokyo Electron Ltd 基板処理方法
JP2005044934A (ja) 2003-07-25 2005-02-17 Seiko Epson Corp 半導体製造装置、半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013043605A1 (en) * 2011-09-20 2013-03-28 Applied Materials, Inc. Surface stabilization process to reduce dopant diffusion
US9390930B2 (en) 2011-09-20 2016-07-12 Applied Materials, Inc. Surface stabilization process to reduce dopant diffusion
CN110752147A (zh) * 2019-10-30 2020-02-04 上海华力微电子有限公司 基底的氮化处理方法
CN110752147B (zh) * 2019-10-30 2021-11-26 上海华力微电子有限公司 基底的氮化处理方法

Also Published As

Publication number Publication date
US20060269694A1 (en) 2006-11-30
CN100576464C (zh) 2009-12-30
JP4509864B2 (ja) 2010-07-21
JP2006332555A (ja) 2006-12-07
TW200710990A (en) 2007-03-16
CN1873927A (zh) 2006-12-06
KR100874517B1 (ko) 2008-12-16
TWI407507B (zh) 2013-09-01

Similar Documents

Publication Publication Date Title
KR100874517B1 (ko) 플라즈마 처리 방법
KR101122347B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
KR100980529B1 (ko) 플라즈마 처리 장치
KR101250057B1 (ko) 절연막의 플라즈마 개질 처리 방법 및 플라즈마 처리 장치
TWI415187B (zh) Selective plasma treatment
KR100997868B1 (ko) 플라즈마 처리 장치 및 플라즈마 처리 방법
KR101028625B1 (ko) 기판의 질화 처리 방법 및 절연막의 형성 방법
KR101188574B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP5252913B2 (ja) 半導体装置の製造方法およびプラズマ酸化処理方法
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
KR100942106B1 (ko) 플라즈마 질화 처리 방법, 반도체 장치의 제조 방법 및플라즈마 처리 장치
KR20090094033A (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
WO2008041601A1 (fr) Procédé d&#39;oxydation par plasma, appareil d&#39;oxydation par plasma et support de stockage
WO2008038788A1 (fr) Procédé de formation d&#39;un film d&#39;oxyde de silicium, appareil de traitement au plasma et support de stockage
WO2008041600A1 (fr) Procédé d&#39;oxydation par plasma, appareil de traitement au plasma et support de stockage
KR20110055707A (ko) 실리콘 산화막의 형성 방법 및 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee