KR20060122708A - 반도체장치 및 그의 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반도체막의 채널 영역의 단부에서의 게이트 절연막의 단절이나 박막화에 의해 발생하는 반도체막과 게이트 전극과의 단락(短絡)이나 누설 전류를 억제하는 반도체장치 및 이 반도체장치의 제조방법을 제공한다. 이 반도체장치는 기판 위에 연속적으로 제공된 반도체막과, 게이트 절연막을 사이에 두고 반도체막 위에 제공된 도전막과, 반도체막에 제공되고 상기 도전막과 겹치지 않는 소스 및 드레인 영역과, 상기 도전막 아래에 존재하는 반도체막에서 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 각각 가지는 다수의 박막트랜지스터를 포함한다. 그리고, 상기 도전막과 겹치지 않는 반도체막에서 상기 소스 및 드레인 영역에 인접하여 불순물 영역이 제공되어 있다. 또한, 상기 도전막은 채널 영역과, 그 채널 영역에 인접하여 제공된 반도체막의 영역 위에 제공되어 있다.
반도체장치, 기억 소자, 박막트랜지스터, 도전막, 게이트 절연막, 박막화, 단락, 누설 전류

Description

반도체장치 및 그의 제조방법{Semiconductor device and manufacturing method of the same}
도 1(A)∼도 1(D)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 2(A)∼도 2(D)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 3(A)∼도 3(D)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 4(A)∼도 4(C)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 5(A)∼도 5(C)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 6(A) 및 도 6(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 7(A) 및 도 7(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 8(A) 및 도 8(B)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 9(A)∼도 9(D)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 10(A)∼도 10(C)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 11(A) 및 도 11(B)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 12(A)∼도 12(C)는 본 발명의 반도체장치의 사용 형태의 예를 나타내는 도면.
도 13(A)∼도 13(H)는 본 발명의 반도체장치의 사용 형태의 예를 나타내는 도면.
도 14(A) 및 도 14(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 15(A) 및 도 15(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 16(A)∼도 16(H)는 본 발명의 반도체장치의 사용 형태의 예를 나타내는 도면.
도 17(A)∼도 17(E)는 종래의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 18(A)∼도 18(D)는 종래의 반도체장치의 일 예를 나타내는 도면.
도 19(A) 및 도 19(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 20은 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 21(A)∼도 21(F)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
본 발명은, 도전막과 절연막 또는 반도체막 등을 적층하는 경우에 단차(段差) 등에 의한 접속 불량 등을 방지하는 반도체장치 및 이 반도체장치의 제조방법에 관한 것이다.
근년, 유리 등의 절연 표면을 가진 기판 위에 박막트랜지스터(TFT)를 형성하고, 이 박막트랜지스터를 스위칭 소자 등으로서 사용하는 반도체장치의 제조가 활발히 행해지고 있다. 이 박막트랜지스터는 절연 표면을 가진 기판 위에 CVD법이나 에칭법 등을 사용하여 섬 형상의 반도체막을 형성하고, 이 섬 형상의 반도체막을 박막트랜지스터의 채널 영역으로서 사용하도록 형성되어 있다(예를 들어, 일본국 공개특허공고 평08-018055호 공보).
일반적인 박막트랜지스터 제조방법을 도 17(A)∼도 17(E)에 나타낸다. 먼저, 기판(951) 위에 하지막으로서 기능하는 절연막(957)을 사이에 두고 반도체막(950)을 형성한다(도 17(A)). 다음에, 이 반도체막(950)을 선택적으로 제거하여 섬 형상의 반도체막(955)을 형성하고(도 17(B)), 이 섬 형상의 반도체막(955)을 덮도록 게이트 절연막(956)을 형성한다(도 17(C)). 다음에, 섬 형상의 반도체막(955)의 상방에 게이트 절연막(956)을 사이에 두고 게이트 전극(953)을 선택적으로 제공한다(도 17(D)). 그 다음, 게이트 전극의 측면에 접하도록 절연막(측벽(side wall))을 형성하고, p형 또는 n형을 나타내는 불순물 원소를 선택적으로 도입하여, 소스 영역, 드레인 영역 및 LDD 영역을 형성함으로써, n채널형 박막트랜지스터(952a) 및 p채널형 박막트랜지스터(952b)를 형성한다(도 17(E), 도 18(A)).
이와 같이, 도 17(A)∼도 17(E)에 나타낸 공정을 거쳐 기판 위에 박막트랜지스터를 형성할 수 있다. 또한, 도 17(A)∼도 17(E)는 도 18(A)의 a-b 사이의 단면 구조를 나타낸다.
그러나, 기판(951) 위에 형성된 반도체막(950)을 선택적으로 에칭하여 섬 형상의 반도체막(955)을 형성하는 경우, 섬 형상의 반도체막(955)을 덮도록 제공되는 게이트 절연막(956)의 막 두께가 충분하지 않은 경우에는, 반도체막(955)의 채널 영역의 단부(954a, 954b)의 단차(段差)로 인하여 게이트 절연막(956)이 반도체막(955)을 충분히 덮을 수 없는 경우가 있다(도 18(B)∼도 18(D)). 그 결과, 예를 들어, 반도체막(955) 위에 게이트 절연막(956)을 사이에 두고 게이트 전극(953)을 형성하는 경우, 반도체막(955)의 채널 영역의 단부(954a, 954b)에서의 게이트 절연막(956)의 단절에 의해, 게이트 절연막(956) 위에 형성되는 게이트 전극(953)과 반도체막(955)의 채널 영역의 단부(954a, 954b)와의 접촉에 의해 단락(短絡)이 발생하는 경우가 있다(도 18(C)). 또한, 반도체막(955)의 채널 영역의 단부(954a, 954b)에서의 게이트 절연막(956)의 박막화에 의해, 게이트 전극(953)과 반도체막(955)의 채널 영역의 단부(954a, 954b)에서 누설 전류가 발생함으로써(도 18(D)), 트랜지스터의 특성에 영향이 생기는 것과 같은 문제가 있었다.
본 발명은 상기 문제를 감안하여 이루어진 것으로, 반도체막의 채널 영역의 단부에서의 게이트 절연막의 단절이나 박막화에 의해 발생하는 반도체막과 게이트 전극과의 단락이나 누설 전류를 억제하는 반도체장치 및 이 반도체장치의 제조방법 을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 아래의 수단을 강구하였다.
본 발명의 반도체장치는 기판 위에 연속적으로 제공된 반도체막과, 게이트 절연막을 사이에 두고 반도체막 위에 제공된 도전막들을 포함한다. 이 반도체장치는 반도체막 중 도전막들과 겹치지 않는 영역들에 형성된 소스 영역 및 드레인 영역과, 도전막들 아래에 존재하는 반도체막에 제공된 채널 영역들을 가지는 다수의 빅막트랜지스터와, 도전막들과 겹치지 않도록 반도체막에 제공되고 소스 영역 및 드레인 영역에 인접하여 제공된 불순물 영역들을 포함하고, 상기 도전막들은 채널 영역들과, 그 채널 영역들에 인접하여 제공된 반도체막의 영역들 위에 제공되어 있다. 본 발명에서, "연속적으로 제공된 반도체막"이란, 반도체막을 각각의 박막트랜지스터마다 섬 형상의 반도체막으로 분리하여 형성하지 않고, 다수의 박막트랜지스터가 형성되는 영역에서 전제 영역에 형성된 반도체막을 말한다. 또한, "전체 영역"이란, 반드시 기판의 전면(全面)을 말하는 것이 아니고, 다수의 빅막트랜지스터 각각이 동일 반도체막의 일부를 채널 영역으로서 사용할 수 있으면 된다.
또한, 본 발명은 상기 구성에서, 박막트랜지스터는 게이트 전극의 측면에 접하여 제공된 측벽(side wall)을 가지고, 이 측벽 하방의 반도체막에 LDD 영역이 제공된 구조로 하는 것도 가능하다.
또한, 본 발명은 상기 구성에서, 박막트랜지스터가 n채널형 박막트랜지스터인 경우에는, 불순물 영역이 p형 도전성을 가지고, 박막트랜지스터가 p채널형 박막 트랜지스터인 경우에는, 불순물 영역이 n형 도전성을 가지는 것을 특징으로 한다.
본 발명의 반도체장치의 다른 구성은, 기판 위에 연속적으로 제공된 반도체막과, 게이트 절연막을 사이에 두고 반도체막 위에 제공된 도전막을 가진다. 이 반도체장치는 반도체막 중 도전막들과 겹치지 않는 영역들에 형성된 소스 영역 및 드레인 영역과, 도전막들 아래에 존재하는 반도체막의 영역이고 소스 영역 및 드레인 영역에 인접하여 형성된 채널 영역들을 가지는 다수의 빅막트랜지스터와, 도전막들과 겹치지 않도록 반도체막에 제공되고 소스 영역 및 드레인 영역에 인접하여 제공된 제1 불순물 영역들과, 제1 불순물 영역의 외측에 인접하여 반도체막에 형성된 제2 불순물 영역들을 포함하고, 상기 도전막들은 채널 영역들과, 그 채널 영역들에 인접하여 제공된 반도체막의 영역들 위에 제공되어 있다. 또한, 박막트랜지스터들은 게이트 전극의 측면에 접하여 제공된 측벽을 가지고, 이 측벽 하방의 반도체막에 LDD 영역이 제공된 구조를 가질 수 있다.
본 발명의 상기 구성에서, 제1 불순물 영역에 첨가된 불순물 원소의 농도는 박박트랜지스터의 LDD 영역에 첨가된 불순물 원소의 농도와 같은 것을 특징으로 한다,
또한, 본 발명은 상기 구성에서, 박막트랜지스터가 n채널형 박막트랜지스터인 경우에는, 제1 불순물 영역이 n형 도전성을 가지고, 제2 불순물 영역이 p형 도전성을 가지는 것을 특징으로 한다.
또한, 본 발명은 상기 구성에서, 박막트랜지스터가 p채널형 박막트랜지스터인 경우에는, 제1 불순물 영역이 n형 도전성을 가지고, 제2 불순물 영역이 n형 도 전성을 가지는 것을 특징으로 한다. 또한, 제1 불순물 영역에 첨가된 불순물 원소의 농도는 제2 불순물 영역에 첨가된 불순물 원소의 농도보다 낮은 것을 특징으로 한다,
또한, 본 발명은 상기 구성에서, 다수의 박막트랜지스터의 채널 영역이 연속적으로 형성된 반도체막에 제공되어 있는 것을 특징으로 한다,
본 발명의 반도체장치의 제조방법은, 기판 위에 반도체막을 형성하는 공정, 반도체막 위에 게이트 절연막을 형성하는 공정, 박막트랜지스터의 채널 영역이 되는 반도체막의 영역 위에 게이트 절연막을 사이에 두고 게이트 전극을 선택적으로 형성하는 공정, 게이트 전극의 일부 및 반도체막의 일부를 덮도록 제1 레지스트를 선택적으로 형성하는 공정, 제1 레지스트를 마스크로 하여 반도체막에 제1 불순물 원소를 선택적으로 첨가하여 반도체막에 제1 불순물 영역을 선택적으로 형성하는 공정, 제1 마스크를 제거하고, 게이트 전극을 마스크로 하여 반도체막에 제2 불순물 원소를 선택적으로 첨가하여 반도체막에 제2 불순물 영역을 선택적으로 형성하는 공정, 게이트 전극의 측면에 접하도록 측벽을 형성하는 공정, 게이트 전극의 일부 및 반도체막의 일부를 덮도록 제2 레지스트를 선택적으로 형성하는 공정, 제2 레지스트를 마스크로 하여 반도체막에 제3 불순물 원소를 선택적으로 첨가하여 반도체막에 제3 불순물 영역을 선택적으로 형성하는 공정, 게이트 전극 및 게이트 절연막을 덮도록 절연막을 형성하는 공정, 및 절연막 위에 반도체막과 전기적으로 접속되는 도전막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 구성에서, 제1 불순물 원소로서, p형의 도전성을 나타 내는 불순물 원소가 사용되고, 제2 불순물 원소 및 제3 불순물 원소로서는, n형의 도전성을 나타내는 불순물 원소가 사용되는 것을 특징으로 한다. 또한, 제2 불순물 원소의 농도를 제3 불순물 원소의 농도보다 낮은 것을 특징으로 한다.
반도체장치에 제공된 박막트랜지스터의 채널 영역의 단부에서, 채널 영역의 단부에서의 게이트 절연막의 단절이나 박막화 등의 피복 불량이 방지되고, 반도체막과 게이트 절연막을 사이에 두고 반도체막 위에 제공되는 게이트 전극과의 사이에서의 단락이나 누설 전류의 발생이 방지될 수 있다.
이하, 도면을 사용하여 본 발명의 실시형태에 대하여 설명한다. 그러나, 본 발명은 아래의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 아래에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 아래에 설명하는 본 발명의 구성에서는, 전체 도면에서 동일 부분이 동일 부호로 나타내어져 있다.
[실시형태 1]
본 실시형태에서는, 본 발명의 반도체장치의 일 예에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체장치의 모식도를 도 1(A)∼도 1(C)에 나타낸다. 또한, 도 1(B)는 도 1(A)의 A-B선을 따라 취한 단면도에 대응하고, 도 1(C)는 도 1(A)의 C-D선을 따라 취한 단면도에 대응한다.
본 실시형태에서 나타내는 반도체장치는 절연막(102)을 사이에 두고 기판(101) 위에 연속적으로 제공된 반도체막(103)과, 게이트 절연막(114)을 사이에 두고 반도체막(103) 위에 제공된 게이트 전극(122)과, 이 게이트 전극(122)의 측면에 접하여 제공된 측벽(side wall)(123)을 가지고 있고, 반도체막(103)의 일부를 채널 영역으로서 사용하는 박막트랜지스터(TFT)(121a, 121b)가 형성되어 있다(도 1(A) 및 도 1(B)). 게이트 절연막(114)은, 고밀도(바람직하게는, 1×1011 cm-3∼1×1013 cm-3의 범위)이고 낮은 전자 온도(바람직하게는, 0.5 eV∼1.5 eV의 범위)의 조건 하에서 반도체막(103)에 고주파를 사용하여 플라즈마 처리(이하, "고밀도 플라즈마 처리"라 함)를 행하여 반도체막(103)을 산화 또는 질화함으로써 형성될 수 있다. 또는, CVD법이나 스퍼터링법 등에 의해 절연막을 형성한 후에, 산소 분위기 또는 질소 분위기에서 이 게이트 절연막(114)에 고밀도 플라즈마 처리를 행하여 절연막의 표면을 산화 또는 질화함으로써 절연막의 표면을 치밀화할 수도 있다. 또한, 절연막(102)도 마찬가지로 기판(101)에 고밀도 플라즈마 처리를 행함으로써 형성될 수 있다.
또한, 연속적으로 제공된 반도체막이란, 섬 형상 등의 반도체막을 형성하여 개개의 박막트랜지스터마다 분리하여 제공하는 반도체막이 아니라, 전체 영역에 다수의 박막트랜지스터를 제공하는 반도체막을 말한다. 예를 들어, 일반적으로는, 기판 위에 다수의 박막트랜지스터를 제공하는 경우에, 기판 위에 형성된 반도체막을 선택적으로 제거하여 섬 형상 등으로 형성함으로써, 이 섬 형상의 반도체막을 개개의 박막트랜지스터의 채널 영역으로서 사용한다. 그러나, 본 실시형태에서는, 기판 위에 형성된 반도체막을 섬 형상 등으로 분리하지 않고 다수의 박막트랜지스터의 채널 영역으로서 반도체막을 공용한다. 또한, 도 1(A)∼도 1(C)는, 반도체막(103)을 n채널형 박막트랜지스터(121a) 및 이 n채널형 박막트랜지스터(121a)에 인접하여 형성된 p채널형 박막트랜지스터(121b)의 채널 영역으로서 사용한 예를 나타내고 있다. 또한, 전체 영역은 반드시 기판의 전체 영역에 한정되는 것이 아니고, 반도체막이 기판의 어떤 영역에 사용되고 이 반도체막이 다수의 박막트랜지스터의 채널 영역으로서 공용되는 경우도 포함된다. 또한, 반도체막이 기판의 다수의 영역에 제공되고, 각각의 반도체막이 다수의 박막트랜지스터의 채널 영역으로서 사용되는 경우도 포함된다.
n채널형 박막트랜지스터(121a)가 제공되는 영역에서, 반도체막(103)은 게이트 전극(122) 하방에 형성된 채널 영역(104)과, 측벽(123) 하방에 형성되고 채널 영역(104)에 인접하여 제공된 n형의 저농도 불순물 영역(105)과, 이 저농도 불순물 영역(105)에 인접하여 제공된 n형의 고농도 불순물 영역(106)을 가지고 있다. 또한, 저농도 불순물 영역(105)을 LDD(Lightly Doped Drain) 영역이라고도 부르고, 고농도 불순물 영역(106)을 소스 또는 드레인 영역이라고도 부른다. 또한, 편의상, n형의 저농도 불순물 영역을 n-라고도 부르고, n형의 고농도 불순물 영역을 n+라고도 부른다.
한편, p채널형 박막트랜지스터(121b)가 제공되는 영역에서, 반도체막(103)은 게이트 전극(122) 하방에 형성된 채널 영역(113)과, 이 채널 영역(113)에 접하여 제공된 p형의 고농도 불순물 영역(112)을 가지고 있다. 또한, 고농도 불순물 영역(112)을 소스 또는 드레인 영역이라고도 부른다. 또한, 편의상, p형의 저농도 불순물 영역을 p-라고도 부르고, p형의 고농도 불순물 영역을 p+라고도 부른다.
일반적으로, 기판 위에 다수의 박막트랜지스터를 제공하는 경우에는, 기판 위에 반도체막을 형성한 후에 이 반도체막을 선택적으로 제거하여 섬 형상의 반도체막을 형성하고, 이 섬 형상의 반도체막을 각각의 박막트랜지스터의 채널 영역으로 사용함으로써, 소자 분리를 행한다. 한편, 본 실시형태에서 나타내는 반도체장치에서는, 연속적으로 제공된 반도체막(103)을 다수의 박막트랜지스터의 채널 영역으로서 공용하기 때문에, 다수의 박막트랜지스터의 분리를 pn 접합에 의해 행한다.
pn 접합에 의해 소자 분리를 행할 때, n형 불순물 원소와 p형 불순물 원소를 도입하기 위해, 불순물 원소의 도입을 적어도 2회 행할 필요가 있다. 또한, 불순물 원소를 도입하는 경우에는, 위치맞춤(alignment)의 정밀도를 고려하여 불순물 원소의 도입을 행하여야 한다. 위치맞춤의 정밀도가 충분하지 않고, n형 영역과 p형 영역이 겹쳐 형성되는 경우에는, 겹친 영역의 저항이 높아지고, 그 결과, 소스 또는 드레인 영역 등의 폭이 좁아짐으로써 박막트랜지스터의 채널의 폭 등이 변화할 우려가 있다.
따라서, 여기서는, 위치맞춤의 정밀도를 고려하여, p형의 고농도 불순물 영역과 n형의 고농도 불순물 영역과의 사이에 n형 또는 p형의 저농도 불순물 영역으 로 된 완충 영역을 제공한다. 본 실시형태에서는, n채널형 박막트랜지스터에서 LDD 영역으로서 기능하는 n형의 저농도 불순물 영역을 형성하기 때문에, 완충 영역으로서 n형의 저농도 불순물 영역을 형성한다.
n채널형 박막트랜지스터(121a)는, n+ 영역/n- 영역/p+ 영역의 접합, 즉, n형의 고농도 불순물 영역(106)에 인접하여 제공된 n형의 저농도 불순물 영역(107)과, 이 저농도 불순물 영역(107)에 인접하여 제공된 p형의 고농도 불순물 영역(108)이 형성되기 때문에, 인접하는 p채널형 박막트랜지스터(121b)와 같은 다른 박막트랜지스터로부터의 영향을 받지 않는다. 즉, n채널형 박막트랜지스터(121a)는 소스 또는 드레인 영역으로서 기능하는 n형의 고농도 불순물 영역(106)에 인접하여 제공된 n형의 저농도 불순물 영역(107) 및 p형의 고농도 불순물 영역(108)에 의해 다른 소자로부터 분리되어 있다. 또한, 도 1(A)∼도 1(C)에서는, n채널형 박막트랜지스터(121a)에 LDD 영역을 형성하기 때문에, n+ 영역/n- 영역의 접합과 n- 영역/p+ 영역의 접합에 의해 소자 분리를 행하고 있지만, LDD 영역을 형성하지 않는 경우나 p채널형 박막트랜지스터(121b)에 LDD 영역을 형성하는 경우에는, n+ 영역/n- 영역의 접합과 n- 영역/p+ 영역의 접합에 의해 소자 분리를 행하는 것도 가능하다.
한편, p채널형 박막트랜지스터(121b)는, p형의 고농도 불순물 영역(112)에 인접하여 제공된 n형의 저농도 불순물 영역(111)과, 이 저농도 불순물 영역(111)에 인접하여 제공된 n형의 고농도 불순물 영역(110)에 의해 p+ 영역/n- 영역의 접합과 n- 영역/n+ 영역의 접합이 형성되어 있기 때문에, 인접하는 n채널형 박막트랜지스터(121a)와 같은 다른 박막트랜지스터로부터의 영향을 받지 않는다. 즉, p채널형 박막트랜지스터(121b)는, 소스 또는 드레인 영역으로서 기능하는 p형의 고농도 불순물 영역(112)에 인접하여 제공된 n형의 저농도 불순물 영역(111) 및 n형의 고농도 불순물 영역(110)에 의해 소자 분리가 행해진다. 또한, 도 1(A)∼도 1(C)에서는, n채널형 박막트랜지스터(121a)에 LDD 영역을 형성하기 때문에, p채널형 박막트랜지스터(121b)에서, p+ 영역/n- 영역의 접합과 n- 영역/n+ 영역의 접합에 의해 소자 분리를 행하고 있지만, LDD 영역을 형성하지 않는 경우나 p채널형 박막트랜지스터(121b)에 LDD 영역을 형성하는 경우에는, p+ 영역/p- 영역의 접합과 p- 영역/n+ 영역의 합에 의해 소자 분리를 행하는 것도 가능하다.
또한, 본 실시형태에서 나타내는 반도체장치에서는, 반도체막이 연속적으로 형성되어 있기 때문에, 박막트랜지스터의 채널 영역의 단부(131a, 131b)에서, 반도체막의 단차에 의해 발생하는 게이트 절연막의 단절이나 박막화 등의 피복 불량이 방지될 수 있고, 반도체막(103)과 게이트 전극(122) 사이의 단락이나 누설 전류의 발생이 방지될 수 있다(도 1(C)).
또한, 도 1(A)∼도 1(C)에서는, 불순물 원소를 도입할 때의 위치맞춤 정밀도를 고려하여, n형의 고농도 불순물 영역(106)과 p형의 고농도 불순물 영역(108)과의 사이에 저농도 불순물 영역(107)을 제공하고, p형의 고농도 불순물 영역(112)과 n형의 고농도 불순물 영역(110)과의 사이에 저농도 불순물 영역(111)을 제공한 구 조로 하고 있다. 그러나, 제조 공정에서의 불순물 원소 도입 시의 위치맞춤 정밀도 등이 문제가 되지 않는 경우에는, n형의 고농도 불순물 영역(106)이 p형의 고농도 불순물 영역(108)에 인접하여 제공되고, p+ 영역/n+ 영역의 접합에 의해 소자 분리를 행하는 것도 가능하다.
다음에, 본 발명의 반도체장치의 제조방법의 일 예에 대하여 도면을 참조하여 설명한다.
먼저, 기판(101) 위에 절연막(102)을 사이에 두고 반도체막(103)을 형성하고, 이 반도체막(103)의 결정화를 행한다(도 2(A)). 반도체막(103)의 결정화 방법으로서는, 레이저 결정화법, RTA 또는 열 어닐로를 사용한 열 결정화법, 결정화를 조장하는 금속원소를 사용한 열 결정화법, 및 열 결정화법과 레이저 결정화법을 조합시킨 방법 등을 사용할 수 있다.
다음에, 반도체막(103) 위에 게이트 절연막(114)을 형성하고, 이 게이트 절연막(114) 위에 게이트 전극(122)을 형성한다(도 2(B)).
다음에, 반도체막(103)에 p형 불순물 영역을 형성하기 위해 붕소(B) 등의 p형을 가지는 불순물 원소를 고농도로 첨가한다. 이때, 미리 반도체막(103) 상에 마스크로서 사용하는 레지스트(124)를 선택적으로 형성하고, 반도체막(103) 위에 p형 도전성을 부여하는 불순물 원소를 고농도로 첨가함으로써, p형의 고농도 불순물 영역(108, 112)을 소망의 위치에 형성한다(도 2(C) 및 도 4(A)). 여기서, 도 4(A)의 A1-B1선을 따라 취한 단면도가 도 2(C)에 대응한다.
다음에, 반도체막(103)에 인(P) 등의 n형 도전성을 부여하는 불순물 원소를 저농도로 첨가함으로써, n형의 저농도 불순물 영역(115, 116)을 형성한다(도 2(D) 및 도 4(B)). 여기서는, 게이트 전극(122)이 마스크로서 기능하기 때문에, 게이트 전극(122) 하방에 위치하는 반도체막(103)의 영역에는 불순물 원소가 첨가되지 않는다. 또한, 고농도 불순물 영역(108, 112)에 불순물 원소가 저농도로 첨가된 경우에도, 고농도 불순물 영역(108, 112)은 그 영역에 p형 불순물 원소가 많이 첨가되어 있기 때문에, p형 도전성을 나타낸다. 여기서, 도 4(B)의 A2-B2선을 따라 취한 단면도가 도 2(D)에 대응한다.
다음에, 게이트 전극(122)의 측면에 접하도록 측벽(123)을 형성한다(도 3(A)). 측벽(123)은 공지의 방법으로 제공할 수 있고, 여기서는 게이트 전극(122) 및 게이트 절연막(144)을 덮도록 절연막을 형성한 후에, 이방성 에칭을 행함으로써 이 절연막을 제거함으로써 게이트 전극(122)의 측면에 측벽(123)을 형성한다.
다음에, 반도체막(103)에 n형의 고농도 불순물 영역을 형성하기 위해, n형 도전성을 제공하는 불순물 원소를 고농도로 선택적으로 첨가한다. 이때, 미리 반도체막(103) 위에 마스크로서 사용하는 레지스트(125)를 선택적으로 형성하고, 상방으로부터 반도체막(103)에 n형 불순물 원소를 고농도로 첨가함으로써, n형의 고농도 불순물 영역(106, 110)을 소망의 위치에 형성한다(도 3(B) 및 도 4(C)). 여기서, 도 4(C)의 A3-B3선을 따라 취한 단면도가 도 3(B)에 대응한다. 또한, 고농도 불순물 영역(106)은 n채널형 박막트랜지스터(121a)의 소스 또는 드레인 영역에 대응하고, 저농도 불순물 영역(105)은 n채널형 박막트랜지스터(121a)의 LDD 영역에 대응한다. 또한, 고농도 불순물 영역(112)은 p채널형 박막트랜지스터(121b)의 소스 또는 드레인 영역에 대응한다.
다음에, 게이트 절연막(114), 게이트 전극(122) 및 측벽(123)을 덮도록 절연막(117)을 형성하고, 또한, 절연막(117) 위에 절연막(118)을 형성한다(도 3(C)).
다음에, 절연막(117, 118) 및 게이트 절연막(114)을 선택적으로 제거하여 개구부를 형성하고, n형의 고농도 불순물 영역(106) 또는 p형의 고농도 불순물 영역(112)과 전기적으로 접속되도록 절연막(118) 위에 도전막(119)을 형성한다(도 3(D)).
이상의 공정들을 통해 반도체장치이 제조될 수 있다.
다음에, 상기 공정에서의 재료 등에 관하여 구체적으로 설명한다.
기판(101)으로서는, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 또는 스테인리스 강을 포함하는 금속 기판 등을 사용할 수 있다. 그 외에도, 폴리에텔렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 가요성을 가지는 합성 수지로 된 기판을 사용할 수도 있다. 가요성을 가지는 기판을 사용함으로써, 접어 구부릴 수 있는 반도체장치를 제조할 수 있다. 또한, 이와 같은 기판이라면, 그의 면적이나 형상에 큰 제한은 없기 때문에, 기판(101)으로서, 예를 들어, 1변이 1 m 이상인 직사각형 기판을 사용하면, 생산성을 현격하게 향상시킬 수 있다. 이와 같은 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면 큰 이점이다.
절연막(102)은 하지막으로서 기능하고, Na과 같은 알칼리 금속 또는 알칼리토류 금속이 기판(101)으로부터 반도체막(103a, 103b)내로 확산되어 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위해 제공된다, 절연막(102)으로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막의 단층 구조 또는 이들의 적층 구조가 사용될 수 있다. 예를 들어, 절연막(102)을 2층 구조로 제공하는 경우, 첫번째 층의 절연막으로서 질화산화규소막을 제공하고, 두번째 층의 절연막으로서 산화질화규소막을 제공하면 좋다. 또한, 절연막(102)을 3층 구조로 제공하는 경우, 첫번째 층의 절연막으로서 산화질화규소막을 제공하고, 두번째 층의 절연막으로서 질화산화규소막을 제공하고, 세번째 층의 절연막으로서 산화질화규소막을 제공하면 좋다. 절연막(102)을 제공함으로써, 기판(101)으로서 유리 기판을 사용하는 경우에, 기판(101)으로부터 반도체막(103)으로의 불순물 원소 등의 오염을 방지할 수 있다. 또한, 기판(101)으로부터 반도체막(103) 등으로의 불순물 원소의 혼입에 의한 오염 등의 우려가 없는 경우에는, 절연막(102)은 반드시 형성할 필요는 없다.
반도체막(103)의 결정화에 레이저 결정화법을 사용하는 경우에는, 연속 발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 사용할 수 있다. 기체 레이저로서는, 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti:사파이어 레이저 등이 사용된다. 고체 레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저가 사용된다. 특히, 연속 발진 레이저의 기본파, 또는 이 기본파의 제2 고조파 내지 제4 고조파의 레이저를 조사함으로써, 큰 결정립이 얻어질 수 있다. 예를 들어, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)가 사용될 수 있다. 또한, 연속 발진 레이저의 기본파의 레이저광과 연속 발진 레이저의 고조파의 레이저광을 조사하도록 하여도 좋고, 또는 연속 발진 레이저의 기본파의 레이저광과 펄스 발진 레이저의 고조파의 레이저광을 조사하도록 하여도 좋다. 다수 종류의 레이저광을 조사함으로써, 에너지를 보충할 수 있다. 또한, 이전의 레이저광에 의해 용융된 반도체막이 고화될 때까지 다음의 펄스 레이저광을 조사할 수 있는 발진 주파수로 펄스 발진 레이저가 레이저 빔을 발진시키면, 주사 방향으로 연속적으로 성장한 결정립이 얻어질 수 있다. 즉, 여기서 사용될 수 있는 펄스 발진 레이저는, 펄스 발진 주기가 용융된 반도체막을 완전히 고화할 때까지의 기간보다 짧아지도록 하한이 정해진 발진 주파수를 가진다. 이와 같은 레이저로서는, 발진 주파수가 10 MHz 이상인 펄스 발진 레이저광이 사용될 수 있다.
게이트 절연막(114)으로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막의 단층 구조 또는 이들의 적층 구조가 사용될 수 있다.
게이트 전극(122)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료의 단층 구조 또는 이들의 적층 구조가 사용될 수 있다. 또한, 인 등의 불순물 원소가 도핑된 다결정 규소로 대표되는 반도체 재료가 사용될 수 있다. 예를 들어, 게이트 전극이 2층 구조로 제공되는 경우, 제1 도전층과 제2 도전층의 조합의 예로서, 질화티탄(TaN)층과 텅스텐(W)층, 질화텅스텐(WN)층과 텅스텐층, 질화몰리브덴(MoN)층과 몰리브덴(Mo)층 등을 들 수 있다.
측벽(123)은, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막이나 DLC(diamond-like carbon) 등의 탄소 함유 막은 물론, 그 외에도, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 실록산계 수지 등의 단층 구조 또는 적층 구조로 제공될 수 있다.
절연막(117)은, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막이나 DLC(diamond-like carbon) 등의 탄소 함유 막의 단층 구조 또는 이들의 적층 구조로 제공할 수 있다.
절연막(118)은, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막이나 DLC(diamond-like carbon) 등의 탄소 함유 막은 물론, 그 외에도, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 실록산계 수지 등의 단층 구조 또는 적층 구조로 제공될 수 있다.
도전막(119)으로서는, Al, Ti, W, Ni, C, Mo, Pt, Cu, Ta, Au, Mn에서 선택된 원소 또는 이 원소를 다수 함유하는 합금으로 된 단층 구조 또는 적층 구조가 사용될 수 있다. 예를 들어, 이 원소를 다수 함유하는 합금으로 된 도전막으로서는, C와 Ti을 함유한 Al 합금, Ni을 함유한 Al 합금, C와 Ni을 함유한 Al 합금, C와 Mn을 함유한 Al 합금 등이 사용될 수 있다. 또한, 적층 구조의 경우, Al과 Ti을 적층시킬 수 있다.
또한, 상기한 바와 같이, 본 실시형태에서는, n채널형 박막트랜지스터(121a)가 게이트 전극(122)의 측벽에 접하여 측벽(123)을 가지고, 이 측벽(123) 하방에 제공된 n형의 저농도 불순물 영역(105)(LDD 영역) 및 n형의 고농도 불순물 영역(106)을 가지고 있고, p채널형 박막트랜지스터(121b)는 게이트 전극의 측벽에 접하여 측벽(123)을 가지고, p형의 고농도 불순물 영역(112)을 가지고 있는 구조를 나타내었으나, 본 발명은 상기 구성에 한정되지 않고, 예를 들어, 도 19(A) 및 도 19(B)에 도시된 바와 같이, n채널형 박막트랜지스터(121a)와 p채널형 박막트랜지스터(121b) 모두에 LDD 영역을 제공한 구조로 하여도 좋고, 또는 n채널형 박막트랜지스터(121a)와 p채널형 박막트랜지스터(121b) 모두에 LDD 영역 및 측벽을 제공하지 않는 구조로 하는 것도 가능하다. 또한, 박막트랜지스터의 구조는 상기한 구조에 한정되지 않고, 하나의 채널 영역을 가지는 단일 게이트 구조이어도 좋고, 2개의 채널 영역을 가지는 이중 게이트 구조 또는 3개의 채널 영역을 가지는 삼중 게이트 구조 등이 채택될 수도 있다. 또한, 보텀 게이트 구조로 하여도 좋고, 게이트 절연막을 사이에 두고 채널 영역의 상하에 배치된 2개의 게이트 전극을 가지는 이중 게이트 구조로 하여도 좋다. 또한, 게이트 전극을 다수의 도전막의 적층 구조로 제공하는 경우에, 게이트 전극의 하부에 형성되는 제1 도전막(122a)과 이 제1 도전막(122a) 상에 형성되는 제2 도전막(122b)이 제공되고, 이 제2 도전막(122b)의 측벽에 접하고 또한 제1 도전막(122a)의 상방에 형성되는 측벽(123)이 제공되는 구조(도 19(B))로 하는 것도 가능하다. 또한, 상기 구성에서, n채널형 박막트랜지스터(121a) 및 p채널형 박막트랜지스터(121b)의 소스 및 드레인 영역으로서 기능하는 반도체막(103)의 영역들은 Ni, Co, W, Ti 등의 실리사이드로 제공될 수도 있다. 또한, 본 발명의 반도체장치는 상기한 박막트랜지스터의 구조를 조합시켜 얻어질 수 있는 모든 경우를 포함하는 것으로 한다.
이상과 같이, 본 실시형태의 반도체장치에서는, 연속적으로 형성된 반도체막이 다수의 박막트랜지스터의 채널 영역으로서 공용되기 때문에, 이 채널 영역의 반도체막에 단차가 발생되지 않도록 박막트랜지스터를 제공할 수 있다. 그 결과, 박막트랜지스터의 채널 영역의 단부에서의 게이트 절연막의 단절이나 박막화 등의 피복 불량이 방지되고, 반도체막과 이 반도체막 위에 게이트 절연막을 사이에 두고 제공되는 게이트 전극과의 사이에서의 단락이나 누설 전류의 발생이 방지될 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태와는 다른 구조의 반도체장치에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체장치의 모식도가 도 5(A)∼도 5(C)에 도시되어 있다. 또한, 도 5(B)는 도 5(A)의 E-F 사이의 단면도에 대응하고, 도 5(C)는 도 5(A)의 G-H 사이의 단면도에 대응한다.
본 실시형태의 반도체장치는 섬 형상으로 분리된 다수의 반도체막(151a, 151b)을 가지고 있고, 이 반도체막(151a, 151b)에 각각 n채널형 박막트랜지스터(121a) 및 p채널형 박막트랜지스터(121b)가 형성되어 있다. 즉, 실시형태 1에서는 n채널형 박막트랜지스터(121a)와 p채널형 박막트랜지스터(121b)에 대하여 하나의 반도체막이 형성되고, 이 반도체막을 공용하도록 n채널형 박막트랜지스터(121a) 및 p채널형 박막트랜지스터(121b)의 채널 영역이 제공되는 경우를 나타내었으니, 본 실시형태에서는 반도체막(151a, 151b)을 분리하여 제공하고, 이 반도체막(151a, 151b)에 각각 n채널형 박막트랜지스터(121a)와 p채널형 박막트랜지스터(121b)를 형성한다(도 5(A) 및 도 5(B)).
도 5(A)∼도 5(C)에서, n채널형 박막트랜지스터(121a)는 섬 형상의 반도체막(151a)의 영역 내에 형성되어 있다. n채널형 박막트랜지스터(121a)에서, 반도체막(151a)은 게이트 전극(122) 하방에 형성된 채널 영역(104)과, 측벽(123) 하방에서 채널 영역(104)에 인접하여 형성되는 n형의 저농도 불순물 영역(105)과, 이 저농도 불순물 영역(105)에 인접하여 제공된 n형의 고농도 불순물 영역(106)을 가지고 있다. 또한, n채널형 박막트랜지스터(121a)에서는, n형의 고농도 불순물 영 역(106)에 인접하여 제공된 n형의 저농도 불순물 영역(107)과, 이 저농도 불순물 영역(107)에 인접하여 제공된 p형의 고농도 불순물 영역(108)에 의해 형성되는 n+ 영역과 n- 영역의 접합과 n- 영역과 p+ 영역의 접합에 의해 소자 분리가 행해진다.
한편, p채널형 박막트랜지스터(121b)는 섬 형상의 반도체막(151b)의 영역 내에 형성되어 있다. p채널형 박막트랜지스터(121b)에서는, p형의 고농도 불순물 영역(112)에 인접하여 제공된 n형의 저농도 불순물 영역(111)과, 이 저농도 불순물 영역(111)에 접하여 제공된 n형의 고농도 불순물 영역(110)에 의해 형성되는 p+ 영역과 n- 영역의 접합과 n- 영역과 n+ 영역의 접합에 의해 소자 분리가 행해진다.
본 실시형태의 반도체장치에서는, 기판 위에 반도체막을 형성한 후에, 이 반도체막을 선택적으로 제거하여 섬 형상의 반도체막으로 한다. 이 섬 형상의 반도체막은 박막트랜지스터(121a, 121b)의 채널 영역이 형성되는 영역보다 크게 되도록 형성된다. 즉, 반도체막(151a, 151b)의 영역 내에 각각 박막트랜지스터(121a, 121b)가 형성된다. 반도체막(151a, 151b)의 단부가 채널 영역의 단부(131a, 131b)로 되지 않기 때문에, 채널 영역의 단부(131a, 131b)에서의 게이트 절연막의 피복 불량이 방지될 수 있다. 따라서, 박막트랜지스터(121a, 121b)에서, 반도체막과 게이트 전극 사이에 발생하는 단락이나 누설 전류가 억제될 수 있다.
한편, 도 5(B)에 나타낸 단부(132a∼132d)나 도 5(C)에 나타낸 반도체막(151a, 151b)의 단부(단부(132a∼132d)와 단부(133))에서, 섬 형상의 반도체 막(151a, 151b)의 단부에 기인하는 단차에 의해 게이트 절연막(114)의 피복 불량이 발생하는 경우가 있다. 그러나, 박막트랜지스터(121a, 121b)는 각각 n+ 영역과 n- 영역의 접합과 n- 영역과 p+ 영역의 접합, 및 p+ 영역과 n- 영역의 접합과 n- 영역과 n+ 영역의 접합에 의해 분리되고 있기 때문에, 반도체막(151a, 151b)의 단부(단부(132a∼132d)와 단부(133))에서 게이트 절연막(114)의 피복 불량이 일어나더라도, 박막트랜지스터(121a, 121b)의 특성은 거의 영향을 받지 않는다.
또한, 본 실시형태의 반도체장치의 구조는 상기한 구조에 한정되지 않고, 박막트랜지스터의 채널 영역의 단부가 되는 반도체막의 영역이 단차를 가지지 않도록 제공되는 한, 어떠한 구조로 하여도 좋다. 예를 들어, 도 6(A)에 도시된 바와 같이, 게이트 전극(122) 및 게이트 배선(135) 하방에 반도체막이 제공되고, 게이트 전극(122) 및 게이트 배선(135)이 반도체막의 단부를 횡단하지 않는 구조가 사용될 수도 있다. 이와 같은 구조로 반도체장치를 제공함으로써, 반도체막과 게이트 전극과의 단락 등이 방지될 수 있다. 이 경우, 게이트 전극들이 동일 게이트 배선에 접속된 박막트랜지스터들의 채널 영역이 동일 반도체막을 사용하여 형성된다. 그 외에도, 반도체막(151a, 151b)을 가능한 한 작게 제공하는 구조를 채택하여도 좋고, 박막트랜지스터(121a, 121b)는 반도체막(151a, 151b)의 영역의 일부에 제공될 수 있다. 이 경우, 박막트랜지스터(121a, 121b)의 채널 형성 영역의 단부에서 단차가 일어나지 않도록 소자 분리가 상기한 바와 같은 pn 접합에 의해 행해진다. 도 6(B)에 나타낸 구조를 가지는 박막트랜지스터가 액정 표시장치 또는 자기발광형 발광장치 등의 표시장치의 화소의 스위칭 소자로서 사용되는 경우에는, 개구율이 향상될 수 있다.
본 실시형태는 실시형태 1과 자유롭게 조합될 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태와는 다른 구조의 본 발명의 반도체장치에 대하여 도면을 참조하여 설명한다. 구체적으로는, 비접촉으로 데이터를 상호교환할 수 있는 반도체장치의 예에 대하여 설명한다.
본 실시형태의 반도체장치에서는, 도 7(A)에 도시된 바와 같이, 다수의 박막트랜지스터를 가지는 소자 군(群)(603)과 안테나로서 기능하는 도전막(602)이 기판(101) 위에 제공되어 있다. 또한, 안테나로서 기능하는 도전막(602)은 소자 군(603)에 포함되는 박막트랜지스터와 전기적으로 접속하고 있다. 또한, 이 반도체장치는 안테나로서 기능하는 도전막(602)을 통하여, 비접촉으로 외부 기기(리더/라이터)와 데이터를 상호교환할 수 있다.
또한, 도 7(B)에 도시된 바와 같이, 안테나로서 기능하는 도전막(602)은 박막트랜지스터의 소스 또는 드레인 영역과 전기적으로 접속되어 있는 도전막(119)을 덮도록 형성된 절연막(601) 위에 형성될 수 있다. 또한, 도 7(B)는 도 7(A)의 단면도에 대응한다.
다음에, 상기 반도체장치의 제조방법의 일 예를 도면을 참조하여 설명한다. 본 실시형태에서는, 도 8(A)에 도시하는 바와 같이, 1장의 기판(620)을 사용하여 반도체장치(600)를 다수(여기서는 세로 4개, 가로 3개로 된 12개) 제조하는 경우를 설명한다. 또한, 여기서는, 가요성을 가지는 반도체장치를 형성하기 위해, 박막트랜지스터 등의 소자 군과 안테나를 박리층(604)을 사이에 두고 유리 등의 강성 기판(620) 위에 일단 제공한 후에, 이 기판(620)으로부터 소자 군과 안테나 등을 박리하여, 가요성을 가지는 기판 위에 소자 군과 안테나 등을 제공하는 예를 나타낸다.
먼저, 기판(620) 위에 박리층(604)을 형성한다(도 9(A)). 또한, 박리층(604)을 형성하기 전에, 기판(610) 위에 하지막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막의 단층 구조 또는 이들의 적층 구조를 제공하여도 좋다. 하지막으로서 그러한 절연막을 제공함으로써, 기판(620)으로부터 박리층(604)으로의 불순물 원소 등에 의한 오염을 방지할 수 있다.
다음에, 박리층(604) 위에, 도 2(A)∼도 2(D) 및 도 3(A)∼도 3(D)과 마찬가지로, n채널형 박막트랜지스터(121a) 및 p채널형 박막트랜지스터(121b)와 같은 박막트랜지스터, 도전막(119) 등을 형성한다(도 9(A)∼도 9(D)). n채널형 박막트랜지스터(121a) 및 p채널형 박막트랜지스터(121b)는 반도체막(103)을 채널 영역으로서 사용한다.
다음에, 도전막(119)을 덮도록 절연막(605)을 형성한다(도 9(C)).
다음에, 절연막(605) 위에 안테나로서 기능하는 도전막(606)을 형성하고, 이 도전막(606)을 덮도록 보호막으로서 절연막(607)을 형성한다(도 9(D)). 또한, 안 테나로서 기능하는 도전막(606)은 도전막(119)과 전기적으로 접속하도록 제공된다. 여기서, 편의상, 박막 집적회로를 가지는 층과 안테나로서 기능하는 도전막을 가지는 층의 적층 구조를 소자 군(621)이라 부른다.
다음에, 기판(620)으로부터 소자 군(621)을 박리한다. 여기서는, 절연막(102), 반도체막(103), 게이트 절연막(114), 절연막(117, 118, 605, 607)을 선택적으로 제거하여 개구부(609)를 형성하고, 이 개구부(609)를 통해 에칭제를 도입함으로써 박리층(604)을 제거한다(도 10(A)). 개구부(609)는 다수의 반도체장치(600) 사이에 형성된다(도 8(A)). 그 외에도, 개구부(609)는 박막트랜지스터가 형성된 영역을 피한 반도체장치의 영역 내에 형성될 수도 있다. 또한, 박리층(604)은 모두 제거하여도 좋고, 또는 완전히 제거하지 않고 일부 남기도록 선택적으로 박리층(604)을 제거하여도 좋다. 박리층(604)의 일부를 남김으로써, 에칭제에 의해 박리층(604)을 제거한 후에도, 기판(620) 위에 소자 군(621)이 유지될 수 있고, 후의 공정에서의 취급이 간편하게 된다.
다음에, 접착성을 가지는 제1 시트(sheet)재(610)를 절연막(607)에 접착하고, 기판(610)으로부터 소자 군(621)을 박리한다(도 10(B)). 기판(610)으로부터 소자 군(621)을 박리할 때, 에칭제를 사용하지 않고 박리를 행할 수도 있다. 예를 들어, 레이저 조사에 의해 절연막(102), 반도체막(103), 게이트 절연막(114), 절연막(117, 118, 605, 607)을 선택적으로 제거하여 개구부(609)를 형성한 후, 제1 시트재(610)를 절연막(607)에 접착하고, 기판(610)으로부터 소자 군(621)을 물리적으로 박리할 수도 있다.
다음에, 박리된 소자 군을 가요성을 가지는 필름으로 봉지(封止)한다. 여기서는, 제2 시트재(611) 및 제3 시트재(612)로 소자 군(621)을 봉지한다(도 10(C)). 봉지의 구체 예가 도 11(A)에 도시되어 있다. 기판(620)이 박리된 쪽의 소자 군(621)의 표면에 제3 시트재(612)를 접합하고, 제1 시트재(610)를 박리한다. 그 다음, 제1 시트재(610)가 박리된 쪽의 소자 군(621)의 표면에 제2 시트재(611)를 접합한다. 이때, 제2 시트재(611) 및 제3 시트재(612)에 의해 봉지되는 반도체장치들은, 가열처리와 가압처리 중 어느 하나 또는 모두를 행하기 위한 봉지 로울(192)과, 제2 시트재(611)가 감겨 있는 공급 로울(191), 및 벨트 컨베이어(190)를 사용하여 차례로 형성될 수 있다. 그 다음, 제2 시트재(611) 및 제3 시트재(612)를 잘단함으로써, 반도체장치들이 완성된다(도 11(B)).
아래에, 상기 공정에서의 재료 등에 대하여 구체적으로 설명한다.
박리층(604)으로서는, 금속막이나 금속막과 금속 산화물의 적층 구조 등이 사용될 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료의 단층 구조 또는 다층 구조가 사용될 수 있다. 또한, 이들 재료는 공지의 방법(스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법)을 사용하여 형성될 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상기한 금속막을 형성한 후에, 산소를 포함하는 분위기에서의 플라즈마 처리, 산소를 포함하는 분위기에서의 가열처리를 행함으로써, 금속막의 표면에 이 금속막 의 산화물을 제공하도록 한다. 예를 들어, 금속막으로서 텅스텐막을 스퍼터링법에 의해 형성한 경우, 텅스텐막에 플라즈마 처리를 행함으로써, 텅스텐막의 표면에 텅스텐 산화물로 된 금속 산화물을 형성할 수 있다. 또한, 이 경우, 텅스텐의 산화물은 WOx로 표현되고, "x"는 2∼3이다. "x"가 2인 경우(WO2), "x"가 2.5인 경우(W2O5), "x"가 2.75인 경우(W4O11), "x"가 3인 경우(WO3) 등이 있다. 텅스텐 산화물을 형성함에 있어서, "x"의 값은 특별히 한정되지 않고, 에칭 레이트 등을 기초로 하여, 어떤 산화물을 형성할지를 결정할 수 있다. 또한, 그러한 금속 산화막 외에도, 금속 질화물이나 금속 산화질화물이 사용될 수도 있다. 이 경우, 질소를 포함하는 분위기 또는 질소와 산소를 포함하는 분위기에서 상기 금속막에 플라즈마 처리나 가열처리를 행할 수 있다. 플라즈마 처리는 고밀도이고 낮은 전자 온도의 조건 하에서 행해질 수 있다. 또한, 다른 방법으로서는, 그러한 금속막을 형성한 후에, 산소를 포함하는 분위기에서 스퍼터링법에 의해 절연막(203)을 형성함으로써, 금속막의 표면에 금속 산화막을 제공할 수 있다. 또한, 금속막을 형성한 후에, 산소를 포함하는 분위기에서 금속을 타겟으로 하여 스퍼터링을 행함으로써 금속막의 표면에 금소 산화막을 제공하는 것도 가능하다. 이 경우, 금속막과 금속 산화막은 서로 다른 금속 원소로 형성할 수 있게 된다. 또한, 이들 방법은 질소를 포함하는 분위기 또는 질소와 산소를 포함하는 분위기에서 스퍼터링법에 의해 행함으로써, 금속막 상에 금속 질화물막 또는 금속 산화질화물막을 형성할 수 있다.
절연막(605, 607)으로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규 소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의. 산소 또는 질소를 함유하는 절연막이나 DLC(diamond-like carbon) 등의 탄소 함유 막은 물론, 그 외에도 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 실록산계 재료 등의 단층 구조 또는 적층 구조가 사용될 수 있다. 특히, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 실록산계 재료 등의 재료는 스핀 코팅법, 액적 토출법 또는 인쇄법 등에 의해 형성될 수 있기 때문에, 평탄화나 처리 시간의 효율화를 도모할 수 있다. 절연막(605, 607)은 동일 재료를 사용하여 형성하여도 좋고, 다른 재료를 사용하여 형성하여도 좋다.
도전막(606)으로서는, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 텅스텐(W), 니켈(Ni) 등의 금속, 금속 화합물이나 탄소(C)를 하나 또는 다수 가지는 도전성 재료가 사용될 수 있다.
또한, 상기 실시형태에서는, 기판(101) 위에 다수의 반도체장치를 제공하는 경우에 반도체막(103)을 전체 영역에 형성하는 경우를 설명하였지만, 본 발명이 이것에 한정되지 않고, 기판(101) 위에 다수의 반도체장치를 제공하는 경우에, 도 8(B)에 도시된 바와 같이, 각 반도체장치마다 반도체막을 제공하여도 좋다. 구체적으로는, 기판(101) 위에 반도체막을 형성한 후에, 반도체장치가 제공되는 영역을 남기고 반도체장치들 사이의 반도체막을 제거한다. 이 경우에는, 개구부(609)를 제공할 때 반도체막을 제거할 필요가 없기 때문에, 공정이 간략화될 수 있다. 또 한, 그 외에도, 실시형태 2에서 나타낸 구조를 가지는 박막트랜지스터를 사용하여 반도체장치를 제조할 수도 있다.
다음에, 비접촉으로 데이터를 송수신할 수 있는 반도체장치의 적용례에 대하여 도면을 참조하여 설명한다. 또한, 비접촉으로 데이터를 송수신할 수 있는 반도체장치는 사용의 형태에 따라 RFID(Radio Frequency Identification) 태그(tag), ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고도 불린다.
RFID 태그(80)는 비접촉으로 데이터를 송수신하는 기능을 가지고, 전원 회로(81), 클록 발생 회로(82), 데이터 복조 회로(83), 데이터 변조 회로(84), 다른 회로들을 제어하는 제어 회로(85), 기억 회로(86) 및 안테나(87)를 가지고 있다(도 12(A)). 또한, 기억 회로는 하나에 한정되지 않고, 다수이어도 좋고, SRAM, 플래시 메모리, ROM, FeRAM, 상기 실시형태들에서 나타낸 유기 화합물층을 기억 소자부에 사용한 회로 등이 사용될 수 있다.
리더/라이터(88)로부터 전파로서 보내진 신호는 안테나(87)에서 전자(電磁) 유도에 의해 교류 전기 신호로 변조된다. 전원 회로(81)에서는 교류 전기 신호를 사용하여 전원 전압을 생성하고, 전원 배선을 사용하여 각 회로에 공급한다. 클록 발생 회로(82)는 안테나(87)로부터 입력된 교류 전기 신호를 기초로 하여 각종 클록 신호를 생성하고, 제어 회로(85)에 공급한다. 복조 회로(83)에서는 이 교류 전기 신호를 복조하고, 제어 회로(85)에 공급한다. 제어 회로(85)에서는, 입력된 신호에 따라 각종 연산 처리를 행한다. 기억 회로(86)에서는, 제어 회로(85)에서 사 용되는 프로그램이나 데이터 등이 기억되어 있다. 이것 외에, 기억 회로(86)는 연산 처리 시의 작업 에리어로도 사용될 수 있다. 그리고, 제어 회로(85)로부터 변조 회로(84)로 데이터가 보내지고, 이 데이터에 따라 변조 회로(84)로부터 안테나(87)에 부하 변조가 가해질 수 있다. 리더/라이터(88)는 안테나(87)에 가해진 부하 변조를 전파로 받음으로써, 결과적으로, 데이터를 판독할 수 있게 된다.
또한, RFID 태그는 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전파에 의해 행하는 타입이어도 좋고, 전원(배터리)을 탑재하여 전파와 전원(배터리) 모두에 의해 각 회로에 전원 전압을 공급하는 타입이어도 좋다.
상기 실시형태들에서 설명한 구성을 사용함으로써, 구부려 접을 수 있는 RFID 태그를 제조할 수 있으므로, 그러한 RFID 태그를 곡면을 가지는 물체에 부착하는 것이 가능하게 된다.
다음에, 가요성을 가지는 RFID 태그의 사용 형태의 예에 대하여 설명한다. 표시부(321)를 포함하는 휴대형 단말기의 측면에는 리더/라이터(320)가 제공되고, 물품(322)의 측면에는 RFID 태그(323)가 제공된다(도 12(B)). 물품(322)에 포함된 RFID 태그(323) 위에 리더/라이터(320)를 유지시키면, 물품의 원료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등의 상품에 관한 정보와 상품의 설명 등이 표시부(321)에 표시된다. 또한, 상품(326)을 벨트 컨베이어에 의해 반송할 때, 리더/라이터(320)와, 상품(326)에 제공된 RFID 태그(325)를 사용하여, 이 상품(326)의 검품을 행할 수 있다(도 12(C)). 이와 같이, 시스템에 RFID 태그를 활용함으로써, 정보의 취득을 간단하게 행할 수 있어, 고기능화와 고부가가치화를 실 현한다. 또한, 상기 실시형태들에서 설명된 바와 같이, 곡면을 가지는 물체에 RFID 태그를 부착된 경우에도, RFID 태그에 포함되는 박막트랜지스터 등의 손상이 방지되고, 신뢰성이 높은 RFID 태그가 제공될 수 있다.
또한, 상기한 것 이외에도, 가요성을 가지는 RFID 태그의 적용 범위는 광범위하여, 대상물의 이력 등의 정보를 무선으로 얻고, 생산, 관리 등에 활용하기 위해 어떠한 대상물에도 적용될 수 있다. 예를 들어, 지폐, 동전, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변용품, 탈 것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자 기기 등에 RFID 태그를 제공하여 사용할 수 있다. 이들 대상물의 예를 도 13(A)∼도 13(H)를 사용하여 설명한다.
지폐 및 동전은 시장에서 유통되는 금전으로서, 특정 지역에서 화폐와 같이 통용되는 것(금권), 기념 동전 등을 포함한다. 유가증권류는 수표, 증권, 약속어음 등을 포함한다(도 13(A) 참조). 증권류는 운전면허증, 주민등록증 등을 포함한다(도 13(B) 참조). 무기명 채권류는 우표, 식권(쌀 쿠폰), 각종 상품권 등을 포함한다(도 13(C) 참조). 포장용 용기류는 도시락 등의 포장지, 플라스틱 병 등을 포함한다(도 13(D) 참조). 서적류는 문서, 책 등을 포함한다(도 13(E) 참조). 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 포함한다(도 13(F) 참조). 탈 것류는 자전거 등의 차량, 선박 등을 포함한다(도 13(G) 참조). 신변용품은 가방, 안경 등을 포함한다(도 13(H) 참조). 식품류는 식료품, 음료 등을 포함한다. 의류는 의복, 양말 등을 포함한다. 보건용품류는 의료 기구, 건강 기구 등을 포함한 다. 생활용품류는 가구, 조명 기구 등을 포함한다. 약품류는 의약품, 농약 등을 포함한다. 전자 기기는 액정 표시장치, EL 표시장치, 텔레비전 세트(TV 수상기, 박형 TV 수상기), 휴대 전화기 등을 포함한다.
지폐, 동전, 유가증권류, 증서류, 무기명 채권 등에 RFID 태그를 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록 매체류, 신변용품, 식품류, 생활용품류, 전자 기기 등에 RFID 태그를 제공함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 탈 것류, 보건용품류, 약품류 등에 RFID 태그를 제공함으로써, 위조나 도난의 방지, 약품류라면 잘못된 약 복용을 방지할 수 있다. RFID 태그는 물품의 표면에 붙이거나, 물품에 박아넣거나 하여 제공될 수 있다. 예를 들어, 책의 경우 종이에 RFID 태그를 박아넣거나, 유기 수지로 된 패키지라면 이 유기 수지에 RFID 태그를 박아넣거나 하면 좋다. 상기 실시형태들에서 설명된 구조를 가지는 가요성의 RFID 태그를 사용함으로써, 종이 등에 RFID 태그를 제공한 경우에도, 이 RFID 태그에 포함되는 소자의 파손 등이 방지될 수 있다.
이와 같이, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자 기기 등에 RFID 태그를 제공함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈 것류에 RFID 태그를 제공함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 RFID 태그를 이식함음으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들어, 가축 등의 생물에 센서를 구비한 RFID 태그를 이식함으로써, 태어난 해나 성별 또는 종류 등은 물론 현재 의 체온 등의 건강 상태를 용이하게 관리할 수 있다.
본 실시형태는 실시형태 1 및 2와 자유롭게 조합될 수 있다.
[실시형태 4]
본 실시형태에서는, 상기 실시형태들과는 다른 구조의 본 발명의 반도체장치에 대하여 도면을 참조하여 설명한다. 구체적으로는, 화소부를 가지는 반도체장치의 예에 대하여 설명한다.
본 실시형태에서 나타내는 반도체장치는, 도 14(A)에 도시된 바와 같이, 기판(401) 위에 제공된 주사선 구동회로(402), 신호선 구동회로(403) 및 화소부(404) 등을 가지고 있다. 또한, 기판(401)으로 화소부(404)를 끼워잡도록 대향 기판(406)이 제공되어 있다. 주사선 구동회로(402), 신호선 구동회로(403) 및 화소부(404)는 상기 실시형태들에서 설명된 구조를 가지는 박막트랜지스터를 사용하여 기판(401) 위에 형성된다. 기판(401)과 대향 기판(406)은 밀봉재(405)에 의해 서로 부착되어 있다. 또한, 주사선 구동회로(402) 및 신호선 구동회로(403)는 외부 입력 단자가 되는 FPC(407)로부터 비디오 신호, 클록 신호, 스타트 신호, 리셋 신호 등을 받는다.
다음에, 화소부(404)의 일 예에 대하여 도 14(B)를 사용하여 설명한다.
도 14(B)는 화소부(404)에 제공된 다수의 화소 중 하나의 화소(409)의 상면도를 나타낸다. 화소(409)는 신호선으로서 기능하는 배선(411)과, 전원선으로서 기능하는 배선(412)과, 이들 배선(411, 412)에 거의 수직인 방향으로 연장한 주사선으로서 기능하는 배선(413)을 가지고 있다. 또한, 화소(409)에는 배선(411, 412, 413)으로 둘러싸이도록 표시 영역(408)이 형성되어 있고, 이 표시 영역(408)을 구동하기 위한 박막트랜지스터(415, 416)를 가지고 있다. 또한, 여기서는, 편의상, 박막트랜지스터(415)를 스위칭용 TFT(415)라 부르고, 박막트랜지스터(416)를 전류 제어용 TFT(416)라 부른다.
도 14(B)에서는, 스위칭용 TFT(415)를 n채널형 박막트랜지스터로서 제공하고, 전류 제어용 TFT(416)를 p채널형 박막트랜지스터로서 제공한 경우를 나타내고 있다. 화소(409)에 제공된 스위칭용 TFT(415) 및 전류 제어용 TFT(416)는 연속적으로 제공된 반도체막(417)을 채널 영역으로서 공용하고 있다. 즉, 여기서는, 화소부(409)의 다수의 화소에 제공된 박막트랜지스터가 반도체막(417)을 채널 영역으로서 공용하고 있다. n채널형 박막트랜지스터 및 p채널형 박막트랜지스터는 실시형태 1에서의 도 1(A)∼도 1(C)에 나타낸 구조를 가질 수 있다. 또한, 도 14(B)에서는, 화소(409)의 전체 영역에 반도체막(417)을 제공한 예를 나타내었지만, 스위칭용 TFT(415) 및 전류 제어용 TFT(416)에서, 실시형태 2에서의 도 5 및 도 6에 나타낸 바와 같이 반도체막을 분리시켜 섬 형상으로 제공하는 것도 가능하다.
다음에, 도 14(A) 및 도 14(B)에 도시된 반도체장치의 단면 구조의 일 예를 도 15(A) 및 도 15(B)에 나타낸다.
도 15(A)에 도시된 바와 같이, 구동회로부 및 화소부를 구성하는 박막트랜지스터가 기판(401) 위에 형성되어 있다. 구동회로부에서는, 상기 실시형태들에서 나타낸 구조를 가지는 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 조합시킨 CMOS 회로가 형성된다. 또한, 구동회로를 형성하는 박막트랜지스터는 공지의 PMOS 회로 또는 NMOS 회로로 형성하여도 좋다.
화소부(409)에는, 상기 실시형태들에서 나타낸 구조를 가지는 스위칭 TFT(415)와 전류 제어용 TFT(416)가 제공되어 있다. 또한, 전류 제어용 TFT(416)의 소스 또는 드레인 전극에 접속된 제1 전극(424)과, 이 제1 전극의 단부를 덮도록 제공된 절연막(423)과, 제1 전극 위에 제공된 발광층(425)과, 이 발광층(425) 위에 제공된 제2 전극(426)을 가지고 있다. 또한, 제1 전극(424), 발광층(425) 및 제2 전극(426)의 적층 구조에 의해 발광 소자(427)가 제공되어 있다.
절연막(423)으로서는, 포지티브형의 감광성 아크릴 수지막이 사용된다. 또한, 커버리지를 향상시키기 위해, 절연막(423)은 그의 상단부 또는 하단부에 곡면을 가지도록 형성된다. 예를 들어, 절연물(423)의 재료로서 포지티브형의 감광성 아크릴을 사용한 경우, 절연물(423)의 상단부에만 곡률 반경(0.2 ㎛∼3 ㎛)을 가지는 곡면을 가지게 하는 것이 바람직하다. 또한, 절연물(423)은, 광의 조사에 의해 에천트에 불용해성이 되는 네거티브형, 또는 광의 조사에 의해 에천트에 용해성이 되는 포지티브형 중 어느 것을 사용하여 형성될 수도 있다.
제1 전극(424) 및 제2 전극(426)은 한쪽을 양극으로서 사용하고 다른 한쪽을 음극으로서 사용한다. 양극으로서 사용하는 경우에는, 일 함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들어, ITO 막, 또는 규소를 함유한 인듐 주석 산화물막, 2∼20 wt%의 산화아연을 함유하는 산화인듐막, 질화티탄막, 크롬막, 텅스텐막, Zn 막, Pt 막 등의 단층막 뿐만 아니라, 질화티탄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티탄막과 알루미늄을 주성분으로 하는 막과 질화티탄과의 3층 구 조 등이 사용될 수 있다. 또한, 적층 구조로 하는 경우, 배선의 저항이 낮게 되고, 양호한 오믹 콘택트(ohmic contact)가 얻어질 수 있고, 또한, 양극으로서 기능시킬 수 있다. 음극으로서 사용하는 경우에는, 일 함수가 작은 재료(Al, Ag, Li, Ca 또는 이들의 합금, 예를 들어, MgAg, MgIn, AlLi, CaF2, 또는 CaN)를 사용하는 것이 바람직하다. 또한, 음극으로서 사용하는 전극을 투광성으로 하는 경우에는, 막 두께를 얇게 한 금속 박막과 투명 도전막과의 적층을 전극으로서 사용하는 것이 좋다. 투명 도전막으로서는, 예를 들어, ITO, 2∼20 wt%의 산화아연을 함유하는 산화인듐, 규소를 함유한 인듐 주석 산화물, 산화아연(ZnO) 등이 사용될 수 있다.
발광층(425)으로서는, 저분자계 재료, 중분자계 재료(올리고머, 덴드리머를 포함), 또는 고분자계 재료의 단층 또는 적층 구조를 증착 마스크를 사용한 증착법, 잉크젯법, 스핀 코팅법 등의 공지의 방법에 의해 형성할 수 있다.
밀봉재(405)로서는, 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 그러한 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다.
대향 전극(406)으로서는, 유리 기판이나 석영 기판 외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐 플루오라이드), 마일러(Mylar), 폴리에스터 또는 아크릴 등으로 된 플라스틱 기판을 사용할 수도 있다.
도 15(A)에 도시한 반도체장치는 화소(409)의 전체 영역에 반도체막이 형성되어 있기 때문에, 대향 기판(406)측으로 광을 출사시키는(상면 출사) 구조를 가진다. 따라서, 제2 전극(426)은 투광성을 가지는 재료로 형성된다.
한편, 실시형태 2에서 나타낸 바와 같이, 화소(409)에서 반도체막을 섬 형상으로 형성함으로써 기판(401)측으로 광을 출사시키는(하면 출사) 것이 가능하게 된다. 이 경우에는, 제1 전극(414)을 투광성을 가지는 재료로 형성한다. 또한, 도 15(B)에 도시된 반도체장치에서는, 대향 기판(406)측으로 광을 출사시키는(상면 출사) 것은 물론, 기판(401)측과 대향 기판(406)측 모두로 광을 출사시키는(양면 출사) 것도 가능하게 된다.
다음에, 상기 화소부를 가지는 반도체장치의 사용 형태로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 세트 등), 노트북형 퍼스널 컴퓨터, 게임 기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 재생된 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들 반도체장치의 구체 예를 도면을 참조하여 아래에 설명한다.
도 16(A)는 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력 단자(2005) 등을 포함하는 텔레비젼 수상기를 나타낸다. 이 텔레비젼 수상기는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2003)나 구동회로 등에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
도 16(B)는 본체(2101), 표시부(2102), 수상(受像)부(2103), 조작 키(2104), 외부 접속 포트(2105), 셔터(2106) 등을 포함하는 디지털 카메라를 나타낸다. 이 디지털 카메라는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2102)나 구동회로 등에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
도 16(C)는 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함하는 컴퓨터를 나타낸다. 이 컴퓨터는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2203)나 구동회로 등에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
도 16(D)는 본체(2301), 표시부(2302), 스위치(2303), 조작 키(2304), 적외선 포트(2305) 등을 포함하는 모바일 컴퓨터를 나타낸다. 표시부(2302)를 사용하여 정지 영상 또는 동영상을 표시할 수 있다. 이 모바일 컴퓨터는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2302)나 구동회로 등에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
도 16(E)는 본체(2401), 케이스(2402), 표시부 A(2403), 표시부 B(2404), 기록 매체(DVD 등) 판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함하는, 기록 매체를 구비한 휴대형의 화상 재생 장치(DVD 재생 장치 등)를 나타낸다. 표시부 A(2403)는 주로 화상 정보를 표시하고, 표시부 B(2404)는 주로 문자 정보를 표시한다. 이 화상 재생 장치는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부 A(2403) 및 표시부 B(2404)나 구동회로 등에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다. 또한, 기록 매체를 구비한 화상 재생 장치에는 게임 기기 등도 포함된다.
도 16(F)는 본체(2501), 표시부(2502), 조작 키(2503) 등을 포함하는 전자 책을 나타낸다. 또한, 모뎀이 본체(2501)에 내장될 수도 있다. 표시부(2502)는 문자 등의 정지 영상은 물론 동영상도 표시할 수 있다. 이 전자 책은 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2502)나 구동회로 등이 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
도 16(G)는 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모콘 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609), 접안부(2610) 등을 포함하는 비디오 카메라를 나타낸다. 이 비디오 카메라는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2602)나 구동회로 등에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
도 16(H)는 본체(2701), 케이스(2702), 표시부(2703), 음성 입력부(2704), 음성 출력부(2705), 조작 키(2706), 외부 접속 포트(2707), 안테나(2708) 등을 포함하는 휴대 전화기를 나타낸다. 이 휴대 전화기는 상기 실시형태들 중 어느 하나에서 설명된 구조를 표시부(2703)나 구동회로에 제공되는 박막트랜지스터에 적용함으로써 제조될 수 있다.
이상과 같이, 본 발명의 반도체장치는 적용 범위가 극히 넓고, 모든 분야의 전자 기기에 적용할 수 있다. 또한, 본 실시형태는 실시형태 1∼3과 자유롭게 조합될 수 있다.
[실시형태 5]
본 실시형태에서는, 상기 실시형태들과는 다른 구조의 본 발명의 반도체장치에 대하여 도면을 참조하여 설명한다. 구체적으로는, 기억 소자를 가지는 반도체 장치의 일 예에 대하여 설명한다.
본 실시형태의 반도체장치의 일 예를 도 20에 나타낸다. 도 20에 도시된 반도체장치는 기억 소자를 포함하는 메모리부와, 이 메모리부의 제어 등을 행하는 논리(logic)부로 형성되어 있다. 여기서는, 논리부에 n채널형 박막트랜지스터(121a)와 p채널형 박막트랜지스터(121b)를 형성하고, 메모리부에 기억 소자(221)를 형성한 예를 설명한다.
논리부의 n채널형 박막트랜지스터(121a)는 소스 또는 드레인 영역으로서 기능하는 n형의 고농도 불순물 영역(106)과, LDD 영역으로서 기능하는 n형의 저농도 불순물 영역(105)을 가지고 있다. 또한, n형의 저농도 불순물 영역(105)은 측벽 하방에 위치하는 반도체막(103)에 제공되어 있다. 한편, p채널형 박막트랜지스터(121b)는 소스 또는 드레인 영역으로서 기능하는 p형의 고농도 불순물 영역(112)을 가지고 있다. 또한, n채널형 박막트랜지스터(121a)와 p채널형 박막트랜지스터(121b)는 연속적으로 제공된 반도체막(103)을 채널 영역으로서 공유하고 있고, 채널 영역 위에 절연막(214)과 절연막(215)이 적층되어 제공되어 있고, 이 절연막(214)과 절연막(215)이 게이트 절연막으로서 기능한다.
메모리부의 기억 소자(221)는 소스 또는 드레인 영역으로서 기능하는 n형의 고농도 불순물 영역(106)과, LDD 영역으로서 기능하는 n형의 저농도 불순물 영역(105)을 가지고 있다. 또한, n형의 고농도 불순물 영역(105)은 측벽 하방에 위치하는 반도체막(103)에 제공되어 있다. 다수의 기억 소자(221)는 연속적으로 형성된 반도체막(103)을 채널 영역으로서 공유하고 있고, 채널 영역 위에 절연 막(214)과 소자(216)와 절연막(215)이 적층되어 제공되어 있다. 메모리부는 절연막(214)과 절연막(215) 사이에 형성된 소자(216)에 전하를 축적함으로써 기억 소자로서 기능한다. 또한, 메모리부에서는, 절연막(214)을 터널 산화막이라 부르고, 소자(216)를 플로팅 게이트라 부르고, 절연막(215)을 컨트롤 산화막이라 부르는 경우도 있다.
절연막(214)으로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막의 단층 구조, 또는 이들의 적층 구조가 사용될 수 있다.
소자(216)로서는, 도전막, 반도체막, 분산된 도전성 입자 또는 반도체 입자(이하, 분산입자라 함), 절연막(214, 215)과 유전율이 다른 절연막 등이 사용될 수 있다. 도전막 또는 도전성 입자의 재료로서는, 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd), 백금(Pt), 코발트(Co), 텅스텐(W), 니켈(Ni) 등이 사용될 수 있다. 반도체막 또는 반도체 입자의 재료로서는, 규소(Si), 게르마늄(Ge), 또는 규소 게르마늄 합금 등이 사용될 수 있다. 절연막(214, 215)과 유전율이 다른 절연막 등으로서는, 예를 들어, 절연막(214, 215)으로서, 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x > y)를 사용한 경우, 소자(216)로서 질화규소(SiNx) 또는 질화산화규소(SiNxOy)(x > y)가 사용될 수 있다.
절연막(215)으로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규 소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 함유하는 절연막의 단층 구조 또는 이들의 적층 구조가 사용될 수 있다. 절연막(215)은 기억 소자(221)에서의 소자(216)와 게이트 전극(122)과의 절연성을 유지하기 위해 필요하다. 따라서, 소자(216)와 게이트 전극(122)과의 사이에서 누설 전류가 증가하지 않을 정도의 막 두께로 절연막(215)을 형성하는 것이 바람직하고, 이 절연막(215)은 막 두께가 1∼100 nm, 바람직하게는 10∼70 nm, 더 바람직하게는 10∼30 nm가 되도록 형성되는 것이 바람직하다.
또한, 본 실시형태에서, 박막트랜지스터의 구조는 도 20에 도시된 구조 뿐만 아니라, 상기한 어느 구조이어도 좋다. 또한, 기억 소자의 구조도 박막트랜지스터와 공통 부분에서는 상기한 어느 구조를 가져도 좋다.
다음에, 상기한 반도체장치의 제조방법의 일 예를 도면을 참조하여 설명한다. 여기서는, 도 20의 메모리부의 제조방법에 대하여 아래에 설명한다.
먼저, 기판(101) 위에 절연막(102)을 사이에 두고 반도체막(103)을 형성한다(도 21(A)). 이 반도체막(103)은 상기한 방법을 사용하여 결정화된다.
다음에, 반도체막(103) 위에 절연막(214)을 형성한다(도 21(B)). 절연막(214)의 제조방법으로서는, GRTA(Gas Rapid Thermal Anneal)법, LRTA(Lamp Rapid Thermal Anneal)법, 산소 분위기에서의 고밀도 플라즈마 처리 등을 사용하여 반도체막(103)의 표면을 산화하여 산화막을 형성하고, 막 두께가 얇은 산화막, 즉, 절연막을 형성한다. 그 외에도, PVD(Physical Vapor Deposition)법, CVD(Chemical Vapor Deposition)법, 스핀 코팅법 등을 사용하여 형성하여도 좋다. 절연막(214)은 막 두께가 1∼100 nm, 바람직하게는 1∼10 nm, 더 바람직하게는 2∼5 nm가 되도록 형성되는 것이 바람직하다. 절연막(214)은 메모리부의 기억 소자(221)에서 터널 산화막으로서 기능한다. 따라서, 절연막(214)의 막 두께가 얇을수록, 낮은 전압으로 소자(216)에 전하를 축적시킬 수 있다. 그 결과, 후에 형성되는 반도체장치의 소비전력을 저감할 수 있다. 또한, 반도체막(103)에 접하여 산화규소막을 형성하면, 절연막(214)과 반도체막 영역과의 계면 준위가 낮게 되기 때문에 바람직하다. 여기서는, 절연막(214)이 산화규소막과 질화규소막을 적층시켜 형성된다.
다음에, 반도체막(103) 위에 소자(216)를 형성한다(도 21(C)). 여기서는, 소자(216)로서, LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 반도체막(103) 위에 규소 입자를 형성한다.
다음에, 소자(216)를 덮도록 절연막(217)을 형성하고, 이 절연막(217) 위에 도전막(218)을 형성한 후에, 마스크로서 기능하는 레지스트(219)를 선택적으로 형성한다(도 21(D)). 절연막(217)은 기억 소자(221)에서의 소자(216)와 게이트 전극과의 절연성을 유지하기 위해 필요하다. 따라서, 소자(216)와 도전막(218)과의 사이에서 누설 전류가 증가하지 않을 정도의 막 두께로 절연막(217)을 형성하는 것이 바람직하다. 이 절연막(217)은 막 두께가 1∼100 nm, 바람직하게는 10∼70 nm, 더 바람직하게는 10∼30 nm가 되도록 형성되는 것이 바람직하다. 또한, 도전막(218)은 스퍼터링법, 증착법, CVD법 등의 공지의 방법에 의해 형성될 수 있고, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 네오디 뮴(Nd)에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 형성될 수 있다. 또는, 도전막(218)은 불순물 원소가 첨가된 반도체막으로 형성될 수도 있다.
다음에, 레지스트(219)를 마스크로 하여, 도전막(218), 절연막(217) 및 소자(216)를 선택적으로 제거함으로써, 절연막(215)과 게이트 전극(122)을 형성한다(도 21(E)). 또한, 여기서는, 도전막(218), 절연막(217) 및 소자(216)를 선택적으로 제거하는 예를 나타내었지만, 절연막(217) 및 소자(216)를 제거하지 않고 도전막(218)만을 선택적으로 제거하는 것도 가능하다.
다음에, 상기한 방법을 사용하여, 절연막(117, 118) 및 도전막(119) 등을 형성함으로써, 기억 소자를 가지는 반도체장치를 완성할 수 있다(도 21(F)).
도 21(A)∼도 21(F)에 도시된 기억 소자는 소자(216)에 전하를 주입하여 축적함으로써 데이터를 기억할 수 있다. 소자(216)에 전자를 주입하는 방법은 2가지가 있다. 하나는 열전자(thermoelectron)를 사용하는 방법이고, 다른 하나는 F-N형 터널 전류를 사용하는 방법이다. 열전자를 사용하는 경우, 게이트 전극(122)에 정(正)전압이 인가된다. 이 상태에서, 드레인에 고전압이 인가되고, 열전자가 발생하면, 제1 배리어를 건널 수 있는 열전자가 소자(216)에 주입될 수 있다. F-N형 터널 전류를 사용하는 경우에는, 제1 배리어를 건너기 위한 에너지를 전자에 부여할 필요가 없다. 전자는 양자 터널링(quantum tunneling)에 의해 소자(216)에 주입된다.
소자(216)에 전자가 보유되어 있는 동안, 트랜지스터의 스레시홀드 전압이 정(正)의 방향으로 시프트(shift)한다. 이 상태는 "0"의 데이터가 기입되어 있는 상태이다. 소자(216)에 전하가 유지되지 않은 상태에서, 트랜지스터를 온(ON)으로 하는 게이트 전압을 인가한 때, 트랜지스터가 온(ON)으로 되지 않은 상태를 센스 회로에 의해 검출함으로써, "0"의 데이터의 검출이 가능하다.
상기한 바와 같이, 연속적으로 제공된 반도체막을 사용하여 기억 소자를 형성함으로써, 채널 영역의 반도체막에서 단차가 발생하지 않도록 기억 소자를 제공할 수 있다. 따라서, 기억 소자의 채널 영역에서의 절연막의 단절 등이 방지될 수 있고, 반도체막과 게이트 전극 사이의 단락과 누설 전류의 발생을 억제함으로써 기억 소자에서의 전하 보유성이 향상될 수 있다.
본 실시형태는 실시형태 1∼4와 자유롭게 조합될 수 있다.
반도체장치에 제공된 박막트랜지스터의 채널 영역의 단부에서, 반도체막에 단차를 제공하지 않는 구성으로 함으로써, 채널 영역의 단부에서의 게이트 절연막의 단절이나 박막화 등의 피복 불량이 방지되고, 반도체막과 게이트 절연막을 사이에 두고 반도체막 위에 제공되는 게이트 전극과의 사이에서의 단락이나 누설 전류의 발생이 방지될 수 있다.

Claims (18)

  1. 기판 위의 제1 박막트랜지스터와 제2 박막트랜지스터를 포함하는 반도체장치로서,
    상기 제1 박막트랜지스터는,
    상기 기판 위의 반도체막에 제공된 제1 소스 영역 및 제1 드레인 영역,
    상기 반도체막에 제공된, 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 제1 채널 영역,
    상기 반도체막 위의 절연막, 및
    상기 절연막을 사이에 두고 상기 제1 채널 영역 위에 제공된 제1 도전막을 포함하고;
    상기 제2 박막트랜지스터는,
    상기 반도체막에 제공된 제2 소스 영역 및 제2 드레인 영역,
    상기 반도체막에 제공된, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 제2 채널 영역,
    상기 반도체막 위의 상기 절연막, 및
    상기 절연막을 사이에 두고 상기 제2 채널 영역 위에 제공된 제2 도전막을 포함하고;
    상기 반도체막은,
    상기 제1 도전막 아래에서 상기 제1 채널 영역에 인접하여 형성된 제1 영역,
    상기 제1 도전막 아래에는 형성되지 않고 상기 제1 소스 영역 및 상기 제1 드레인 영역에 인접하여 형성된, 제1 불순물 원소를 포함하는 제2 영역,
    상기 제2 도전막 아래에서 상기 제2 채널 영역에 인접하여 형성된 제3 영역, 및
    상기 제2 도전막 아래에는 형성되지 않고 상기 제2 소스 영역 및 상기 제2 드레인 영역에 인접하여 형성된, 제2 불순물 원소를 포함하는 제4 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  2. 기판 위의 제1 박막트랜지스터와 제2 박막트랜지스터를 포함하는 반도체장치로서,
    상기 제1 박막트랜지스터는,
    상기 기판 위의 반도체막에 제공된 제1 소스 영역 및 제1 드레인 영역,
    상기 반도체막에 제공된, 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 제1 채널 영역,
    상기 제1 채널 영역과 상기 제1 소스 영역 사이의 제1 LDD 영역,
    상기 제1 채널 영역과 상기 제1 드레인 영역 사이의 제2 LDD 영역,
    상기 반도체막 위의 제1 절연막,
    상기 제1 절연막을 사이에 두고 상기 제1 채널 영역 위에 제공된 제1 도전막,
    상기 제1 도전막의 일측에 제공된 제2 절연막, 및
    상기 제1 도전막의 타측에 제공된 제3 절연막을 포함하고;
    상기 제2 박막트랜지스터는,
    상기 반도체막에 제공된 제2 소스 영역 및 제2 드레인 영역,
    상기 반도체막에 제공된, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 제2 채널 영역,
    상기 반도체막 위의 상기 제1 절연막,
    상기 제1 절연막을 사이에 두고 상기 제2 채널 영역 위에 제공된 제2 도전막,
    상기 제2 도전막의 일측에 제공된 제4 절연막, 및
    상기 제2 도전막의 타측에 제공된 제5 절연막을 포함하고;
    상기 반도체막은,
    상기 제1 도전막 아래에서 상기 제1 채널 영역에 인접하여 형성된 제1 영역,
    상기 제1 도전막 아래에는 형성되지 않고 상기 제1 소스 영역 및 상기 제1 드레인 영역에 인접하여 형성된, 제1 불순물 원소를 포함하는 제2 영역,
    상기 제2 도전막 아래에서 상기 제2 채널 영역에 인접하여 형성된 제3 영역, 및
    상기 제2 도전막 아래에는 형성되지 않고 상기 제2 소스 영역 및 상기 제2 드레인 영역에 인접하여 형성된, 제2 불순물 원소를 포함하는 제4 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 박막트랜지스터가 n채널형 박막트랜지스터이고, 상기 제2 영역 및 상기 제4 영역이 p형 도전성을 가지는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제2 박막트랜지스터가 p채널형 박막트랜지스터이고, 상기 제2 영역 및 상기 제4 영역이 n형 도전성을 가지는 것을 특징으로 하는 반도체장치.
  5. 기판 위의 제1 박막트랜지스터와 제2 박막트랜지스터를 포함하는 반도체장치로서,
    상기 제1 박막트랜지스터는,
    상기 기판 위의 반도체막에 제공된 제1 소스 영역 및 제1 드레인 영역,
    상기 반도체막에 제공된, 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 제1 채널 영역,
    상기 반도체막 위의 절연막, 및
    상기 절연막을 사이에 두고 상기 제1 채널 영역 위에 제공된 제1 도전막을 포함하고;
    상기 제2 박막트랜지스터는,
    상기 반도체막에 제공된 제2 소스 영역 및 제2 드레인 영역,
    상기 반도체막에 제공된, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이 의 제2 채널 영역,
    상기 반도체막 위의 상기 절연막, 및
    상기 절연막을 사이에 두고 상기 제2 채널 영역 위에 제공된 제2 도전막을 포함하고;
    상기 반도체막은,
    상기 제1 도전막 아래에서 상기 제1 채널 영역에 인접하여 형성된 제1 영역,
    상기 제1 도전막 아래에는 형성되지 않고 상기 제1 소스 영역 및 상기 제1 드레인 영역에 인접하여 형성된, 제1 불순물 원소를 포함하는 제2 영역,
    상기 제2 도전막 아래에서 상기 제2 채널 영역에 인접하여 형성된 제3 영역,
    상기 제2 도전막 아래에는 형성되지 않고 상기 제2 소스 영역 및 상기 제2 드레인 영역에 인접하여 형성된, 제2 불순물 원소를 포함하는 제4 영역,
    상기 제1 영역 및 상기 제2 영역을 둘러싸는 제5 영역, 및
    상기 제3 영역 및 상기 제4 영역을 둘러싸는 제6 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  6. 기판 위의 제1 박막트랜지스터와 제2 박막트랜지스터를 포함하는 반도체장치로서,
    상기 제1 박막트랜지스터는,
    상기 기판 위의 반도체막에 제공된 제1 소스 영역 및 제1 드레인 영역,
    상기 반도체막에 제공된, 상기 제1 소스 영역과 상기 제1 드레인 영역 사이 의 제1 채널 영역,
    상기 제1 채널 영역과 상기 제1 소스 영역 사이의 제1 LDD 영역,
    상기 제1 채널 영역과 상기 제1 드레인 영역 사이의 제2 LDD 영역,
    상기 반도체막 위의 제1 절연막,
    상기 제1 절연막을 사이에 두고 상기 제1 채널 영역 위에 제공된 제1 도전막,
    상기 제1 도전막의 일측에 제공된 제2 절연막, 및
    상기 제1 도전막의 타측에 제공된 제3 절연막을 포함하고;
    상기 제2 박막트랜지스터는,
    상기 반도체막에 제공된 제2 소스 영역 및 제2 드레인 영역,
    상기 반도체막에 제공된, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 제2 채널 영역,
    상기 반도체막 위의 상기 제1 절연막,
    상기 제1 절연막을 사이에 두고 상기 제2 채널 영역 위에 제공된 제2 도전막,
    상기 제2 도전막의 일측에 제공된 제4 절연막, 및
    상기 제2 도전막의 타측에 제공된 제5 절연막을 포함하고;
    상기 반도체막은,
    상기 제1 도전막 아래에서 상기 제1 채널 영역에 인접하여 형성된 제1 영역,
    상기 제1 도전막 아래에는 형성되지 않고 상기 제1 소스 영역 및 상기 제1 드레인 영역에 인접하여 형성된, 제1 불순물 원소를 포함하는 제2 영역,
    상기 제2 도전막 아래에서 상기 제2 채널 영역에 인접하여 형성된 제3 영역,
    상기 제2 도전막 아래에는 형성되지 않고 상기 제2 소스 영역 및 상기 제2 드레인 영역에 인접하여 형성된, 제2 불순물 원소를 포함하는 제4 영역,
    상기 제1 영역 및 상기 제2 영역을 둘러싸는, 제3 불순물 원소를 포함하는 제5 영역, 및
    상기 제3 영역 및 상기 제4 영역을 둘러싸는, 제4 불순물 원소를 포함하는 제6 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제2 영역에 첨가된 제1 불순물 원소 및 상기 제4 영역에 첨가된 제2 불순물 원소의 농도가 상기 제1 박막트랜지스터의 제1 LDD 영역 및 제2 LDD 영역에 첨가된 제5 불순물 원소의 농도와 동일한 것을 특징으로 하는 반도체장치.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 제2 영역에 첨가된 제1 불순물 원소 및 상기 제4 영역에 첨가된 제2 불순물 원소의 농도가 상기 제5 영역 또는 상기 제6 영역에 첨가된 제5 불순물 원소의 농도보다 낮은 특징으로 하는 반도체장치.
  9. 제 5 항 또는 제 6 항에 있어서, 상기 제1 박막트랜지스터가 n채널형 박막트랜지스터이고, 상기 제2 영역 및 상기 제4 영역이 p형 도전성을 가지는 것을 특징 으로 하는 반도체장치.
  10. 제 5 항 또는 제 6 항에 있어서, 상기 제2 박막트랜지스터가 p채널형 박막트랜지스터이고, 상기 제2 영역 및 상기 제4 영역이 n형 도전성을 가지는 것을 특징으로 하는 반도체장치.
  11. 제 1 항, 제 2 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서, 상기 제1 박막트랜지스터의 상기 제1 채널 영역과 상기 제2 박막트랜지스터의 상기 제2 채널 영역이 동일한 반도체막에 제공된 것을 특징으로 하는 반도체장치.
  12. 제 1 항, 제 2 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서, 상기 제1 불순물 원소가 상기 제2 불순물 원소와 동일한 것을 특징으로 하는 반도체장치.
  13. 기판 위의 박막트랜지스터를 포함하는 반도체장치로서,
    상기 박막트랜지스터가,
    상기 기판 위의 반도체막에 제공된 소스 영역 및 드레인 영역,
    상기 반도체막에 제공된, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역,
    상기 반도체막 위의 절연막, 및
    상기 절연막을 사이에 두고 상기 채널 영역 위에 제공된 도전막을 포함하고;
    상기 반도체막은,
    상기 도전막 아래에서 상기 채널 영역에 인접하여 형성된 제1 영역과,
    상기 도전막 아래에는 형성되지 않고 상기 소스 영역 및 상기 드레인 영역에 인접하여 형성된, 제1 불순물 원소를 포함하는 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  14. 제 13 항에 있어서, 상기 박막트랜지스터가, 상기 채널 영역과 상기 소스 영역 사이의 제1 LDD 영역과, 상기 채널 영역과 상기 드레인 영역 사이의 제2 LDD 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  15. 제 13 항에 있어서, 상기 반도체막이, 상기 제1 영역 및 상기 제2 영역을 둘러싸는, 제2 불순물 원소를 포함하는 제3 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  16. 기판 위에 반도체막을 형성하는 공정,
    상기 반도체막 위에 게이트 절연막을 형성하는 공정,
    상기 게이트 절연막을 사이에 두고 상기 반도체막 위에 게이트 전극을 선택적으로 형성하는 공정,
    상기 게이트 전극의 일부 및 상기 반도체막의 일부를 덮도록 제1 레지스트를 선택적으로 형성한 다음, 상기 제1 레지스트를 제1 마스크로 하여 상기 반도체막에 제1 불순물 원소를 선택적으로 첨가하여 상기 반도체막에 제1 불순물 영역을 선택적으로 형성하는 공정,
    상기 제1 마스크를 제거하는 공정,
    상기 게이트 전극을 제2 마스크로 하여 상기 반도체막에 제2 불순물 원소를 선택적으로 첨가하여 상기 반도체막에 제2 불순물 영역을 선택적으로 형성하는 공정,
    상기 게이트 전극의 측면에 접하여 측벽을 형성하는 공정,
    상기 게이트 전극의 일부 및 상기 반도체막의 일부를 덮도록 제2 레지스트를 선택적으로 형성하는 공정,
    상기 제2 레지스트를 제3 마스크로 하여 상기 반도체막에 제3 불순물 원소를 선택적으로 첨가하여 상기 반도체막에 제3 불순물 영역을 선택적으로 형성하는 공정,
    상기 게이트 전극 및 상기 게이트 절연막 위에 절연막을 형성하는 공정, 및
    상기 절연막 위에, 상기 반도체막과 전기적으로 접속되는 도전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 16 항에 있어서, 상기 제1 불순물 원소로서, p형 도전성의 불순물 원소가 사용되고, 상기 제2 불순물 원소 및 상기 제3 불순물 원소로서는, n형 도전성의 불순물 원소가 사용되는 것을 특징으로 하는 반도체장치 제조방법.
  18. 제 16 항에 있어서, 상기 제2 불순물 원소의 농도가 상기 제3 불순물 원소의 농도보다 낮은 것을 특징으로 하는 반도체장치 제조방법.
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