KR101219750B1 - 반도체장치 및 그의 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 제작이 간단하고 추기(追記)가 가능한 불휘발성 반도체장치 및 그의 제작방법을 제공하는데 있다. 본 발명은, 반도체장치가, 기판 위에 제공된 제1 트랜지스터와 제2 트랜지스터를 포함하는 소자 형성층과, 소자 형성층 위에 제공된 기억 소자와, 기억 소자의 상방에 제공된 센서부를 포함하고, 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 센서부는 제2 트랜지스터에 전기적으로 접속되어 있는 것을 한가지 특징으로 하고 있다.
기억 장치, 소자 형성층, 기억 소자, 센서부, 안테나, 도전층

Description

반도체장치 및 그의 제작방법{Semiconductor device and method for manufacturing the same}

본 발명은 반도체장치에 관한 것으로, 바람직하게는, 기억 회로에 유기 화합물을 사용함으로써 데이터를 기억할 수 있는 반도체장치에 관한 것이다.

근년, 개체 인식 기술이 주목을 받고 있다. 예를 들어, 개개의 대상물에 ID(개체 식별 번호)를 부여함으로써, 그 대상물의 이력 등의 정보를 명확하게 하는, 생산·관리 등에 유용한 기술이 있다. 그 중에서도, 비접촉으로 데이터의 송수신이 가능한 반도체장치의 개발이 진행되고 있다. 이와 같은 반도체장치로서, 특히 RFID(Radio Frequency Identification) 태그(tag)(ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 무선 칩이라고도 불림) 등이 기업 내 및 시장 등에서 도입되기 시작하고 있다.

이미 실용화되고 있는 이들 반도체장치의 상당수는 Si 기판 등의 반도체 기판을 사용한 회로(IC(Integrated Circuit) 칩이라고도 불림)와 안테나를 가지고, 이 IC 칩은 기억 회로(메모리라고도 부름)와 제어 회로를 포함하고 있다. 특히 많은 데이터를 기억할 수 있는 기억 회로를 구비함으로써, 보다 고기능이고 부가가치가 높은 반도체장치가 제공될 수 있다.

일반적으로, 반도체장치에 제공되는 기억 회로로서, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래시 메모리 등이 사용될 수 있다. 이들 중, 휘발성의 기억 회로인 DRAM이나 SRAM을 사용하는 경우, 전원을 오프하면 데이터가 소거되어 버리기 때문에, 전원을 온 할 때마다 데이터를 기입할 필요가 있다. FeRAM은 불휘발성의 기억 회로이지만, 강유전체층을 포함하는 용량 소자를 사용하고 있기 때문에, 제작공정이 증가하게 된다. 마스크 ROM은 간단한 구조이지만, 제작공정에서 데이터를 기입할 필요가 있어, 추기(追記)할 수가 없다. EPROM, EEPROM, 플래시 메모리는 불휘발성의 기억 회로이지만, 2개의 게이트 전극을 포함하는 소자를 사용하고 있기 때문에, 제작공정이 증가하게 된다.

상기의 실정을 감안하여, 본 발명은, 제작이 용이하고 추기가 가능한 불휘발셩의 반도체장치 및 그의 제작방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명은 이하의 수단을 강구한다.

본 발명의 반도체장치는, 기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터를 포함하는 소자 형성층과; 소자 형성층 위에 제공된 기억 소자와; 기억 소자의 상방에 제공된 센서부를 포함하고, 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 센서부는 제2 트랜지스터에 전기적으로 접속되어 있다.

본 발명의 반도체장치의 다른 구성은, 기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터를 포함하는 소자 형성층과; 소자 형성층 위에 제공된 기억 소자와; 안테나로서 기능하는 도전층과; 기억 소자의 상방에 제공된 센서부를 포함하고, 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 센서부는 제2 트랜지스터에 전기적으로 접속되고, 안테나로서 기능하는 도전층은 제3 트랜지스터에 전기적으로 접속되어 있다. 또한, 안테나로서 기능하는 도전층은 제1 도전층과 동일한 층에 제공되어 있다.

본 발명의 반도체장치의 다른 구성에서, 센서부에 제공된 도전층이 도전성 미립자를 통하여 제2 트랜지스터의 소스 영역 또는 드레인 영역에 전기적으로 접속되고, 이것에 의해, 센서부가 제2 트랜지스터에 전기적으로 접속된다.

본 발명의 반도체장치의 다른 구성은, 기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 센서부를 포함하는 소자 형성층과; 소자 형성층 위에 제공된 기억 소자를 포함하고, 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 센서부는 제2 트랜지스터에 전기적으로 접속되어 있다.

본 발명의 반도체장치의 다른 구성은, 기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터와 센서부를 포함하는 소자 형성층과; 소자 형성층 위에 제공된 기억 소자와; 안테나로서 기능하는 도전층을 포함하고, 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 센서부는 제2 트랜지스터에 전기적으로 접속되고, 안테나로서 기능하는 도전층은 제3 트랜지스터에 전기적으로 접속되어 있다. 또한, 안테나로서 기능하는 도전층이 제1 도전층과 동일한 층에 제공되어 있다.

본 발명의 반도체장치의 다른 구성에서, 센서부는 포토다이오드 또는 포토트랜지스터를 포함한다.

본 발명의 반도체장치의 다른 구성은, 기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터를 포함하는 소자 형성층과; 소자 형성층 위에 제공된 기억 소자 및 센서부를 포함하고, 기억 소자는 제1 도전층과 제1 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 센서부는 제3 도전층과 제2 유기 화합물층과 제4 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 제3 도전층은 제2 트랜지스터에 전기적으로 접속되어 있다.

본 발명의 반도체장치의 다른 구성은, 기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터를 포함하는 소자 형성층과; 소자 형성층 위에 제공된 기억 소자 및 센서부와; 안테나로서 기능하는 도전층을 포함하고, 기억 소자는 제1 도전층과 제1 유기 화합물층과 제2 도전층과의 적층 구조를 가지고, 센서부는 제3 도전층과 제2 유기 화합물층과 제4 도전층과의 적층 구조를 가지고, 제1 도전층은 제1 트랜지스터에 전기적으로 접속되고, 제3 도전층은 제2 트랜지스터에 전기적으로 접속되고, 안테나로서 기능하는 도전층은 제3 트랜지스터에 전기적으로 접속되어 있다. 또한, 안테나로서 기능하는 도전층은 제1 도전층 및 제3 도전층과 동일한 층에 제공되어 있다.

본 발명의 반도체장치의 다른 구성에서, 안테나로서 기능하는 도전층이 제1 도전층 및 제3 도전층과 동일한 층에 제공되어 있다. 또한, 안테나로서 기능하는 도전층이 제1 도전층 및 제3 도전층과 동일한 층에 제공되어 있다.

본 발명의 반도체장치의 다른 구성에서, 제1 도전층과 제2 도전층과의 거리가 기억 소자에서의 기입에 의해 변화한다.

본 발명의 반도체장치의 다른 구성에서, 트랜지스터는 유기 트랜지스터이다.

본 발명의 반도체장치의 다른 구성에서, 트랜지스터가 유리 기판 또는 가요성 기판 위에 제공되어 있다.

본 발명의 반도체장치의 다른 구성에서, 유기 화합물층이 고분자 화합물을 함유하고 있다.

본 발명의 반도체장치의 다른 구성에서, 기억 소자의 저항이 기입에 의해 불가역적으로 변화한다.

도 1(A) 및 도 1(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 2(A)~도 2(D)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 3(A)~도 3(E)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 4(A) 및 도 4(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 5(A)~도 5(E)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 6(A)~도 6(C)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 7(A) 및 도 7(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 8(A) 및 도 8(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 9(A) 및 도 9(B)는 본 발명의 반도체장치에 레이저를 사용하여 데이터를 기입하는 예를 나타내는 도면.

도 10(A) 및 도 10(B)는 본 발명의 반도체장치의 구성을 설명하는 도면.

도 11(A)~도 11(E)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 12(A)~도 12(E)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 13(A) 및 도 13(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 14(A)~도 14(C)는 본 발명의 반도체장치의 사용례를 나타내는 도면.

도 15는 본 발명의 반도체장치의 일 예를 나타내는 도면.

도 16(A)~도 16(H)는 본 발명의 반도체장치의 사용례를 나타내는 도면.

도 17은 본 발명의 반도체장치에 있어서의 기억 소자의 전류-전압 특성을 나타내는 그래프.

도 18은 본 발명의 반도체장치에 있어서의 기억 소자의 전류-전압 특성을 나 타내는 그래프.

도 19(A)~도 19(C)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 20(A) 및 도 20(B)는 메모리의 전류-전압 특성 등을 나타내는 그래프와 본 발명의 반도체장치의 구성을 나타내는 도면.

도 21(A)~도 21(C)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 22(A) 및 도 22(B)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 23(A) 및 도 23(B)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 24(A) 및 도 24(B)는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 25는 본 발명의 반도체장치의 제작방법의 일 예를 나타내는 도면.

도 26(A)~도 26(C)는 본 발명의 반도체장치를 구비한 표시장치의 일 구성예를 나타내는 도면.

도 27(A) 및 도 27(B)는 본 발명의 반도체장치를 구비한 표시장치의 일 구성예를 나타내는 도면.

도 28(A) 및 도 28(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도면.

도 29(A) 및 도 29(B)는 본 발명의 반도체장치의 일 구성예를 나타내는 도 면.

도 30(A) 및 도 30(B)는 본 발명의 반도체장치에 있어서의 기억 소자의 전류-전압 특성의 측정 결과를 나타내는 도면.

도 31은 본 발명의 반도체장치에 있어서의 기억 소자의 전류-전압 특성의 측정 결과를 나타내는 도면.

도 32(A)~도 32(C)는 본 발명의 반도체장치에 있어서의 기억 소자의 전류-전압 특성의 측정 결과를 나타내는 도면.

본 발명의 실시형태에 대하여 도면을 참조하여 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 것을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면 사이에서 공통하여 사용하는 경우가 있다.

[실시형태 1]

본 실시형태에서는, 기억 소자에 유기 화합물층을 포함하는 기억 회로(이하, 유기 메모리라고도 기재함)의 일 구성예에 대하여 도면을 참조하여 설명한다. 보다 구체적으로는, 기억 회로의 구성이 패시브 매트릭스형인 경우에 대하여 설명한다.

도 1(A)는 본 발명의 반도체장치의 일 구성예를 나타낸다. 이 반도체장치는 메모리 셀(21)이 매트릭스 형태로 배치된 메모리 셀 어레이(22)와; 열(列) 디코더(26a)와 판독 회로(26b)와 셀렉터(26c)를 포함하는 비트선 구동회로(26)와; 행(行) 디코더(24a)와 레벨 시프터(24b)를 포함하는 워드선 구동회로(24); 및 기입 회로 등을 가지고 외부와의 교환을 행하는 인터페이스(23)를 포함하고 있다. 또한, 여기에 나타내는 구성은 단지 일 에일 뿐이고, 따라서, 기억 회로(16)는 센스 증폭기, 출력 회로, 버퍼 등의 다른 회로를 포함할 수도 있고, 비트선 구동회로에 기입 회로가 제공될 수도 있다.

메모리 셀(21)은, 한 쌍의 도전층 사이에 유기 화합물층이 제공된 구조(이하, "유기 메모리 소자"라고도 기재함)를 가지고 있다. 여기서는, 유기 메모리 소자가, 워드선(Wy)(1≤y≤n)을 구성하는 제1 도전층과, 유기 화합물층과, 비트선(Bx)(1≤x≤m)을 구성하는 제2 도전층과의 적층 구조를 가지고 있다. 유기 화합물층은, 제1 도전층과 제2 도전층 사이에 단층 구조 또는 적층 구조를 가질 수도 있다.

도 1(B)는 메모리 셀 어레이(22)의 상면 구조의 일 예를 나타낸다. 메모리 셀 어레이(22)는, 제1 방향으로 연장한 제1 도전층(27)과, 제1 도전층(27)을 덮는 유기 화합물층과, 제1 방향과 다른 제2 방향(여기서는, 수직 방향)으로 연장한 제2 도전층(28)을 가지고 있다. 제1 도전층(27)과 제2 도전층(28)과의 사이에 유기 화합물층이 제공되어 있다. 제1 도전층(27)은 워드선(Wy)으로서 기능하고, 제2 도전층(28)은 비트선(Bx)으로서 기능한다.

다음에, 유기 메모리 소자를 포함하는 메모리 셀 어레이의 제작방법에 대하여 도 2(A)~도 2(D)를 참조하여 설명한다. 도 2(A)~도 2(D) 각각은 도 1(B)의 A-B선에 따른 단면 구조의 예를 나타낸다.

먼저, 기판(30) 위에 도전성 조성물을 선택적으로 토출함으로써, 제1 도전층(27)을 형성한다(도 2(A)). 또한, 제1 도전층(27)은 액적 토출법에 한정하지 않고, 증착법, 스퍼터링법, CVD법, 스핀 코팅법, 스크린 인쇄법 또는 그라비아 인쇄법 등에 의해 형성될 수도 있다. 예를 들어, 스퍼터링법이나 CVD법으로 도전성 재료를 전면(全面)에 형성한 후에 포토리소그래피법에 의해 선택적으로 에칭함으로써 제1 도전층(27)을 형성할 수 있다.

다음에, 제1 도전층(27)을 덮도록 유기 화합물층(29)을 형성한다(도 2(B)). 유기 화합물층(29)은 액적 토출법, 스크린 인쇄법, 그라비아 인쇄, 스핀 코팅법 또는 증착법 등에 의해 형성될 수 있다. 이들 방법을 사용함으로써 작업 효율을 향상시킬 수 있다.

다음에, 유기 화합물층(29) 위에 도전성 조성물을 선택적으로 토출함으로써, 제2 도전층(28)을 형성한다(도 2(C)). 여기서는, 제1 도전층(27)과 유기 화합물층(29)과 제2 도전층(28)과의 적층 구조를 가지는 유기 메모리 소자를 다수 포함하는 기억 소자부(39)가 형성된다. 또한, 제2 도전층(28)은, 제1 도전층의 형성에 관하여 앞에서 설명한 것과 같은 다른 방법을 사용하여 형성될 수 있다. 제2 도전층(28)은 제1 도전층(27)과 다른 방법으로 형성되어도 좋다. 예를 들어, CVD법이나 스퍼터링법으로 도전성 재료를 전면에 형성한 후에 선택적으로 에칭하여 제1 도전층(27)을 형성하고, 제2 도전층(28)은 액적 토출법이나 스크린 인쇄법 등에 의해 직접 선택적으로 형성할 수 있다. 이 경우, 제2 도전층(28)의 형성에 에칭을 행하지 않아도 되기 때문에, 유기 화합물층(29)에의 손상(damage)를 억제할 수 있다.

다음에, 제2 도전층(28)을 덮도록, 보호막으로서 기능하는 절연층(31)을 형성한다(도 2(D)).

이상의 공정에 의해, 유기 메모리 소자를 포함하는 패시브 매트릭스형의 메모리 셀 어레이를 형성할 수 있다. 다음에, 상기한 각 공정에서 사용하는 재료 등에 대하여 구체적으로 설명한다.

기판(30)으로서는, 예를 들어, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인리스 강을 함유하는 금속 기판 또는 반도체 기판의 표면에 절연층을 형성한 것을 사용하여도 좋다. PET 등의 가요성 합성 수지로 이루어지는 기판은 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정에서의 처리 온도에 견딜 수 있다면 사용할 수 있다. 또한, 기판(30)의 표면을, CMP법 등의 연마에 의해 미리 평탄화시켜도 좋다.

또한, 제1 도전층(27)과 제2 도전층(28)은, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(M0), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 탄소(C), 알루미늄(Al), 망간(Mn), 티탄(Ti), 탄탈(Ta) 등으로부터 선택된 1종의 원소 또는 이 원소를 다수 함유하는 합금을 가지는 단층 구조를 가질 수도 있다. 상기 원소를 다수 함유하는 합금으로서는, 예를 들어, Al과 Ti과 C를 함유 하는 합금, Al과 Ni를 함유하는 합금, Al과 C를 함유하는 합금, Al과 Ni과 C를 함유하는 합금, Al과 Mo을 함유하는 합금 등을 사용할 수 있다. 그 밖에도, 도핑 등에 의해 도전율을 향상시킨 도전성 폴리머, 예를 들어, 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜, 폴리에틸렌디옥시티오펜(PEDOT)과 폴리스틸렌술폰산(PSS)의 착체 등도 사용할 수 있다. 또한, 그 대신, 투광성 도전 재료를 사용하여도 좋다. 특히, 광학적 작용을 가하여 데이터의 기입을 행하는 경우에는, 투광성 도전 재료를 사용하는 것이 바람직하다. 투광성 도전 재료로서는, 산화 인듐 주석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZ0), 갈륨을 첨가한 산화 아연(GZO) 등을 사용할 수 있다. 또한, 그 대신에, 산화규소를 함유하는 산화 인듐 주석(이하, ITSO라 칭함)이나, ITSO에 2~20 wt%의 산화 아연(ZnO)을 혼합한 재료를 사용하여도 좋다. 상기 도전층들은, 상기 재료를 사용하여 액적 토출법, 증착법, 스퍼터링법, CVD법, 스핀 코팅법, 스크린 인쇄법 또는 그라비아 인쇄법 등에 의해 형성될 수 있다.

유기 화합물층(29)은, 도전성 유기 화합물 재료를 함유하는 층의 단층 또는 적층 구조로 제공된다. 도전성 유기 화합물 재료의 구체예로서는, 캐리어 수송성을 가지는 고분자 화합물 등을 들 수 있다.

캐리어 수송성을 가지는 고분자 화합물로서, 폴리(p-페닐렌 비닐렌)(PPV), [메톡시-5-(2-에틸)헥실록시]-p-페닐렌 비닐렌(MEH-PPV), 폴리(9,9-디알킬플루오렌)(PAF), 폴리(9-비닐카르바졸)(PVK), 폴리피롤류, 폴리티오펜류, 폴리아세틸렌류, 폴리피렌류, 폴리카르바졸류 등을 사용할 수 있다. 또한, 상기 고분자 화합물 보다 중합도가 낮은 올리고머 등을 사용하여도 좋다. 이들 재료는 스핀 코팅법, 액적 토출법, 스크린 인쇄법, 그라비아 인쇄법 또는 증착법 등에 의해 형성될 수 있다.

절연층(31)으로서는, 산화규소(Si0x), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 무기 재료 등의 단층 또는 적층 구조를 사용할 수 있다. 그 밖에도, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료 등을 단층 또는 적층 구조로 사용할 수도 있다. 또한, 무기 재료와 유기 재료를 적층시켜 형성하여도 좋다. 실록산 재료란, Si-0-Si 결합을 함유하는 재료에 상당한다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용될 수 있다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.

또한, 도 2(A)~도 2(D)에 나타낸 구성은 어디까지나 일 에이고, 이 구성에 한정되지 않는다. 상기 구성과 다른 구성의 경우를 도 3(A)~도 3(E)에 나타낸다.

도 2(B)~도 2(D)에서는, 제1 도전층(27)의 전면을 덮도록 유기 화합물층(29)을 형성하고 있지만, 인접하는 메모리 셀들 사이에서 횡 방향에의 전계의 영향이 우려되는 경우에는, 각 메모리 셀에 제공된 유기 화합물층을 서로 분리하기 위해, 각 메모리 셀에 제공된 유기 화합물층들 사이에 절연층(32)을 제공하여도 좋다(도 3(A)). 즉, 메모리 셀마다 유기 화합물층(29)을 선택적으로 제공한다. 이 경우, 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하여 유기 화합물층을 각 메모리 셀에 선택적으로 효율 좋게 형성할 수 있다.

또한, 제1 도전층(27)을 덮는 유기 화합물층(29)을 제공할 때, 제1 도전층(27) 사이의 단차에 의해 생기는 유기 화합물층(29)의 단절(斷切)이나 메모리 셀들 사이에서의 횡 방향에의 전계의 영향을 방지하기 위해, 제1 도전층(27)의 단부를 덮도록 제1 도전층(27)들 사이에 절연층(37)을 제공하여도 좋다(도 3(B)). 이 경우, 복수의 제1 도전층(27)들 사이에 절연층(37)을 선택적으로 제공할 수 있다.

또한, 도 2(A)~도 2(D)의 구성에서, 제1 도전층(27)과 유기 화합물층(29)과의 사이에, 정류성을 가지는 소자를 제공하여도 좋다(도 3(C)). 정류성을 가지는 소자란, 대표적으로는, 쇼트키(Schottky) 다이오드, PN 접합을 가지는 다이오드, PIN 접합을 가지는 다이오드, 또는 게이트 전극과 드레인 전극을 접속한 트랜지스터이다. 물론, 다른 구성의 다이오드라도 상관없다. 여기서는, 제1 도전층과 유기 화합물층 사이에 반도체층(34, 35)을 포함하는 PN 접합 다이오드를 형성한 경우를 나타낸다. 반도체층(34, 35) 중 하나는 N형 반도체이고, 다른 하나는 P형 반도체이다. 이와 같이, 정류성을 가지는 소자를 제공함으로써, 판독 및 기입 동작의 마진이나 정확성을 향상시킬 수 있다.

또한, 도 2(D)에서는, 기판(30) 위에, 복수의 메모리 소자를 가지는 기억 소자부(39)를 제공한 구성을 나타냈지만, 이것에 한정되지 않고, 기판(30) 위에 박막트랜지스터(TFT)(779)를 제공하고 그 위에 기억 소자부(39)를 형성하여도 좋고(도 3(D)), 또는 기판(30)으로서 Si 기판 등의 반도체 기판이나 SOI 기판을 사용하여 이 기판 위에 전계효과 트랜지스터(FET)(778)를 형성하고, 그 위에 기억 소자부(39)를 제공하여도 좋다. FET(778)는 트랜지스터의 채널 형성 영역으로서 기판(30)을 사용한다(도 3(E)). 또한, 여기서는, 기억 소자부(39)를 박막트랜지스터(779) 또는 전계효과 트랜지스터(778) 위에 형성하는 예를 나타냈지만, 기억 소자부(39)와 박막트랜지스터(779) 또는 전계효과 트랜지스터(778)를 서로 부착하여도 좋다. 이 경우, 기억 소자부(39)와 박막트랜지스터(779) 또는 기억 소자부(39)와 전계효과 트랜지스터(778)는 별도 공정으로 제작하고, 그 후, 도전성 필름 등을 사용하여 서로 부착할 수도 있다. 또한, 박막트랜지스터(779) 또는 전계효과 트랜지스터(778)의 구성은 어떠한 공지의 구성이라도 사용할 수 있다.

이와 같이, 본 실시형태에서는, 기억 소자에 포함되는 유기 화합물층을 액적 토출법, 스크린 인쇄법이나 그라비아 인쇄법 등의 인쇄법 또는 스핀 코팅법 등에 의해 형성할 수 있기 때문에, 기억 장치 또는 반도체장치가 용이하고 저렴하게 제작될 수 있다. 또한, 본 실시형태에서 설명한 기억 소자부는 미세한 구조로 제작될 수 있기 때문에, 큰 용량을 가지는 기억 회로를 가진 반도체장치를 얻을 수 있다.

[실시형태 2]

본 실시형태에서는, 상기 실시형태 1과는 다른 구성을 가지는 반도체장치에 대하여 설명한다. 구체적으로는, 기억 회로의 구성이 액티브 매트릭스형인 경우를 나타낸다.

도 4(A)는 본 발명의 반도체장치의 일 구성예를 나타낸다. 기억 회로는, 메 모리 셀(221)이 매트릭스 형태로 배치된 메모리 셀 어레이(222); 열 디코더(226a)와 판독 회로(226b)와 셀렉터(226c)를 가지는 비트선 구동회로(226); 행 디코더(224a)와 레벨 시프터(224b)를 가지는 워드선 구동회로(224); 및 기입 회로 등을 가지고 외부와의 교환을 행하는 인터페이스(223)를 포함하고 있다. 또한, 여기서 나타내는 구성은 어디까지나 일 예이고, 기억 회로(216)는 센스 증폭기, 출력 회로, 버퍼 등의 다른 회로를 가지고 있어도 좋고, 기입 회로를 비트선 구동회로에 제공하여도 좋다.

메모리 셀(221)은 적어도, 트랜지스터(240)와 기억 소자(241)(유기 메모리 소자)를 포함하고 있고, 이 트랜지스터(240)는 워드선(Wy)(1≤y≤n)을 구성하는 제1 배선과, 비트선(Bx)(1≤x≤m)을 구성하는 제2 배선에 전기적으로 접속되어 있다.

도 4(B)는 메모리 셀 어레이(222)의 상면 구조의 일 예를 나타낸다.

메모리 셀 어레이(222)에서, 제1 방향으로 연장한 제1 배선(231)과, 제1 방향과 다른 제2 방향(여기서는, 수직 방향)으로 연장한 제2 배선(232)이 매트릭스 형태로 배치되어 있다. 또한, 여기서는, 제2 배선(232)은 트랜지스터(240)의 소스 영역과 드레인 영역 중 한쪽 영역에 전기적으로 접속되어 있고, 제1 배선(231)은 트랜지스터(240)의 게이트 전극에 전기적으로 접속되어 있다. 또한, 제2 배선(232)에 접속되어 있지 않은, 트랜지스터(240)의 소스 영역과 드레인 영역 중의 다른 한쪽은 제1 도전층(243)에 전기적으로 접속되고, 제1 도전층(243)과 유기 화합물층과 제2 도전층과의 적층 구조에 의해 유기 메모리 소자(241)가 형성되어 있다.

다음에, 상기 구성을 가지는 유기 메모리의 제작방법에 대하여 도 5(A)~도 5(D)를 참조하여 설명한다. 또한, 도 5(A)~도 5(D)에서는, 도 4(B)에 나타낸 메모리 셀 어레이(222)에 있어서의 a-b선에 따른 단면도 및 비트선 구동회로(226)에 포함되는 CM0S 회로의 단면 구조를 나타내고 있다.

먼저, 기판(230) 위에, 기억 소자의 스위칭 소자로서 기능하는 복수의 트랜지스터(240)와, 비트선 구동회로(226)에 포함되는 CM0S 회로의 일부를 구성하는 트랜지스터(248)를 형성한다. 그 후, 트랜지스터(240)의 소스 영역과 드레인 영역에 전기적으로 접속하도록 소스 전극 또는 드레인 전극을 형성한다(도 5(A)). 여기서는, 트랜지스터(240)의 소스 전극과 드레인 전극 중의 하나가, 기억 소자에 포함되는 제1 도전층(243)으로도 사용된다. 또한, 제1 도전층(243)과 소스 전극 또는 드레인 전극의 재료로서 다른 재료를 사용하는 경우에는, 소스 전극 또는 드레인 전극을 형성한 후에, 이 소스 전극 또는 드레인 전극에 전기적으로 접속하도록 제1 도전층(243)을 별도로 형성하면 좋다. 제1 도전층(243)은 증착법, 스퍼터링법, CVD법, 액적 토출법, 스핀 코팅법, 스크린 인쇄법 또는 그라비아 인쇄 등에 의해 형성될 수 있다.

다음에, 제1 도전층(243)의 단부 및 트랜지스터(240, 248)의 소스 전극과 드레인 전극을 덮도록, 보호막으로서 기능하는 절연층(249)을 형성한다(도 5(B)). 이 절연층(249)은, 예를 들어, 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄법을 사용하여 직접 선택적으로 형성되어도 좋고, 또는, CVD법, 스퍼터링법 또는 스핀 코팅법을 사용하여 형성한 후에, 선택적으로 에칭하여, 제1 도전층(243)이 노출 하도록 형성하여도 좋다.

다음에, 제1 도전층(243) 위에 유기 화합물층(244)을 형성한다(도 5(C)). 이 유기 화합물층(244)은 도 5(C)에 나타내는 바와 같이 전면에 형성되어도 좋고, 각 메모리 셀에 제공되는 유기 화합물층이 분리되도록 선택적으로 형성되어도 좋다. 유기 화합물층(244)은 액적 토출법, 스크린 인쇄법, 그라비아 인쇄법, 스핀 코트 또는 증착법 등에 의해 형성될 수 있다. 도 5(C)에 나타내는 바와 같이, 전면에 유기 화합물층(244)을 형성하는 경우에는, 스핀 코팅법이나 증착법을 사용함으로써 작업 효율을 향상시킬 수 있다. 한편, 유기 화합물층(244)을 선택적으로 형성하는 경우에는, 액적 토출법이나 스크린 인쇄법, 그라비아 인쇄법 등을 사용함으로써, 재료의 사용 효율을 향상시킬 수 있다. 또한, 스핀 코팅법이나 증착법을 사용한 경우에도, 미리 마스크를 선택적으로 형성하여 두거나, 또는 전면에 형성한 후에 에칭함으로써, 유기 화합물층을 선택적으로 형성할 수 있다. 어느 방법을 사용할지는 실시자가 적절히 선택하면 된다.

다음에, 유기 화합물층(244) 위에 제2 도전층(245)을 형성한다(도 5(D)). 제2 도전층(245)은 상기 제1 도전층과 마찬가지로, 증착법, 스퍼터링법, CVD법, 액적 토출법, 스핀 코팅법, 스크린 인쇄법 또는 그라비아 인쇄 등에 의해 형성될 수 있다. 또한, 제1 도전층(243)과 제2 도전층(245)은 서로 다른 방법을 사용하여 형성하여도 좋다. 그리하여, 제1 도전층(243)과 유기 화합물층(244)과 제2 도전층(245)과의 적층 구조를 가지는 기억 소자(241)(유기 메모리 소자)가 형성된다.

다음에, 제2 도전층(245)을 덮도록, 보호막으로서 기능하는 절연층(256)을 형성한다(도 5(E)). 이 절연층(256)은 증착법, 스퍼터링법, CVD법, 액적 토출법, 스핀 코팅법, 스크린 인쇄법 또는 그라비아 인쇄 등에 의해 단층 또는 적층 구조로 형성될 수 있다.

이상의 공정에 의해, 액티브 매트릭스형의 기억 회로를 가지는 반도체장치를 형성할 수 있다. 다음에, 각 공정에서 사용하는 재료 등에 대하여 구체적으로 설명한다.

기판(230)으로서는, 예를 들어, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인리스 강을 함유하는 금속 기판 또는 반도체 기판의 표면에 절연층을 형성한 것을 사용하여도 좋다. PET 등의 가요성 합성 수지로 이루어지는 기판은 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정의 처리 온도에 견딜 수 있다면 사용하는 것이 가능하다. 또한, 기판(230)의 표면을 CMP법 등의 연마에 의해 미리 평탄화해 두어도 좋다.

트랜지스터(240)는 스위칭 소자로서 기능할 수 있는 것이라면, 어떠한 구성으로 형성하여도 좋다. 예를 들어, 기판(230)으로서 유리 기판이나 가요성 기판을 사용하고, 이 기판 위에 박막트랜지스터(TFT)를 형성하여도 좋고, 또는, Si 등의 반도체 기판이나 S0I 기판을 사용하고, 이 기판을 트랜지스터의 채널 형성 영역으로서 사용하는 전계효과 트랜지스터(FET)를 형성하여도 좋다.

또한, 트랜지스터(240) 또는 트랜지스터(248)에 포함되는 반도체층의 구조도 어떠한 것을 사용하여도 좋고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함)을 형성할 수 있다. 트랜지스터의 구조로서는, p채널형과 n채널형 중의 어느 하나만을 사용하여 형성하여도 좋고, 또는 CM0S형으로 하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월(sidewall))을 형성하여도 좋고, 또는 소스 영역, 드레인 영역, 또는 게이트 전극에 실리사이드(silicide)층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.

제1 도전층(243) 또는 제2 도전층(245)의 재료로서는, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 탄소(C), 알루미늄(Al), 망간(Mn), 티탄(Ti), 탄탈(Ta) 등으로부터 선택된 1종의 원소 또는 이 원소를 다수 함유하는 합금을 단층 또는 적층 구조로 사용할 수 있다. 상기 원소를 다수 함유하는 합금으로서는, 예를 들어, Al과 Ti과 C를 함유하는 합금, Al과 Ni을 함유하는 합금, Al과 C를 함유하는 합금, Al과 Ni과 C를 함유하는 합금, Al과 Mo을 함유하는 합금 등을 사용할 수 있다. 그 외에도, 도핑 등으로 도전율을 향상시킨 공지의 도전성 폴리머, 예를 들어 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜, 폴리에틸렌 디옥시티오펜(PEDOT)과 폴리스틸렌술폰산(PSS)의 착체 등도 사용할 수 있다. 또한, 그 대신, 투광성의 도전 재료를 사용하여도 좋다. 특히, 광학적 작용을 가하여 데이터의 기입을 행하는 경우에는 투광성의 도전 재료를 사용하는 것이 바람직하다. 투광성의 도전 재료로서는, 산화 인듐 주석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZ0), 갈륨을 첨가한 산화 아연(GZO) 등을 사용하는 것이 가능하다. 산화규소를 함유하는 산화 인듐 주석(이하, ITSO라 칭함)이나, ITSO에 2~20 wt%의 산화 아연(ZnO)을 혼합한 것을 사용하여도 좋다. 상기 도전층들 각각은 액적 토출법, 증착법, 스퍼터링법, CVD법, 스핀 코팅법, 스크린 인쇄 또는 그라비아 인쇄 등에 의해 형성될 수 있다. 예를 들어, 도전층은 Ag을 사용하여 액적 토출법으로 형성되거나, Al을 사용하여 증착법에 의해 형성될 수도 있다.

유기 화합물층(244)으로서는, 상기 실시형태 1에서 설명한 유기 화합물층(29)과 같은 재료를 사용할 수 있다. 예를 들어, 제1 도전층(243)에, 산화규소를 함유하는 산화 인듐 주석을 사용하고, 이 제1 도전층(243) 위에, 유기 화합물층으로서 폴리(9-비닐카르바졸)(PVK)을 형성하고, 이 유기 화합물층 위에 제2 도전층(245)으로서 액적 토출법에 의해 Ag을 형성함으로써, 기억 소자를 형성할 수 있다.

절연층(249) 또는 절연층(256)으로서는, 산화규소(Si0x), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 또는 질소를 함유하는 무기 재료나, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료 등에 의해 단층 또는 적층으로 형성한다. 또한, 무기 재료와 유기 재료를 적층시켜 형성하여도 좋다. 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 재료는 액적 토출법, 인쇄법 또는 스핀 코팅법에 의해 효율적으로 형성될 수 있다.

또한, 상기 구성에서, 제1 도전층(243)과 유기 화합물층(244)과의 사이, 또는 유기 화합물층(244)과 제2 도전층(245)과의 사이에, 정류성을 가지는 소자를 제 공하여도 좋다. 정류성을 가지는 소자는 상기 실시형태에서 설명한 어느 구성으로 하여도 좋다.

또한, 본 실시형태에서 설명하는 반도체층의 구성은 상기한 것에 한정되지 않는다. 예를 들어, 트랜지스터(240)의 소스 전극 및 드레인 전극을 덮도록 절연층(250)을 형성하고, 이 절연층(250) 위에 제1 도전층(243)을 형성한 구성으로 할 수도 있다(도 6(B) 및 도 6(C)). 이 경우, 스핀 코팅법이나 증착법에 의해 제1 도전층(243)을 덮도록 전면에 유기 화합물층(244)을 형성할 수 있다(도 6(B)). 또한, 인접하는 메모리 셀들 사이에서 유기 화합물층(244)의 단절이나 횡 방향에의 전계의 영향이 우려되는 경우에는, 각 메모리 셀에 형성된 유기 화합물층을 분리하기 위해 절연층(249)을 형성하여도 좋다(도 6(C)). 또한, 도 6(C)에서는, 액적 토출법이나 인쇄법 등에 의해 각 메모리 셀에 유기 화합물층(244)을 선택적으로 형성한 예를 나타냈지만, 도 5(C)~도 5(E)에 나타낸 바와 같이, 전면에 유기 화합물층(244)을 형성한 구성으로 하여도 좋다.

그러한 구성에서, 절연층(250)을 통하여 소스 또는 드레인 전극에 전기적으로 접속하도록 제1 도전층(243)을 형성하는 경우, 소스 전극 및 드레인 전극과 동일한 층에 제1 도전층(243)을 형성하는 경우에 비하여 더욱 자유롭게 제1 도전층(243)을 제공할 수 있다. 즉, 도 5(A)~도 5(E)에 나타낸 구조에서는, 각 트랜지스터(240)의 소스 전극 또는 드레인 전극을 피한 영역에 기억 소자(241)를 형성할 필요가 있었지만, 절연층(250) 위에 기억 소자(241)를 제공함으로써, 예를 들어, 트랜지스터(240)의 상방에 기억 소자(241)를 형성하는 것이 가능하게 된다. 그 결과, 메모리 셀(221)을 보다 고집적화하는 것이 가능하게 된다(도 6(A)).

또한, 그 밖에도, 상기 구성과는 상이한 다른 구성으로서, 제1 도전층(243)과 제2 도전층(245)을 동일한 층에 배치하여 기억 소자(241)를 형성할 수도 있다. 이 경우의 일 구성예에 대하여 도 19(A)~도 19(C)를 참조하여 설명한다.

도 5 및 도 6에서는, 제1 도전층(243)과 제2 도전층(245)을 사용하여 유기 화합물층(244)을 상하에서 끼워 적층시킴으로써 기억 소자(241)를 형성하였지만, 여기서는, 제1 도전층(243)과 제2 도전층(245)을 동일한 층에 형성하고, 횡 방향에서 유기 화합물층(244)을 끼움으로써 기억 소자(241)를 형성한다(도 19(A)~도 19(C)). 이 경우, 제1 도전층(243)은 트랜지스터(240)의 소스 또는 드레인 전극으로서의 기능을 가지고 있고, 제2 도전층(245)도 소스 또는 드레인 전극과 동일 층에 형성되어 있다. 제1 도전층(243)과 제2 도전층(245)이 같은 재료를 사용하여 형성할 수 있는 경우에는, 제1 도전층(243)과 제2 도전층(245)을 동시에 형성할 수 있기 때문에 제작 공정의 수를 줄일 수 있다. 또한, 여기서는, 전면에 유기 화합물층(244)를 형성한 예를 나타냈지만, 이것에 한정되지 않고, 유기 화합물층(244)을 선택적으로 형성할 수도 있다.

또한, 트랜지스터(240)의 소스 전극 및 드레인 전극을 덮도록 절연층(250)을 형성하고, 이 절연층(250) 위에 제1 도전층(243) 및 제2 도전층(245)을 형성하는 구성으로 할 수도 있다(도 19(C)). 이것은, 예를 들어, 제1 도전층(243)을 투광성 재료로 형성하는 경우 등, 즉, 트랜지스터의 소스 전극 및 드레인 전극과 제1 도전층(243)을 상이한 재료로 형성하는 경우 등에 유효하다. 또한, 절연층(250) 위에 제1 도전층(243) 및 제2 도전층(245)을 형성함으로써, 이 제1 도전층 및 제2 도전층을 자유롭게 배치할 수 있기 때문에, 더욱 고도로 집적화된 기억 소자(241)를 형성할 수 있다. 이 경우에도, 제1 도전층(243)과 제2 도전층(245)의 재료가 같은 경우에는 동시에 형성함으로써, 제작 공정의 수를 줄일 수 있다.

또한, 도 19(A)~도 19(C)의 구성에서, 제1 도전층(243)과 제2 도전층(245)은 반드시 동일한 층에 제공될 필요는 없다. 예를 들어, 도 19(C)의 구성에서, 제2 도전층(245)을 유기 화합물층(244)의 상방에 형성하고, 유기 화합물층(244)을 사이에 두고 제1 도전층(243)과 제2 도전층(245)이 비스듬하게 배치되는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 제1 전극 위에 오물 등의 오염물이 있는 경우에도, 그 오염물이 기억 소자에 영향을 미치는 것을 방지할 수 있다.

또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.

[실시형태 3]

본 실시형태에서는, 상기 실시형태와는 다른 예의 반도체장치에 대하여 도면을 참조하여 설명한다.

본 실시형태에서 나타내는 반도체장치는 비접촉으로 데이터의 판독과 기입이 가능한 것을 특징으로 하고 있고, 데이터의 전송 방식은 한 쌍의 코일을 대향으로 배치하고 상호 유도에 의해 교신을 행하는 전자(電磁) 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 사용하여 교신하는 전파 방식의 3가지로 크게 구분되지만, 어느 방식을 사용하여도 좋다. 또한, 데이터의 전송에 사용하는 안테나는 2가지 방법으로 제공될 수 있고, 그 중 한가지 빙밥은 복수의 소자 및 기억 소자 등이 형성된 기판 위에 안테나를 형성하는 것이고, 다른 하나는 복수의 소자 및 기억 소자 등이 형성된 기판에 단자부를 형성하고, 이 단자부에 다른 기판 위에 형성된 안테나를 접속하는 것이다.

먼저, 복수의 소자 및 기억 소자 등이 형성된 기판 위에 안테나를 형성하는 경우의 반도체장치의 일 구성예를 도 7(A) 및 도 7(B)를 사용하여 설명한다.

도 7(A)는 패시브 매트릭스형의 유기 메모리를 가지는 반도체장치를 나타내고 있고, 기판(350) 위에 복수의 트랜지스터(451)를 포함하는 소자 형성층(351)이 제공되고, 소자 형성층(351)의 상방에 복수의 유기 메모리 소자를 포함한 기억 소자부(352)와 안테나부(353)가 제공되어 있다. 또한, 여기서는, 소자 형성층(351)의 상방에 기억 소자부(352) 또는 안테나부(353)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(352) 또는 안테나부(353)를 소자 형성층(351)의 하방이나 동일한 층에 형성하는 것도 가능하다.

기판(350)으로서는, 예를 들어, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인리스 강을 함유하는 금속 기판 또는 반도체 기판의 표면에 절연층을 형성한 것을 사용하여도 좋다. PET 등의 가요성 합성 수지로 된 기판은 일반적으로 상기 기판에 비하여 내열 온도가 낮은 경향이 있지만, 제작 공정에 있어서의 처리 온도에 견딜 수 있다면 사용하는 것이 가능하다. 또한, 기판(230)의 표면을 CMP법 등의 연마에 의해 미리 평탄화해 두어도 좋다.

기억 소자부(352)에 포함되는 복수의 유기 메모리 소자는 제1 도전층(361)과 유기 화합물층(362)과 제2 도전층(363)이 적층하여 형성되고, 제2 도전층(363)을 덮도록, 보호막으로서 기능하는 절연층(366)이 형성되어 있다. 여기서는, 메모리 셀들 시이(복수의 유기 메모리 소자들 사이)에 절연층(364)을 형성하여, 유기 화합물층(362)을 메모리 셀마다 형성하고 있지만, 유기 화합물층(362)은 제1 도전층(361)을 덮도록 전면에 형성되어도 좋다. 또한, 기억 소자부(352)는 상기 실시형태에서 나타낸 재료 및 제작방법을 사용하여 형성될 수 있다.

또한, 기억 소자부(352)에서, 상기 실시형태에서 나타낸 바와 같이, 제1 도전층(361)과 유기 화합물층(362)과의 사이, 또는 유기 화합물층(362)과 제2 도전층(363)과의 사이에, 정류성을 가지는 소자를 형성하여도 좋다. 정류성을 가지는 소자는 앞에서 설명한 것들 중 어느 하나일 수 있다.

안테나부(353)에는, 안테나로서 기능하는 도전층(355)이 형성되어 있다. 여기서는, 도전층(355)이 제1 도전층(361)과 동일한 층에 형성되어 있고, 도전층(355)과 제1 도전층(361)을 동일한 재료를 사용하여 형성하여도 좋다. 또한, 도전층(355)은 절연층(364) 또는 절연층(366) 위에 형성되어도 좋다. 도전층(355)을 절연층(364) 위에 형성하는 경우는, 제2 도전층(363)과 같은 재료를 사용하여 도전층(355)을 형성할 수 있다.

안테나로서 기능하는 도전층(355)은, 파형 정형 회로나 정류 회로의 일부를 구성하는 트랜지스터에 접속되어 있다. 여기서는, 안테나로서 기능하는 도전층(355)은 복수의 트랜지스터(451) 중의 어느 하나에 전기적으로 접속되어 있다. 또한, 비접촉으로 외부로부터 보내져 온 데이터는 파형 정형 회로나 정류 회로에서 처리된 후, 판독 회로나 기입 회로를 통하여 유기 메모리 소자와 데이터의 교환(데이터의 기입이나 판독)을 행한다.

도전층(355)의 재료로서는, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 구리(Cu), 알루미늄(Al), 망간(Mn), 티탄(Ti) 등으로부터 선택된 1종의 원소 또는 이 원소를 다수 함유하는 합금 등을 사용할 수 있다. 또한, 도전층(355)은 증착법, 스퍼터링법, CVD법, 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄 등을 사용하여 형성할 수 있다.

소자 형성층(351)은 적어도 트랜지스터를 가지고 있다. 이 트랜지스터에 의해, CPU(Central Processing Unit), 메모리 또는 마이크로프로세서 등의 모든 집적회로를 형성할 수 있다. 또한, 본 실시형태에서, 소자 형성층(351)에 포함되는 트랜지스터(451)들 각각은 p채널형 TFT나 n채널형 TFT로 할 수 있고, 또한, p채널형 TFT와 n채널형 TFT를 조합한 CMOS 회로로 할 수도 있다. 또한, 트랜지스터(451)에 포함되는 반도체층의 구조도 어떠한 것을 사용하여도 좋고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함)을 형성하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월)을 형성하여도 좋고, 소스 영역, 드레인 영역, 게이트 전극에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.

또한, 소자 형성층(351)에 포함되는 트랜지스터(451)들 각각은 이 트랜지스터의 채널 형성 영역을 유기 재료로 형성한 유기 트랜지스터로 형성하여도 좋다. 이 경우, 기판(350)으로서 플라스틱 기판 등의 가요성 기판 위에 직접 인쇄법이나 액적 토출법 등에 의해 유기 트랜지스터를 가지는 소자 형성층(351)을 형성할 수 있다. 또한, 이 때, 앞에서 설명한 바와 같이, 기억 소자부(352)도 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄법 등에 의해 형성함으로써 보다 저비용으로 반도체장치를 제작하는 것이 가능하게 된다.

도 7(B)는 액티브 매트릭스형의 유기 메모리를 가지는 반도체장치의 일 예를 나타낸다. 도 7(B)에 나타낸 반도체장치에서는, 기판(350) 위에, 트랜지스터(451, 354)를 포함하는 소자 형성층(351)이 형성되고, 소자 형성층(351)의 상방에 기억 소자부(356)와 안테나부(353)가 형성되어 있다. 여기서는, 기억 소자부(356)의 스위칭 소자로서 기능하는 트랜지스터(354)를 트랜지스터(451)와 동일한 층에 형성하고, 소자 형성층(351)의 상방에 기억 소자부(356)와 안테나부(353)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 트랜지스터(354)를 소자 형성층(351)의 상방이나 하방에 형성하여도 좋고, 기억 소자부(356)와 안테나부(353)를 소자 형성층(351)의 하방이나 동일한 층에 형성하는 것도 가능하다.

기억 소자부(356)에 포함되는 복수의 유기 메모리 소자는 제1 도전층(371)과 유기 화합물층(372)과 제2 도전층(373)이 적층하여 형성되어 있고, 제2 도전층(373)을 덮도록 보호막으로서 절연층(376)이 형성되어 있다. 여기서는, 제1 도전층(371)의 단부를 덮도록 절연층(374)이 형성되고, 유기 화합물층(372)이 각 메모리 셀에 선택적으로 형성되어 있지만, 유기 화합물층(372)이 제1 도전층(371) 및 절연층(374)을 덮도록 전면에 형성되어도 좋다. 또한, 기억 소자부(356)는 상기 실시형태들에서 나타낸 재료 또는 제작방법을 사용하여 형성될 수 있다. 또한, 기억 소자부(356)에서도, 앞에서 설명한 바와 같이, 제1 도전층(371)과 유기 화합물층(372)과의 사이, 또는 유기 화합물층(372)과 제2 도전층(373)과의 사이에, 정류성을 가지는 소자를 형성하여도 좋다.

안테나부(353)에 제공되는 도전층(355)은 제1 도전층(371)과 동일한 층에 형성되어도 좋고, 또는 절연층(374) 또는 절연층(376) 위에 형성되어도 좋다. 도전층(355)을 제1 도전층(371) 또는 제2 도전층(373)과 동일한 층에 형성하는 경우에는, 도전층(355)을 제1 도전층(371) 또는 제2 도전층(373)과 같은 재료로 동일한 공정을 사용하여 함께 형성할 수 있다. 안테나로서 기능하는 도전층(355)은 파형 정형 회로나 정류 회로를 구성하는 트랜지스터에 접속되어 있다. 여기서는, 안테나로서 기능하는 도전층(355)은 파형 정형 회로나 정류 회로를 구성하는 트랜지스터(451)들 중 어느 하나에 전기적으로 접속되어 있다. 또한, 비접촉으로 외부로부터 보내져 온 데이터는 파형 정형 회로나 정류 회로에서 처리된 후, 판독 회로나 기입 회로를 통하여 유기 메모리 소자와 데이터의 교환(데이터의 기입이나 판독)을 행한다.

소자 형성층(351)에 형성되는 트랜지스터(354)는 기억 소자부(356)에 포함되는 복수의 유기 메모리 소자에의 데이터의 기입 또는 판독를 행하는 경우에 스위칭 소자로서 기능한다. 그 때문에, 트랜지스터(354)는 p채널형이거나와 n채널형이다. 또한, 트랜지스터(354)에 포함되는 반도체층의 구조는 어떠한 구성으로 하여도 좋고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함)을 형성하여도 좋고, p채널형과 n채널형 중의 어느 쪽으로 형성하여도 좋다. 또한, 게이트 전극의 측면에 접하도록 절연층(사이드월)을 형성하여도 좋고, 소스 영역, 드레인 영역, 게이트 전극에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.

또한, 소자 형성층(351), 기억 소자부(356), 및 안테나부(353)는 증착법, 스퍼터링법, CVD법, 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄법 등에 의해 형성될 수 있다. 또한, 각 부품에 따라 다른 방법을 사용하여 형성하여도 상관없다. 예를 들어, 고속 동작을 필요로 하는 트랜지스터(451)는, 기판 위에 형성된 Si 층 등의 반도체층을 결정화하는 방법을 사용하여 형성되고, 그 후, 소자 형성층(351)의 상방에, 스위칭 소자로서 기능하는 트랜지스터(354)를 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하여 유기 트랜지스터로서 형성할 수 있다.

또한, 도 7(B)에 나타내는 기억 소자부(356)는, 제1 도전층(371)이 절연층을 통하여 소자 형성층(351)의 트랜지스터의 소스 또는 드레인 전극에 접속되는 구성을 가지지만, 도 5(E)에 나타내는 바와 같이, 제1 도전층(371)을 트랜지스터의 소스 또는 드레인 전극과 동일한 층에 형성하는 것도 가능하다. 또한, 도 7(B)에서는, 메모리 셀마다 유기 화합물층(372)을 선택적으로 형성하고 있지만, 도 5(E)에 나타내는 바와 같이, 전면에 유기 화합물층을 형성하여도 좋다. 메모리 셀마다 유기 화합물층을 형성하는 경우에는, 액적 토출법, 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하는 것이 바람직하고, 전면에 유기 화합물층을 형성하는 경우에는 스핀 코팅법이나 증착법 등을 사용하는 것이 바람직하다.

다음에, 복수의 소자 및 기억 소자가 형성된 기판 위에 단자부를 형성하고, 이 단자부에 다른 기판 위에 형성된 안테나를 접속하는 경우의 반도체장치의 일 구성예에 대하여 도 8(A) 및 도 8(B)를 참조하여 설명한다.

도 8(A)는 패시브 매트릭스형의 유기 메모리를 가지는 반도체장치를 나타내고 있고, 기판(350) 위에, 복수의 트랜지스터(451)를 포함하는 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에, 복수의 유기 메모리 소자를 가지는 기억 소자부(352)가 형성되고, 기판(365) 위에 형성된 안테나부(357)가 소자 형성층(351)의 트랜지스터(451)에 접속하도록 형성되어 있다. 또한, 여기서는, 소자 형성층(351)의 상방에 기억 소자부(352)와 안테나부(357)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(352)를 소자 형성층(351)의 하방이나 동일한 층에, 또는 안테나부(357)를 소자 형성층(351)의 하방에 형성하는 것도 가능하다.

기억 소자부(352)의 유기 메모리 소자는 제1 도전층(361)과 유기 화합물층(362)과 제2 도전층(363)이 적층하여 형성되어 있다. 또한, 유기 화합물층(362)의 단절이나 인접하는 메모리 셀에 있어서 횡 방향에의 전계의 영향이 우려되는 경우는, 유기 화합물층을 분리하기 위한 절연층을 메모리 셀들 사이에 형성하여도 좋다. 또한, 기억 소자부(352)는 상기 실시형태들에서 나타낸 재료 또는 제작방법을 사용하여 형성될 수 있다.

또한, 소자 형성층(351)과 기억 소자부(352)가 제공된 기판은 안테나부(357)가 제공된 기판(365)에 접착성 수지(375)에 의해 부착된다. 그리고, 소자 형성 층(351)과 도전층(358)은 수지(375) 중에 함유된 도전성 미립자(359)를 통하여 전기적으로 접속된다. 또는, 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착제나 땜납 접합에 의해, 소자 형성층(351)과 기억 소자부(352)가 제공된 기판과, 안테나부(357)가 제공된 기판(365)을 부착하여도 좋다.

도 8(B)는 액티브 매트릭스형의 유기 메모리를 구비한 반도체장치를 나타내고 있고, 기판(350) 위에, 트랜지스터(451, 354)를 포함하는 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에, 복수의 유기 메모리 소자를 가지는 기억 소자부(356)가 형성되고, 기판(365) 위에 형성된 안테나부(357)가 소자 형성층과 접속하도록 형성되어 있다. 또한, 여기서는, 소자 형성층(351)에서 트랜지스터(451)와 동일한 층에 트랜지스터(354)를 형성하고, 소자 형성층(351)의 상방에 안테나부(357)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(356)를 소자 형성층(351)의 하방이나 동일 층에, 또는 안테나부(357)를 소자 형성층(351)의 하방에 형성하는 것도 가능하다.

기억 소자부(356)에 포함되는 유기 메모리 소자는 제1 도전층(371)과 유기 화합물층(372)과 제2 도전층(373)이 적층하여 형성되어 있다. 또한, 인접하는 메모리 셀에 있어서 횡 방향에의 전계의 영향이 우려되는 경우에는, 인접하는 유기 화합물층을 분리하기 위해 절연층을 메모리 셀들 사이에 형성하여도 좋다. 또한, 기억 소자부(356)는 상기 실시형태들에서 나타낸 재료 또는 제작방법을 사용하여 형성될 수 있다.

또한, 도 8(B)에서도, 소자 형성층(351)과 기억 소자부(356)가 제공된 기판 과, 안테나부(357)가 제공된 기판을, 도전성 미립자(359)를 함유하는 수지(375)에 의해 부착한다.

이와 같이 하여, 유기 메모리 및 안테나를 구비한 반도체장치를 형성할 수 있다. 또한, 본 실시형태에서는, 트랜지스터(354, 451)로서 박막트랜지스터를 기판(350) 위에 제공하고 있지만, 기판(350)으로서 Si 기판 등의 반도체 기판을 사용하고, 트랜지스터(354, 451)를 제공하도록 기판 위에 전계효과 트랜지스터(FET)를 형성하여도 좋다. 또한, 기판(350)으로서 SOI 기판을 사용하고, 이 기판을 사용하여 트랜지스터(354, 451)를 제조하여도 좋다. 이 경우, SOI 기판은 웨이퍼의 부착에 의한 방법이나, 산소 이온을 Si 기판 내에 주입함으로써 기판 내부에 절연층을 형성하는 SIM0X로 불리는 방법을 사용하여 형성될 수 있다.

또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.

[실시형태 4]

본 실시형태에서는, 박막트랜지스터, 기억 소자 및 안테나를 포함하는 본 발명의 반도체장치의 제작방법에 대하여 도면을 참조하여 설명한다.

먼저, 기판(701)의 일 표면 위에 박리층(702)을 형성한다(도 21(A)). 기판(701)은 유리 기판, 석영 기판, 금속 기판이나 스테인리스 강 기판의 일 표면에 절연층을 형성한 것, 본 제작 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등이면 좋다. 이와 같은 기판을 사용하는 경우, 그의 면적이나 형위에 큰 제한은 없기 때문에, 예를 들어, 한 변의 길이가 1 미터 이상인 직사각형 기판을 사용하면, 생산성을 현격히 향상시킬 수 있다. 이와 같은 이점은, 원형의 실리콘 기판을 사용하는 경우와 비교하면 큰 우위점이다. 또한, 본 공정에서는, 박리층(702)이 기판(701)의 전면에 형성되고 있지만, 필요에 따라, 기판(701)의 전면에 박리층을 형성한 후에, 포토리소그래피법을 사용하여 선택적으로 박리층(702)을 형성하여도 좋다. 또한, 기판(701)에 접하도록 박리층(702)을 형성하고 있지만, 필요에 따라, 기판(701)에 접하도록 하지막으로서 절연층을 형성하고, 이 절연층에 접하도록 박리층(702)을 형성하여도 좋다.

박리층(702)은, 공지의 수단(스퍼터링법이나 플라즈마 CVD법 등)에 의해, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 납(Pb), 오스뮴(0s), 이리듐(Ir), 규소(Si)로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 된 막의 단층 또는 적층 구조로 형성된다. 규소를 함유하는 층의 구조는 비정질 구조, 미(微)결정 구조, 다결정 구조 중의 어느 것이라도 좋다.

박리층(702)이 단층 구조인 경우, 예를 들어, 텅스텐층, 몰리브덴층 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성할 수도 있다. 또는, 텅스텐의 산화물 또는 산화질화물을 함유하는 층, 몰리브덴의 산화물 또는 산화질화물을 함유하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산화질화물을 함유하는 층을 형성하여도 좋다. 또한, 텅스텐과 몰리브덴의 혼합물은, 예를 들어, 텅스텐과 몰리브덴의 합금에 상당한다. 또한, 텅스텐의 산화물은 산화 텅스텐이라고 불릴 수도 있다.

박리층(702)이 적층 구조인 경우, 제1 층으로서, 텅스텐층, 몰리브덴층 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성하고, 제2 층으로서, 텅스텐의 산화물, 질화물, 산화질화물 또는 질화산화물을 함유하는 층, 몰리브덴의 산화물, 질화물, 산화질화물 또는 질화산화물을 함유하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화질화물 또는 질화산화물을 함유하는 층을 형성할 수도 있다.

또한, 박리층(702)으로서, 텅스텐을 함유하는 층과 텅스텐의 산화물을 함유하는 층의 적층 구조를 형성하는 경우, 텅스텐을 함유하는 층을 형성하고, 그 상층에 산화규소를 함유하는 층을 형성함으로써, 텅스텐층과 산화규소층과의 계면에 텅스텐의 산화물이 형성되는 것을 활용하여도 좋다. 이것은, 텅스텐의 질화물, 산화질화물 및 질화산화물을 함유하는 층을 형성하는 경우도 마찬가지이고, 이 경우, 텅스텐을 함유하는 층을 형성한 후, 그 상층에, 질화규소층, 산화질화규소층, 질화산화규소층을 형성하면 좋다. 또한, 텅스텐의 산화물은 WOx로 나타내어지고, x는 2~3이며, x가 2인 경우(W02), x가 2.5인 경우(W205), x가 2.75인 경우(W4O11), x가 3인 경우(WO3) 등이 있다. 텅스텐의 산화물을 형성함에 있어서, 상기에 예로 든 x의 값에 특별히 제약은 없고, 에칭 레이트 등을 기초로 하여 어느 산화물을 형성할지를 결정하면 된다. 또한, 가장 바람직한 에칭 레이트를 얻기 위해서는, 산소 분위기 하에서 스퍼터링법에 의해 형성되는 텅스텐의 산화물을 함유하는 층(W0x, O<x<3)이 바람직하다. 따라서, 제작 시간의 단축을 위해, 박리층으로서, 산소 분위 기 하에서 스퍼터링법에 의해 텅스텐의 산화물을 함유하는 층을 형성하면 좋다.

다음에, 박리층(702)을 덮도록, 하지가 되는 절연층(703)을 형성한다. 이 절연층(703)은, 공지의 수단(스퍼터링법이나 플라즈마 CVD법 등)에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 층의 단층 또는 적층 구조로 형성된다. 규소의 산화물 재료란, 규소(Si)와 산소(0)를 함유하는 물질로서, 산화규소, 산화질화규소, 질화산화규소 등이 해당한다. 규소의 질화물 재료란, 규소와 질소(N)를 함유하는 물질로서, 질화규소, 산화질화규소, 질화산화규소 등이 해당한다. 하지가 되는 절연층이 2층 구조인 경우, 예를 들어, 제1 층으로서 질화산화규소층을 형성하고, 제2 층으로서 산화질화규소층을 형성하면 좋다. 하지가 되는 절연층이 3층 구조인 경우, 제1 층의 절연층으로서 산화규소층을 형성하고, 제2 층의 절연층으로서 질화산화규소층을 형성하고, 제3 층의 절연층으로서 산화질화규소층을 형성하면 좋다. 또는, 제1 층의 절연층으로서 산화질화규소층을 형성하고, 제2 층의 절연층으로서 질화산화규소층을 형성하고, 제3 층의 절연층으로서 산화질화규소층을 형성하면 좋다. 하지가 되는 절연층은 기판(701)으로부터의 불순물의 침입을 방지하는 블로킹막으로서 기능한다.

다음에, 절연층(703) 위에, 비정질 반도체층(704)(예를 들어, 비정질 규소를 함유하는 층)을 형성한다. 비정질 반도체층(704)은 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 25~200 nm(바람직하게는 30~150 nm)의 두께로 형성된다. 계속하여, 이 비정질 반도체층(704)을 공지의 결정화법(레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법과 레이저 결정화법을 조합한 방법 등)에 의해 결정화하여, 결정질 반도체층을 형성한다. 그 후, 얻어진 결정질 반도체층을 소망의 형상으로 에칭하여, 결정질 반도체층(706~710)을 형성한다(도 21(B)).

결정질 반도체층(706~710)의 제작 공정의 일례를 이하에 간단히 설명하면, 먼저, 플라즈마 CVD법을 사용하여, 막 두께 66 nm의 비정질 반도체층을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체층 위에 보유시킨 후, 비정질 반도체층에 탈수소화 처리(500℃, 1시간)와, 열 결정화 처리(550℃, 4시간)를 행하여, 결정질 반도체층을 형성한다. 그 후, 필요에 따라 결정질 반도체층에 레이저광을 조사하고, 포토리소그래피법 및 에칭 처리를 행하여 결정질 반도체층(706~710)을 형성한다. 레이저 결정화법으로 결정질 반도체층을 형성하는 경우, 연속 발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 사용하면 좋다. 기체 레이저로서는, 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti:사파이어 레이저 등을 사용하면 좋다. 고체 레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저를 사용하면 좋다.

또한, 결정화를 조장하는 금속 원소를 사용하여 비정질 반도체층의 결정화를 행하면, 저온에서 단시간의 결정화가 가능하게 되고, 결정의 방향이 정렬된다는 이점이 있는 한편, 금속 원소가 결정질 반도체층에 잔존하기 때문에 오프 전류가 상 승하여, 특성이 안정되지 않는다는 결점이 있다. 따라서, 결정질 반도체층 위에, 게터링 사이트로서 기능하는 비정질 반도체층을 형성하면 좋다. 게터링 사이트가 되는 비정질 반도체층에는, 인이나 아르곤 등의 불순물 원소를 함유시킬 필요가 있기 때문에, 바람직하게는, 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 형성하는 것이 좋다. 그 후, 가열 처리(RTA법이나 퍼니스 어닐로를 사용한 열 어닐 등)를 행하여, 비정질 반도체층 중으로 금속 원소를 확산시키고, 계속하여, 이 금속 원소를 함유하는 비정질 반도체층을 제거한다. 그렇게 하면, 결정질 반도체층 중의 금속 원소의 함유량을 저감 또는 제거할 수 있다.

다음에, 결정질 반도체층(706~710)을 덮도록 게이트 절연층(705)을 형성한다. 게이트 절연층(705)은, 공지의 수단(플라즈마 CVD법이나 스퍼터링법)에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 층의 단층 또는 적층으로 형성된다. 구체적으로는, 산화규소를 함유하는 층, 산화질화규소를 함유하는 층, 또는 질화산화규소를 함유하는 층을 단층 또는 적층 구조로 형성한다.

다음에, 게이트 절연층(705) 위에, 제1 도전층과 제2 도전층을 적층하여 형성한다. 제1 도전층은 공지의 수단(플라즈마 CVD법이나 스퍼터링법)에 의해 20~100 nm의 두께로 형성된다. 제2 도전층은 공지의 수단에 의해 100~400 nm의 두께로 형성된다. 제1 도전층과 제2 도전층은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 형성된다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료이 형성될 수도 있다. 제1 도전층과 제2 도전층의 조합의 예를 들면, 질화 탄탈(TaN)층과 텅스텐(W)층, 질화 텅스텐(WN)층과 텅스텐층, 질화 몰리브덴(MoN)층과 몰리브덴(Mo)층 등을 들 수 있다. 텅스텐이나 질화 탄탈 등은 내열성이 높기 때문에, 제1 도전층과 제2 도전층을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층 구조가 아니라, 3층 구조인 경우에는, 몰리브덴층과 알루미늄층과 몰리브덴층의 적층 구조를 채용하면 좋다.

다음에, 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 게이트 전극으로서 기능하는 도전층(716~725)(게이트 전극층이라고 부르기도 함)을 형성한다.

다음에, 포토리소그래피법에 의해 다른 레지스트 마스크를 형성하고, 이온 도핑법 또는 이온 주입법에 의해 결정질 반도체층(706, 708~710)에 N형을 부여하는 불순물 원소를 저농도로 첨가하여, N형 불순물 영역(711, 713~715)과 채널 형성 영역(780, 782~784)을 형성한다. N형을 부여하는 불순물 원소에는, 주기율표의 15족에 속하는 원소를 사용하면 좋고, 예를 들어, 인(p) 또는 비소(As)를 사용한다.

다음에, 포토리소그래피법에 의해 다른 레지스트 마스크를 형성하고, 결정질 반도체층(707)에 P형을 부여하는 불순물 원소를 첨가하여, P형 불순물 영역(712)과 채널 형성 영역(781)을 형성한다. P형을 부여하는 불순물 원소에는, 예를 들어, 붕소(B)를 사용한다.

다음에, 게이트 절연층(705)과 도전층(716~725)을 덮도록 절연층을 형성한 다. 이 절연층은, 공지의 수단(플라즈마 CVD법이나 스퍼터링법)에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 함유하는 층이나, 유기 수지 등의 유기 재료를 함유하는 층의 단층 또는 적층으로 형성된다. 다음에, 절연층을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전층(716~725)의 측면에 접하는 절연층(사이드월이라고도 불림)(739~743)을 형성한다(도 21(C)). 또한, 절연층(739~743)의 형성과 동시에, 절연층(705)을 에칭하여 절연층(734~738)을 형성한다. 절연층(739~743)은 후에 LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용 마스크로서 사용된다.

다음에, 포토리소그래피법에 의해 레지스트로 형성한 마스크와 절연층(739~743)을 마스크로서 사용하여, 결정질 반도체층(706, 708~710)에 N형을 부여하는 불순물 원소를 첨가하여, 제1 N형 불순물 영역(LDD 영역이라고도 부름)(727, 729, 731, 733)과, 제2 N형 불순물 영역(소스 및 드레인 영역이라고도 부름)(726, 728, 730, 732)을 형성한다. 제1 N형 불순물 영역(727, 729, 731, 733)내의 불순물 원소의 농도는 제2 N형 불순물 영역(726, 728, 730, 732)내의 불순물 원소의 농도보다 낮다. 상기 공정을 거쳐, N형 박막트랜지스터(744, 746~748)와 P형 박막트랜지스터(745)가 완성된다.

또한, 예를 들어, LDD 영역을 형성하는 방법에는 2가지 방법이 있다. 한가지 방법은, 2층 이상의 층을 가지는 적층 구조로 게이트 전극을 형성하고, 이 게이트 전극에 대하여 테이퍼 에칭 또는 이방성 에칭을 행하여, 게이트 전극에 포함된 하층의 도전층을 마스크로 사용하는 방법이다. 다른 하나의 방법은, 사이드월의 절연층을 마스크로 사용하는 방법이 있다. 전자(前者)의 방법으로 형성된 박막트랜지스터는 LDD 영역이 게이트 절연층을 사이에 두고 게이트 전극과 겹치는 구조를 가진다. 이 구조에서는, 게이트 전극이 테이퍼 형상으로 에칭되거나 또는 이방성 에칭이 시용되기 때문에, LDD 영역의 폭을 제어하는 것이 어렵고, 에칭 공정이 적절히 행해지지 않으면 LDD 영역이 형성되지 않을 수도 있다. 한편, 사이드월의 절연층을 마스크로서 사용하는 후자의 방법은, 전자의 방법에 비하여, LDD 영역의 폭의 제어가 용이하고, 또한, LDD 영역을 확실히 형성할 수 있다.

계속하여, 박막트랜지스터(744~748)를 덮도록, 절연층을 단층 또는 적층 구조로 형성한다(도 22(A)). 박막트랜지스터(744~748)를 덮는 절연층은 공지의 수단(S0G법, 액적 토출법 등)에 의해, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료 등을 사용하여, 단층 또는 적층으로 형성된다. 실록산 재료란, Si-0-Si 결합을 함유하는 재료에 상당한다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성되고, 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)를 함유한다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다. 예를 들어, 박막트랜지스터(744~748)를 덮는 절연층이 3층 구조인 경우, 제1 층의 절연층(749)으로서, 산화규소를 함유하는 층을 형성하고, 제2 층의 절연층(750)으로서, 수지를 함유하는 층을 형성하고, 제3 층의 절연층(751)으로서, 질화규소를 함유하는 층을 형성하면 좋다.

또한, 절연층(749~751)을 형성하기 전, 또는 절연층(749~751) 중 하나 또는 복수의 박막을 형성한 후에, 반도체층의 결정성의 회복이나 반도체층에 첨가된 불순물 원소의 활성화, 반도체층의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는, 열 어닐법, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.

다음에, 포토리소그래피법을 사용하여 절연층(749~751)을 에칭하여, N형 불순물 영역(726, 728~732)과 P형 불순물 영역(712)을 노출시키는 콘택트 홀을 형성한다. 계속하여, 콘택트 홀을 충전하도록 도전층을 형성하고, 이 도전층을 패터닝하여, 소스 또는 드레인 배선으로서 기능하는 도전층(752~761)을 형성한다.

도전층(752~761)은, 공지의 수단(플라즈마 CVD법이나 스퍼터링법)에 의해 티탄(Ti), 알루미늄(Al), 네오디뮴(Nd)으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 또는 적층으로 형성된다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하여 니켈을 함유하는 합금 재료, 또는, 알루미늄을 주성분으로 하여 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 함유하는 합금 재료에 상당한다. 도전층(752~761) 각각은, 예를 들어, 배리어층과 알루미늄-규소(Al-Si)층과 배리어층의 적층 구조, 배리어층과 알루미늄-규소(Al-Si)층과 질화 티탄층과 배리어층의 적층 구조를 채용하면 좋다. 또한, 배리어층이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 도전층(752~761)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄을 함유하는 배리어층을 형성하면, 결정질 반도체층 위에 얇은 자연산화막이 생성되었다고 하여도, 이 자연산화막을 환원하여, 결정질 반도체층과 양호한 콘택트를 취할 수 있다.

다음에, 도전층(752~761)을 덮도록 절연층(762)을 형성한다(도 22(B)). 이 절연층(762)은 공지의 수단(S0G법, 액적 토출법 등)을 사용하여 무기 재료 또는 유기 재료에 의해 단층 또는 적층으로 형성된다. 또한, 절연층(762)은 O.75 ㎛~3 ㎛의 두께로 형성되는 것이 바람직하다.

계속하여, 포토리소그래피법에 의해 절연층(762)을 에칭하여, 도전층(757, 759, 761)을 노출시키는 콘택트 홀을 형성한다. 계속하여, 콘택트 홀을 충전하도록 도전층을 형성한다. 이 도전층은 공지의 수단(플라즈마 CVD법이나 스퍼터링법)에 의해 도전성 재료를 사용하여 형성된다. 다음에, 도전층을 패터닝하여 도전층(763~765)을 형성한다. 또한, 도전층(763, 764) 각각은 기억 소자에 포함되는 한 쌍의 도전층 중 하나의 도전층에 해당한다. 따라서, 도전층(763~765)은 티탄, 또는 티탄을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 단층 또는 적층으로 형성하면 좋다. 티탄은 저항값이 낮기 때문에, 기억 소자의 사이즈의 축소로 이어지고, 고집적화를 실현할 수 있다. 또한, 도전층(763~765)을 형성하기 위한 에칭 공정에서는, 하층의 박막트랜지스터(744~748)에 손상을 주지 않기 위하여 습식 에칭 가공을 행하는 것이 좋고, 에칭제로서는 불화수소(HF) 또는 암모니아와 과산화 수소수의 혼합 용액(NH3와 H2O2)을 사용하면 좋다.

다음에, 도전층(763~765)을 덮도록 절연층(766)을 형성한다. 이 절연층(766)은, 공지의 수단(S0G법, 액적 토출법 등)에 의해 무기 재료 또는 유기 재료를 사용하여 단층 또는 적층으로 형성된다. 또한, 절연층(766)은 O.75 ㎛~3 ㎛의 두께로 형성되는 것이 바람직하다. 계속하여, 포토리소그래피법을 사용하여 절연층(766)을 에칭하여, 도전층(763~765)을 노출시키는 콘택트 홀(767~769)을 형성한다.

다음에, 도전층(765)에 접하는, 안테나로서 기능하는 도전층(786)을 형성한다(도 23(A)). 이 도전층(786)은, 공지의 수단(플라즈마 CVD법, 스퍼터링법, 인쇄법, 액적 토출법)에 의해 도전성 재료를 사용하여 형성된다. 바람직하게는, 도전층(786)은 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 단층 또는 적층으로 형성된다. 구체적으로는, 도전층(786)은 스크린 인쇄법에 의해 은을 함유하는 페이스트를 사용하여 형성되고, 그 후, 50~350℃의 가열 처리를 하여 형성한다. 또는, 스퍼터링법에 의해 알루미늄층을 형성하고, 이 알루미늄층을 패터닝하여 도전층(786)을 형성한다. 알루미늄층의 패터닝은 습식 에칭 가공을 사용하면 좋고, 습식 에칭 가공 후에는 200~300℃의 가열 처리를 행하면 좋다.

다음에, 도전층(763, 764)에 접하도록 유기 화합물층(787)을 형성한다(도 23(B)). 이 유기 화합물층(787)은 액적 토출법, 스핀 코팅법, 스크린 인쇄법 등에 의해 형성된다. 계속하여, 유기 화합물층(787)에 접하도록 도전층(771)을 형성한다. 이 도전층(771)은 공지의 수단(스퍼터링법이나 증착법)에 의해 형성된다.

이상의 공정을 거쳐, 도전층(763), 유기 화합물층(787) 및 도전층(771)의 적층체로 이루어지는 기억 소자(789)와, 도전층(764), 유기 화합물층(787) 및 도전층(771)의 적층체로 이루어지는 기억 소자(790)가 완성된다.

또한, 상기의 제작 공정에서는, 유기 화합물층(787)의 내열성이 강하지 않기 때문에, 안테나로서 기능하는 도전층(786)을 형성하는 공정 후에, 유기 화합물층(787)을 형성하는 공정을 행한다.

다음에, 기억 소자(789, 790)와, 안테나로서 기능하는 도전층(786)을 덮도록, 공지의 수단(S0G법, 액적 토출법 등)에 의해, 보호층으로서 기능하는 절연층(772)을 형성한다. 이 절연층(772)은 DLC(Diamond Like Carbon) 등의 탄소를 함유하는 층, 질화규소를 함유하는 층, 질화산화규소를 함유하는 층, 유기 재료에 의해 형성하고, 바람직하게는 에폭시 수지에 의해 형성한다.

그 다음, 포토리소그래피법 또는 레이저광 조사에 의해 절연층을 에칭하여, 박리층(702)이 노출하도록 개구부(773, 774)를 형성한다(도 24(A)).

다음에, 개구부(773, 774)내에 에칭제를 주입하여 박리층(702)을 제거한다(도 24(B)). 에칭제로서는, 불화 할로겐 또는 할로겐간(interhalogen) 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 불화 할로겐을 함유하는 기체로서 삼불화 염소(ClF3)를 사용한다. 그렇게 하면, 박막 집적회로(791)가 기판(701)으로부터 박리된 상태가 된다. 박막 집적회로(791)는 박막트랜지스터(744~748)와 기억 소자(789, 790)를 포함하는 소자군과, 안테나로서 기능하는 도전층(786)을 포 함한다. 또한, 박리층(702)은 모두 제거되지 않고 일부가 잔존하여도 좋다. 박리층(702)의 일부를 잔존시킴으로써, 제조 시간을 단축하는 것이 가능하게 된다.

박막 집적회로(791)가 박리된 후, 비용의 삭감을 위하여, 기판(701)을 재사용하면 좋다. 또한, 절연층(772)은 박리층(702)을 제거한 후에 박막 집적회로(791)가 비산하지 않도록 형성되는 것이다. 박막 집적회로(791)는 작고 얇고 가볍기 때문에, 박리층(702)을 제거한 후에는, 기판(701)에 밀착하고 있지 않기 때문에 비산하기 쉽다. 그러나, 박막 집적회로(791) 위에 절연층(772)을 형성함으로써, 박막 집적회로(791)에 무게가 붙어, 기판(701)으로부터의 비산을 방지할 수 있다. 또한, 박막 집적회로(791) 단체(單體)는 얇고 가볍지만, 절연층(772)을 형성함으로써, 감겨진 형상이 되는 일이 없고, 어느 정도의 강도를 확보할 수 있다.

다음에, 박막 집적회로(791)의 한쪽 면을 제1 지지체(776)에 접착시키고, 기판(701)으로부터 박막 집적회로(791)를 완전히 박리한다(도 25). 그 다음, 박막 집적회로(791)의 다른쪽 면에 제2 지지체(775)를 접착시키고, 가열 처리와 가압 처리 중의 어느 하나 또는 모두를 행하여, 박막 집적회로(791)를 제1 지지체(776)와 제2 지지체(775)에 의해 봉지한다. 제1 지지체(776)와 제2 지지체(775)는 폴리프로필렌, 폴리에스터, 비닐, 폴리불화 비닐, 폴리염화 비닐 등으로 된 필름, 섬유질의 재료로 된 종이, 기재 필름(폴리에스터, 폴리아미드, 무기 증착 필름, 지류 등)과 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)과의 적층 필름 등일 수 있다. 필름은 열 압착에 의해 가열 처리와 가압 처리가 행해진다. 필름의 맨 외측 면 위에 제공된 접착층이나, 맨 외측 층 위에 제공된 층(접착층이 아님)이 가열 처리에 의해 용융되고, 가압에 의해 필름들이 접착된다. 또한, 제1 지지체(776) 또는 제2 지지체(775)의 표면에는 접착층이 형성되어 있어도 좋고, 접착층이 형성되지 않아도 좋다. 접착층은 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 함유하는 층이다.

이상의 공정에 의해, 기억 소자 및 안테나를 가지는 반도체장치를 제작할 수 있다. 또한, 상기 공정에 의해, 가요성을 가지는 반도체장치를 얻을 수 있다.

또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.

[실시형태 5]

본 실시형태에서는, 상기 실시형태들과는 다른 반도체장치의 제작방법에 관하여 설명한다.

먼저, 기판(400) 위에 노즐(410)로부터 도전성 조성물을 선택적으로 토출함으로써, 배선 및 전극으로서 기능하는 도전층(401a, 401b)을 형성한다(도 11(A)). 또한, 기판(400) 위에 보호막으로서 하지 절연층을 미리 형성해 두어도 좋다. 또는, 이 하지 절연층에 피코초(picosecond) 레이저 또는 펨토초(femtosecond) 레이저 등의 단(短)펄스 레이저를 조사하여 표면에 오목부를 형성하여도 좋다. 그렇게 하면, 조성물을 토출할 때, 도전층(401a, 401b)을 배치하는 위치를 정확하게 제어할 수 있다.

다음에, 노즐(410)로부터 도전성 조성물을 선택적으로 토출함으로써, 도전층(402)을 형성한다(도 11(B)). 이 도전층(402)은 도전층(401b)과 동시에 형성하 여도 좋고, 특히, 도전층(401b)과 도전층(402)의 재료가 같은 경우에는 동시에 형성하는 것이 바람직하다.

다음에, 조성물을 선택적으로 토출하여 도전층(401a, 401b)을 덮도록 반도체층(403)을 형성하고, 이 반도체층(403)을 덮도록 절연층(404)을 형성한다. 그 후, 도전층(401a)과 도전층(401b) 사이에 게이트 전극으로서 기능하는 도전층(이하, 게이트 전극(405)이라 기재함)을 형성한다(도 11(C)). 도전층(401a)과 도전층(401b) 사이에 오목부가 형성되어 있기 때문에, 조성물을 토출하여 게이트 전극(405)을 형성할 때 위치를 제어하는 것이 가능하게 된다.

다음에, 도전층(401a, 401b), 반도체층(403), 절연층(404) 및 게이트 전극(405)을 덮도록 절연성 조성물을 선택적으로 토출하여 절연층(406)을 형성한다(도 11(D)).

다음에, 조성물을 선택적으로 토출하여 도전층(402)과 접하도록 유기 화합물층(407)을 형성하고, 이 유기 화합물층(407) 위에 도전층(408)을 형성한다. 또한, 유기 화합물층(407)은 전면에 형성하여도 좋고, 도전층(402)에 접하도록 선택적으로 형성하여도 좋다. 이와 같이, 도전층(402), 유기 화합물층(407) 및 도전층(408)의 적층체에 의해 기억 소자(409)가 형성된다.

이상의 공정에 의해, 액티브 매트릭스형의 유기 메모리 소자를 형성할 수 있다. 도 11(A)~도 11(D)에서는, 모든 공정에 액적 토출법을 사용한 경우를 나타내었지만, 본 실시형태는 이것에 한정되지 않고, 각 공정에서, 증착법, CVD법, 스퍼터링법, 스핀 코팅법, 스크린 인쇄법 또는 그라비아 인쇄법 등의 다른 방법을 사용 하는 것이 가능하다. 또한, 공정마다 서로 다른 방법을 사용하여도 좋다. 즉, 상기한 방법을 조합하여도 좋다. 예를 들어, 도전층(401a, 401b)을 액적 토출법으로 형성하고, 반도체층(403)을 증착법으로 형성하고, 유기 화합물층(407)을 스핀 코팅법에 의해 형성할 수 있다. 또한, 각 공정에서 사용하는 재료 등에 관하여 이하에 설명한다.

기판(400)으로서는, 예를 들어, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인리스 강을 함유하는 금속 기판 또는 반도체 기판의 표면에 절연층을 형성한 것을 사용하여도 좋다. PET 등의 가요성 합성 수지로 된 기판은 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정에서의 처리 온도에 견딜 수 있다면 사용할 수 있다. 또한, 기판(400)의 표면을 CMP법 등의 연마에 의해 미리 평탄화해 두어도 좋다.

도전층(401a, 401b)의 재료는, 도전성 재료라면 특별히 한정되지 않고, Ag, Au, Pd, Cr, Mo, Ti, Ta, W, Al 등에서 선택된 원소, 그의 금속 화합물을 하나 또는 다수 가지는 도전성 재료를 사용할 수 있다. 그 밖에도, 도핑 등으로 도전율을 향상시킨 공지의 도전성 폴리머, 예를 들어, 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜, 폴리에틸렌 디옥시티오펜(PEDOT)과 폴리스틸렌술폰산(PSS)의 착체 등도 사용할 수 있다.

도전층(402)은 상기 도전층(401a, 401b)과 같은 재료로 형성하면 좋다. 또한, 그 밖에도, 투광성 도전 재료를 사용하여도 좋다. 특히, 광학적 작용을 가하 여 데이터의 기입을 행할 때에는, 투광성 도전 재료를 사용하는 것이 바람직하다. 투광성 도전 재료로서는, 산화 인듐 주석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZ0), 갈륨을 첨가한 산화 아연(GZ0) 등을 사용하는 것이 가능하다. 산화규소를 함유하는 산화 인듐 주석(이하, ITSO라 칭함)이나, ITSO에 2~20 wt%의 산화 아연(ZnO)을 혼합한 재료를 사용하여도 좋다.

반도체층(403)에는, 반도체 원소(규소, 게르마늄 등)의 단체(單體) 또는 합금, 유기 반도체 재료 등을 사용할 수 있다. 유기 반도체 재료란, 반도체 성질을 가지는 유기 화합물을 말하는 것으로, 그 구조는, 골격이 π 공역 이중 결합으로 구성되는 고분자 화합물이 바람직하다. 구체적으로는, 폴리페닐렌 비닐렌, 폴리티오펜, 폴리(3-알킬티오펜) 유도체 등의 가용성 고분자 재료를 사용할 수 있다. 또한, 그 밖에도, 펜타센이나 나프타센 등의 재료를 사용하여도 좋다. 본 명세서에서는, 반도체층에 유기 반도체 재료 등의 유기 재료를 사용한 트랜지스터를 유기 트랜지스터라고 부른다. 본 실시형태에서는, 상기 유기 반도체 재료를 액적 토출법, 스크린 인쇄법, 그라비아 인쇄법, 스핀 코팅법 또는 증착법 등에 의해 형성할 수 있다.

산화규소, 실화규소, 질화산화규소 등의 무기 절연층, 폴리비닐페놀, 폴리이미드, 실록산 등의 절연층 등을 사용할 수 있다. 또한, 폴리비닐페놀, 폴리이미드, 실록산 등을 액적 토출법, 인쇄법 또는 스핀 코팅법에 의해 효율적으로 형성할 수 있다. 실록산은 그의 구조에 의해, 예를 들어, 실리카 유리, 알킬실록산 폴리머, 수소화 실세스키옥산(HSO) 폴리머, 수소화 알킬실세스키옥산 등으로 분류될 수 있다. 또한, 절연층은 Si-N 결합을 가지는 폴리머(폴리실라잔)을 함유하는 재료를 사용하여 형성될 수도 있다. 또한, 이들 재료를 적층하여 절연층을 형성하여도 좋다.

유기 화합층(407)은 상기 실시형태에서 나타낸 유기 화합물 재료를 사용하여 형성될 수 있다.

도전층(408)은 상기 도전층(401a, 401b, 402)의 재료 중 어느 하나를 사용하여 형성될 수 있다.

또한, 상기 구성에서, 도전층(402)과 유기 화합물층(407)과의 사이, 또는 유기 화합물층(407)과 도전층(408)과의 사이에, 정류성을 가지는 소자를 제공하여도 좋다. 정류성을 가지는 소자로서, 게이트 전극과 드레인 전극을 접속한 트랜지스터, 또는 다이오드를 제공할 수 있다. 예를 들어, N형 반도체층과 P형 반도체층을 적층시켜 형성된 PN 접합 다이오드를 사용할 수 있다. 이와 같이, 정류성이 있는 다이오드를 제공함으로써, 한 방향으로만 전류가 흐르기 때문에, 오차가 감소되어, 판독 정밀도가 향상된다. 또한, 다이오드를 제공하는 경우, PN 접합 다이오드 대신에, PIN 접합 다이오드나 애벌란시 다이오드 등의 다른 구성의 다이오드를 사용하여도 좋다.

또한, 소스 및 드레인 전극보다 상방에 게이트 전극이 위치하는 탑 게이트(스태거) 구조를 나타냈지만, 물론, 소스 및 드레인 전극보다 하방에 게이트 전극이 위치하는 보텀 게이트(역스태거) 구조를 사용하는 것도 가능하다. 보텀 게이트 구조를 사용한 경우를 도 13(A)에 나타낸다.

도 13(A)에서는, 기판(400) 위에, 게이트 전극(425), 절연층(424), 반도체층(423), 소스 전극 또는 드레인 전극으로서 기능하는 도전층(421a, 421b), 절연층(426), 유기 화합물층(427) 및 도전층(428)이 순차적으로 적층하여 형성된다. 또한, 재료나 형성 방법은 상기 도 11(A)~도 11(E)와 같은 재료나 방법을 사용할 수 있다. 이 경우에도, 도전층(421b)과 유기 화합물층(427)과의 사이, 또는 유기 화합물층(427)과 도전층(428)과의 사이에, 정류성을 가지는 소자를 제공하여도 좋다.

다음에, 상기 구성과는 다른 구조에 관하여 도 12(A)~도 12(E)를 참조하여 설명한다. 구체적으로는, 기억 소자를 트랜지스터의 하방에 제공하는 경우를 나타낸다.

먼저, 기판(400) 위에 도전층(411)과 유기 화합물층(412)을 적층하여 형성한다(도 12(A)). 도전층(411)과 유기 화합물층(412)은 앞에서 설명한 방법들 중 어느 하나의 방법으로 형성할 수 있다.

다음에, 절연성 조성물을 선택적으로 토출하여 절연층(413)을 형성한다(도 12(B)). 또한, 이 때 절연층(413)은 기억 소자가 되는 영역을 피하여 형성된다.

다음에, 절연층(413) 위에 도전성 조성물을 선택적으로 토출하여, 배선 또는 전극으로서 기능하는 도전층(414a, 414b)을 선택적으로 형성한다(도 12(C)). 이 경우, 도전층(414a, 414b)을 형성하는 절연층(413)의 위치에 레이저광을 조사하여, 미리 오목부를 형성해 두어도 좋다.

다음에, 도전층(414b)에 접속하도록 도전층(415)을 형성한다(도 12(D)). 또 한, 도전층(415)은 유기 화합물층(412) 위에 제공된다. 그렇게 하면, 도전층(411), 유기 화합물층(412) 및 도전층(415)의 적층 구조로 이루어지는 기억 소자(419)가 얻어질 수 있다.

다음에, 도전층(414a, 414b)을 덮도록 반도체층(416)을 형성한다. 그 후, 반도체층(416)을 덮도록 절연층(417)을 형성하고, 도전층(414a)과 도전층(414b) 사이에 게이트 전극(418)을 형성한다(도 12(E)). 도전층(414a)과 도전층(414b)에는 오목부가 형성되어 있기 때문에, 게이트 전극(418)을 형성하는 위치의 제어가 용이하개 될 수 있다.

이상의 공정에 의해, 트랜지스터의 하방에 기억 소자(419)가 배치된 유기 메모리가 완성된다. 또한, 도 12(A)~도 12(E)에서는, 모든 공정에 액적 토출법을 사용한 경우를 나타냈지만, 이것에 한정되지 않고, 각 공정에서, 증착법, CVD법, 스퍼터링법, 스핀 코팅법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법 등이 대신 사용될 수도 있다. 또한, 공정마다 상기 방법들을 조합하여 사용할 수도 있다. 특히, 도전층(411) 또는 유기 화합물층(412)과 같이, 기판의 전면에 형성되는 재료는 스핀 코팅법에 의해 형성하는 것이 바람직하다.

또한, 도 12(A)~도 12(E)에서, 도전층(411, 413a, 413b, 419), 절연층(413, 417), 반도체층(416)의 재료로서는, 도 11(A)~도 11(E)를 사용하여 설명한 재료들 중 어느 하나의 재료를 사용할 수 있다. 유기 화합물층(412)도 상기 실시형태들에서 설명한 재료들 중 어느 하나의 재료를 사용하여 형성할 수 있다.

다음에, 도 12(E)에 나타낸 것과 일부 구성이 다른 유기 메모리를 도 13(B) 에 나타낸다.

고집적화된 기억 소자에서는, 인접하는 메모리 셀 사이에서 횡 방향에의 전계의 영향이 우려되는 경우가 있다. 그 때문에, 도 13(B)에 나타내는 바와 같이, 각각의 기억 소자(419)에 제공되는 유기 화합물층을 분리하여도 좋다. 여기서는, 기판(400) 위에 도전층(411)을 형성한 후에, 유기 화합물층을 선택적으로 형성한다. 도 13(B)에서는, 각각의 기억 소자(419)의 일부를 구성하는 유기 화합물층(422)이 형성되어 있다.

도 13(B)에서는, 유기 화합물층(421)이 형성되어 있다. 이 유기 화합물층(421)은, 액적 토출법 등을 사용하여 절연층(413) 위에 도전층(414a, 414b)을 형성할 위치가 보다 용이하게 제어될 수 있도록 제공된다. 따라서, 유기 화합물층(421)을 제공함으로써, 도전층(414a, 414b)이 형성되는 위치에 미리 오목부를 형성할 수 있다. 또한, 증착법이나 스퍼터링법 등 다른 방법을 사용하는 경우나 평탄성을 고려하는 경우, 유기 화합물층(421)을 형성하지 않아도 좋다. 이 경우, 앞에서 설명한 바와 같이, 도전층(414a, 414b)을 형성할 절연층(413)의 위치에 레이저광을 조사하여, 미리 오목부를 형성하여 두는 것이 바람직하다. 또한, 유기 화합물층(421)에 도전성 재료를 사용함으로써, 반도체층(423)을 상하의 도전층 사이에 끼운 듀얼 게이트 구조로 할 수 있다.

또한, 도 12(A)~도 12(E) 및 도 13(B)에 나타내는 구성에서도, 앞에서 설명한 바와 같이, 기억 소자(419)를 구성하는 도전층과 유기 화합물층과의 사이에, 정류성을 가지는 소자를 제공하여도 좋다.

이와 같이, 기억 소자 및 트랜지스터를 유기 화합물로 형성함으로써, 유기 메모리 및 이 유기 메모리를 구비한 반도체장치를 간단한 프로세스로 저렴하게 제작하는 것이 가능하게 된다. 또한, 트랜지스터를 유기 화합물로 형성함으로써, 가요성 기판 위에 직접 유기 메모리 및 이 유기 메모리를 구비한 반도체장치를 제작할 수 있다.

또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.

[실시형태 6]

본 실시형태에서는, 상기 실시형태에서 설명한 반도체장치를 화소부를 가지는 표시장치에 적용한 경우에 대하여 도면을 참조하여 설명한다.

도 26(A) 및 도 26(B)는, 화소부가 액티브 매트릭스형이고, 기억 소자부가 패시브 매트릭스형인 경우를 나타낸다. 또한, 도 26(B)는 도 26(A)의 A-B선에 따른 단면도에 대응하고 있다.

화소부(81)에는, 발광 소자(94)가 제공되어 있고, 발광 소자(94)는 제1 도전층(91)과 유기 화합물층(92)과 제2 도전층(93)을 가지고 있다. 제1 도전층(91)과 유기 화합물층(92)과 제2 도전층(93)은 적층하여 형성되어 있다. 발광 소자(94)에 포함되는 제1 도전층(91)은 구동용 트랜지스터(85)의 소스 또는 드레인 전극으로서 기능하는 도전층(76)에 접속되어 있다. 또한, 인접하는 발광 소자(94)들 사이에는, 격벽으로서 기능하는 절연층(79)이 형성되어 있다.

구동회로부(82)에는 복수의 트랜지스터(86)를 포함하는 소자 형성층이 형성되어 있다. 소자 형성층은, 화소부(81) 및 메모리 셀(83)의 동작을 제어하는 구동회로의 일부를 구성한다. 화소부(81)의 동작을 제어하는 구동회로란, 예를 들어, 시프트 레지스터, 디코더, 버퍼, 샘플링 회로, 래치 등이다. 한편, 메모리 셀(83)의 동작을 제어하는 구동회로란, 예를 들어, 디코더, 센스 증폭기, 셀렉터, 버퍼, 판독 회로, 기입 회로 등이다.

메모리 셀(83)에는, 기억 소자(98)가 제공되어 있고, 각 기억 소자(98)는, 워드선(Wy)으로서 기능하는 제1 도전층(95)과, 유기 화합물층(96)과, 비트선(Bx)으로서 기능하는 제2 도전층(97)을 가진다. 제1 도전층(95)과 유기 화합물층(96)과 제2 도전층(97)은 적층하여 형성되어 있다. 또한, 도 26(B)의 구성에서, 절연층(79) 위에 기억 소자(98)를 형성함으로써, 메모리 셀(83)을 구동회로부(82)의 상방에 형성할 수 있다. 이와 같은 구성으로 함으로써, 화소부(81)의 면적을 확대하는 것이 가능하게 된다.

또한, 기판(80) 위에는 접속 필름(84)이 형성되어 있고, 이 접속 필름(84)은 구체적으로는 가요성 프린트 회로(Flexible Print Circuit, FPC) 등에 상당한다. 화소부(81)와 메모리 셀(83)을 구성하는 복수의 소자의 동작을 제어하는 신호와 전원 전위는 접속 필름(84)을 통하여 외부로부터 입력된다.

또한, 메모리 셀(83)에 포함되는 기억 소자(98)내의 데이터는 전기적 작용을 가함으로써 판독된다. 구체적으로는, 기억 소자(98)의 제1 도전층(95)과 제2 도전층(97) 사이에 전압을 인가하고, 기억 소자(98)의 저항값을 판독함으로써 데이터가 판독된다. 이와 같이 데이터의 판독를 행할 때, 유기 화합물층(96)에 사용하는 재 료에 따라서는, 기억 소자(98)가 발광하는 경우가 있다. 따라서, 발광 소자(94)에 포함되는 유기 화합물층(92)과 기억 소자(98)에 포함되는 유기 화합물층(96)이 같은 재료로 형성되어 있는 경우, 기억 소자(98)의 발광이 시인(視認)되지 않도록 블랙 매트릭스 등의 봉함체를 배치하면 좋다. 또는, 발광 소자(94)에 포함되는 유기 화합물층(92)과 기억 소자(98)에 포함되는 유기 화합물층(96)을 다른 재료로 형성함으로써, 발광 소자(94)만이 발광하는 구성으로 하여도 좋다.

다음에, 화소부와 기억 소자부 모두를 액티브 매트릭스형으로 형성한 경우를 도 26(C)에 나타낸다.

화소부(81)에는, 발광 소자(94)가 제공되어 있고, 이 발광 소자(94)는 제1 도전층(91)과 유기 화합물층(92)과 제2 도전층(93)을 가지고 있다. 제1 도전층(91)과 유기 화합물층(92)과 제2 도전층(93)은 적층하여 형성되어 있다. 발광 소자(94)에 포함되는 제1 도전층(91)은 절연층(77)을 통하여 구동용 트랜지스터(85)의 소스 또는 드레인 배선으로서 기능하는 도전층(76)에 접속되어 있다. 또한, 인접하는 발광 소자(94) 사이에는, 격벽으로서 기능하는 절연층(78)이 형성되어 있다.

구동회로부(82)에는 복수의 트랜지스터(86)를 포함하는 소자 형성층이 형성되어 있다. 이 소자 형성층은 화소부(81) 및 메모리 셀(83)의 동작을 제어하는 구동회로의 일부를 구성한다. 화소부(81)의 동작을 제어하는 구동회로란, 예를 들어, 시프트 레지스터, 디코더, 버퍼, 샘플링 회로, 래치 등이다. 한편, 메모리 셀(83)의 동작을 제어하는 구동회로란, 예를 들어, 디코더, 센스 증폭기, 셀렉터, 버퍼, 판독 회로, 기입 회로 등이다.

화소부(81)에는 메모리가 제공되어 있고, 이 기억 소자(98)는 제1 도전층(88)과 유기 화합물층(89)과 제2 도전층(90)을 가지고 있다. 제1 도전층(88)과 유기 화합물층(89)과 제2 도전층(90)은 적층하여 형성되어 있다. 기억 소자(98)에 포함되는 제1 도전층(88)은 절연층(77)을 통하여 스위치용 트랜지스터(87)의 소스 또는 드레인 배선으로서 기능하는 도전층(99)에 접속되어 있다. 또한, 인접하는 기억 소자(98)들 사이에는, 격벽으로서 기능하는 절연층(78)이 형성되어 있다. 또한, 도 26(C)에 나타내는 구조에서, 절연층(77)을 형성하지 않고, 제1 도전층(91)을 소스 또는 드레인 전극으로서 기능하는 도전층(76)과 동일한 층에 형성하여도 좋고, 또는 제1 도전층(88)을 스위치용 트랜지스터(87)의 소스 또는 드레인 전극으로서 기능하는 도전층(99)과 동일한 층에 형성하여도 좋다.

또한, 발광 소자(94)로부터 방출되는 광이 기판(80) 쪽으로 향하는 하면 방출형 구조를 나타내고 있지만, 광이 기판(80)의 반대 쪽으로 향하는 상면 방출형 구조를 채용하여도 좋고, 상면 방출과 하면 방출을 조합한 양면 방출형 구조를 채용하여도 좋다.

또한, 상기 구성에서, 유기 화합물층(96, 92, 89)은 액적 토출법, 스핀 코팅법, 스크린 인쇄법, 그라비아 인쇄법 또는 증착법 등에 의해 형성될 수 있다. 도 26(B) 및 도 26(C)에서는, 액적 토출법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법 등에 의해 유기 화합물층(96, 92, 89)을 선택적으로 형성하는 예를 나타내고 있다. 이 경우, 각 화소 또는 각 메모리 셀에 각각 선택적으로 유기 화합물층을 형성할 수 있기 때문에, 재료의 사용 효율을 향상시키는 것이 가능하게 된다. 또한, 유기 화합물층(96, 92, 89)를 형성하기 위해 각기 다른 재료를 사용할 수도 있다.

한편, 스핀 코팅법 또는 증착법 등에 의해 유기 화합물층(96, 92, 89)을 형성한 경우를 도 27(A) 및 도 27(B)에 나타낸다. 도 27(A) 및 도 27(B)에서, 유기 화합물층(96, 92, 89)은 동일한 재료로 형성되어 있다. 스핀 코팅법을 사용하면, 작업 효율을 큰 폭으로 향상시킬 수 있다.

상기 구성을 가지는 발광장치는, 한 쌍의 도전층 사이에 유기 화합물층이 끼어진 구조의 기억 소자부를 포함하는 기억 회로를 가지는 것을 특징으로 한다. 기억 소자부의 구조는 발광 소자의 구조와 같거나 또는 거의 같고, 또한, 간단한 구조이기 때문에, 기억 소자부는 제작 공정 수의 증가 없이 용이하게 제작될 수 있어, 저렴한 표시장치가 제공될 수 있다. 또한, 메모리 셀의 면적을 소형화하는 것이 용이하기 때문에, 메모리 셀의 고집적화가 용이하고, 대용량의 기억 회로를 가지는 표시장치를 제공할 수 있다.

또한, 본 발명의 표시장치는, 화상을 표시하는 복수의 화소와, 기억 회로를 동일 기판 위에 형성하는 것을 특징으로 한다. 이 특징에 의해, 외부에 접속시키는 IC 칩의 개수를 줄일 수 있기 때문에, 소형, 박형, 경량을 실현한 표시장치를 제공할 수 있다.

또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다. 따라서, 상기 실시형태들에서 설명한 반도체장치의 재료 및 구성은 본 실시형태에서 자유롭게 조합될 수도 있다.

[실시형태 7]

본 실시형태에서는, 상기 구성을 가지는 반도체장치를 사용한 데이터의 판독 또는 기입에 대하여 설명한다.

먼저, 전기적 작용에 의해 데이터의 기입을 행할 때의 동작에 대하여 설명한다(도 4(A)). 또한, 기입은 메모리 셀의 전기 특성을 변화시킴으로써 행해지고, 메모리 셀의 초기 상태(전기적 작용을 가하지 않은 상태)를 데이터 "0"으로 하고, 전기 특성을 변화시킨 상태를 데이터 "1"로 한다.

여기서는, y번째 행과 x번째 열의 메모리 셀(221)에 데이터를 기입하는 경우에 대하여 설명한다. 메모리 셀(221)에 데이터 "1"을 기입하는 경우, 먼저, 인터페이스(223)를 통하여 행 디코더(224a), 열 디코더(226a) 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택한다. 구체적으로는, 행 디코더(224a)에 의해, 메모리 셀(221)에 접속되는 워드선(Wn)에 소정의 전압(V22)을 인가한다. 또한, 열 디코더(226a)와 셀렉터(226e)에 의해, 메모리 셀(221)에 접속되는 비트선(Bm)을 판독 회로(226b)에 접속한다. 그리고, 판독 회로(226b)로부터 비트선(Bm)에 기입 전압(V21)을 출력한다.

이렇게 하여, 메모리 셀에 포함되는 트랜지스터(240)가 온 상태로 되고, 유기 메모리 소자(241)가 공통 전극 및 비트선에 전기적으로 접속되어, 대략 Vw = Vcom-V21의 전위를 인가한다. 전위(Vw)를 적절히 선택함으로써, 도전층들 사이에 형성된 유기 화합물층이 물리적 또는 전기적으로 변화하여, 데이터 "1"이 기입된다. 구체적으로는, 판독 동작 전압에서, 데이터 "1"의 상태에서의 제1 도전층과 제2 도전층의 사이의 전기 저항이 데이터 "0"의 상태에서의 전기 저항과 비교하여 큰 폭으로 작아지도록 변화되는 것이 좋고, 단지 단락(短絡)시켜도 좋다. 또한, 전압은, (V21, V22, Vcom) = (5~15 V, 5~15 V, 0 V) 또는 (-12~0 V, -12~O V, 3~5 V)의 범위로부터 적절히 선택되는 것이 좋다. 전위(Vw)는 5~15 V, 또는 -5~-15 V로 하면 좋다.

또한, 유기 메모리 소자(241)에 데이터 "1"의 기입을 행하는 경우, 유기 화합물층을 사이에 끼우고 형성된 한 쌍의 도전층 사이의 거리가 변화하는 경우가 있다. 구체적으로는, 한 쌍의 도전층 사이에 유기 화합물층이 형성된 적층 구조에서, 유기 화합물층을 물리적 또는 전기적으로 변화시킴으로써, 한 쌍의 도전층 사이의 거리(L)가 변화한다. 예를 들어, 도 3(A)에 나타내는 구조에서, 제1 도전층(27)과 제2 도전층(28)과의 사이에 데이터 "1"의 기입을 행하고, 유기 화합물층(29)에 물리적 또는 전기적인 변화를 줌으로써, 제1 도전층(27)과 제2 도전층(28)과의 거리(L)가 변화한다.

또한, 비선택의 워드선 및 비선택의 비트선은, 이들 선 각각에 접속되는 메모리 셀에 데이터 "1"이 기입되지 않도록 제어된다. 구체적으로는, 비선택의 워드선에는, 접속되는 메모리 셀의 트랜지스터를 오프 상태로 하는 전위(예를 들어, 0 V)를 인가하고, 비선택의 비트선을 부유 상태로 하거나, Vcom과 동일한 정도의 전위를 비선택의 비트선에 인가하면 좋다.

한편, 메모리 셀(221)에 데이터 "0"을 기입하는 경우에는, 메모리 셀(221)에는 전기적 작용을 가하지 않으면 좋다. 회로 동작 상, 예를 들어, 데이터 "1"을 기입하는 경우와 마찬가지로, 인터페이스(223)를 통하여 행 디코더(224a), 열 디코더(226a) 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택하지만, 판독 회로(226b)로부터 비트선(Bx)에의 출력 전위를 Vcom과 동일한 정도로 하거나, 비트선(B3)을 부유 상태로 한다. 그 결과, 기억 소자(241)에는, 낮은 전위(예를 들어, -5~5 V)가 인가되거나 전위가 인가되지 않기 때문에, 전기 특성이 변화하지 않고, 데이터 "0"의 기입이 실현된다.

다음에, 광학적 작용에 의해 데이터의 기입을 행하는 경우를 설명한다.

도 3(A)에 도시된 바와 같이, 광학적 작용을 가함으로써 데이터의 기입을 행하는 경우, 투광성을 가지는 도전층(여기서는 제2 도전층(28)으로 함)측으로부터, 유기 메모리 소자에 포함된 유기 화합물층(29)에 레이저광을 조사한다(도 9(A)). 여기서는, 소망한 부분의 유기 메모리 소자에 포함된 유기 화합물층(29)에 레이저 조사 장치(1001)를 사용하여 레이저광을 선택적으로 조사하여, 이 유기 화합물층(29)을 파괴한다. 파괴된 유기 화합물층은 탄화하여 절연화하기 때문에, 파괴되지 않은 유기 화합물층을 포함하는 다른 유기 메모리 소자와 비교하여, 제1 도전층과 제2 도전층 사이의 전기 저항이 큰 폭으로 커진다. 이와 같이, 레이저광 조사에 의해, 유기 화합물층(29)을 사이에 끼우고 형성된 2개의 도전층 사이의 전기 저항이 변화하는 현상을 이용하여 데이터 기입을 행한다. 예를 들어, 레이저광을 조사하지 않은 유기 화합물층을 포함하는 유기 메모리 소자를 "0"의 데이터로 하는 경우, "1"의 데이터를 기입할 때는, 소망한 부분의 유기 화합물층에 레이저광을 선택적으로 조사하여 파괴함으로써 전기 저항을 크게 한다.

레이저광을 조사하는 경우, 유기 메모리 소자의 전기 저항의 변화는 메모리 셀(21)의 크기에 따르지만, 광학계를 사용하여 빔 스폿의 직경을 ㎛ 또는 nm로 좁힌 레이저광을 조사함으로써, 그 변화가 실현된다. 예를 들어, 직경이 1 ㎛인 레이저 빔이 10 m/sec의 속도로 통과할 때, 1개의 메모리 셀(21)에 포함된 유기 메모리 소자에 레이저광이 조사되는 시간은 100 nsec가 된다. 100 nsec라고 하는 짧은 시간 내에 상(相)을 변화시키기 위해서는, 예를 들어, 레이저 파워는 10 mW, 파워 밀도는 10 kW/mm2로 하면 좋다. 또한, 유기 메모리 소자에 레이저광을 선택적으로 조사하는 경우는, 펄스 발진의 레이저 조사 장치를 사용하여 행하는 것이 바람직하다.

여기서, 레이저 조사 장치의 일 예에 대하여 도 9(B)를 사용하여 간단히 설명한다. 레이저 조사 장치(1001)는, 레이저광을 조사할 때의 각종 제어를 실행하는 퍼스널 컴퓨터(이하, PC라고 함)(1002)와, 레이저광을 출력하는 레이저 발진기(1003)와, 레이저 발진기(1003)의 전원(1004)과, 레이저광을 감쇠시키기 위한 광학계(ND 필터)(1005)와, 레이저광의 강도를 변조하기 위한 음향 광학 변조기(Acousto-Optic Modulator ; AOM)(1006)와, 레이저광의 단면을 축소하기 위한 렌즈 및 광로를 변경하기 위한 미러 등으로 구성되는 광학계(1007), X축 스테이지 및 Y축 스테이지를 가지는 이동 기구(1009)와, PC로부터 출력되는 제어 데이터를 디지털-아날로그 변환하는 D/A 변환부(1010)와, D/A 변환부로부터 출력되는 아날로그 전압에 따라 음향 광학 변조기(1006)를 제어하는 드라이버(1011)와, 이동 기구(1009)를 구동하기 위한 구동 신호를 출력하는 드라이버(1012)와, 피조사물 위에 레이저광의 초점을 맞추기 위한 오토포커스 기구(1013)를 구비하고 있다.

레이저 발진기(1003)로서는, 자외광, 가시광, 또는 적외광을 발진하는 것이 가능한 레이저 발진기를 사용할 수 있다. 레이저 발진기로서는, KrF, ArF, XeCl, Xe 등의 엑시머 레이저 발진기, He, He-Cd, Ar, He-Ne, HF 등의 기체 레이저 발진기, YAG, GdV04, YV04, YLF, YalO3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm을 도핑한 결정을 사용한 고체 레이저 발진기, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저 발진기를 사용할 수 있다. 또한, 고체 레이저 발진기에는, 기본파나 제2 고조파 내지 제5 고조파를 적용하는 것이 바람직하다.

다음에, 레이저 조사 장치를 사용한 조사 방법에 대하여 설명한다. 유기 화합물층이 형성된 기판(30)이 이동 기구(1009)에 장착되면, PC(1002)는 카메라(도시되지 않음)에 의해, 레이저광을 조사할 유기 화합물층의 위치를 검출한다. 다음에, PC(1002)는 검출한 위치 데이터에 근거하여, 이동 기구(1009)를 이동시키기 위한 이동 데이터를 생성한다.

그 후, PC(1002)가 드라이버(1011)를 통하여 음향 광학 변조기(1006)의 출력 광량을 제어함으로써, 레이저 발진기(1003)로부터 출력된 레이저광은 광학계(1005)에 의해 감쇠된 후, 음향 광학 변조기(1006)에 의해 소정의 광량이 되도록 광량이 제어된다. 한편, 음향 광학 변조기(1006)로부터 출력된 레이저광의 광로 및 빔 스폿 형상이 광학계(1007)에 의해 변화되고, 그 레이저광이 렌즈에 의해 집광되어, 기판(30)에 조사된다.

이 때, PC(1002)가 생성한 이동 데이터에 따라, 이동 기구(1009)를 X 방향 및 Y 방향으로 이동 제어한다. 이 결과, 소정의 장소에 레이저광이 조사되고, 레이저광의 광 에너지 밀도가 열 에너지로 변환되어, 기판(30) 위에 형성된 유기 화합물층에 선택적으로 레이저광을 조사할 수 있다. 또한, 여기서는 이동 기구(1009)를 이동시켜 레이저광 조사를 행하는 예를 나타내고 있지만, 광학계(1007)를 조정함으로써 레이저광을 X 방향 및 Y 방향으로 이동시켜도 좋다.

다음에, 전기적 작용에 의해 데이터 판독를 행할 때의 동작에 대하여 설명한다. 데이터의 판독은, 유기 메모리 소자(241)의 전기 특성이, 데이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀에서 서로 다른 것을 사용하여 행한다. 예를 들어, 데이터 "0"을 가지는 메모리 셀에 포함된 기억 소자의 전기 저항이 판독 전압에서 R0이고, 데이터 "1"을 가지는 메모리 셀에 포함된 기억 소자의 전기 저항이 판독 전압에서 R1인 것으로 하여(R1<<R0), 전기 저항의 차이를 이용하여 판독하는 방법을 설명한다. 판독 회로(226b)에 대해서는, 그의 판독 부분의 구성으로서, 예를 들어, 도 10(A)에 나타내는 저항 소자(246)와 차동 증폭기(247)를 사용한 비트선 구동회로(226)를 생각할 수 있다. 저항 소자는 Rr의 저항값을 가진다(R1<Rr<RO). 저항 소자(246) 대신에 트랜지스터(248)를 사용하여도 좋고, 차동 증폭기 대신에 클록드 인버터(clocked inverter)(229)를 사용하는 것도 가능하다(도 10(B)). 물론, 회로 구성은 도 10(A) 및 도 10(B)에 한정되지 않는다.

y번째 행, x번째 열의 메모리 셀(221)로부터 데이터를 판독하는 경우, 먼저, 인터페이스(223)를 통하여 행 디코더(224a), 열 디코더(226a) 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택한다. 구체적으로는, 행 디코더(224a)에 의해, 메모리 셀(221)에 접속되는 워드선(Wy)에 소정의 전압(V24)을 인가한다. 또한, 열 디코더(226a)와 셀렉터(226c)에 의해, 메모리 셀(221)에 접속되는 비트선(Bx)을 판독 회로(226b)의 단자(P)에 접속한다. 그 결과, 단자(P)의 전위(Vp)는, Vcom과 저항 소자(246)의 일 단자에 인가된 V0를 저항 소자(246)(저항값: Rr)와 유기 메모리 소자(241)(저항값: R0 또는 R1)에 의해 저항 분할함으로써 결정되는 값이 된다. 따라서, 메모리 셀(221)이 데이터 "0"을 가지는 경우에는, Vp0 = Vcom+(V0-Vcom)*R0/(R0+Rr)가 된다. 또는, 메모리 셀(221)이 데이터 "1"을 가지는 경우에는, Vp1 = Vcom+(V0-Vcom)*R1/(R1+Rr)가 된다. 그 결과, 도 10(A)에서는, Vref를 Vp0와 Vp1 사이가 되도록 선택함으로써, 또는 도 10(B)에서는, 클록드 인버터의 변화점을 Vp0와 Vp1 사이가 되도록 선택함으로써, 출력 전위(Vout)는 데이터 "0"/"1" 에 따라 Lo/Hi(또는 Hi/Lo)가 되어, 판독이 행해질 수 있다.

예를 들어, 차동 증폭기를 Vdd = 3 V로 동작시키고, Vcom = O V, VO = 3 V, Vref = 1.5 V로 한다. 만일, R0/Rr = Rr/R1 = 9로 하면, 메모리 셀의 데이터가 "0"인 경우, VpO = 2.7 V가 되어, Vout으로서 Hi가 출력되고, 메모리 셀의 데이터가 "1"인 경우, Vp1 = O.3 V가 되어, Vout으로서 Lo가 출력된다. 이렇게 하여, 메모리 셀로부터의 판독를 행할 수 있다.

상기 방법에 따르면, 유기 메모리 소자의 저항값의 차위와 저항 분할을 이용하여, 전압값에 의해 판독을 행한다. 물론, 판독 방법은 이것에 한정되지 않는다. 예를 들어, 전기 저항의 차이를 이용하는 것 이외에, 전류값의 차이를 이용하여 판독을 행하여도 상관없다. 또한, 메모리 셀의 전기 특성이, 데이터 "0"과 데이터 "1"에서, 스레시홀드(threshold) 전압이 다른 다이오드 특성을 가지는 경우에는, 스레시홀드 전압의 차이를 이용하여 판독을 행하여도 상관없다.

상기 구성을 가지는 유기 메모리 또는 이 유기 메모리를 구비한 반도체장치는 불휘발성 메모리이기 때문에, 데이터를 보유하기 위한 배터리를 내장할 필요가 없고, 소형, 박형, 경량의 반도체장치를 제공할 수 있다. 또한, 상기 실시형태들에서 나타낸 유기 화합물 재료를 유기 화합물층에 사용함으로써, 데이터의 기입(추기)은 가능하지만, 데이터의 재기입을 행할 수 없는 기억 소자로 할 수 있다. 따라서, 위조를 방지하고, 시큐리티(security)를 확보한 반도체장치를 제공할 수 있다.

또한, 본 실시형태에서는, 기억 회로의 구성이 단순한 패시브 매트릭스형 유기 메모리 및 이 유기 메모리를 구비한 반도체장치를 예로 들어 설명을 하였지만, 액티브 매트릭스형 기억 회로를 가지는 경우에도, 마찬가지로 데이터의 기입 또는 판독을 행할 수 있다.

여기서, 액티브 매트릭스형의 경우에 있어서, 전기적 작용에 의해 기억 소자부의 데이터를 판독하는 경우에 대하여 도 20(A) 및 도 20(B)를 참조하여 설명한다.

도 20(A)는, 기억 소자에 "0"의 데이터를 기입한 때의 기억 소자의 전류-전압 특성(941)과, "1"의 데이터를 기입한 때의 기억 소자의 전류-전압 특성(942)과, 저항 소자(246)의 전류-전압 특성(943)을 나타내고 있다. 횡축은 노드 α의 전위를 나타낸다. 여기서는, 저항 소자(246)로서 트랜지스터를 사용한 경우를 설명한다. 또한, 데이터를 판독할 때의 동작 전압으로서 제1 도전층(243)과 제2 도전층(245) 사이에 3 V를 인가하는 경우에 대하여 설명한다.

도 20(A) 및 도 20(B)에서, "0"의 데이터를 기입한 기억 소자부를 가지는 메모리 셀에서는, 기억 소자의 전류-전압 특성(941)과 트랜지스터의 전류-전압 특성(943)과의 교차점(944)이 동작점이 되고, 이 때의 노드 α의 전위는 V1 (V)이 된다. 노드 α의 전위는 차동 증폭기(247)에 공급되고, 이 차동 증폭기(247)에서, 상기 메모리 셀에 기억된 데이터가 "0"으로 판별된다.

한편, "1"의 데이터의 기입한 기억 소자부를 가지는 메모리 셀에서는, 기억 소자의 전류-전압 특성(942)과 트랜지스터의 전류-전압 특성(943)과의 교차점(945)이 동작점이 되고, 이 때의 노드 α의 전위는 V2 (V)(V1>V2)가 된다. 노드 α의 전위는 차동 증폭기(247)에 공급되고, 이 차동 증폭기(247)에서, 상기 메모리 셀에 기억된 데이터가 "1"로 판별된다.

이와 같이, 유기 메모리 소자(241)의 저항값에 따라, 저항 분할된 전위를 판독함으로써, 메모리 셀에 기억된 데이터를 판별할 수 있다.

또한, 본 실시형태는 상기 실시형태들에서 설명한 유기 메모리 및 이 유기 메모리를 구비한 반도체장치의 구성과 자유롭게 조합될 수 있다.

[실시형태 8]

본 실시형태에서는, 본 발명의 반도체장치를 비접촉으로 데이터의 송수신이 가능한 RFID 태그(tag)로 사용하는 경우에 대하여 도 14(A)~도 14(C)를 참조하여 설명한다.

RFID 태그(20)는 비접촉으로 데이터를 교신하는 기능을 가지고, 전원 회로(11), 클록 발생 회로(12), 데이터 복조/변조 회로(13), 다른 회로를 제어하는 제어 회로(14), 인터페이스 회로(15), 메모리(6), 데이터 버스(17), 안테나(18)(안테나 코일)를 포함한다(도 14(A)).

전원 회로(11)는 안테나(18)로부터 입력된 교류 신호를 기초로 하여 반도체장치의 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로이다. 클록 발생 회로(12)는 안테나(18)로부터 입력된 교류 신호를 기초로 하여 반도체장치 내의 각 회로에 공급하는 각종 클록 신호를 생성하는 회로이다. 데이터 복조/변조 회로(13)는 리더/라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 가진다. 제어 회로(14)는 메모리(6)를 제어하는 기능을 가진다. 안테나(18)는 전자계 또는 전파의 송수신을 행하는 기능을 가진다. 리더/라이터(19)는 반도체장치와의 교신, 반도체장치의 제어 및 그의 데이터에 관한 처리를 제어한다.

메모리(6)는 상기 실시형태들에서 나타낸 유기 메모리의 어느 하나의 구성을 가진다. 또한, RFID 태그(20)는 상기 구성에 제약되지 않고, 예를 들어, 전원 전압의 리미터 회로나 암호 처리 전용 하드웨어와 같은 다른 요소를 추가한 구성이어도 좋다.

본 실시형태의 RFID 태그는, 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전파에 의해 행하는 타입으로 하여도 좋고, 각 회로에의 전원 전 압의 공급을 안테나 대신에 전원(배터리)을 탑재하여 행하는 타입으로 하여도 좋고, 전파와 전원에 의해 전원 전압을 공급하는 타입으로 하여도 좋다.

본 발명의 반도체장치를 RFID 태그 등에 사용한 경우, 비접촉으로 통신을 행하는 점, 다수 판독이 가능한 점, 데이터의 기입이 가능한 점, 다양한 형상으로 가공이 가능한 점, 선택하는 주파수에 따라서는 지향성이 넓고, 인식 범위가 넓은 점 등의 이점을 가진다. RFID 태그는, 비접촉에 의한 무선 통신으로 사람이나 물건의 개개의 정보를 식별 가능한 IC 태그, 라벨 가공을 하여 목표물에의 부착을 가능하게 한 라벨, 이벤트나 어뮤즈먼트(amusement) 전용의 리스트 밴드 등에 적용할 수 있다. 또한, RFID 태그를 수지 재료에 의해 성형 가공하여도 좋고, 무선 통신을 저해하는 금속에 직접 고정해도 된다. 또한, RFID 태그는, 입퇴실 관리 시스템이나 정산 시스템과 같은 시스템의 운용에 활용될 수 있다.

다음에, 본 발명의 반도체장치를 RFID 태그로서 실제로 사용할 때의 일 형태에 대하여 설명한다. 표시부(321)를 포함하는 휴대 단말기의 측면에는 리더/라이터(320)가 제공되고, 물품(322)의 측면에는 RFID 태그(323)가 제공된다(도 14(B)). 물품(322)에 포함된 RFID 태그(323)에 리더/라이터(320)를 보유시키면, 표시부(321)에 물건의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(326)을 벨트 컨베이어에 의해 반송할 때, 리더/라이터(324)와 상품(326)에 제공된 RFID 태그(325)를 사용하여, 이 상품(326)의 검품을 행할 수 있다(도 14(C)). 이와 같이, 시스템에 RFID 태그를 활용함으로써, 정보의 취득을 간단히 행할 수 있어, 고기능 화와 고부가가치화를 실현한다.

또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.

[실시형태 9]

본 실시형태에서는, 상기 구성에서, 온도나 압력 등의 각종 정보를 측정할 수 있는 센서를 구비한 반도체장치에 대하여 도 28(A) 및 도 28(B)를 참조하여 설명한다.

도 28(A)는, 상기 실시형태들에서 설명한 반도체장치에 센서부를 제공한 경우의 일 구성예를 나타낸다. 기판(350) 위에 트랜지스터(451, 354)를 포함하는 소자 형성층(351)이 제공되고, 이 소자 형성층의 상방에 기억 소자부(356)와 안테나부(353)가 제공되어 있다. 그리고, 기억 소자부(356)의 상방에 센서부(950)가 제공되어 있다. 또한, 기억 소자부(356)와 트랜지스터(451, 354)는 상기 실시형태들에서 설명한 어느 하나의 구성을 사용하여도 좋다. 예를 들어, 기억 소자부는 도 19(A)~도 19(c)에 나타낸 구조를 가져도 좋다.

센서부(950)는, 온도, 습도, 조도, 가스, 중력, 압력, 소리, 진동, 가속도, 그 외의 특성을 물리적 또는 화학적 수단에 의해 검출할 수 있다. 또한, 센서부(950)는, 센서와 그 센서를 제어하는 센서 회로를 가지고 있고, 센서는 저항 소자, 광전 변환 소자, 열 기전력 소자, 트랜지스터, 서미스터, 다이오드 등으로 형성된다.

센서부(950)는 소자 형성층(351)에 포함된 트랜지스터(451)에 접속되어 있 고, 여기서는, 센서부가 접착성 수지(954)에 의해 트랜지스터(451)에 부착되어 있다. 그리고, 센서부(950)에 전기적으로 접속된 도전층(953)은 수지(954)에 함유된 도전성 미립자(952)를 통하여, 트랜지스터의 소스 또는 드레인 영역에 전기적으로 접속된 도전층(951)에 전기적으로 접속되어, 센서부(95O)와 트랜지스터(451)가 전기적으로 접속된다.

또한, 센서부(950)는 상기 구성에 한정되지 않고 어떻게 배치하여도 좋다. 예를 들어, 센서부(950)는 기억 소자부(356)와 동일한 층에 제공되어도 좋고, 또는 트랜지스터(451)와 동일한 층에 제공되어도 좋다. 또한, 센서부(950)는 기판(350)의 하방에 제공될 수도 있다. 센서부(950)가 트랜지스터(451) 또는 기억 소자부(356)와 동일한 층에 제공되는 경우에는, 센서부(950)는 동시에 제공되는 트랜지스터(451) 또는 기억 소자부(356)와 일체로 될 수 있어, 제작 공정을 간략화하여 비용을 저감할 수 있다.

또한, 상기 구성에서, 센서부(950)와 트랜지스터(451)를 접속하기 위해서는, 상기 방법 이외에도, 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착제나 땜납 접합을 행하는 방법, 또는 TCP(Tape Carrier Package)법이나 와이어 본딩법 등의 공지의 방법을 사용하여 행할 수도 있다.

상기 구성에서는, 반도체장치와 별도로 센서부를 형성한 후에 서로 부착하는 예를 나타내었지만, 센서부를 직접 반도체장치에 만들어 형성하는 것도 가능하다. 이 경우를 도 29(A) 및 도 29(B)를 참조하여 설명한다.

도 29(A)에서, 트랜지스터(354, 451)를 포함하는 소자 형성층(351)과 동일한 층에 광 센서가 제공되어 있다. 여기서는, 광 센서로서, p형 불순물 영역과 진성 반도체 영역과 n형 불순물 영역을 포함하는 포토다이오드(461)가 제공되어 있다. 포토다이오드(461)는 광이 조사된 때 전류값이 변화하기 때문에, 포토다이오드(461)에 접속된 트랜지스터(462)의 전류값의 변화를 측정함으로써 광을 검출할 수 있다. 또한, 포토다이오드(461)는, p형 불순물 영역과 진성 반도체 영역과 다른 p형 불순물 영역의 접합 구조, 또는 n형 불순물 영역과 진성 반도체 영역과 다른 n형 불순물 영역 또는 p형 불순물 영역과 n형 불순물 영역의 접합 구조를 가질 수도 있다. 또한, 포토다이오드 대신에 포토트랜지스터를 제공하여도 좋다. 예를 들어, 트랜지스터(354, 451)에 박막트랜지스터를 사용하는 경우에, 그 트랜지스터들을 포토다이오드나 포토트랜지스터와 일체로 형성하면, 공정의 간략화나 저비용화를 도모할 수 있기 때문에 바람직하다.

도 29(B)에서, 기억 소자부(356)와 동일한 층에 온도 센서(472)가 제공되어 있다. 여기서는, 온도 센서로서, 한 쌍의 도전층 사이에 유기 화합물층(482)이 형성되어 있다. 이 유기 화합물층(482)은 주위의 온도에 따라 저항값이 변화하는 성질을 가진다. 구체적으로는, 실온을 통상의 온도로 했을 때, 온도가 실온보다 높아지면 저항값이 저하하고, 온도가 실온보다 낮아지면 저항값이 증가한다. 그 때문에, 한 쌍의 도전층 사이에 일정한 전류값을 흘렸을 때의 전압을 측정함으로써 온도의 변화를 검출할 수 있다. 또한, 도 29(B)에서, 기억 소자부(356)의 유기 화합물층과 온도 센서(472)의 유기 화합물층은 동일한 재료를 사용하여 형성될 수 있다. 기억 소자부(356)의 유기 화합물층과 온도 센서(472)의 유기 화합물층을 동일 한 재료를 사용하여 형성하는 경우, 유기 화합물층의 저항값의 변화가 검출된 때, 기억 소자부(356)의 유기 화합물층의 저항값도 마찬가지로 변화하기 때문에, 기억 소자부(356)에 기억된 데이터를 읽어낼 때의 유기 화합물층의 저항값의 변화에 기인한 전압의 변화를 보정하는 회로를 제공하면 좋다. 도 29(A) 및 도 29(B)에 나타낸 구성에서, 광 세서 및 온도 센서에 제약됨이 없이 다른 센서가 형성될 수도 있다.

도 28(B)에, 소자 형성층(901), 기억 회로부(904), 센서(908) 및 안테나(902)를 구비한 RFID 태그(900)의 구성을 나타낸다. 센서부(906)는, 온도, 습도, 조도, 가스, 중력, 압력, 소리, 진동, 가속도, 그 외의 특성을 물리적 또는 화학적 수단에 의해 검출한다. 센서부(906)는 센서(908)와 그 센서를 제어하는 센서 회로(909)를 포함하고 있다. 센서(908)는 저항 소자, 광전 변환 소자, 열 기전력 소자, 트랜지스터, 서미스터, 다이오드 등으로 형성된다. 센서 회로(909)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화를 검출하고, 아날로그/디지털 변환(A/D 변환)하여 연산 처리 회로부(903)에 신호를 출력한다.

소자 형성층(901)은, 연산 처리 회로부(903), 통신 회로부(905), 전원 회로부(907)를 포함한다. 또한, 기억 회로부(904)는 소자 형성층(901) 내에 형성하는 것도 가능하다. 기억 회로부(904)는 센서부(906) 또는 안테나(902)를 경유하여 수신한 외부로부터의 정보를 수시 기억할 수 있다. 기억 회로부(904)는, 센서부(906)에 의해 검출된 신호를 격납하는 제1 기억 회로부(910)와, 리더/라이터 장치에 의해 기입된 정보를 격납하는 제2 기억 회로부(911)를 포함한다.

제1 기억 회로부(910)는 센서부(906)에서 검출된 정보를 격납하기 위해, 차례로 기입을 행할 수 있음과 동시에, 데이터가 소실하지 않는 플래시 메모리 등으로 구성하는 것이 바람직하다. 또한, 한 번만 기입할 수 있는 기억 소자를 적용하는 것이 바람직하다.

통신 회로부(905)는 복조 회로(912)와 변조 회로(913)를 포함하고 있다. 복조 회로(912)는 안테나(902)를 경유하여 입력되는 신호를 복조하여, 연산 처리 회로부(903)에 출력한다. 신호는 센서부(906)를 제어하는 신호와, 기억 회로부(904)에 기억시키는 정보를 포함하고 있다. 또한, 센서 회로(909)로부터 출력되는 신호와, 기억 회로부(904)로부터 읽어낸 정보는, 연산 처리 회로부(903)를 통하여 변조 회로(913)에 출력된다. 변조 회로(913)는, 이 신호를 무선 통신 가능한 신호로 변조하여, 안테나(902)를 통하여 외부 장치에 출력한다.

연산 처리 회로부(903), 센서부(906), 기억 회로부(904) 및 통신 회로부(905)를 동작시키는데 필요한 전력은 안테나(902)를 통하여 공급된다. 또한, 사용 형태에 따라서는, 전원(배터리)을 내장시킨 구성으로 하여도 좋다.

이와 같이, 온도나 압력 등의 정보를 검출할 수 있는 센서를 상기 실시형태들에서 나타낸 반도체장치에 제공함으로써, 센서에 의해 검출된 다양한 정보를 기억 소자부에 기억시켜 관리하는 것이 가능하게 된다. 예를 들어, 식품에 가스 센서를 가지는 반도체장치를 제공하여, 식품 상태를 관리할 수 있다. 구체적으로는, 부패하기 쉬운 식품 등에 가스 센서를 가지는 반도체장치를 제공하여, 식품으로부터 나오는 부패 가스를 검지한다. 기억된 데이터를, 진열장 또는 벨트 컨베이어의 옆쪽에 제공된 리더/라이터로 정기적으로 읽어냄으로써, 식품의 신선도를 관리함과 동시에, 부패가 시작된 식품을 선별할 수 있다.

또한, 그 밖에도, 인체의 피부 또는 신체 내부에, 온도 센서, 압력 센서 등의 센서를 가지는 반도체장치를 제공하여, 맥박수, 심박수, 체온, 혈압, 심전도, 근전도 등의 생체 정보를 반도체장치에 형성된 기억 소자부에 기억시킬 수 있다. 본 발명의 반도체장치는 박형이고, 또한, 소형이기 때문에, 인체를 구속하지 않고도 생체 정보를 읽어내는 것이 가능하다. 또한, 기억된 정보를 리더/라이터로 정기적으로 읽어냄으로써, 인체의 건강 상태나 운동 상태의 관리나 질병의 예방, 예측이 가능하게 된다. 또한, 인터넷 등의 네트워크를 사용하여 리더/라이터로 읽어낸 생체 정보를 얻음으로써, 재택 의료 감시 시스템 등이 가능하게 된다. 또한, 인체뿐만 아니라, 가축 등의 동물에 센서를 구비한 반도체장치를 제공함으로써, 다양한 정보를 기억시켜, 관리하는 것이 가능하게 된다.

또한, 본 실시형태는 상기 실시형태들과 자유롭게 조합될 수 있다. 즉, 본 실시형태는 상기 실시형태들에서 설명한 반도체장치의 어느 구성과도 조합하여 실시될 수 있다.

[실시형태 10]

본 발명의 반도체장치의 용도는 광범위에 이른다. 예를 들어, 정보를 기억하고 표시하는 전자기기에 본 발명의 반도체장치를 사용할 수 있다. 그러한 전자기기로서, 예를 들어, 텔레비전 수상기, 휴대 전화기를 비롯한 휴대형 정보 단말기, 디지털 카메라, 비디오 카메라, 내비게이션 시스템 등에 사용할 수 있다. 본 발명의 반도체장치를 휴대 전화기에 적용한 경우에 대하여 도 15를 참조하여 설명한다.

휴대 전화기는, 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 배터리(2705)를 가진다. 패널(2701)은 하우징(2702)에 탈착 가능하게 조립되고, 하우징(2702)은 프린트 배선 기판(2703)에 부착된다. 하우징(2702)은 패널(2701)이 설치되는 전자기기에 맞추어 형상이나 치수가 적절히 변경된다. 프린트 배선 기판(2703)에는, 패키징된 복수의 반도체장치가 실장되어 있고, 이들 중 하나로서 본 발명의 반도체장치를 사용할 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체장치는, 컨트롤러, 중앙 처리 유닛(CPU), 메모리, 전원 회로, 음성 처리 회로, 송수신 회로 등의 어느 하나의 기능을 가진다

패널(2701)은 접속 필름(2708)을 통하여 프린트 배선 기판(2703)에 접속된다. 상기한 패널(2701), 하우징(2702), 및 프린트 배선 기판(2703)은 조작 버튼(2704) 및 배터리(2705)와 함께 케이스(2700, 2706)의 내부에 수납된다. 패널(2701)에 포함된 화소 영역(2709)은 케이스(2700)에 형성된 개구창으로부터 시인될 수 있도록 배치되어 있다.

본 발명의 반도체장치는 소형, 박형, 경량인 것을 특징으로 하고 있고, 이 특징에 의해, 전자기기의 케이스(2700, 2706) 내부의 한정된 공간을 유효하게 사용할 수 있다. 또한, 본 발명의 반도체장치는 단순한 구조의 기억 회로를 가지는 것을 특징으로 하고 있고, 이 특징에 의해, 저렴하고 고집적화된 기억 회로를 가지는 반도체장치를 사용한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체장치는 불휘발성이고, 추기가 가능한 기억 회로를 가지는 것을 특징으로 하고 있고, 이 특징에 의해, 고기능화와 고부가가치화를 실현한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체장치는, 이동도나 응답 속도가 양호한 단결정 반도체층을 채널 영역으로 한 트랜지스터를 형성할 수 있고, 이 경우, 고속 동작이 가능하고, 동작 주파수를 향상시킨 반도체장치를 사용한 전자기기를 제공할 수 있다.

또한, 본 발명의 반도체장치는 RFID 태그로서도 이용 가능하고, 예를 들어, 지폐, 동전, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변용품, 탈 것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 제공하여 사용할 수 있다. RFID 태그(20)를 각각 가지는 이들 예에 대하여 도 16(A)~도 16(H)를 참조하여 설명한다.

지폐, 동전이란, 시장에 유통하는 금전이며, 특정의 지역에서 화폐와 같이 통용되는 것(금권), 기념 코인 등을 포함한다. 유가증권류란, 수표, 증권, 약속어음 등을 가리킨다(도 16(A)). 증서류란, 운전 면허증, 주민등록증 등을 가리킨다(도 16(B)). 무기명 채권류란, 우표, 식권, 각종 상품권 등을 가리킨다(도 16(C)). 포장용 용기류란, 도시락 등의 포장지, 패트병 등을 가리킨다(도 16(D)). 서적류란, 서적, 책 등을 가리킨다(도 16(E)). 기록 매체란, DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 16(F)). 탈 것류란, 자전거 등의 차량, 선박 등을 가리킨다(도 16(G)). 신변용품이란, 가방, 안경 등을 가리킨다(도 16(H)). 식품류란, 식료품, 음료 등을 가리킨다. 의류란, 의복, 신발 등을 가리킨다. 보건용 품류란, 의료 기구, 건강 기구 등을 가리킨다. 생활용품류란, 가구, 조명기구 등을 가리킨다. 약품류란, 의약품, 농약 등을 가리킨다. 전자기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 박형 TV 수상기), 휴대 전화기 등을 가리킨다.

지폐, 동전, 유가증권류, 증서류, 무기명 채권류 등에 RFID 태그를 제공함으로써 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록 매체 등, 신변용품, 식품류, 생활용품류, 전자기기 등에 RFID 태그를 제공함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 탈 것류, 보건용품류, 약품류 등에 RFID 태그를 제공함으로써, 위조나 도난의 방지, 약품류라면, 약의 복용의 실수를 방지할 수 있다. RFID 태그의 제공 방법으로서는, 물품의 표면에 붙이거나 물품에 묻거나 하여 제공한다. 예를 들어, 책이라면 종이에 묻거나 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하면 좋다. 또한, 후에 광학적 작용을 가하여 기입(추기)을 하는 경우에는, 칩에 제공된 기억 소자의 부분에 광을 조사할 수 있도록, 투명한 재료로 형성해 두는 것이 바람직하다. 또한, 한 번 기입한 데이터의 재기입이 불가능한 기억 소자를 사용함으로써, 효과적으로 위조를 방지하는 것이 가능하게 된다. 또한, 사용자가 상품을 구입한 후의 프라이버시 등의 문제에 대해서도, RFID 태그에 제공된 기억 소자의 데이터를 소거하는 시스템을 제공하여 둠으로써 해결할 수 있다.

이와 같이, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 RFID 태그를 제공함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈 것류에 RFID 태그를 제공함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 묻는 것에 의해, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들어, 가축 등의 생물에 센서를 구비한 RFID 태그를 묻음으로써, 태어난 해나 성별 또는 종류 등은 물론 현재의 체온 등의 건강 상태를 용이하게 관리하는 것이 가능하게 된다.

이상과 같이, 본 발명의 반도체장치는 데이터를 기억하는 물품이라면 어떠한 것이라도 제공하여 사용할 수 있다. 또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.

[실시예 1]

본 실시예에서는, 기판 위에 유기 메모리 소자를 형성하고, 그 유기 메모리 소자에 전기적 작용을 가함으로써 데이터 기입을 행한 결과에 대하여 설명한다.

유기 메모리 소자는, 기판 위에 제1 도전층, 유기 화합물층, 제2 도전층을 순차로 적층한 소자이다. 또한, 제1 도전층에는, 산화규소와 인듐 주석 산화물의 화합물을 사용하였다. 유기 화합물층으로서는, [메톡시-5-(2-에틸)헥실록시]-p-페닐렌 비닐렌(MEH-PPV로 약칭되기도 함)을 스핀 코팅법에 의해 형성하였다. 제2 도전층으로서는, 증착법에 의해 알루미늄을 형성하였다.

상기 구성을 가지는 유기 메모리 소자에, 전기적 작용에 의해 데이터의 기입을 행하기 전과, 전기적 작용에 의해 데이터를 기입한 후의 전류-전압 특성의 측정 결과를 도 17에 나타낸다. 도 17에서, 횡축은 전압값(V)을 나타내고, 종축은 전류 밀도(mA/cm2)를 나타내고 있다. 또한, 도 17에서, 플롯(plot)(861a)은 전기적 작용에 의해 데이터를 기입하기 전의 전류-전압 특성이고, 플롯(861b)은 전기적 작용에 의해 데이터를 기입한 후의 전류-전압 특성을 나타내고 있다.

도 17로부터, 데이터 기입 전과 데이터 기입 후에, 유기 메모리 소자의 전류-전압 특성에는 큰 변화가 보여지는 것을 알 수 있다. 예를 들어, 인가 전압 1 V에서, 데이터 기입 전에는 유기 메모리 소자의 전류 밀도가 7.4×10-6 mA/cm2인데 대하여, 데이터 기입 후의 유기 메모리 소자의 전류 밀도는 1.1×102 mA/cm2이며, 데이터 기입 전과 데이터 기입 후에는, 전류값에 8 자릿수의 변화가 생겼다. 즉, 데이터 기입 후에는 유기 메모리 소자의 저항값이 큰 폭으로 감소하고 있다.

이와 같이, 데이터 기입에 의해 저항값이 변화한다. 유기 메모리 소자의 저항값의 변화를 전압값 및 전류값에 의해 읽어냄으로써, 본 발명의 반도체장치는 기억 회로의 기능을 가질 수 있다.

또한, 상기 구성과는 다른 재료를 사용하여 유기 메모리 소자를 제작하고, 그 유기 메모리 소자에 전기적 작용에 의해 데이터 기입을 행한 결과에 대하여 설명한다.

유기 메모리 소자는, 기판 위에 제1 도전층, 유기 화합물층, 제2 도전층을 순차로 적층한 소자이다. 제1 도전층은, 산화규소와 인듐 주석 산화물의 화합물로 형성되었다. 유기 화합물층으로서는, 폴리(9-비닐카르바졸)(PVK로 약칭되기도 함)을 스핀 코팅법에 의해 형성하였다. 제2 도전층으로서는, 증착법에 의해 알루미늄 을 형성하였다.

상기 구성을 가지는 유기 메모리 소자에 전기적 작용에 의해 데이터 기입을 행하기 전과, 전기적 작용에 의해 데이터를 기입한 후의 전류-전압 특성의 측정 결과를 도 18에 나타낸다. 도 18에서, 횡축은 전압값(V)을 나타내고, 종축은 전류 밀도(mA/cm2)를 나타내고 있다. 또한, 도 18에서, 플롯(862a)은 전기적 작용을 가함으로써 데이터를 기입하기 전의 전류-전압 특성이고, 플롯(862b)은 전기적 작용을 가함으로써 데이터를 기입한 후의 전류-전압 특성을 나타내고 있다.

도 18로부터, 데이터 기입 전과 데이터 기입 후에, 유기 메모리 소자의 전류-전압 특성에는 큰 변화가 보여진다. 예를 들어, 인가 전압 1 V에서, 기입 전의 유기 메모리 소자의 전류 밀도 2.3×10-1 mA/cm2인데 대하여, 데이터 기입 후의 유기 메모리 소자의 전류 밀도는 2.6×102 mA/cm2이며, 데이터 기입 전과 데이터 기입 후에는 전류값에 3 자릿수의 변화가 생겼다. 즉, 데이터 기입 후에는 유기 메모리 소자의 저항값이 큰 폭으로 감소하고 있다.

이와 같이, 데이터 기입 전과 데이터 기입 후에는, 유기 메모리 소자의 저항값에 변화가 생기고 있다. 이 유기 메모리 소자의 저항값의 변화를 전압값 및 전류값에 의해 읽어냄으로써, 기억 회로로서 기능시킬 수 있다.

[실시예 2]

본 실시예에서는, 액적 토출법(잉크젯법)에 의해 제2 도전층을 형성한 유기 메모리 소자의 전류 밀도-전압 특성을 나타낸다. 또한, 여기서는, 유기 메모리 소 자에 전압을 인가하여, 유기 메모리 소자를 단락시켜 기입을 행하였다. 도 30(A) 및 도 30(B)에서, 횡축은 유기 메모리 소자에 인가하는 전압을 나타내고, 종축은 유기 메모리 소자에서 흐르는 전류 밀도를 나타낸다.

여기서는, 유리 기판 위에 산화규소를 함유하는 IT0를 제1 도전층으로서 형성하였다. 다음에, 스핀 코팅법에 의해 PVK(폴리(9-폴리비닐카르바졸))를 도포한 후, 100℃로 10분간 가열하여, 두께 30 nm의 유기 화합물층을 형성하였다. 다음에, 유기 화합물층 위에 액적 토출법으로 Ag을 함유하는 조성물을 토출하고, 질소 분위기에서 200℃로 1시간 가열하여, 제2 도전층을 형성하였다. 이 유기 메모리 소자의 전류 밀도-전압 특성을 도 30(A)에 나타낸다. 여기서의 기입 전압은 4.2 V이고, 기입 전류 밀도는 5.8 mA/cm2이었다.

도 30(A)에서, 플롯(5001)은 기입 전의 유기 메모리 소자의 전류 밀도-전압 특성을 나타내고, 플롯(5002)은 기입 후의 유기 메모리 소자의 전류 밀도-전압 특성을 나타낸다. 기입 후에는, 오믹(ohmic) 전류가 흐르고 있다는 것을 알 수 있다. 즉, 인가 전압 4 V~5 V에서 유기 메모리 소자를 단락시키는 것이 가능하다.

한편, 도 30(B)는 도 30(A)에서 나타내는 유기 메모리 소자의 참조예를 나타내고, 여기서는, 증착법에 의해 알루미늄층을 사용하여 제2 도전층을 형성한 유기 메모리 소자의 전류 밀도-전압 특성을 나타낸다. 여기서의 기입 전압은 1.9 V이고, 기입 전류 밀도는 O. 26 mA/cm2이었다.

도 30(B)에서, 플롯(5011)은 기입 전의 유기 메모리 소자의 전류-전압 특성 을 나타내고, 플롯(5012)은 기입 후의 유기 메모리 소자의 전류-전압 특성을 나타낸다. 도 30(A) 및 도 30(B)에 의해, 제2 도전층을 액적 토출법으로 형성한 유기 메모리 소자는 증착법에 의해 제2 도전층을 형성한 유기 메모리 소자와 마찬가지로, 전압을 인가함으로써 단락하여, 기입을 행하는 것이 가능하다.

[실시예 3]

본 실시예에서는, 가열했을 때의 유기 메모리 소자의 전류-전압 특성의 측정 결과를 나타낸다. 여기서는, 유기 메모리 소자의 유기 화합물층을 유리 전이점이 200℃인 PVK를 사용하여 형성하였다.

제1 도전층으로서, 유리 기판 위에 스퍼터링법에 의해 산화규소를 함유하는 IT0를 형성하고, 제1 도전층 위에 스핀 코팅법에 의해 PVK를 17 nm의 두께로 도포하고 120℃로 90분간 가열하여 유기 화합물층을 형성하고, 유기 화합물층 위에 제2 도전층으로서 증착법에 의해 알루미늄층을 형성하여, 유기 메모리 소자를 형성하였다. 제1 도전층의 두께는 110 nm이고, 제2 도전층의 두께는 200 nm이었다. 또한, 소자의 수평면에서의 크기는 2 mm×2 mm이었다. 이 유기 메모리 소자의 전류-전압 특성의 측정 결과를 도 31에서 ○ 플롯으로 나타낸다.

다음에, 유기 메모리 소자를 120℃로 10분간 가열한 후, 실온에서 이 유기 메모리 소자의 전류-전압 특성을 측정한 결과를 도 31에서 □ 플롯으로 나타낸다. 마찬가지로, 유기 메모리 소자를 160℃로 10분간 가열한 후, 실온에서 이 유기 메모리 소자의 전류-전압 특성을 측정한 결과를 도 31에서 △ 플롯으로 나타낸다. 마찬가지로, 유기 메모리 소자를 200℃로 10분간 가열한 후, 실온에서 이 유기 메 모리 소자의 전류-전압 특성을 측정한 결과를 도 31에서 ◇ 플롯으로 나타낸다.

또한, 기입 후의 각 유기 메모리 소자의 전류-전압 특성의 측정 결과를 × 플롯으로 나타낸다.

기입 전의 유기 메모리 소자는, 가열 온도를 높게 할수록 기입 전압이 서서히 감소하고 있어, 기입 전압을 저감하는 것이 가능하다.

[실시예 4]

본 실시예에서는, 상이한 크기의 유기 메모리 소자들의 기입 전압 및 전류에 대하여 표 1 및 도 32(A)~도 32(C)를 참조하여 설명한다. 또한, 여기서는, 유기 메모리 소자에 전압을 인가하여, 유기 메모리 소자를 단락시켜 기입을 행하였다.

기판 위에 제1 도전층으로서 스퍼터링법에 의해 티탄층을 형성하고, 제1 도전층 위에 PVK(폴리(9-비닐카르바졸))를 도포하고, 가열하여, 두께 8 nm의 유기 화합물층을 형성하고, 이 유기 화합물층 위에 제2 도전층으로서 증착법에 의해 알루미늄층을 형성하여, 유기 메모리 소자를 형성하였다. 유기 메모리 소자의 수평면에서의 크기가 각각 100 ㎛×100 ㎛, 40 ㎛×40 ㎛, 20 ㎛×2O ㎛, 10 ㎛×10 ㎛인 유기 메모리 소자들을 형성하고, 전류-전압 특성을 측정하였다.

여기서, 유기 메모리 소자의 수평면에서의 크기가 100 ㎛×100 ㎛인 유기 메모리 소자를 시료 1, 40 ㎛×40 ㎛의 유기 메모리 소자를 시료 2, 20 ㎛×20 ㎛의 유기 메모리 소자를 시료 3~시료 6, 10 ㎛×10 ㎛의 유기 메모리 소자를 시료 7~시료 10으로 하고, 시료 1~시료 10의 유기 메모리 소자의 기입 전압, 기입 전류 및 판독 전류를 표 1에 나타낸다. 또한, 기입 전의 소자에 2.5 V의 전압을 인가하 고, 기입 후의 소자에 O.5 V의 전압을 인가하여, 판독을 행하였다.

[표 1]

시료 유기 메모리
소자의 크기
(㎛×㎛)
기입 전압
(V)
기입 전류값
(㎂)
판독 전류값(㎂)
기입 전
(@ 2.5 V)
기입 후
(@ 0.5 V)
1 100×100 7.7 27 1.3×10-3 4.7×104 2 40×40 9.1 3.5 1.5×10-5 5.3×104 3 20×20 7.5 3 2.2×10-2 2.6 4 20×20 6.4 0.9 5.5×10-2 5.8×104 5 20×20 6.2 0.31 3.3×10-2 2.4×104 6 20×20 10.1 6.7×10-2 6.6×10-5 4.8×104 7 10×10 3.5 93 74 1.5×103 8 10×10 8.6 0.47 3.3×10-5 6.2×104 9 10×10 10.1 2.4×10-2 9.6×10-5 5.9×104 10 10×10 9.6 3.4×10-2 4.4×10-5 8.0×104

또한, 시료 8~시료 10의 전류-전압 특성을 도 32(A)~도 32(C)에 나타낸다. △ 플롯은 데이터 기입 전을 나타내고, ○ 플롯은 데이터 기입 후를 나타낸다.

각 시표에 대하여 8.5 V~1O.1 V로 기입을 행하는 것이 가능하였다. 또한, 기입 전후에 있어서의 판독 전류값은 판독 전압 1 V에서 107 이상의 차이가 있고, 이것에 의해, 메모리로서 충분한 특성을 나타내는 것을 알 수 있었다. 또한, 기입 시의 전류값은 10 ㎂이고, 이것에 의해, 낮은 전력으로 유기 메모리 소자에 데이터를 기입할 수 있는 것을 알 수 있었다.

Claims (22)

  1. 반도체장치로서,
    기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터를 포함하는 소자 형성층;
    상기 소자 형성층 위에 제공된 기억 소자; 및
    상기 기억 소자의 상방에 제공된 센서부를 포함하고,
    상기 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층을 포함하는 적층 구조를 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터에 전기적으로 접속되고,
    상기 센서부는 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 도전성 유기 화합물을 포함하는, 반도체장치.
  2. 반도체장치로서,
    기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터를 포함하는 소자 형성층;
    상기 소자 형성층 위에 제공된 기억 소자;
    안테나로서 기능하는 도전층; 및
    상기 기억 소자의 상방에 제공된 센서부를 포함하고,
    상기 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층을 포함하는 적층 구조를 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터에 전기적으로 접속되고,
    상기 센서부는 상기 제2 트랜지스터에 전기적으로 접속되고,
    상기 안테나로서 기능하는 도전층은 상기 제3 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 도전성 유기 화합물을 포함하는, 반도체장치.
  3. 제 2 항에 있어서,
    상기 안테나로서 기능하는 도전층은 상기 제1 도전층과 동일 층에 제공되어 있는, 반도체장치.
  4. 제 1 항에 있어서,
    상기 센서부에 제공된 도전층이 도전성 미립자를 통하여 상기 제2 트랜지스터의 소스 영역 또는 드레인 영역에 전기적으로 접속되고, 이것에 의해, 상기 센서부가 상기 제2 트랜지스터에 전기적으로 접속되는, 반도체장치.
  5. 반도체장치로서,
    기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 센서부를 포함하는 소자 형성층과;
    상기 소자 형성층 위에 제공된 기억 소자를 포함하고,
    상기 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층을 포함하는 적층 구조를 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터에 전기적으로 접속되고,
    상기 센서부는 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 도전성 유기 화합물을 포함하는, 반도체장치.
  6. 반도체장치로서,
    기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터와 센서부를 포함하는 소자 형성층;
    상기 소자 형성층 위에 제공된 기억 소자; 및
    안테나로서 기능하는 도전층을 포함하고,
    상기 기억 소자는 제1 도전층과 유기 화합물층과 제2 도전층을 포함하는 적층 구조를 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터에 전기적으로 접속되고,
    상기 센서부는 상기 제2 트랜지스터에 전기적으로 접속되고,
    상기 안테나로서 기능하는 도전층은 상기 제3 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 도전성 유기 화합물을 포함하는, 반도체장치.
  7. 제 6 항에 있어서,
    상기 안테나로서 기능하는 도전층은 상기 제1 도전층과 동일 층에 제공되어 있는, 반도체장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 센서부는 포토다이오드 또는 포토트랜지스터를 포함하는, 반도체장치.
  9. 반도체장치로서,
    기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터를 포함하는 소자 형성층과;
    상기 소자 형성층 위에 제공된 기억 소자 및 센서부를 포함하고,
    상기 기억 소자는 제1 도전층과 제1 유기 화합물층과 제2 도전층을 포함하는 제1 적층 구조를 가지고,
    상기 센서부는 제3 도전층과 제2 유기 화합물층과 제4 도전층을 포함하는 제2 적층 구조를 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터에 전기적으로 접속되고,
    상기 제3 도전층은 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 제1 유기 화합물층은 도전성 유기 화합물을 포함하는, 반도체장치.
  10. 반도체장치로서,
    기판 위에 제공된, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터를 포함하는 소자 형성층;
    상기 소자 형성층 위에 제공된 기억 소자 및 센서부; 및
    안테나로서 기능하는 도전층을 포함하고,
    상기 기억 소자는 제1 도전층과 제1 유기 화합물층과 제2 도전층을 포함하는 제1 적층 구조를 가지고,
    상기 센서부는 제3 도전층과 제2 유기 화합물층과 제4 도전층을 포함하는 제2 적층 구조를 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터에 전기적으로 접속되고,
    상기 제3 도전층은 상기 제2 트랜지스터에 전기적으로 접속되고,
    상기 안테나로서 기능하는 도전층은 상기 제3 트랜지스터에 전기적으로 접속되어 있고,
    상기 제1 유기 화합물층은 도전성 유기 화합물을 포함하는, 반도체장치.
  11. 제 10 항에 있어서,
    상기 안테나로서 기능하는 도전층은 상기 제1 도전층과 상기 제3 도전층 중 적어도 하나와 동일 층에 제공되어 있는, 반도체장치.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 제1 도전층과 상기 제3 도전층은 동일 층에 제공되어 있는, 반도체장치.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 제1 유기 화합물층과 상기 제2 유기 화합물층에 동일한 재료가 사용되는, 반도체장치.
  14. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층 사이의 거리가 상기 기억 소자 내에의 데이터의 기입에 의해 변화하는, 반도체장치.
  15. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이 유기 트랜지스터인, 반도체장치.
  16. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서,
    상기 기판이 유리 기판 또는 가요성 기판인, 반도체장치.
  17. 제 1 항, 제 2 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 유기 화합물층이 고분자 화합물을 함유하는, 반도체장치.
  18. 제 17 항에 있어서,
    상기 고분자 화합물은 [메톡시-5-(2-에틸)헥실록시]-p-페닐렌 비닐렌(MEH-PPV) 또는 폴리(9-비닐카르바졸)(PVK)인, 반도체장치.
  19. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서,
    상기 기억 소자의 저항이 기입에 의해 불가역적으로 변화하는, 반도체장치.
  20. 제 2 항, 제 6 항, 제 10 항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 각각이 유기 트랜지스터인, 반도체장치.
  21. 제 2 항, 제 6 항, 제 10 항 중 어느 한 항에 있어서,
    상기 안테나로서 기능하는 도전층과 상기 제1 도전층은 동일한 재료를 구비한, 반도체장치.
  22. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서,
    상기 센서부와 상기 제1 도전층은 동일한 재료를 구비하는, 반도체장치.
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