KR20060121094A - 트랜지스터 구조 및 전자 기기 - Google Patents

트랜지스터 구조 및 전자 기기 Download PDF

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샤프 가부시키가이샤
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Abstract

셀 사이즈를 크게 하지 않고, 전계 집중을 피할 수 있고, 안전 동작 영역을 크게할 수 있는, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 되는 트랜지스터 구조가 제공된다. 제1 베이스 배선과 제2 베이스 배선은, 도전성 재료로 접속되지 않고 베이스층 만으로 접속되고, 이로써 제1 및 제2 베이스 배선을 접속하는 베이스층이 발라스트 저항으로 된다. 따라서, 셀 사이즈를 크게하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게 할 수 있고, 또한 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내릴 수 있다.

Description

트랜지스터 구조 및 전자 기기{TRANSISTOR STRUCTURE AND ELECTRONICS DEVICE}
도1a는, 본 발명의 제1 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도1b는, 도1a의 A-A선 단면도이다.
도2a는, 본 발명의 제2 실시예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도2b는, 도2a의 B-B선 단면도이다.
도3a는, 본 발명의 제3 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도3b는, 도3a의 C-C선 단면도이다.
도4a는, 제3 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도4b는, 도4a의 D-D선 단면도이다.
도5a는, 본 발명의 제4 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도5b는, 도5a의 E-E선 단면도이다.
도6a는, 제4 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도6b는, 도6a의 F-F선 단면도이다.
도7a는, 본 발명의 제5 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도7b는, 도7a의 G-G선 단면도이다.
도8a는, 제5 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내 는 주요부 평면도이고, 도8b는, 도8a의 H-H선 단면도이다.
도9a는, 본 발명의 제6 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도9b는, 도9a의 Ⅰ-Ⅰ선 단면도이다.
도10a는, 제6 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도10b는, 도10a의 J-J선 단면도이다.
도11은, 본 발명의 제7 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 개략적으로 나타내는 평면도이다.
도12a는, 종래의 메쉬 에미터 PNP 트랜지스터를 나타내는 것으로서, 도12a는 주요부의 평면도, 도12b는, 도12a의 K-K선 단면도이다.
도13a는, 종래, 발라스트 저항을 구비한 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도13b는, 도13a의 M-M선 단면도이다.
도14는, 메쉬 에미터 구조의 트랜지스터의 셀을 개략적으로 나타내는 평면도이다.
본 발명은, 트랜지스터 구조 및 전자 기기에 관한 것으로서, 특히 대전류 및 중전류의 트랜지스터에 유효하게 적용되고, 예컨대 레귤레이터 등의 반도체 디바이스, 인버터, 모터 드라이브, 램프 드라이브, DC-DC 컨버터 등의 전자 기기에 사용되는 기술에 관한 것이다.
도12a는, 종래의 메쉬 에미터 PNP 트랜지스터를 나타낸 주요부 평면도이고, 도12b는, 도12a의 K-K선 단면도이다. 콜렉터층을 이루는 P형 반도체 기판(1)의 표면에는, P형 에피택시얼층(2)이 형성되어 있다. P형 에피택시얼층(2)의 표면에는 N형의 베이스층(3)이 형성되고, 베이스층의 표면에는, 메쉬 형태로 형성된 에미터층인 P형의 메쉬 에미터층(4)이 형성되어 있다.
칩 표면은 실리콘 산화막 등의 절연층(5)으로 덮혀있다. 칩 표면의 절연층(5)에는, 도전성 재료로 구성되는 제1 베이스 배선(6) 및 베이스 전극이 제공되어 있다. 메쉬 에미터층(4)에는, 섬모양 베이스층(3a)이 형성되어 있다. 이 섬모양 베이스층(3a), 및 메쉬 에미터층(4) 주연부의 베이스층(3b)에 있어서, 메쉬 에미터층(4)에 부분적으로 둘러싸인 베이스층(3b)상의 절연층(5)에는, 베이스 콘택트 개구(7)가 설치되어 있다. 상기 베이스층(3a,3b)은, 베이스 콘택트 개구(7) 내에 충전된 도전성 재료의 충전부(8a)를 통해 제2 베이스 배선(8)에 전기적으로 접속되어 있다. 제1 및 제2 베이스 배선(6,8)은, 도전성 재료에 의해 전기적으로 접속되어 있다.
메쉬 에미터층(4) 상의 절연층(5)에는, 에미터 콘택트 개구(9)가 제공되어 있다. 상기 메쉬 에미터층(4)은, 에미터 콘택트 개구(9) 내에 충전된 도전성 재료의 충전부를 통해 도시 안된 에미터 배선 및 에미터 전극과 전기적으로 접속되어 있다. 또한 콜렉터층을 이루는 P형 반도체 기판(1)의 이면에 콜렉터 전극(10)이 설치되고, PNP 트랜지스터를 구성하고 있다.
도13a는, 종래, 발라스트 저항을 구비한 메쉬 에미터 PNP 트랜지스터를 나타 낸 주요부 평면도이고, 도13b는, 도13a의 M-M선 단면도이다. 이와 같은 트랜지스터 구조는, 예컨대 일본 공개 특허 제1989-59857호에 개시되어 있다. 이 트랜지스터 구조에서는, 에미터층(4)에는, 섬모양 베이스층(3a)이 형성되어 있다. 섬모양 베이스층(3a), 및 에미터층(4) 주연부의 베이스층(3b)에 있어서, 에미터층(4)에 부분적으로 둘러싸인 베이스층(3b)에는, 에미터층(4)을 구성하는 에미터 확산층과 동극,즉 동일한 도전형의 확산층(11)이 형성되어 있다. 이로써 베이스전극으로부터 에미터 확산층으로의 전류 경로가 좁아지고, 베이스 에미터 간의 저항치가 증가한다. 상기한 바와 같은 저항은 일반적으로 발라스트 저항(12)이라 한다. 이 발라스트 저항(12)에 의해 베이스 전류를 제한할 수 있고, 안전 동작 영역을 넓힐 수 있다.
지금의 반도체 소자는 가격 절감 때문에, 칩 면적의 축소화가 진행되고 있다. 그러나 칩 면적을 축소화하면, 트랜지스터의 콜렉터 에미터 간의 포화 전압이 상승하는 문제가 발생한다.
도14는, 메쉬 에미터 구조의 트랜지스터의 셀을 개략적으로 나타내는 평면도이다. 상기한「셀」이란, 종래의 메쉬 에미터 구조의 트랜지스터의 경우, 메쉬 에미터 내에 형성된 하나의 섬모양 베이스 영역과, 그 섬모양 베이스 영역을 둘러싸는 에미터 영역으로 구성되어 있는 단일의 트랜지스터이다. 상기 문제를 방지하기위해, 단순하게 셀 사이즈를 축소하고, 에미터 주위 길이를 확보하여 콜렉터 에미터 간의 포화 전압을 내리는 기술이 있다. 그러나, 이 경우, 콜렉터 에미터 간의 전압이 높은 영역에서 트랜지스터를 동작시키면, 트랜지스터의 일부에 전계 집중이 일어나고, 안전 동작 영역이 좁아지는 문제가 있다.
일본 공개 특허 제1989-59857호에 기재된 기술에서는, 발라스트 저항을 배
치함에 의해, 안전 동작 영역이 커지는 이점이 있지만, 다음과 같은 문제가 있다. (1) 콜렉터 에미터 간의 포화 전압이 커진다. (2) 셀 사이즈의 축소가 곤란하게 되고, 칩 가격의 절감이 곤란하게 된다.
본 발명의 목적은, 셀 사이즈를 크게 하지 않고, 전계 집중을 피할 수 있고, 안전 동작 영역을 크게 할 수 있는, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 되는 트랜지스터 구조 및 전자 기기를 제공하는 것이다.
본 발명은, 플라나형 반도체의 칩 표면의 콜렉터층에, 베이스층이 형성되는 트랜지스터의 구조에 있어서,
베이스층에 에미터층을 형성하고, 베이스층 상에 절연층을 형성하여, 이 절연층에 제1 베이스 콘택트 개구를 형성하고,
제1 베이스 콘택트 개구 내에 도전성 재료를 충전하고, 절연층 상에 제1 베이스 배선 및 베이스 전극을 형성하고,
제1 베이스 콘택트 개구와 에미터층 간의 베이스층에 있어서, 에미터층 또는 에미터층 간에 형성된 베이스층 상의 절연층에 제2 베이스 콘택트 개구를 형성하고,
제2 베이스 콘택트 개구 내에 도전성 재료를 충전하여, 절연층 상에 제2 베이스 배선을 형성하고,
제1 베이스 배선과 제2 베이스 배선을 베이스층으로 접속하는 것을 특징으로 하는 트랜지스터 구조이다.
본 발명에 따르면, 제1 베이스 배선과 제2 베이스 배선이 도전성 재료에 의해 접속되지 않고 베이스층으로 접속된 것으로서, 다음과 같은 효과를 제공한다. 셀 사이즈를 크게 하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게 하는 것이 가능하다. 또한, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 된다.
또한, 본 발명에 있어서, 제1 베이스 배선과 제2 베이스 배선을 베이스층에, 에미터층과 같은 도전형의 확산층이 형성되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 제1 베이스 배선과 제2 베이스 배선을 접속하는 베이스층에, 에미터층과 같은 도전형의 확산층이 형성되기 때문에, 베이스전극으로부터 확산층으로의 전류 경로가 좁아져 베이스 에미터 간의 저항값이 증가한다. 따라서, 안전 동작 영역을 보다 크게 할 수 있다.
또한, 본 발명에 있어서, 제1 베이스 배선과 제2 베이스 배선을 접속한 베이스층에, 에미터층과 같은 도전형의 복수의 섬모양 확산층이 형성되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 베이스층에, 에미터층과 같은 도전형의 복수의 섬모양 확산층이 형성되기 때문에, 이들 섬모양 확산층에 의해 발라스트 저항을 실현할 수 있다. 에미터층 및 확산층을 직렬적으로 부가하는 종래 구조에 비해, 셀 사이즈의 소형화를 꾀하는 것이 가능하게 된다.
또한, 본 발명에 있어서, 제1 베이스 배선과 제2 베이스 배선을 접속한 베이스층이, 메쉬 형태로 형성되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 메쉬 형태로 형성되는 베이스층에 의해 셀 사이즈를 크게 하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게 할 수 있으며, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터의 포화 전압을 내리는 것이 가능하게 된다.
또한, 본 발명에 있어서, 제1 베이스 콘택트 개구가 메쉬 형태로 형성되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 제1 베이스 콘택트 개구가 메쉬 형태로 형성되기 때문에, 제1 베이스 콘택트 개구 내에 충전된 도전성 재료의 충전부인 제1 베이스 콘택트의 전류 경로가 좁아지고, 베이스 에미터 간의 저항치가 증가한다. 따라서, 안전 동작 영역을 보다 크게 할 수 있다.
또한, 본 발명에 있어서, 연속 배치된 제1 베이스 콘택트 개구 내에 충전된 도전성 재료의 충전부의 종단 부분은, 제2 베이스 콘택트 개구 사이의, 제1 베이스 콘택트 개구의 연장 방향에 평행한 방향의 셀 간격(L)의 절반(L/2)의 길이를 가지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 제1 베이스 콘택트 개구 내에 충전된 도전성 재료의 충전부의 종단 부분은, 제2 베이스 콘택트 개구 사이의, 제1 베이스 콘택트 개구의 연장 방향에 평행인 방향의 셀 간격의 절반의 길이를 갖기 때문에, 제2 베이스 배선으로부터 흐르는 베이스 전류를 균일화하는 것이 가능하게 된다.
또한, 본 발명에 있어서, 제1 베이스 콘택트 개구는, 그 연장 방향이 제2 베이스 배선과 교차하도록 설치되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 제1 베이스 콘택트 개구는, 그의 연장 방향이 제2 베이스 배선과 교차하도록 설치된다. 이와 같은 제1 베이스 콘택트 구조 및 배치에 의해 복수의 제2 베이스 배선으로부터 흐르는 베이스 전류를 균일화 할 수 있다.
또한, 본 발명에 있어서, 트랜지스터는, 에미터층이 메쉬 형태로 형성되는 메쉬 에미터층으로 구성되는 메쉬 에미터 트랜지스터임을 특징으로 한다.
또한, 본 발명에 있어서, 트랜지스터는, 에미터층이 복수의 섬모양 에미터층으로 구성된 멀티 에미터 트랜지스터임을 특징으로 한다.
또한, 본 발명에 따르면, 셀 사이즈를 크게 하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게 할 수 있어서 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 되는 메쉬 에미터 트랜지스터 또는 멀티 에미터 트랜지스터를 실현할 수 있다.
또한, 본 발명은, 상기한 트랜지스터 구조를 포함하는 전자 기기이다.
또한, 본 발명에 따르면, 이와 같은 트랜지스터 구조를 포함하는 전자 기기를 실현할 수 있다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 형태를, 복수의 실시예에 대해 설명한다. 각 형태에서 선행하는 형태로 설명하고 있는 사항에 대응하고 있는 부분에는 동일의 참조부호를 첨부하고, 중복되는 설명을 생략하는 경우가 있다. 구 성의 일부만을 설명하고 있는 경우, 구성의 다른 부분은, 선행하여 설명하고 있는 형태와 마찬가지라고 한다. 각 실시예에서 구체적으로 설명하고 있는 부분의 조합뿐만 아니라, 특히 조합에 지장이 생기지 않으면, 실시예 끼리를 부분적으로 조합하는 것도 가능하다.
도1a는, 본 발명의 제1 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타낸 주요부 평면도이고, 도1b는, 도1a의 A-A선 단면도이다. 본 실시예에 따른 트랜지스터 구조는, 예컨대 레귤레이터 등의 반도체 디바이스, 인버터, 모터 드라이브, 램프 드라이브, DC-DC컨버터 등의 전자 기기에 적용된다. 다만 이러한 전자 기기 만으로 한정되는 것은 아니다. 제1 실시예에 따른 메쉬 에미터 PNP트랜지스터(제1 트랜지스터라 함)에 있어서는, 콜렉터 층을 이루는 P형 반도체 기판(1)의 표면에는, P형 에피택시얼층(2)이 형성되어 있다. P형 에피택시얼층(2)의 표면에는, N형의 베이스층(3)이 형성된다. 베이스층(3)의 표면에는, 메쉬 형태로 형성된 에미터층인 P형의 메쉬 에미터층(4)이 형성되어 있다.
메쉬 에미터층(4)이 형성된 베이스층(3) 위에는, 실리콘 산화막 등의 절연층(5)이 형성되어 있다. 메쉬 에미터층(4) 외측 방향의 베이스층(3c)상의 절연층(5)에는, 제1 베이스 콘택트 개구(13)가 형성되어 있다. 이 제1 베이스 콘택트 개구(13) 중에는 도전성 재료가 충전되고, 절연층(5) 위에 상기 도전성 재료로, 베이스층(3c)에 전기적으로 접속되는 제1 베이스 배선(6) 및 베이스 전극이 형성되어 있다. 즉, 베이스층(3c)은, 제1 베이스 콘택트 개구(13) 중에 충전된 도전성 재료의 충전부(6a)를 통해, 제1 베이스 배선(6) 및 베이스 전극에 전기적으로 접속된다. 메쉬 에미터층(4)으로 둘러싸이는 베이스층(3a)인 섬모양 베이스층(3), 및 메쉬 에미터층(4)의 주연부의 베이스층(3b)에 있어서, 메쉬 에미터층(4)에 부분적으로 둘러싸인 베이스층(3b) 상의 절연층(5)에는, 제2 베이스 콘택트 개구(14)가 형성되어 있다. 제2 베이스 콘택트 개구(14) 중에는 도전성 재료가 충전되고, 절연층(5) 위에 상기 도전성 재료로, 섬모양 베이스층(3a) 및 메쉬 에미터층(4)의 주연부의 베이스층(3b)에 전기적으로 접속되는 제2 베이스 배선(8)이 형성된다. 즉, 섬모양 베이스층(3a) 및 메쉬 에미터층(4)의 주연부의 베이스층(3b)은, 제2 베이스 콘택트 개구(14) 중에 충전된 도전성 재료의 충전부(8a)를 통해 제2 베이스 배선(8)에 전기적으로 접속된다. 메쉬 에미터층(4) 위의 절연층(5)에는, 에미터 콘택트 개구(9)가 형성되어 있다. 상기 메쉬 에미터층(4)은, 에미터 콘택트 개구(9) 내에 충전된 도전성 재료의 충전부를 통해 도시 안된 에미터 배선 및 에미터 전극과 전기적으로 접속되어 있다. 또한, 콜렉터층을 형성하는 P형 반도체 기판(1)의 이면에 콜렉터 전극(10)이 설치되어, 메쉬 에미터 PNP트랜지스터를 구성하고 있다. 상기 제1 베이스 배선(6)과 제2 베이스 배선(8)은, 도전성 재료로 접속되지 않고, 충전부(6a,8a) 간의 베이스층(3d) 만으로 접속되어 있다. 이들 제1 및 제 2 베이스 배선(6,8)을 접속한 베이스층(3d)이, 발라스트 저항(15)으로 되어 있다.
이상 설명한 제1 트랜지스터에 따르면, 특히 제1 베이스 배선(6)과 제2 베이스 배선(8)이 도전성 재료에 의해 접속되지 않고 베이스층(3d) 만으로 접속됨으로써 다음과 같은 효과를 나타낸다. 셀 사이즈(예컨대, 일변이 85μm, 다른 변이 60μm의 구형의 셀 사이즈)를 크게 하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게할 수 있다. 또한, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 된다. 구체적으로 표1에, 본 트랜지스터(금회 발명 구조) 및 종래 제품(종래 구조)의, 콜렉터 에미터간 전압 20V에서의 안전 동작 영역, 콜렉터 에미터간 포화 전압 등을 표시한다.
금회 발명 구조 종래 구조
발라스트 저항:없음 발라스트 저항:있음
칩 사이즈 1.43X1.07mm 1.43X1.07mm 1.43X1.07mm
셀 사이즈 85x60μm 85x60μm 110x85μm
안전동작영역 VCE=22.5V 콜렉터전류=1.2A까지 견딘다. 콜렉터전류=0.56A까지 견딘다. 콜렉터전류=1.2A까지 견딘다.
콜렉터간 포화전압 0.47V 0.3V 0.62V
도2a는 본 발명의 제2 실시예에 따른 멀티 에미터 PNP 트랜지스터를 나타내며 도2a는 주요부 평면도이고, 도2b는, 도2a의 B-B선 단면도이다. 제2 실시예에 따른 멀티 에미터 PNP 트랜지스터(제2 트랜지스터라 함)에 있어서는, 콜렉터층을 이루는 P형 반도체 기판(1)의 표면에, P형 에피택시얼층(2)이 형성되어 있다. P형 에피택시얼층(2)의 표면에 N형의 베이스층(3)이 형성되어 있다. 베이스층(3)의 표면에는, P형의 에미터층(4)이 형성되어 있다. 이 에미터층(4)은, 베이스층(3)에 복수의 섬모양 에미터층으로서 형성된다.
에미터층(4)이 형성된 베이스층(3) 위에는, 실리콘 산화막 등의 절연층(5)이 형성된다. 에미터층(4) 외측의 베이스층(3c) 상의 절연층(5)에는, 제1 베이스 콘택트 개구(13)가 형성되어 있다. 이 제1 베이스 콘택트 개구(13) 중에는 도전성 재료가 충전되고, 절연층(5) 위에 상기 도전성 재료로, 베이스층(3c)에 전기적으로 접속되는 제1 베이스 배선(6) 및 베이스 전극이 형성된다. 즉, 베이스층(3c)은, 제1베이스 콘택트 개구(13) 중에 충전된 도전성 재료의 충전부(6a)를 통해, 제1 베이스 배선(6) 및 베이스 전극에 전기적으로 접속된다. 복수의 섬모양 에미터층(4) 사이에 형성된 베이스층(3e) 상의 절연층(5)에는, 제2 베이스 콘택트 개구(14)가 형성되어 있다. 제2 베이스 콘택트 개구(14) 중에는 도전성 재료가 충전되고, 절연층(5)에 상기 도전성 재료로, 섬모양 에미터층(4) 사이에 형성된 베이스층(3e)에 접속되는 제2 베이스 배선(8)이 형성된다. 즉, 섬모양 에미터층(4) 사이에 형성된 베이스층(3e)은, 제2 베이스 콘택트 개구(14) 중에 충전된 도전성 재료의 충전부(8a)를 통해 제2 베이스 배선(8)에 전기적으로 접속된다. 섬모양 에미터층(4) 위의 절연층(5)에는, 에미터 콘택트 개구(9)가 형성되어 있다. 상기 섬모양 에미터층(4)은 에미터 콘택트 개구(9) 중에 충전된 도전성 재료의 충전부를 통해 도시 안된 에미터 배선 및 에미터 전극과 전기적으로 접속되어 있다. 또한, 콜렉터층을 이루는 P형 반도체 기판(1)의 이면에 콜렉터 전극(10)이 형성되고, 멀티 에미터 PNP 트랜지스터를 구성하고 있다. 상기 제1 베이스 배선(6)과 제2 베이스 배선(8)은, 도전성 재료로 접속되지 않고, 충전부(6a,8a)간의 베이스층(3d) 만으로 접속되어 있다.이들 제1 및 제2 베이스 배선(6,8)을 접속하는 베이스층(3d)이 발라스트 저항(15)으로 된다.
이상 설명한 제2 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)이 도전성 재료에 의해 접속되지 않고 베이스층(3d) 만으로 접속된 것으로서, 제1 트랜지스터와 동일한 효과를 실현한다. 즉, 멀티 에미터 PNP 트랜지스터에 있어서도, 셀 사이즈를 크게 하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게할 수 있다. 또한, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터간의 포화 전압을 내리는 것이 가능하게 된다.
도3a는, 본 발명의 제3 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도3b는, 도3a의 C-C선 단면도이다. 제3 실시예에 따른 메쉬 에미터 PNP 트랜지스터(제3 트랜지스터라 함)에 있어서는, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속한 베이스층(3d)에, P형 에미터층(4)과 같은 도전형의 확산층(16)이 형성된 것으로서, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속 한 베이스층(3d)이 발라스트 저항(15)으로 된 것이다. 그 외는 제1 트랜지스터와 동일한 구성으로 되어 있다.
이상 설명한 제3 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)에, 에미터층(4)과 같은 도전형의 확산층(16)이 형성됨으로써, 베이스 전극에서 확산층(16)으로의 전류 경로가 좁아지고, 베이스―에미터 간의 저항치가 증가한다. 따라서, 안전 동작 영역을 보다 크게 할 수 있다. 그외는 제1 트랜지스터와 동일한 효과를 실현한다.
도4a는, 제3 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도4b는, 도4a의 D-D선 단면도이다. 상기한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 있어서는, 멀티 에미터 PNP 트랜지스터의 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)에, P형 에미터층(4)과 같은 도전형의 확산층(16)이 형성됨에 의해, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이, 발라스트 저항(15)으로 된 것이다. 그외는 제2 실시예에 따른 멀티 에미터 PNP 트랜지스터와 동일한 구성으로 되어 있다.
이상 설명한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)에, P형 에미터층(4)과 같은 도전형의 확산층(16)이 형성됨으로써, 베이스 전극에서 확산층(16)으로의 전류 경로가 좁아지고, 베이스―에미터 간의 저항치가 증가한다. 따라서, 안전 동작 영역을 보다 크게 하는 것이 가능하다. 그 외는 제2 트랜지스터와 동일한 효과를 실현한다.
도5a는, 본 발명의 제4 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도5b는 도5a의 E-E선 단면도이다. 제4 실시예에 따른 메쉬 에미터 PNP 트랜지스터(제4 트랜지스터라 함)에 있어서는, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속한 베이스층(3d)에, P형 에미터층(4)과 같은 도전형의 복수의 섬모양 확산층(17)이 형성된 것으로서, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속한 베이스층(3d)이 발라스트 저항(15)으로 된 것이다. 그 외는 제1 트랜지스터와 동일의 구성으로 되어 있다.
이상 설명한 제4 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)에, P형 에미터층(4)과 같은 도전형의 복수의 섬모양 확산층(17)이 형성됨으로써, 이들 섬모양 확산층(17)에 의해 발라스트 저항(15)을 실현할 수 있다. 에미터층 및 확산층을 직렬적으로 부가하는 종래 구조에 비해,셀 사이즈의 소형화를 실현하는 것이 가능하게 된다. 그외는 제1 트랜지스터와 ed일한 효과를 실현한다.
도6a는, 제4 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도6b는, 도6a의 F-F선 단면도이다. 상기한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 있어서는, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)에, P형 에미터층(4)과 같은 도전형의 복수의 섬모양 확산층(17)이 형성된 것으로서, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이 발라스트 저항(15)으로 된 것이다. 그외는 제2 트랜지스터와 동일의 구성으로 되어 있다.
이상 설명한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)에, P형 에미터층(4)과 동일의 복수의 섬모양 확산층(17)이 형성됨으로써, 이들 섬모양 확산층(17)에 의해 발라스트 저항(15)을 실현할 수 있다. 에미터층 및 확산층을 직렬적으로 부가하는 종래 구조에 비해, 셀 사이즈의 소형화를 실현하는 것이 가능하게 된다. 그외는 제2 트랜지스터와 동일한 효과를 실현한다.
도7a는, 본 발명의 제5 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도7b는, 도7a의 G-G선 단면도이다. 제5 실시예에 따른 메쉬 에미터 PNP 트랜지스터(제5 트랜지스터라 함)에 있어서는, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속한 베이스 층(3d)이 메쉬 형태로 형성된 것으로서, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이 발라스트 저항(15)으로 된 것이다. 그외는 제1 트랜지스터와 동일의 구성으로 되어 있다.
이상 설명한 제5 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이 메쉬 형태로 형성된다. 이 메쉬 형태로 형성된 베이스층(3d)에 의해 셀 사이즈를 크게하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게할 수 있으며, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 된다.
도8a는, 제5 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도8b는, 도8a의 H-H선 단면도이다. 상기한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 있어서는, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이 메쉬 형태로 형성된 것으로서, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속한 베이스층(3d)이 발라스트 저항(15)으로 된 것이다. 그 외는 제2 트랜지스터와 동일의 구성으로 되어 있다.
이상 설명한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 따르면, 메쉬 형태로 형성되는 베이스층(3d)에 의해 셀 사이즈를 크게 하지 않고 전계 집중을 피할 수 있고, 안전 동작 영역을 크게할 수 있으며, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 된다. 그외는 제2 트랜지스터와 동일한 효과를 실현한다.
도9a는, 본 발명의 제6 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도9b는, 도9a의 Ⅰ-Ⅰ선 단면도이다. 제6 실시예에 따른 메쉬 에미터 PNP 트랜지스터(제6 트랜지스터라 함)에 있어서는, 베이스층(3c)과 제1 베이스 배선(6)을 전기적으로 접속하기 위해 제공되는 제1 베이스 콘택트 개구(13)가 메쉬 형태로 형성되어 있다. 그 외는 제1 트랜지스터와 동일의 구성으로 되어 있다. 본 실시예에서는, 제1 트랜지스터를 기준으로 하여, 제1 베이스 콘택트 개구(13)를 메쉬 형태로 형성하고 있는데, 제3∼제5 트랜지스터의 어느 하나를 기준으로 하여, 제1 베이스 콘택트 개구(13)를 메쉬 형태로 형성하는 것도 가능하다.
이상 설명한 제6 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이 발라스트 저항(15)으로 되고, 또한 제1 베이스 콘택트 개구(13)가 메쉬 형태로 형성되기 때문에, 제1 베이스 콘택트 개구(13) 중에 충전된 도전성 재료의 충전부(6a)인 제1 베이스 콘택트의 전류 경로가 좁아지고, 베이스―에미터 간의 저항값이 증가한다. 따라서, 안전 동작 영역을 보다 크게 할 수 있다.
도10a는, 제6 실시예의 변형예에 따른 멀티 에미터 PNP 트랜지스터를 나타내는 주요부 평면도이고, 도10b는, 도10a의 J-J선 단면도이다. 상기한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 있어서는, 베이스층(3c)과 제1 베이스 배선(6)을 전기적으로 접속하도록 제공되는 제1 베이스 콘택트 개구(13)가 메쉬 형태로 형성되어 있다. 그 외는 제2 트랜지스터와 동일의 구성으로 되어 있다. 본 실시예에서는, 제2 트랜지스터를 기준으로 하여, 제1 베이스 콘택트 개구(13)를 메쉬 형태로 형성하고 있는데, 제3∼제5 트랜지스터를 기준으로 하여, 제1 베이스 콘택트 개구(13)를 메쉬 형태로 형성하는 것도 가능하다.
이상 설명한 변형예에 따른 멀티 에미터 PNP 트랜지스터에 따르면, 제1 베이스 배선(6)과 제2 베이스 배선(8)을 접속하는 베이스층(3d)이 발라스트 저항으로 되고, 또한 제1 베이스 콘택트 개구(13)가 메쉬 형태로 형성되기 때문에, 제1 베이스 콘택트 개구(13) 중에 충전된 도전성 재료의 충전부(6a)인 제1 베이스 콘택트의 전류 경로가 좁아지고, 베이스―에미터 간의 저항치가 증가한다. 따라서, 안전 동작 영역을 보다 크게 할 수 있다. 그외는 제2 트랜지스터와 동일한 효과를 실현한다.
도11은, 본 발명의 제7 실시예에 따른 메쉬 에미터 PNP 트랜지스터를 개략 적으로 나타낸 평면도이다. 제7 실시예에 따른 메쉬 에미터 PNP 트랜지스터(제7 트랜지스터라 함)에 있어서는, 연속 배치된 제1 베이스 콘택트 개구(13) 중에 충전된 도전성 재료의 충전부(6a), 즉 제1 베이스 콘택트의 종단 부분은, 제2 베이스 콘택트 개구(14) 사이의, 제1 베이스 콘택트 개구(13)의 연장 방향으로 평행인 방향의 셀 간격(L)의 반의 길이(L/2)로 형성되어 있다. 이 종단 부분은, 상기한 충전부(6a) 중에, 가장 바깥쪽 단부의 제2 베이스 배선(8)의 연장선과 상기 충전부(6a)와의 교점에서 외측 방향으로 연장되는 부분으로 정의된다. 즉, 상기 충전부(6a)인 제1 베이스 콘택트는, 제2 베이스 배선(8)에 접속된 복수의 셀로 구성되는 하나의 셀열에 대하여, 제2 베이스 배선(8)의 연장선을 중심으로 양측에 상기 셀 간격(L)의 절반(L/2)씩 연장하는 도체편, 즉 상기한 셀 간격(L)과 동일한 길이의 도체편이 복수 접속된 집합체로 간주할 수 있다. 다시 말하면, 이와 같이 구성된 제1 베이스 콘택트는, 길이 L의 복수의 도체편이 연장되는 방향으로 서로 접속된 도체로 간주할 수 있다. 제1 베이스 콘택트 개구(13)는 그의 연장 방향이 제2 베이스 배선(8)의 연장 방향과 평행으로 되지 않도록 설치되어 있다. 즉, 제1 베이스 콘택트 개구(13)는, 그의 연장 방향이 제2 베이스 배선(8)과 교차하도록 설치된다. 그외는 제1 트랜지스터와 동일의 구성으로 되어 있다.
이상 설명한 제7 트랜지스터에 따르면, 제1 베이스 콘택트 개구(13) 중에 충전된 도전성 재료의 충전부(6a), 즉 제1 베이스 콘택트의 종단 부분은, 제2 베이스 콘택트 개구(14) 사이의, 제1 베이스 콘택트 개구(13)의 연장 방향에 평행한 방향의 셀 간격(L)의 절반(L/2)의 길이를 갖기 때문에, 각 셀열에 대해 길이 L의 도체편을 할당하여, 제2 베이스 배선(8)으로부터 흐르는 베이스 전류를 균일화하는 것이 가능하다. 제1 베이스 콘택트 개구(13)는, 그 연장 방향이 제2 베이스 배선(8)과 교차하도록 설치된다. 이와 같은 제1 베이스 콘택트 구조 및 배치에 의해 복수의 제2 베이스 배선(8)으로부터 흐르는 베이스 전류를 균일화할 수 있다.
본 발명의 실시예의 다른 형태로서, 제1 트랜지스터를 연속 배치하고, 그의 일부를 제3 트랜지스터와 같은 P형 에미터층(4)과 같은 도전형의 복수의 확산층을 형성한 것으로 해도 된다. 이 경우, 연속 배치된 제1 베이스 배선에 복수 배치하는 제2 베이스 배선 길이가 다를 때, 베이스 전류의 균일화를 행하는 유효한 수단으로 된다. 각 실시예에서는 PNP 트랜지스터가 적용되고 있는데, NPN 트랜지스터를 적용하는 것도 가능하다. NPN 트랜지스터애 있어서도, 각 실시에와 동일한 효과를 실현한다. 기타, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지의 변경을 부가한 형태로 실시하는 것도 가능하다.
본 발명은, 그의 정신 또는 주요한 특징으로부터 일탈하지 않고, 다른 여러 가지의 형태로 실시할 수 있다. 따라서, 상기한 실시예는 모든 점에서 단순한 예시에 지나지 않고 본 발명의 범위는 특허 청구의 범위에 나타낸 것으로서, 명세서 본문에는 아무런 구속도 되지 않는다. 또한, 특허 청구의 범위에 속하는 변형이나 변경은 전부 본 발명의 범위 내에 있는 것이다.
본 발명에서는, 셀 사이즈를 크게 하지 않고, 전계 집중을 피할 수 있고, 안전 동작 영역을 크게 할 수 있는, 종래의 발라스트 저항 배치 방식보다, 콜렉터 에미터 간의 포화 전압을 내리는 것이 가능하게 되는 트랜지스터 구조 및 전자 기기를 제공할 수 있다.

Claims (10)

  1. 플라나형 반도체의 칩 표면의 콜렉터층에, 베이스층이 형성되는 트랜지스터의 구조에 있어서,
    베이스층에 에미터층을 형성하고, 베이스층 상에 절연층을 형성하여, 이 절연층에 제1 베이스 콘택트 개구를 형성하고,
    제1 베이스 콘택트 개구 내에 도전성 재료를 충전하고, 절연층 상에 제1 베이스 배선 및 베이스 전극을 형성하고,
    제1 베이스 콘택트 개구와 에미터층 간의 베이스층에 있어서, 에미터층 또는 에미터층 간에 형성된 베이스층 상의 절연층에 제2 베이스 콘택트 개구를 형성하고,
    제2 베이스 콘택트 개구 내에 도전성 재료를 충전하여, 절연층 상에 제2 베이스 배선을 형성하고,
    제1 베이스 배선과 제2 베이스 배선을 베이스층으로 접속하는 것을 특징으로 하는 트랜지스터 구조.
  2. 제1항에 있어서, 제1 베이스 배선과 제2 베이스 배선을 베이스층에, 에미터층과 같은 도전형의 확산층이 형성되는 것을 특징으로 하는 트랜지스터 구조.
  3. 제1항에 있어서, 제1 베이스 배선과 제2 베이스 배선을 접속한 베이스층에, 에미터층과 같은 도전형의 복수의 섬모양 확산층이 형성되는 것을 특징으로 하는 트랜지스터 구조.
  4. 제1항에 있어서, 제1 베이스 배선과 제2 베이스 배선을 접속한 베이스층이, 메쉬 형태로 형성되는 것을 특징으로 하는 트랜지스터 구조.
  5. 제1항에 있어서, 제1 베이스 콘택트 개구가 메쉬 형태로 형성되는 것을 특징으로 하는 트랜지스터 구조.
  6. 제1항에 있어서, 연속 배치된 제1 베이스 콘택트 개구 내에 충전된 도전성 재료의 충전부의 종단 부분은, 제2 베이스 콘택트 개구 사이의, 제1 베이스 콘택트 개구의 연장 방향에 평행한 방향의 셀 간격(L)의 절반(L/2)의 길이를 가지는 것을 특징으로 하는 트랜지스터 구조.
  7. 제1항에 있어서, 제1 베이스 콘택트 개구는, 그의 연장 방향이 제2 베이스 배선과 교차하도록 설치되는 것을 특징으로 하는 트랜지스터 구조.
  8. 제1항에 있어서, 트랜지스터는, 에미터층이 메쉬 형태로 형성되는 메쉬 에미터층으로 구성되는 메쉬 에미터 트랜지스터임을 특징으로 하는 트랜지스터 구조.
  9. 제1항에 있어서, 트랜지스터는, 에미터층이 복수의 섬모양 에미터층으로 구성된 멀티 에미터 트랜지스터임을 특징으로 하는 트랜지스터 구조.
  10. 청구항1에 기재된 트랜지스터 구조를 포함하는 전자 기기.
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