KR20060117179A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
반도체 장치 및 반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20060117179A KR20060117179A KR1020060026868A KR20060026868A KR20060117179A KR 20060117179 A KR20060117179 A KR 20060117179A KR 1020060026868 A KR1020060026868 A KR 1020060026868A KR 20060026868 A KR20060026868 A KR 20060026868A KR 20060117179 A KR20060117179 A KR 20060117179A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode pad
- conductor
- electrically connected
- layer
- semiconductor chip
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 118
- 238000000034 method Methods 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000004020 conductor Substances 0.000 claims description 102
- 239000010410 layer Substances 0.000 claims description 97
- 239000011229 interlayer Substances 0.000 claims description 62
- 238000009792 diffusion process Methods 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 5
- 238000004891 communication Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(과제) WP 공정에서의 트랜지스터의 특성 변동이나 게이트 산화막의 열화를 저감시킨다.
(해결 수단) 본 발명의 반도체 장치는, 채널 영역과 상기 채널 영역을 사이에 두는 확산 영역을 갖는 반도체층과 소자 분리층이 제 1 절연층을 통해 지지 기판 상에 형성되고, 반도체 기판 상의 채널 영역에 제 2 절연층을 통해 게이트 전극이 형성되는 SOI 트랜지스터를 갖는 반도체 칩을 가지며, 또한, 반도체 칩의 제 1 면에는, SOI 트랜지스터와 전기적으로 접속된 제 1 전극 패드와, 지지 기판과 전기적으로 접속된 제 2 전극 패드를 갖는다.
반도체 장치
Description
도 1 은 본 발명의 실시예 1 에 있어서의 반도체 장치를 나타낸 단면도.
도 2 는 본 발명의 실시예 2 에 있어서의 반도체 장치를 나타낸 단면도.
도 3 은 본 발명의 실시예 1 에 있어서의 반도체 장치의 제조 방법을 나타낸 공정도.
도 4 는 본 발명의 실시예 2 에 있어서의 반도체 장치의 제조 방법을 나타낸 공정도.
도 5 는 본 발명의 실시예 3 에 있어서의 반도체 장치를 나타낸 단면도.
도 6 은 본 발명의 실시예 4 에 있어서의 반도체 장치를 나타낸 상면도.
도 7 은 도 6 의 A 부의 확대도.
도 8 은 도 7 의 B-B' 에 있어서의 단면도.
도 9 는 본 발명의 실시예 4 에 있어서의 반도체 장치의 변형예를 나타낸 상면도.
도 10 은 본 발명의 실시예 5 에 있어서의 반도체 장치를 나타낸 단면도.
도 11 은 본 발명의 실시예 5 에 있어서의 반도체 장치의 제조 방법을 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 지지 기판 102 : 매립 산화막
103 : 반도체층 104 : 소자 분리층
105 : 채널 영역 106 : 확산 영역
107 : 게이트 산화막 108 : 게이트 전극
109 : 제 1 층간 절연막 110 : 제 1 도체
111 : 제 2 도체 112 : 제 3 도체
113 : 제 1 배선층 114 : 제 2 층간 절연막
115 : 최상층 배선 116 : 제 3 층간 절연막
117 : 외부 단자 118 : 고농도 인플라 영역
141 : 제 4 도체 142 : 제 5 도체
161 : 제 6 도체
[특허문헌 1] 일본 공개특허공보 2004-319853호
본 발명은 반도체 장치에 관한 것으로, 특히, SOI (Silicon On Insulator) 구조를 갖는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
현재, 반도체 장치로는, 가일층의 저소비 전력과 고속 동작성을 실현시키기 위해 SOI 라고 불리는 기술이 사용되게 되었다. SOI 기술을 사용하여 IC 를 제조하는 경우에는 SOI 웨이퍼라고 불리는 것으로부터 IC 를 제조한다.
SOI 웨이퍼란 소자 형성 영역이 되는 반도체층과 기판이, 제 1 절연막인 두꺼운 실리콘 산화막 (이하, 매립 산화막이라고 칭함) 으로 분리된 구조로 되어 있는 웨이퍼이다. SOI 웨이퍼의 반도체층에 트랜지스터를 형성하는 경우, 채널 영역이나 확산 영역이 되는 실리콘은 실리콘 산화막에 의해 기판과 완전히 절연된 상태가 된다.
또한, SOI 웨이퍼의 반도체층에 형성된 트랜지스터 (이하, SOI 트랜지스터라고 칭함) 는, SOI 트랜지스터가 온일 때에 발생하는 핫캐리어가 SOI 트랜지스터의 채널 영역에 축적됨으로써 SOI 트랜지스터의 특성이 변동해 버린다. 변동을 억제하기 위해 채널 영역의 전위를 고정시켜, SOI 트랜지스터의 동작을 안정시킬 필요가 있다. 통상적으로 IC 는, 수지나 세라믹에 의해 밀봉되기 때문에, 기판과의 전기적 접속을 취하는 것이 곤란하다. 그래서, IC 표면의 본딩과는 별도로 IC 의 이면에 금속판을 붙여서, 금속판으로 본딩함으로써, 금속판의 전위를 외부로부터 고정시키는 기술이 사용되는 경우가 있다. 또한, IC 의 이면을 패키지 부재(部材)의 전위를 고정시킨 도전층에 도전 페이스트 등을 사용하여 기계적ㆍ전기적으로 고정시킴으로써, 기판의 전위를 고정시키는 기술이 사용되는 경우도 있다.
IC 의 이면으로부터 전위를 고정시키지 않는 경우에는, SOI 웨이퍼의 표면으로부터 기판에 대해 전기적인 접속을 웨이퍼 공정에서 형성할 필요가 있다. 일반적인 SOI 트랜지스터의 프로세스에서는, 웨이퍼 표면으로부터 기판으로의 전기적 인 접속을 취하는 경우, 매립 산화막을 관통하는 콘택트홀을 형성하여, 도전성 물질을 매립한다.
또한, IC 의 표면으로부터 기판으로의 전기적인 접속을 취하고 있는 기술에 관해서는, 예컨대, 상기 특허문헌 1 에 기재되어 있다.
그러나, 상기 배경기술이나 특허문헌 1 에 기재되어 있는 기술에서는, 기판과 접속하는 콘택트가 전위를 GND 로 고정하기 때문에, 회로 내의 GND 에 접속시키는 단자와 기판이 제 1 금속인 배선을 통해 접속되게 된다. 기판은 CVD 나 에칭 처리로 인가되는 스테이지의 바이어스나, 웨이퍼를 스테이지에 흡착시키기 위해 인가되는 정전 척의 바이어스 등에 의해 차지가 발생해 버린다. 발생된 차지는, 기판에 접속된 콘택트를 통해 트랜지스터에 입력되어, 트랜지스터의 특성의 변동이나 게이트 산화막의 열화 등을 야기할 우려가 있다.
따라서, 본 발명의 목적은 상기 문제를 해결하여, 트랜지스터의 특성 변동이나 게이트 산화막의 열화를 최소한으로 억제하는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명의 반도체 장치의 제조 방법은, SOI 웨이퍼를 준비하는 공정과, SOI 웨이퍼에 관통 구멍을 형성하는 공정과, 관통 구멍에 도체를 충전하는 공정과, 관통 구멍이 형성된 SOI 웨이퍼에 SOI 트랜지스터를 형성하는 공정과, SOI 트랜지스 터와 전기적으로 접속되는 제 1 전극 패드와, 도체와 전기적으로 접속되는 제 2 전극 패드를 형성하는 공정을 갖는다.
또한, 본 발명의 반도체 장치는, 채널 영역과 상기 채널 영역을 사이에 두는 확산 영역을 갖는 반도체층과 소자 분리층이 제 1 절연층을 통해 지지 기판 상에 형성되고, 반도체층 상의 채널 영역에 제 2 절연층을 통해 게이트 전극이 형성되는 SOI 트랜지스터를 갖는 반도체 칩을 가지며, 또한, 반도체 칩의 제 1 면에는, SOI 트랜지스터와 전기적으로 접속되는 제 1 전극 패드와, 지지 기판과 전기적으로 접속되는 제 2 전극 패드를 갖는다.
발명을 실시하기
위한 최선의 형태
이하, 도면을 참조하여, 본 발명의 실시형태에 대하여 설명한다.
[실시예 1]
도 1 은 본 발명의 실시예 1 에 있어서의 반도체 장치를 나타낸 단면도이다. 도 1 을 참조하여, 본 발명의 반도체 장치의 구조에 대하여 설명한다. 본 발명의 반도체 장치 (100) 는, 실리콘 등으로 이루어진 지지 기판 (101) 상에 제 1 절연층 (이하, 매립 산화막이라고 칭함 ; 102) 을 통해 반도체층 (103) 과 소자 분리층 (104) 이 형성되어 있다. 반도체층 (103) 은 채널 영역 (105) 과 채널 영역 (105) 을 사이에 두는 확산 영역 (106) 으로 이루어진다. 반도체층 (103) 상의 채널 영역 (105) 에는, 제 2 절연층 (이하, 게이트 절연막이라고 칭함 ; 107) 을 통해 게이트 전극 (108) 이 형성되어 있다. 소자 분리층 (104), 반도체층 (103), 및 게이트 전극 (108) 상에는 제 3 절연층 (이하, 제 1 층간 절연막이라고 칭함 ; 109) 이 형성되어 있다. 제 1 층간 절연막 (109), 소자 분리층 (104), 및 매립 산화막 (102) 을 관통하여 지지 기판 (101) 과 전기적 도통을 취하는 제 1 도체 (110) 가 형성되어 있다. 또한, 제 1 층간 절연막 (109) 을 관통하여 게이트 전극 (108) 과 전기적 도통을 취하는 제 2 도체 (111) 와, 제 1 층간 절연막 (109) 을 관통하여 반도체층 (103) 의 확산 영역 (106) 과 전기적 도통을 취하는 제 3 도체 (112) 가 형성되어 있다. 제 1 층간 절연막 (109) 상에는 제 1 배선층 (113) 이 형성되어 있다. 제 1 배선층 (113) 은 원하는 제 2 도체 (111) 와 제 3 도체 (112) 를 접속하여 원하는 회로를 형성한다. 제 1 배선층 (113) 상 및 제 1 층간 절연막 상에 형성된 제 4 절연층 (이하, 제 2 층간 절연막이라고 칭함 ; 114) 을 통해 최상층 배선 (115) 이 형성된다. 지지 기판 (101) 과 전기적 도통을 취하는 제 1 도체 (110) 는, 최상층 배선 (115) 을 통해 제 2 도체 (111) 또는 제 3 도체 (112) 와 전기적으로 접속된다. 최상층 배선 (115) 상에는 제 5 절연층 (이하, 제 3 층간 절연막이라고 칭함 ; 116) 이 형성되어 있다. 제 3 층간 절연막 (116) 상에 형성된 외부 단자 (117) 와 최상층 배선 (115) 이 전기적으로 접속되어 있다. 일반적으로, 지지 기판 (101) 은 외부 단자 (117) 를 통해 그라운드 전위에 접속된다. 본 실시예에 있어서, 외부 단자 (117) 는 전극 패드로, 와이어본딩 등에 의해 외부의 전위가 입력된다.
이상, 설명한 SOI 구조를 갖는 반도체 장치는, 예컨대, 이하와 같은 공정에 의해 제조된다. 도 3(a)∼3(f) 를 참조하여, 본 실시예의 반도체 장치의 제조 방법을 설명한다. 도 3(a) 에 나타낸 바와 같이, 우선, 반도체층 (103) 이 매 립 산화막 (102) 을 통해 형성된 지지 기판 (101) 을 준비한다. (반도체층 (103), 매립 산화막 (102), 및 지지 기판 (101) 을 총칭하여 SOI 기판이라고 칭함) 반도체층 (103) 중 LOCOS 나 STI (Shallow Trench Isolation) 기술을 사용하여 소자 분리층 (104) 을 형성함으로써 각 반도체층 (103) 을 분리한다. 반도체층 (103) 상에, 예컨대, 열 산화법에 의해 반도체층 (103) 상에 게이트 절연막 (107) 를 형성한다. 이어서, 소자 분리층 (104), 반도체층 (103), 및 게이트 절연막 (107) 상에, 예컨대, 폴리실리콘을 퇴적시킨다. 그 후, 포토리소그래피 기술에 의해 폴리실리콘을 패터닝함으로써 게이트 절연막 (107) 상에 게이트 전극 (109) 을 형성하고, 반도체층 (103) 의 확산 영역 (106) 에 불순물의 인플라를 실시함으로써 SOI 트랜지스터의 형성이 완료된다.
그 후, 도 3(b) 에 나타낸 바와 같이, 예컨대, CVD 법에 의해 제 1 층간 절연막 (109) 을 소자 분리층 (104), 반도체층 (103), 및 게이트 전극 (108) 상에 퇴적시킨다. 제 1 층간 절연막 (109) 을 퇴적시킨 후, 제 1 층간 절연막 (109) 상에 레지스트 (120) 를 도포하고, 예컨대, 공지된 드라이 에칭법 등에 의해, 소자 분리층 (104) 상에 지지 기판 (101) 에 이르는 콘택트홀 (121) 을 형성한다. 콘택트 부분의 저항을 저감시키기 위해, 콘택트 인플라를 실시한다. 콘택트 인플라에 의해, 콘택트홀 바닥부의 지지 기판 (101) 에 고농도 인플라 영역 (118) 을 형성한다. 이 때, 지지 기판 (101) 에 실시하는 인플라의 불순물 농도는, 예컨대, 1×1020∼21ions/㎤ 정도이다. 또한, 도 3(c) 에 나타낸 바와 같이, 확산 영 역 (106) 및 게이트 전극 (108) 에 이르는 각 콘택트홀 (122) 을 형성하여, 레지스트를 제거한다. 일반적으로, 콘택트홀 (121) 은 0.6∼1.0um 정도의 깊이가 있기 때문에, 콘택트 (121) 의 바닥부에 이온종이 도달하도록, 콘택트홀 직경을 높이의 절반 정도로 하면 된다.
계속해서, 도 3(d) 에 나타낸 바와 같이, 콘택트홀 (121, 122) 내에, 텅스텐 (W) 등을 성장시켜, 앞서 형성한 지지 기판 (101) 의 고농도 인플라 영역 (118) 과 전기적 도통이 취해진 제 1 도체 (110), 게이트 전극 (108) 과 전기적 도통이 취해진 제 2 도체 (111), 및 반도체층 (103) 의 확산 영역 (106) 과 전기적 도통이 취해진 제 3 도체 (112) 가 형성된다. 또한, 여분의 텅스텐 (W) 등은 에치백 등으로 제거한다.
도 3(e) 에 나타낸 바와 같이, 제 1 층간 절연막, 제 1 도체 (110), 제 2 도체 (111), 및 제 3 도체 (112) 상에, 예컨대, 스퍼터링법에 의해 Al 또는 Al 합금으로 이루어진 금속막을 퇴적한 후, 금속막을 포토리소그래피 기술에 의해 패터닝하여 제 1 배선층 (113) 을 형성한다. 제 1 층간 절연막 및 제 1 배선층 (113) 상에 제 2 층간 절연막 (114) 을, 예컨대, CVD 법에 의해 퇴적시킨다. 제 2 층간 절연막 (114) 을 퇴적시킨 후, 제 2 층간 절연막 (114) 상에 레지스트 등을 도포하고, 예컨대, 공지된 드라이 에칭법 등에 의해, 제 1 도체 (110) 에 이르는 콘택트홀 (131) 을 형성한다. 또한, 제 1 배선층에 이르는 콘택트홀 (132) 도 형성한다. 계속해서, 콘택트홀 (131, 132) 내에 텅스텐 (W) 등을 성장시켜서 제 4 도체 (141) 및 제 5 도체 (142) 를 형성한다. 또한, 여분의 텅스텐 (W) 등은 에치백 등으로 제거한다. 제 2 층간 절연막 (114), 제 4 도체 (141), 및 제 5 도체 (142) 상에, 예컨대, 스퍼터링법에 의해 Al 또는 Al 합금으로 이루어진 금속막을 퇴적한 후, 금속막을 포토리소그래피 기술에 의해 패터닝하여 최상층 배선 (115) 을 형성하여, 제 4 도체 (141) 와 제 5 도체 (142) 와의 전기적 도통을 취한다.
제 2 층간 절연막 (114) 및 최상층 배선 (115) 상에 제 3 층간 절연막 (116) 을, 예컨대, CVD 법에 의해 퇴적시킨다. 제 3 층간 절연막 (116) 을 퇴적시킨 후, 제 3 층간 절연막 (116) 상에 레지스트 등을 도포하고, 예컨대, 공지된 드라이 에칭법 등에 의해, 최상층 배선 (115) 에 이르는 콘택트홀 (151) 을 형성한다. 계속해서, 콘택트홀 (151) 내에 텅스텐 (W) 등을 성장시켜서 제 6 도체 (161) 를 형성한다. 또한, 여분의 텅스텐 (W) 등은 에치백 등으로 제거한다. 제 3 층간 절연막 (116) 및 제 6 도체 (161) 상에, 예컨대, 스퍼터링법에 의해 Al 또는 Al 합금으로 이루어진 금속막을 퇴적한 후, 금속막을 포토리소그래피 기술에 의해 패터닝하여 외부 단자 (117) 를 형성한다. 본 실시예에서, 외부 단자 (117) 는 전극 패드이다.
본 실시예에 관한 반도체 장치의 구성 및 제조 방법에 의하면, 지지 기판 (101) 과 제 2 도체 (111) 의 전기적 도통이 최상층 배선 (115) 에서 이루어지고 있기 때문에, 최상층 배선 (115) 의 형성 공정 이전의 공정에서 지지 기판 (101) 에 발생한 차지가 SOI 트랜지스터에 도달하는 일은 없어진다. 또한, 가령, 최상층 배선 (115) 의 형성 공정 이후의 공정에서 차지가 발생했다고 하더라도 종래 기술과 비교하여 SOI 트랜지스터의 특성 변동을 저감시키는 것이 가능해진다.
[실시예 2]
도 2 는 본 발명의 실시예 2 에 있어서의 반도체 장치를 나타낸 단면도이다. 도 2 를 참조하여, 본 발명의 반도체 장치의 구조에 대하여 설명한다. 실시예 1 과 동일한 구성에 관해서는 동일한 부호를 붙인다.
제 2 층간 절연막 (114) 이하의 구성은 실시예 1 과 동일한 구성으로 되어 있기 때문에 설명을 생략한다. 제 2 층간 절연막 (114), 제 4 도체 (141), 및 제 5 도체 (142) 상에는 제 3 층간 절연막 (116) 이 형성되어 있다. 제 3 층간 절연막 (116) 을 관통하여 제 5 도체 (142) 와 전기적 도통을 취하는 제 6 도체 (262) 가 형성되어 있다. 제 3 층간 절연막 (116) 을 관통하여 제 4 도체 (141) 와 전기적 도통을 취하는 제 7 도체 (261) 가 형성되어 있다. 제 6 도체 (262) 상에는 제 1 외부 단자 (217) 가 형성되어 있다. 제 7 도체 (261) 상에는 제 2 외부 단자 (227) 가 형성되어 있다. 본 실시예에서는, 제 1 외부 단자 (217) 및 제 2 외부 단자 (227) 은 모두 전극 패드이다. 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 는 와이어본딩 (215) 으로 전기적으로 접속되어 있다.
이상, 설명한 실시예 2 에 있어서의 SOI 구조를 갖는 반도체 장치는, 예컨대, 이하와 같은 공정에 의해 제조된다. 도 4(d)∼도 4(f) 를 참조하여, 본 실시예의 반도체 장치의 제조 방법을 설명한다. 도 4(d) 이전의 공정에 관해서는, 실시예 1 의 제조 방법과 동일하기 때문에, 설명을 생략한다.
도 4(d) 에 나타낸 바와 같이, 콘택트홀 (121, 122) 내에, 텅스텐 (W) 등을 성장시켜, 먼저 형성된 지지 기판 (101) 의 고농도 인플라 영역 (118) 과 전기적 도통이 취해진 제 1 도체 (110), 게이트 전극 (108) 과 전기적 도통이 취해진 제 2 도체 (111), 및 반도체층 (103) 의 확산 영역 (106) 과 전기적 도통이 취해진 제 3 도체 (112) 가 형성된다. 또한, 여분의 텅스텐 (W) 등은 에치백 등으로 제거한다.
도 4(e) 에 나타낸 바와 같이, 제 1 층간 절연막, 제 1 도체 (110), 제 2 도체 (111), 및 제 3 도체 (112) 상에, 예컨대, 스퍼터링법에 의해 Al 또는 Al 합금으로 이루어진 금속막을 퇴적한 후, 금속막을 포토리소그래피 기술에 의해 패터닝하여, 제 1 배선층 (113) 을 형성한다. 제 1 층간 절연막 및 제 1 배선층 (113) 상에 제 2 층간 절연막 (114) 을, 예컨대, CVD 법에 의해 퇴적시킨다. 제 2 층간 절연막 (114) 을 퇴적시킨 후, 제 2 층간 절연막 (114) 상에 레지스트 등을 도포하고, 예컨대, 공지된 드라이 에칭법 등에 의해, 제 1 도체 (110) 에 이르는 콘택트홀 (131) 을 형성한다. 또한, 제 1 배선층에 이르는 콘택트홀 (132) 도 형성한다. 계속해서, 콘택트홀 (131, 132) 내에 텅스텐 (W) 등을 성장시켜 제 4 도체 (141) 및 제 5 도체 (142) 를 형성한다. 또한, 여분의 텅스텐 (W) 등은 에치백 등으로 제거한다.
제 2 층간 절연막 (114), 제 4 도체 (141), 및 제 5 도체 (142) 상에 제 3 층간 절연막 (116) 을, 예컨대, CVD 법에 의해 퇴적시킨다. 제 3 층간 절연막 (116) 을 퇴적시킨 후, 제 3 층간 절연막 (116) 상에 레지스트 등을 도포하고, 예컨대, 공지된 드라이 에칭법 등에 의해, 제 4 도체 (141) 및 제 5 도체 (142) 에 이르는 콘택트홀을 형성한다. 계속해서, 콘택트홀 내에 텅스텐 (W) 등을 성장시켜 제 6 도체 (262) 및 제 7 도체 (261) 를 형성한다. 또한, 여분의 텅스텐 (W) 등은 에치백 등으로 제거한다.
도 4(f) 에 나타낸 바와 같이, 제 3 층간 절연막 (116), 제 6 도체 (262), 및 제 7 도체 (261) 상에, 예컨대, 스퍼터링법에 의해 Al 또는 Al 합금으로 이루어진 금속막을 퇴적시킨 후, 금속막을 포토리소그래피 기술에 의해 패터닝하여, 제 1 외부 단자 (217) 및 제 2 외부 단자 (227) 를 형성한다. 본 실시예에 있어서, 제 1 외부 단자 (217) 및 제 2 외부 단자 (227) 는 전극 패드이다.
본 실시예에 관한 이러한 반도체 장치의 구성 및 제조 방법에 의하면, 지지 기판 (101) 과 제 2 도체 (111) 의 전기적 도통이 와이어본딩 (215) 으로 이루어지고 있기 때문에, 와이어본딩 (215) 의 형성 공정 이전의 공정에서 지지 기판 (101) 에 발생한 차지가 SOI 트랜지스터에 도달하는 일은 없어진다. 또한, 가령, 와이어본딩 (215) 의 형성 공정 이후의 공정에서 차지가 발생했다고 하더라도 종래 기술에 비해 SOI 트랜지스터의 특성 변동을 저감시키는 것이 가능해진다.
[실시예 3]
도 5 는 본 발명의 실시예 3 에 있어서의 반도체 장치를 나타낸 단면도이다. 실시예 2 와 비교하여 본 실시예의 특징을 설명한다. 실시예 2 에서는, 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 의 접속을 와이어본딩 (215) 으로 실시하고 있는 데 반해, 본 실시예에서는, 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 가 일체로 형성되어 있다. 따라서, 제 6 도체 (262) 와 제 7 도체 (261) 의 전기적 접속은, 공통 외부 단자 (315) 에 의해 이루어지고 있다.
본 실시예에 관한 반도체 장치의 구성에 의하면, 실시예 2 에서 필요했던 와이어본딩의 공정을 없애도, 실시예 2 와 동일한 효과를 얻는 것이 가능해진다. 따라서, 제조 공정의 간략화가 가능해져 제조 비용의 삭감을 실현할 수 있다.
[실시예 4]
도 6 은 본 발명의 실시예 4 에 있어서의 반도체 장치의 상면도이다. 도 7 은 도 6 에 있어서의 A 부의 확대도이다. 도 8 은 도 7 에 있어서의 B-B' 의 단면도이다. 각 도면을 참조하여 실시예 4 의 상세를 설명한다.
도 8 에 나타낸 바와 같이, 본 발명의 반도체 장치 (800) 는, 실리콘 등으로 이루어진 지지 기판 (101) 상에 제 1 절연층 (이하, 매립 산화막이라고 칭함 ; 102) 을 통해 반도체층 (103) 과 소자 분리층 (104) 이 형성되어 있다. 반도체층 (103) 은 채널 영역 (105) 과 채널 영역 (105) 을 사이에 두는 확산 영역 (106) 으로 이루어진다. 반도체층 (103) 상의 채널 영역 (105) 에는, 제 2 절연층 (이하, 게이트 절연막이라고 칭함 ; 107) 을 통해 게이트 전극 (108) 이 형성되어 있다. 소자 분리층 (104), 반도체층 (103), 및 게이트 전극 (108) 상에는 제 3 절연층 (이하, 제 1 층간 절연막이라고 칭함 ; 109) 이 형성되어 있다. 제 1 층간 절연막 (109), 소자 분리층 (104), 및 매립 산화막 (102) 를 관통하여 지지 기판 (101) 과 전기적 도통을 취하는 제 1 도체 (110) 가 형성되어 있다. 제 1 도체 (110) 바로 아래의 지지 기판 (101) 에 고농도 인플라 영역 (118) 이 형성되어 있다. 이 때, 지지 기판 (101) 에 실시하는 인플라의 불순물 농도는, 예컨 대, 1×1020∼21ions/㎤ 정도이다.
또한, 제 1 층간 절연막 (109) 을 관통하여 게이트 전극 (108) 과 전기적 도통을 취하는 제 2 도체 (111) 와, 제 1 층간 절연막 (109) 을 관통하여 반도체층 (103) 의 확산 영역 (106) 과 전기적 도통을 취하는 제 3 도체 (112) 가 형성되어 있다. 제 1 층간 절연막 (109) 상에는 제 1 배선층 (113) 이 형성되어 있다. 제 1 배선층 (113) 은 원하는 제 2 도체 (111) 와 제 3 도체 (112) 를 접속하여 원하는 회로를 형성한다. 제 1 배선층 (113) 상 및 제 1 층간 절연막 상에 제 4 절연층 (이하, 제 2 층간 절연막이라고 칭함 ; 114) 이 형성되어 있다. 제 2 층간 절연막 (114) 을 관통하여 제 1 도체 (110) 와 전기적 도통을 취하는 제 4 도체 (141) 가 형성되어 있다. 또한, 제 2 절연막 (114) 을 관통하여 제 2 도체 (111) 또는 제 3 도체 (112) 와 전기적 도통을 취하는 제 5 도체 (142) 가 형성되어 있다.
제 2 층간 절연막 (114), 제 4 도체 (141), 및 제 5 도체 (142) 상에는 제 3 층간 절연막 (116) 이 형성되어 있다. 제 3 층간 절연막 (116) 을 관통하여 제 5 도체 (142) 와 전기적 도통을 취하는 제 6 도체 (262) 가 형성되어 있다. 제 3 층간 절연막 (116) 를 관통하여 제 4 도체 (141) 와 전기적 도통을 취하는 제 7 도체 (261) 가 형성되어 있다. 제 6 도체 상에는 제 1 전극 패드인 제 1 외부 단자 (217) 가 형성되어 있다. 제 7 도체 (261) 상에는 제 2 전극 패드인 제 2 외부 단자 (227) 가 형성되어 있다. 제 3 층간 절연막 (116) 이하의 구성을 총 칭하여 반도체 칩 (810) 이라고 칭한다.
제 3 층간 절연막 (116) 상에는, 제 1 외부 단자 (217) 및 제 2 외부 단자 (227) 의 상면을 노출하도록 보호막 (824) 이 형성되어 있다. 보호막 (824) 상에는 제 1 최상층 배선 (815) 과 제 2 최상층 배선 (825) 이 형성되어 있다. 제 1 최상층 배선 (815) 은 제 1 외부 단자 (217) 와 전기적 접속을 취하고 있다. 제 2 최상층 배선 (825) 은, 제 2 외부 단자 (227) 와 전기적 접속을 취하고 있다. 제 1 최상층 배선 (815), 제 2 최상층 배선 (825), 및 보호막 (824) 상에는 밀봉 수지 (826) 가 형성되어 있다. 밀봉 수지 (826) 를 관통하여 제 1 최상층 배선 (815) 과 전기적 접속을 취하는 제 8 도체 (881) 가 형성되어 있다. 제 8 도체 상에는, 외부 단자 (이하, 범프라고 칭함 ; 817) 가 형성되어 있다. 또한, 반도체 칩 (810) 의 이면 (이후, 제 2 면이라고 칭함) 에는 도전층 (828) 이 형성되어 있다. 도전층 (828) 은, 예컨대, 금속 증착막, 금속 도금, 도전 페이스트, 도전 시트 등을 생각할 수 있다.
다음으로, 도 6 및 도 7 에 나타낸 바와 같이, 반도체 칩 (810) 상에는, 반도체 칩 (810) 의 제 1 면의 단부를 따른 제 1 영역과 제 1 영역에 둘러싸인 제 2 영역이 있다. 제 1 전극 패드인 제 1 외부 단자 (217) 는, 제 1 영역에 형성되어 있으며, 제 2 전극 패드인 제 2 외부 단자 (227) 는 제 2 영역에 형성되어 있다. 제 1 외부 단자 (217) 는 내부 회로로 접속되어 있으며, 제 2 외부 단자 (227) 는 반도체 칩 (810) 의 지지 기판 (101) 으로 전기적으로 접속되어 있다.
반도체 칩 (810) 상에 형성된 범프 (817) 는 반도체 칩 (810) 상에 형성된 제 1 최상층 배선 (815) 을 통해 제 1 외부 단자 (217) 에 접속되어 있다. 또한, 반도체 칩 (810) 의 제 1 면의 단부와 제 1 외부 단자 (217) 사이에는 제 2 최상층 배선 (825) 이 형성되어 있으며, 제 2 최상층 배선 (825) 은 제 1 외부 단자 (217) 를 둘러싸고 있다. 또한, 제 2 최상층 배선 (825) 은 제 2 외부 단자 (227) 와 전기적으로 접속되어 있다. 제 2 외부 단자 (227) 가 복수개 있는 경우에는 모든 제 2 외부 단자 (227) 가 제 2 최상층 배선 (825) 에 의해 전기적으로 접속되어 있어 동일 전위로 고정된다. 본 실시예에서 사용되는 반도체 장치 (800) 에서는, 제 2 최상층 배선 (825) 은 GND 전위에 고정된다. 따라서, 제 1 외부 단자 (217) 중 GND 전위와 접속하는 것과 제 2 외부 단자 (227) 는, 제 2 최상층 배선 (825) 에 의해 전기적으로 접속되어 있다.
본 실시예의 구성에 의하면, 실시예 2 와 동일하게 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 를 제 2 최상층 배선 (825) 으로 전기적으로 접속하고 있기 때문에, 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 를 전기적으로 접속하기까지의 공정에서 지지 기판 (101) 에 발생한 차지가 SOI 트랜지스터에 도달하는 일은 없어진다. 따라서, SOI 트랜지스터의 게이트 절연막의 파괴나 열화를 방지하는 것이 가능해진다.
또한, 제 2 최상층 배선 (825) 을 반도체 칩 (810) 의 제 1 면의 단부와 제 1 외부 단자 (217) 사이에 형성함으로써, 배선용의 새로운 스페이스를 필요로 하지 않아 칩 전체에 동일 전위의 배선을 둘러치는 것이 가능해진다.
반도체 칩 (810) 의 제 2 면에 도전층 (828) 을 형성함으로써, 지지 기판의 전위를 균일화하는 것이 가능해진다. 바꾸어 말하면, 지지 기판 (101) 과 제 1 도체 (110) 의 접속 지점으로부터의 거리에 의한 전위의 편차를 저감시킬 수 있다. 따라서, SOI 트랜지스터의 특성 변동을 저감시키는 것이 가능해진다.
도 9 는 본 발명의 실시예 4 에 있어서의 반도체 장치의 변형예를 나타낸 상면도이다. 상기 기술한 반도체 칩 (810) 에 관해서는 동일한 구성이다. 상기 기술한 내용을 더욱 상세하게 설명하면, 반도체 칩 (810) 의 대각선이 교차하는 점 (910) 에 제 2 외부 단자 (227) 가 형성되어 있다. 또한, 반도체 칩 (810) 의 코너부 (920) 에도 제 2 외부 단자 (227) 가 형성되어 있다.
또한, 반도체 장치 (900) 는 리드 프레임 (930) 을 갖는 반도체 장치이다. 제 1 외부 단자 (217) 와 리드 프레임 (930) 은 와이어본딩되어 있다. 또한, 코너부 (920) 에 형성된 제 2 외부 단자 (227) 도 리드 프레임 (930) 과 와이어본딩되어 있다.
본 실시예의 변형예의 구성에 의하면, 적어도, 반도체 장치 (900) 의 대각선이 교차하는 점 (910) 에 제 2 외부 단자 (227) 가 형성되어 있으면, 반도체 칩 (810) 의 지지 기판 (101) 의 전위의 고정의 분포가 대각선이 교차하는 점 (910) 으로부터의 거리에 따라 균일해진다. 또한, 반도체 칩 (810) 의 코너부에 제 2 외부 단자 (227) 를 형성함으로써, 특별한 공간을 형성하지 않고 실시하는 것이 가능하다. 반도체 칩 (810) 의 4 개의 코너부 (920) 모두에 제 2 외부 단자를 형성함으로써, 대각선이 교차하는 점 (910) 으로부터의 거리에 따라 균일하게 하는 것이 가능해진다. 또한, 반도체 칩 (810) 의 4 개의 코너부 (920) 와 대각선이 교차하는 점 (910) 에 제 2 외부 단자를 형성함으로써 더욱 전위의 고정을 균일하게 하는 것이 가능해진다.
또한, 본 실시예의 변형예의 반도체 장치 (900) 는, 제 1 외부 단자 (217) 및 제 2 외부 단자 (227) 와 리드 프레임 (930) 의 접속을 와이어본딩으로 실시하고 있기 때문에, 와이어본딩 공정에서, SOI 트랜지스터의 특성 변동을 최소한으로 억제하는 것이 가능해진다. 또한, SOI 트랜지스터의 파괴도 방지하는 것이 가능해진다.
[실시예 5]
도 10 은 본 발명의 실시예 5 에 있어서의 반도체 장치의 단면도이다. 실시예 4 와 동일한 구성에 관해서는 동일한 부호를 붙여, 설명을 생략한다.
실시예 4 에서, 제 2 외부 단자 (227) 와 지지 기판 (101) 의 전기적 접속은, 제 1 층간 절연막 (109) 및 소자 분리층 (104) 을 관통하는 제 1 도체 (110), 제 2 층간 절연막 (114) 을 관통하는 제 4 도체 (141), 및 제 3 층간 절연층을 관통하는 제 7 도체 (261) 를 통해 이루어졌다.
본 실시예에서는, 지지 기판 (101), 매립 산화막 (102) 및 소자 분리층 (104) 을 관통하여 형성되는 관통 전극 (1010) 이 형성되어 있다. 관통 전극 (1010) 과 전기적으로 접속된 제 1 도체 (110), 제 4 도체 (141), 및 제 6 도체 (261) 에 의해, 제 2 외부 단자 (227) 와 지지 기판 (101) 의 전기적 접속이 취해지고 있다. 또한, 반도체 칩 (810) 의 제 2 면에 형성된 도전층 (828) 도 제 2 외부 단자 (227) 의 접속의 역할을 다하고 있다.
계속해서, 도 11(a)∼도 11(f) 를 참조하여, 본 실시예의 제조 방법을 설명한다. 도 11(a) 에 나타낸 바와 같이, 우선, 지지 기판 (101) 상에 매립 산화막 (102) 이 형성되고, 매립 산화막 (102) 상에 반도체층 (103) 이 형성된 SOI 웨이퍼 (1110) 를 준비한다.
도 11(b) 에 나타낸 바와 같이, 스퍼터링 등을 사용하여 SOI 웨이퍼 (1110) 를 관통하는 관통 구멍을 형성한다. 관통 구멍 내에, 구리나 주석의 합금 등의 관통 전극 (1111) 을 도금법, 도전 페이스트의 매립, 또는, 용융 금속의 매립법 등을 사용하여 형성한다.
다음으로, 도 11(c) 에 나타낸 바와 같이, 기존의 기술을 사용하여, 게이트 절연막 (107), 게이트 전극 (108), 채널 영역 (105) 및 확산 영역 (106) 을 갖는 SOI 트랜지스터를 형성한다. 계속해서, SOI 트랜지스터 상에 제 1 층간 절연막 (109) 을 형성한다.
도 11(d) 에 나타낸 바와 같이, SOI 트랜지스터와의 전기적 접속을 취하는 제 2 도체 (111) 및 제 3 도체 (112) 를 형성함과 함께, 관통 전극과 전기적 접속을 취하는 제 1 도체 (110) 등을 형성한다. 그 후, 복수의 배선층 및 층간 절연층을 통해, 제 2 도체 (111) 와 전기적으로 접속되는 제 1 외부 단자 (217) 와, 제 1 도체 (110) 와 전기적으로 접속되는 제 2 외부 단자 (227) 를 형성한다.
그 후, 도 11(e) 에 나타낸 바와 같이, 소정 개소의 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 를, 제 2 최상층 배선 (825) 을 형성함으로써 접속시킨다. 또한, 제 2 외부 단자 (227) 가 복수개 있는 경우에는, 각각을 제 2 최상 층 배선 (825) 으로 접속시킨다. 동시에, 필요에 따라, 제 1 외부 단자 (217) 와 접속을 취하는 제 1 최상층 배선 (815) 을 형성한다. 단, 앞의 실시예 4 의 변형예에서 설명한 바와 같이, 리드 프레임 타입의 반도체 장치를 제조하는 경우에는, 도시하지 않았지만, 제 1 외부 단자 (217) 및 제 2 외부 단자 (227) 를 리드 프레임 (930) 과 와이어본딩함으로써 반도체 장치를 구성한다. 따라서, 도 11(e) 의 공정으로부터 기존의 몰드 수지 공정으로 이행한다.
도 11(f) 에 나타낸 바와 같이, 제 1 최상층 배선 (815) 상에, 도시하지 않은 보호막 등을 형성한 후 제 8 도체 (881) 를 형성한다. SOI 웨이퍼 (1110) 상의 제 1 최상층 배선 (815), 제 2 최상층 배선 (825), 및 제 8 도체 (881) 모두를 덮도록 밀봉 수지 (826) 를 형성한다. 밀봉 수지 (826) 의 표면을 연삭함으로써 제 8 도체 (881) 를 노출시킨 후에, 제 8 도체 (881) 상에 범프 (817) 를 형성한다. 또한, SOI 웨이퍼 (1110) 의 이면인 지지 기판 (101) 측에 도전층 (828) 을 형성한다. 도전층 (828) 은, 예컨대, 금속 증착막, 금속 도금, 도전 페이스트, 도전 시트 등을 생각할 수 있다. 그 후, 도시하지 않았지만, 다이싱 등에 의해 SOI 웨이퍼로부터 반도체 칩을 절단함으로써 반도체 장치가 완성된다.
본 실시예의 구성에 의하면, 실시예 4 와 동일하게 제 1 최상층 배선 (815) 및 제 2 최상층 배선 (825) 에서 비로소 SOI 트랜지스터와 지지 기판 (101) 이 접속되기 때문에, 제 1 최상층 배선 (815) 및 제 2 최상층 배선 (825) 이 형성되기 전의 공정에서의 차지가 SOI 트랜지스터에 입력되는 일이 없어진다. 따라서, 게이트 절연막의 파괴나 열화를 방지하는 것이 가능해진다.
또한, 제 2 최상층 배선 (825) 을 반도체 칩 (810) 의 제 1 면의 단부와 제 1 외부 단자 (217) 사이에 형성함으로써, 배선용의 새로운 스페이스를 필요로 하지 않고, 칩 전체에 동일 전위의 배선을 둘러치는 것이 가능해진다.
또한, 관통 전극 (910) 에 의해 도전층 (828) 이 제 2 외부 단자 (227) 와 동일 전위로 고정된다. 본 실시예에서는 제 2 외부 단자 (227) 및 도전층 (828) 의 전위는 GND 로 고정되기 때문에, 반도체 칩 (810) 의 제 2 면 전체가 GND 전위로 고정된다. 따라서, 지지 기판 (101) 은 편차 없이 GND 전위로 고정하는 것이 가능해져, SOI 트랜지스터의 특성 변동을 저감시키는 것이 가능해진다.
본 실시예의 제조 방법에 의하면, SOI 트랜지스터에 전기적으로 접속된 제 1 외부 단자 (217) 와 지지 기판 (101) 에 전기적으로 접속된 제 2 외부 단자 (227) 가, 플라즈마 CVD 등을 사용하는 WP 공정에서 전기적 접속이 취해지는 일이 없다. 또한, AP 공정에서 제 1 외부 단자 (217) 와 제 2 외부 단자 (227) 를 전기적으로 접속했다고 하더라도 SOI 트랜지스터의 특성의 변동으로 이어지는 공정을 사용하지 않고 실현시키는 것이 가능하다.
또한, 도 11(b) 의 SOI 웨이퍼 (1110) 에 관통 전극 (1111) 을 형성하고, 도 11(f) 의 공정에서 도전층 (828) 을 형성함으로써 지지 기판 (101) 의 전위의 고정을 편차가 적게 실현시키는 것이 가능해진다.
본 발명의 반도체 장치의 구조를 취함으로써 트랜지스터의 특성 변동이나 게이트 산화막의 열화를 최소한으로 억제하는 것이 가능해진다.
Claims (18)
- 채널 영역과 상기 채널 영역을 사이에 두는 확산 영역을 갖는 반도체층과 소자 분리층이 제 1 절연층을 통해 지지 기판 상에 형성되고, 상기 반도체층 상의 상기 채널 영역에 제 2 절연층을 통해 게이트 전극이 형성되는 SOI 트랜지스터를 갖는 반도체 칩이 있으며,상기 반도체 칩의 제 1 면에는, 상기 SOI 트랜지스터와 전기적으로 접속된 제 1 전극 패드와, 상기 지지 기판과 전기적으로 접속된 제 2 전극 패드가 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 칩은 직사각형이고,상기 제 2 전극 패드는 상기 반도체 칩의 대각선의 교점에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 전극 패드는 상기 반도체 칩의 코너부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항의 반도체 장치는, 리드 프레임을 갖고, 제 2 전극 패드가 리드 프레임과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서,상기 전기적 접속은 와이어본딩인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 칩은, 직사각형이고, 상기 제 1 면상에 상기 제 1 면의 단부를 따르는 제 1 영역과 상기 제 1 영역에 둘러싸인 제 2 영역을 가지며,상기 제 1 영역 상에 상기 제 1 전극 패드가 형성됨과 함께, 상기 제 2 영역 상에 상기 제 2 전극 패드가 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 6 항에 있어서,상기 제 1 면에 형성되고, 제 1 최상층 배선을 통해 상기 제 1 전극 패드와 전기적으로 접속되는 외부 단자를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,상기 제 1 전극 패드와 상기 제 2 전극 패드는 제 2 최상층 배선으로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 제 2 최상층 배선은, 상기 제 1 전극 패드와 상기 반도체 칩의 상기 제 1 면의 단부 사이에도 형성되는 것을 특징으로 하는 반도체 장치.
- 제 8 항 또는 제 9 항에 있어서,상기 제 2 최상층 배선은, 상기 반도체 칩의 단부를 따라 상기 제 1 전극 패드를 둘러싸는 것을 특징으로 하는 반도체 장치.
- 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 2 최상층 배선은 GND 에 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 6 항에 있어서,상기 반도체 칩의 상기 제 1 면에 대향하는 제 2 면에 도전층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 6 항에 있어서,상기 반도체 칩을 관통하여 상기 도전층과 전기적으로 접속된 관통 전극이 상기 제 2 전극 패드와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 관통 전극과 상기 소자 분리층 사이에는 제 3 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- SOI 웨이퍼를 준비하는 공정,상기 SOI 웨이퍼에 관통 구멍을 형성하는 공정,상기 관통 구멍에 도체를 충전하는 공정,상기 관통 구멍이 형성된 상기 SOI 웨이퍼에 SOI 트랜지스터를 형성하는 공정, 및상기 SOI 트랜지스터와 전기적으로 접속되는 제 1 전극 패드와, 상기 도체와 전기적으로 접속되는 제 2 전극 패드를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 지지 기판, 매립 산화막, 및 반도체층으로 이루어지는 SOI 웨이퍼를 준비하는 공정,상기 SOI 웨이퍼에 SOI 트랜지스터를 형성하는 공정,상기 SOI 트랜지스터 상에 제 1 층간 절연막을 형성하는 공정,상기 제 1 층간 절연막을 관통하여 상기 지지 기판과 전기적 접속을 취하는 도체를 형성하는 공정, 및상기 SOI 트랜지스터와 전기적으로 접속을 취하는 제 1 전극 패드와, 상기 도체와 전기적으로 접속을 취하는 제 2 전극 패드를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 제 1 전극 패드와 전기적으로 접속되는 외부 단자를 형성하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항 또는 제 17 항에 있어서,상기 SOI 트랜지스터와 상기 지지 기판은, 상기 제 1 전극 패드와 상기 제 2 전극 패드를 전기적으로 접속함으로써 비로소 전기적으로 도통하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2005-00141576 | 2005-05-13 | ||
| JP2005141576A JP4837939B2 (ja) | 2005-05-13 | 2005-05-13 | 半導体装置、及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060117179A true KR20060117179A (ko) | 2006-11-16 |
| KR101247425B1 KR101247425B1 (ko) | 2013-03-25 |
Family
ID=37390197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060026868A KR101247425B1 (ko) | 2005-05-13 | 2006-03-24 | 반도체 장치 및 반도체 장치의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7375397B2 (ko) |
| JP (1) | JP4837939B2 (ko) |
| KR (1) | KR101247425B1 (ko) |
| CN (1) | CN1862821B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5154000B2 (ja) * | 2005-05-13 | 2013-02-27 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP4299349B2 (ja) | 2007-03-29 | 2009-07-22 | Ｏｋｉセミコンダクタ株式会社 | 半導体デバイスの製造方法 |
| JP2011003797A (ja) * | 2009-06-19 | 2011-01-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5574639B2 (ja) * | 2009-08-21 | 2014-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US9673268B2 (en) * | 2011-12-29 | 2017-06-06 | Intel Corporation | Integrated inductor for integrated circuit devices |
| JP7052444B2 (ja) * | 2018-03-15 | 2022-04-12 | 住友大阪セメント株式会社 | 光変調器、及び光伝送装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696403A (en) * | 1993-10-25 | 1997-12-09 | Lsi Logic Corporation | System having input-output drive reduction |
| JP4183375B2 (ja) * | 2000-10-04 | 2008-11-19 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2003282878A (ja) * | 2002-03-20 | 2003-10-03 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
| JP3808030B2 (ja) * | 2002-11-28 | 2006-08-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| KR100520537B1 (ko) | 2003-01-30 | 2005-10-11 | 동부아남반도체 주식회사 | 칩 코너의 더미 영역을 이용한 알루미늄 힐락 모니터링패턴 |
| JP2004319853A (ja) * | 2003-04-17 | 2004-11-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4869546B2 (ja) * | 2003-05-23 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP3954532B2 (ja) * | 2003-06-13 | 2007-08-08 | 沖電気工業株式会社 | Ｓｏｉ半導体装置の製造方法及びｓｏｉ半導体装置 |
-
2005
- 2005-05-13 JP JP2005141576A patent/JP4837939B2/ja active Active
-
2006
- 2006-03-24 KR KR1020060026868A patent/KR101247425B1/ko active IP Right Grant
- 2006-03-24 CN CN2006100680477A patent/CN1862821B/zh not_active Expired - Fee Related
- 2006-05-03 US US11/416,076 patent/US7375397B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20060255408A1 (en) | 2006-11-16 |
| US7375397B2 (en) | 2008-05-20 |
| CN1862821A (zh) | 2006-11-15 |
| JP4837939B2 (ja) | 2011-12-14 |
| KR101247425B1 (ko) | 2013-03-25 |
| CN1862821B (zh) | 2012-05-23 |
| JP2006319203A (ja) | 2006-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101264926B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JP5048230B2 (ja) | 半導体装置およびその製造方法 | |
| US5753529A (en) | Surface mount and flip chip technology for total integrated circuit isolation | |
| US20060223199A1 (en) | Semiconductor device and manufacturing method thereof | |
| US8026576B2 (en) | Wiring board | |
| KR100232410B1 (ko) | 표면장착 및 플립칩 기술을 이용한 집적회로 및 그 형성방법 | |
| KR101247425B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| GB2338344A (en) | Field plates for semiconductor devices | |
| EP3723124B1 (en) | Semiconductor device | |
| JP4432470B2 (ja) | 半導体装置 | |
| WO2017125827A1 (en) | Quasi-lateral diffusion transistor with diagonal current flow direction | |
| US6133625A (en) | Semiconductor device and method for manufacturing the same | |
| KR20030026912A (ko) | 고전압 주변부 | |
| CN110875257B (zh) | 射频装置以及其制作方法 | |
| CN109994388B (zh) | 一种半导体器件的制造方法、半导体器件和电子装置 | |
| US11476363B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100630651B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0629376A (ja) | 集積回路装置 | |
| US10679944B2 (en) | Semiconductor structure with high resistivity wafer and fabricating method of bonding the same | |
| JP4257526B2 (ja) | 半導体装置 | |
| EP4216268A1 (en) | Chip-substrate composite semiconductor device | |
| JP2001007316A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160218 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170221 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180302 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190306 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20200303 Year of fee payment: 8 |