KR20060108430A - 비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및그것의 프로그램 방법 - Google Patents

비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치는 복수의 메모리 셀들, 워드라인 전압 발생회로, 그리고 스캔 컨트롤러를 포함하며 ISPP 방식에 따라 프로그램 동작을 수행한다. 워드라인 전압 발생회로는 프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 공통으로 연결되어 있는 워드라인에 단계적으로 증가하는 스텝 전압들을 제공한다. 스캔 컨트롤러는 복수의 메모리 셀들에 프로그램될 데이터를 소정의 비트 수만큼 검색하고, 검색된 프로그램 데이터를 동시에 프로그램한다. 여기에서 스캔 컨트롤러는 각각의 스텝 전압이 상기 워드라인에 제공될 때마다 소정의 비트 수를 가변할 수 있다. 본 발명에 따른 노어 플래시 메모리 장치는 스텝 전압이 단계적으로 증가함에 따라 동시에 프로그램하는 스캔 비트 수를 조절함으로써 프로그램 동작 속도를 빠르게 할 수 있을 뿐만 아니라, 프로그램 시간을 단축할 수 있다.

Description

비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및 그것의 프로그램 방법{NOR FLASH MEMORY DEVICE USING BIT SCAN METHOD AND PROGRAM METHOD THEREOF}
도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 노어 플래시 메모리 장치에서 ISPP 방식에 따라 워드라인에 스텝 전압들이 인가될 때, 메모리 셀의 문턱전압이 변하는 것을 보여주는 그래프이다.
도 3은 도 1에 도시된 노어 플래시 메모리 장치에서 메모리 셀의 워드라인 전압과 문턱전압의 차에 따른 비트라인 전류의 변화를 보여주는 그래프이다.
도 4는 도 1에 도시된 노어 플래시 메모리 장치에 대한 프로그램 동작을 보여주는 순서도이다.
도 5는 도 1에 도시된 노어 플래시 메모리 장치에서 ISPP 방식에 따라 프로그램 동작이 수행되는 실제 시간을 보여주는 개념도이다.
도 6은 도 1에 도시된 노어 플래시 메모리 장치에서 ISPP 방식에 따라 메모리 셀의 워드라인에 인가되는 스텝 전압들을 보여주는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100: 노어 플래시 메모리 장치 105: 워드라인 전압 발생회로
110: 셀 어레이 120: 쓰기 드라이버 회로
130: 스캔 데이터 래치회로 140: 스캔 컨트롤러
150: 데이터 입력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.
플래시 메모리 장치는 소비 전력이 작고, 정보의 입출력이 자유로워 디지털카메라, 휴대폰, PDA 등 이동기기에 적합하다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라 낸드(NAND)형과 노어(NOR)형으로 크게 나누어진다. 낸드 플래 시 메모리 장치는 주로 USB 저장장치, MP3 플레이어 등에 쓰이는 데이터 저장형 메모리 장치이다. 반면에, 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서, 처리 속도가 빠르므로 고속 데이터 처리를 요하는 이동전화 단말기 등에 많이 쓰이고 있다.
최근에 노어 플래시 메모리 장치의 하나의 메모리 셀에 다수 비트의 데이터를 저장할 수 있는 노어 플래시 메모리 장치가 개발되고 있다. 다수 비트의 데이터를 저장하고 있는 메모리 셀을 멀티 레벨 셀(Multi-Level Cell; MLC)이라고 한다. 예를 들면, 2비트의 데이터를 저장하고 있는 메모리 셀은 문턱전압 분포에 따라 '11', '10', '01', '00'과 같은 4개의 상태 레벨(state level)을 갖는다.
노어 플래시 메모리 장치는 ISPP(Incremental Step Pulse Program) 방식에 따라 프로그램 동작을 수행한다. ISPP 방식에 따라 프로그램 동작을 수행하는 노어 플래시 메모리 장치는 프로그램 속도를 높이기 위해 비트 스캔 방식(Bit Scan Method)을 사용한다. 여기에서, 비트 스캔 방식이란 입력된 데이터 중에서 데이터 '0'을 검색하여 소정의 비트 수 단위로 검색된 데이터 '0'을 동시에 프로그램하는 것을 말한다. 비트 스캔 방식에 의하면, 프로그램 속도를 높일 수 있고, 프로그램 시간을 단축할 수 있는 장점이 있다.
그러나 종래의 ISPP 방식에 따라 프로그램 동작을 수행하는 노어 플래시 메모리 장치는, 제 1 스텝 전압을 워드라인에 인가할 때 비트 스캔할 수 있는 데이터 '0'의 비트 수와 제 2 스텝 이후의 전압을 인가할 때 비트 스캔할 수 있는 데이터 '0'의 비트 수가 동일하여, 프로그램 시간이 지연되는 문제점이 있다.
예를 들어, 소거 상태에 있는 멀티 레벨 셀을 ISPP 방식에 따라 '01' 상태로 프로그램하는 과정은 다음과 같다. 먼저, 워드라인에 제 1 스텝 전압(예를 들면, 4.2V)이 제공되고, 일정 프로그램 시간(예를 들면, 1μs)마다 데이터 '0'을 소정의 비트 수(예를 들면, 4비트)만큼 검색하고, 검색된 소정의 비트 수에 해당하는 데이터 '0'을 동시에 프로그램한다. 다음으로, 프로그램된 멀티 레벨 셀이 원하는 문턱전압 분포를 갖는지를 검증하고, 검증 결과 멀티 레벨 셀이 원하는 문턱전압에 도달하지 못한 경우에 워드라인에 제 2 스텝 전압(예를 들면, 4.35V)을 제공하고, 일정 프로그램 시간(예를 들면, 0.5μs)마다 검색된 4비트의 데이터 '0'을 프로그램한다. 스텝 전압을 단계적으로 증가하면서, 멀티 레벨 셀이 원하는 문턱전압 레벨에 도달할 때까지 이와 같은 프로그램 동작은 반복된다.
위와 같은 과정에 의해 프로그램 동작을 수행하는 종래의 노어 플래시 메모리 장치는 제 1 스텝 전압이 제공되는 동안에 검색된 소정의 비트 수에 따라 전체 프로그램 시간이 결정되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 ISPP 방식을 사용하여 프로그램 동작을 수행하는 노어 플래시 메모리 장치에 있어서 프로그램 동작이 진행됨에 따라 단계적으로 증가하는 스텝 전압들에 따라 동시에 프로그램되는 비트 수를 가변할 수 있는 노어 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 노어 플래시 메모리 장치는, 복수의 메모리 셀들; 프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 공통으로 연결되어 있는 워드라인에 단계적으로 증가하는 스텝 전압들을 제공하는 워드라인 전압 발생회로; 및 상기 복수의 메모리 셀들에 프로그램될 데이터를 소정의 비트 수만큼 검색하고, 검색된 데이터를 동시에 프로그램하는 스캔 컨트롤러를 포함하되, 상기 스캔 컨트롤러는 각각의 스텝 전압이 상기 워드라인에 제공될 때마다 상기 소정의 비트 수를 가변할 수 있는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스캔 컨트롤러는 제 1 스텝 전압이 상기 워드라인에 제공될 때 검색된 프로그램 데이터의 제 1 비트 수와 상기 제 1 스텝 전압 이후에 인가되는 스텝 전압들이 상기 워드라인에 제공될 때 검색된 프로그램 데이터의 제 2 비트 수가 서로 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 비트 수는 상기 제 1 비트 수보다 더 많은 것을 특징으로 한다. 상기 제 2 비트 수에 해당하는 메모리 셀들에 흐르는 전류의 합은 상기 제 1 비트 수에 해당하는 메모리 셀들에 흐르는 전류의 합보다 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 문턱전압의 분포에 따라 다수의 상태를 갖는 멀티 레벨 셀들인 것을 특징으로 한다.
본 발명에 따른 노어 플래시 메모리 장치의 다른 일면은, 복수의 메모리 셀들; 프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 공통으로 연결되어 있는 워드라인에 단계적으로 증가하는 스텝 전압들을 제공하는 워드라인 전압 발생 회로; 상기 복수의 메모리 셀들에 쓰일 데이터를 입력받는 데이터 입력 버퍼; 상기 데이터 입력 버퍼에 입력된 데이터를 검색하고, 상기 복수의 메모리 셀들에 동시에 프로그램될 데이터의 비트 수를 결정하는 스캔 컨트롤러; 상기 스캔 컨트롤러에 의해 검색된 데이터를 래치하는 스캔 데이터 래치회로; 및 상기 스캔 데이터 래치회로에 래치된 데이터에 따라 상기 복수의 메모리 셀들의 비트라인들에 쓰기 전압을 제공하는 쓰기 드라이버 회로를 포함하되, 상기 스캔 컨트롤러는 각각의 스텝 전압이 상기 워드라인에 제공될 때마다 동시에 프로그램될 데이터의 비트 수를 가변할 수 있는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스캔 컨트롤러는 제 1 스텝 전압이 상기 워드라인에 제공될 때 동시에 프로그램될 데이터의 제 1 비트 수와 상기 제 1 스텝 전압 이후에 인가되는 스텝 전압들이 상기 워드라인에 제공될 때 동시에 프로그램될 데이터의 제 2 비트 수가 서로 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 비트 수는 상기 제 1 비트 수보다 더 많은 것을 특징으로 한다.
본 발명에 따른 복수의 메모리 셀들을 가지며, 프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 연결되어 있는 워드라인에 단계적으로 증가하는 워드라인 전압을 제공하는 노어 플래시 메모리 장치의 프로그램 방법은, 상기 워드라인에 제 1 스텝 전압을 제공하는 단계; 상기 복수의 메모리 셀들에 동시에 프로그램될 제 1 비트 수만큼의 데이터를 검색하고, 상기 복수의 메모리 셀들에 프로그램하는 단계; 프로그램 검증 동작을 실행하는 단계; 및 검증 결과에 따라 상기 워드 라인에 상기 제 1 스텝 전압보다 높은 제 2 스텝 전압을 제공하고, 상기 복수의 메모리 셀들에 동시에 프로그램될 제 2 비트 수만큼의 데이터를 검색하고, 상기 복수의 메모리 셀들에 프로그램하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 비트 수는 상기 제 1 비트 수보다 더 많은 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 노어 플래시 메모리 장치(100)는 복수의 메모리 셀들을 갖는 셀 어레이(110)를 포함한다.
복수의 메모리 셀들은 일반적으로 단일 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell;SLC)과 다수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell;MLC)로 구분된다. 이하에서는 복수의 메모리 셀들이 문턱전압(threshold voltage)의 분포에 따라 다수 비트 데이터를 저장하는 멀티 레벨 셀들인 경우를 예로서 설명한다. 또한, 멀티 레벨 셀들은 문턱전압의 분포에 따라 '11', '10', '01', '00'의 4개의 전압 레벨을 가지며, 2비트의 데이터를 저장한다.
노어 플래시 메모리 장치는 ISPP(Incremental Step Pulse Program) 방식에 따라 워드라인에 스텝 전압들을 인가하여 소거 상태 ('1' 상태 또는 '11' 상태)의 셀을 프로그램한다.
도 2는 도 1에 도시된 노어 플래시 메모리 장치에서 멀티 레벨 셀의 워드라인에 스텝 전압들이 인가됨에 따라 소거 상태에 있는 멀티 레벨 셀의 문턱전압이 변하는 하는 것을 보여주는 그래프이다.
노어 플래시 메모리 장치는 멀티 레벨 셀을 '10' 또는 '01' 상태로 프로그램하기 위해서 워드라인에 각각 3V 또는 4.2V의 제 1 스텝 전압을 인가한다. 제 1 스텝 전압을 '11' 상태에서 시작하지 않고 더욱 높은 전압 레벨로 설정하는 이유는 프로그램 동작 속도를 높이고 멀티 레벨 셀의 문턱전압 산포를 줄이기 위함이다.
도 2는 소거 상태의 멀티 레벨 셀을 '01' 상태로 프로그램할 때 인가되는 스텝 전압들 및 문턱전압의 변화를 보여준다. 소거 상태에서 멀티 레벨 셀의 문턱전압은 약 1V~3V의 분포를 갖는다. 멀티 레벨 셀에 4.2V의 제 1 스텝 전압을 인가하고 제 1 프로그램 동작을 실행하면, 멀티 레벨 셀의 문턱전압은 약 3.2V 정도가 된다. 계속해서 단계적으로 스텝 전압들을 증가하면서 프로그램 동작을 실행하면, 멀티 레벨 셀의 문턱전압은 5.1V 이상으로 상승한다.
한편, ISPP 방식에 따라 멀티 레벨 셀을 프로그램하는 노어 플래시 메모리 장치는 프로그램 속도를 높이기 위해 비트 스캔 방식(Bit Scan Method)을 사용한다. 비트 스캔 방식이란 입력된 데이터 중에서 데이터 '0'을 소정의 비트 수만큼 검색한 다음에, 검색된 프로그램 데이터를 동시에 프로그램하는 것을 말한다. 데이터 '1'은 실제 프로그램 동작을 실행하지 않더라도 프로그램한 것과 동일한 결과를 얻는다. 노어 플래시 메모리 장치는 프로그램을 실행하기 전에 메모리 셀들을 소거 상태, 즉 데이터 '1' 상태로 만들기 때문이다. 비트 스캔 방식에 의하면, 프로그램 속도를 높일 수 있고, 프로그램 시간을 단축할 수 있는 장점이 있다.
비트 스캔 방식에 따라 동시에 프로그램되는 비트 수를 높이면 프로그램 시간을 단축할 수 있다. 그러나 동시에 프로그램할 수 있는 최대 비트 수는 비트라인 펌프회로(도시되지 않음)의 용량이 허용되는 범위 내로 한정되어 있다.
도 3은 도 1에 도시된 노어 플래시 메모리 장치에서 멀티 레벨 셀의 워드라인 전압과 문턱전압의 차이에 따른 비트라인 전류의 변화를 보여주는 그래프이다. 여기에서 비트라인 펌프회로의 용량이 허용하는 최대 비트라인 전류는 200μA이고, 비트라인 전류가 가장 많이 소모되는 경우는 멀티 레벨 셀의 문턱전압이 1V이며, 워드라인에 4.2V의 제 1 스텝 전압이 인가되는 경우라고 가정한다.
이때, 도 2 및 도 3을 참조하면, 워드라인 전압과 문턱전압의 차이는 3.2V이고, 비트라인 전류(Id)는 50μA이다. 따라서 비트 스캔 방식에 따라 최대 4비트까지 동시에 프로그램할 수 있다.
그러나 제 1 스텝 전압 이후에 인가되는 제 2 내지 제 7 스텝 전압들이 인가되는 경우에, 워드라인 전압과 문턱전압의 차이는 1V이하로 급격하게 줄어든다. 이때 비트라인 전류(Id)는 10μA 이하로 줄어든다. 따라서 제 2 내지 제 7 스텝 전압들이 인가되는 경우에는 동시에 프로그램할 수 있는 프로그램 데이터 수를 10까지 늘리더라도 비트라인 펌프의 용량이 허용되는 범위 내에 속하게 된다.
따라서 본 발명에 따른 ISPP 방식에 따라 프로그램 동작을 수행하는 노어 플래시 메모리 장치는, 제 1 스텝 전압 인가될 때 동시에 프로그램하는 비트 수와 제 1 스텝 전압 이후에 스텝 전압들이 인가될 때 동시에 프로그램하는 비트 수를 서로 다르게 하여, 프로그램 속도를 높이고 프로그램 시간을 단축할 수 있도록 한다.
다시 도 1을 참조하면, 본 발명에 따른 노어 플래시 메모리 장치(100)는 워드라인 전압 발생회로(105), 쓰기 드라이버 회로(120), 스캔 데이터 래치회로(130), 스캔 컨트롤러(140), 그리고 데이터 입력 버퍼(150)를 포함한다.
상기 워드라인 전압 발생회로(105)는 프로그램 동작이 진행됨에 따라 복수의 메모리 셀들에 공통으로 연결되어 있는 워드라인(WL)에 단계적으로 증가하는 스텝 전압들을 제공한다. ISPP 방식을 사용하는 노어 플래시 메모리 장치에서 상기 워드라인 전압 발생회로(105)는 메모리 셀들의 문턱전압 산포를 줄이고자 조밀한 전압차(예를 들면, 0.15V)에 따른 스텝 전압들을 제공한다.
한편, 제 1 스텝 전압을 '11' 상태의 문턱전압부터 시작하면 프로그램 실행 회수가 매우 많아져서 프로그램 시간이 길어진다. 이를 개선하기 위해 일정한 전압 레벨을 제 1 스텝 전압으로 정한다. 예를 들면, 멀티 레벨 셀을 '10' 상태로 프로그램하기 위해서 제 1 스텝 전압은 3V로 정해지고, '01' 상태로 프로그램하기 위해서 제 1 스텝 전압은 4.2V로 정해진다. 이때 멀티 레벨 셀의 문턱전압을 제 1 스텝 전압 근처까지 높여야 하기 때문에 ISPP 방식에 따라 제 1 스텝 전압을 인가하는 제 1 프로그램 동작은 제 2 스텝 전압을 인가하는 제 2 프로그램 동작보다 프로그램 시간이 더 길게 된다. 예를 들어, 제 1 프로그램 동작에서는 1μs마다 4비트의 프로그램 데이터를 동시에 프로그램하지만, 제 2 프로그램 동작에서는 스텝 전압들의 간격이 좁기 때문에 0.5μs마다 4비트의 프로그램 데이터를 동시에 프로그램할 수 있다.
상기 데이터 입력 버퍼(150)는 외부에서 데이터를 입력받고, 입력된 데이터를 상기 스캔 컨트롤러(140)에 제공한다.
상기 스캔 컨트롤러(140)는 상기 데이터 입력 버퍼(150)에서 제공된 데이터 중에서 데이터 '0'만을 소정 비트 수(예를 들면, 4비트 또는 8비트) 단위로 검색한다. 검색된 소정 비트 수의 데이터 '0'은 상기 스캔 데이터 래치회로(130)에 제공된다.
상기 스캔 데이터 래치회로(130)는 상기 스캔 컨트롤러(140)에서 검색된 데이터 '0'을 래치한다. 상기 스캔 데이터 래치회로(130)는 래치된 데이터 '0'에 따라 상기 쓰기 드라이버 회로(120) 내에 있는 쓰기 드라이버(WD)를 인에이블 한다.
상기 쓰기 드라이버 회로(120)는 복수의 메모리 셀들의 비트라인들에 각각 연결되어 있는 복수의 쓰기 드라이버(Write Driver; WD)들을 포함한다. 각각의 쓰기 드라이버(WD)는 상기 스캔 데이터 래치회로(130)에 저장된 데이터 '0'에 응답하여 비트라인들에 쓰기 전압을 제공한다. 비트라인에 쓰기 전압이 제공된 멀티 레벨 셀은 프로그램 동작이 수행되고, 쓰기 전압이 제공되지 않은 멀티 레벨 셀은 프로그램 동작이 수행되지 않는다.
도 4는 도 1에 도시된 노어 플래시 메모리 장치에 대한 프로그램 동작을 보여주는 순서도이다. 도 4는 소거 상태의 멀티 레벨 셀을 '01' 상태로 프로그램하는 동작을 보여준다.
도 4를 참조하면, S410 단계에서는 워드라인에 제 1 스텝 전압(예를 들면, 4.2V)을 제공하고, 일정 프로그램 시간(PGM TIME)(예를 들면, 1μs)마다 소정의 비 트 수(예를 들면, 4비트)를 검색한다. 즉, 워드라인에 4.2V의 제 1 스텝 전압이 제공되는 동안 1μs마다 4개의 프로그램 데이터 '0'을 검색한다. S420 단계에서는 S410 단계에서 검색된 데이터에 대해 실제 프로그램 동작을 실행한다. S430 단계에서 프로그램된 멀티 레벨 셀이 원하는 문턱전압 분포를 갖는지를 검증한다.
S440에서는 검증 결과 멀티 레벨 셀이 '01' 상태에 도달하지 못한 경우에 워드라인에 제 2 스텝 전압(예를 들면, 4.35V)을 제공하고, 일정 프로그램 시간(PGM TIME)(예를 들면, 0.5μs)마다 소정의 비트 수(예를 들면, 8비트)를 검색한다. 즉, 워드라인에 4.35V의 제 2 스텝 전압이 제공되는 동안 0.5μs마다 8개의 데이터 '0'을 검색한다. 그리고 제 2 스텝 전압에 대한 실제 프로그램 동작을 실행한다. 이와 같은 동작을 반복한 후에, 멀티 레벨 셀이 '01' 상태에 도달하면 프로그램 동작을 종료한다.
여기에서, 제 1 프로그램 동작에 사용된 프로그램 데이터의 비트 수는 4비트이지만, 제 2 프로그램 동작 및 그 이후의 프로그램 동작에 사용된 프로그램 데이터의 비트 수는 8비트이다. 이렇게 할 수 있는 이유는, 도 3에서 살펴 본 바와 같이, 제 2 프로그램 동작부터 비트라인 전류가 크게 즐어들기 때문에 프로그램 데이터의 비트 수를 증가하여도 무방하기 때문이다.
도 5는 도 1에 도시된 노어 플래시 메모리 장치에서 ISPP 방식에 따라 프로그램 동작이 수행되는 실제 시간을 보여주는 개념도이다. 도 5는 스텝 전압들이 단계적으로 증가함에 따라 32개의 멀티 레벨 셀이 15μs 동안 '01' 상태로 프로그램되는 것을 보여준다. 도 5에서 데이터 '0'은 프로그램될 데이터이고, 데이터 '1'은 실제 프로그램 동작이 수행되지 않는 데이터이다.
도 5를 참조하면, 제 1 프로그램 동작 동안에 워드라인에는 4.2V의 제 1 스텝 전압이 제공된다. 워드라인에 4.2V의 제 1 스텝 전압이 제공되는 동안 1μs마다 4개의 데이터 '0'을 검색한다. 32비트의 데이터에 대해 1차 프로그램 동작을 수행하는데 총 6μs의 프로그램 시간이 필요하다.
제 2 프로그램 동작 동안에 워드라인에는 4.35V의 제 2 스텝 전압이 제공된다. 워드라인에 4.35V의 제 2 스텝 전압이 제공되는 동안 0.5μs마다 8개의 데이터 '0'을 검색한다. 32비트의 데이터에 대해 제 2 프로그램 동작을 수행하는데 총 1.5μs의 프로그램 시간이 필요하다. 제 3 내지 제 7 프로그램 동작은 제 2 프로그램 동작과 동일하게 진행된다. 따라서 소거 상태에 있는 32개의 멀티 레벨 셀을 '01' 상태로 프로그램하는데 걸린 시간은 15μs이다.
도 6은 도 1에 도시된 노어 플래시 메모리 장치에서 ISPP 방식에 따라 멀티 레벨 셀의 워드라인에 인가되는 스텝 전압들을 보여주는 그래프이다. 도 6을 참조하면, 멀티 레벨 셀을 소거 상태에서 '01' 상태로 프로그램하는데 총 15μs의 시간이 소비된 것을 알 수 있다.
종래 기술에 따른 비트 스캔 방식을 사용한 노어 플래시 메모리 장치는 스텝 전압의 증가에 관계없이 동일한 스캔 비트 수를 사용하여, 프로그램 시간이 불필요하게 낭비되는 문제점이 있다. 예를 들면, 종래 기술에 따른 노어 플래시 메모리 장치는 제 2 내지 제 7 프로그램 동작에서 0.5μs마다 4비트씩 프로그램한다. 따라서 위의 예에서와 같이 소거 상태에 있는 32개의 멀티 레벨 셀을 '01' 상태로 프로 그램하는데 걸린 시간은 24μs이다. 위의 예에서, 본 발명에 따른 노어 플래시 메모리 장치는 종래 기술에 비해 9μs의 프로그램 시간을 단축할 수 있다.
이와 같이 본 발명에 따른 비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및 그것의 프로그램 방법은 스텝 전압이 단계적으로 증가함에 따라 동시에 프로그램하는 스캔 비트 수를 조절하여 프로그램 시간을 단축할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 노어 플래시 메모리 장치에 의하면, 스텝 전압이 단계적으로 증가함에 따라 동시에 프로그램하는 스캔 비트 수를 조절함으로써 프로그램 동작 속도를 빠르게 할 수 있을 뿐만 아니라, 프로그램 시간을 단축할 수 있다.

Claims (10)

  1. 복수의 메모리 셀들;
    프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 공통으로 연결되어 있는 워드라인에 단계적으로 증가하는 스텝 전압들을 제공하는 워드라인 전압 발생회로; 및
    상기 복수의 메모리 셀들에 프로그램될 데이터를 소정의 비트 수만큼 검색하고, 검색된 프로그램 데이터를 동시에 프로그램하는 스캔 컨트롤러를 포함하되,
    상기 스캔 컨트롤러는 각각의 스텝 전압이 상기 워드라인에 제공될 때마다 상기 소정의 비트 수를 가변할 수 있는 것을 특징으로 하는 노어 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스캔 컨트롤러는 제 1 스텝 전압이 상기 워드라인에 제공될 때 검색된 프로그램 데이터의 제 1 비트 수와 상기 제 1 스텝 전압 이후에 인가되는 스텝 전압들이 상기 워드라인에 제공될 때 검색된 프로그램 데이터의 제 2 비트 수가 서로 다른 것을 특징으로 하는 노어 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 비트 수는 상기 제 1 비트 수보다 더 많은 것을 특징으로 하는 노 어 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 비트 수에 해당하는 메모리 셀들에 흐르는 전류의 합은 상기 제 1 비트 수에 해당하는 메모리 셀들에 흐르는 전류의 합보다 작은 것을 특징으로 하는 노어 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 문턱전압의 분포에 따라 다수의 상태를 갖는 멀티 레벨 셀들인 것을 특징으로 하는 노어 플래시 메모리 장치.
  6. 복수의 메모리 셀들;
    프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 공통으로 연결되어 있는 워드라인에 단계적으로 증가하는 스텝 전압들을 제공하는 워드라인 전압 발생회로;
    상기 복수의 메모리 셀들에 쓰일 데이터를 입력받는 데이터 입력 버퍼;
    상기 데이터 입력 버퍼에 입력된 데이터를 검색하고, 상기 복수의 메모리 셀들에 동시에 프로그램될 데이터의 비트 수를 결정하는 스캔 컨트롤러;
    상기 스캔 컨트롤러에 의해 검색된 데이터를 래치하는 스캔 데이터 래치회로; 및
    상기 스캔 데이터 래치회로에 래치된 데이터에 따라 상기 복수의 메모리 셀들의 비트라인들에 쓰기 전압을 제공하는 쓰기 드라이버 회로를 포함하되,
    상기 스캔 컨트롤러는 각각의 스텝 전압이 상기 워드라인에 제공될 때마다 동시에 프로그램될 데이터의 비트 수를 가변할 수 있는 것을 특징으로 하는 노어 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 스캔 컨트롤러는 제 1 스텝 전압이 상기 워드라인에 제공될 때 동시에 프로그램될 데이터의 제 1 비트 수와 상기 제 1 스텝 전압 이후에 인가되는 스텝 전압들이 상기 워드라인에 제공될 때 동시에 프로그램될 데이터의 제 2 비트 수가 서로 다른 것을 특징으로 하는 노어 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 비트 수는 상기 제 1 비트 수보다 더 많은 것을 특징으로 하는 노어 플래시 메모리 장치.
  9. 복수의 메모리 셀들을 가지며, 프로그램 동작이 진행됨에 따라 상기 복수의 메모리 셀들에 연결되어 있는 워드라인에 단계적으로 증가하는 워드라인 전압을 제공하는 노어 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 워드라인에 제 1 스텝 전압을 제공하는 단계;
    상기 복수의 메모리 셀들에 동시에 프로그램될 제 1 비트 수만큼의 데이터를 검색하고, 상기 복수의 메모리 셀들에 프로그램하는 단계;
    프로그램 검증 동작을 실행하는 단계; 및
    검증 결과에 따라 상기 워드라인에 상기 제 1 스텝 전압보다 높은 제 2 스텝 전압을 제공하고, 상기 복수의 메모리 셀들에 동시에 프로그램될 제 2 비트 수만큼의 데이터를 검색하고, 상기 복수의 메모리 셀들에 프로그램하는 단계를 포함하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 2 비트 수는 상기 제 1 비트 수보다 더 많은 것을 특징으로 하는 프로그램 방법.
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