KR100520191B1 - 플래쉬 메모리 장치 및 프로그램 방법 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 플래쉬 메모리 장치 및 프로그램 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
플래쉬 메모리 셀을 워드(word) 단위로 프로그램할 경우 많은 드레인 전류가 요구되고 이에 따라 큰 드레인 펌핑 회로가 요구되어 칩의 집적도를 저하시키는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
플래쉬 메모리 셀의 프로그램시 바이트(byte) 단위로 분할한 1차 프로그램으로 셀의 문턱 전압을 상승시킨 후 다시 워드 단위로 2차 프로그램하므로써 프로그램 전류의 소모를 감소시키고 드레인 펌핑 회로의 크기를 감소시킬 수 있으며 프로그램 시간을 단축시킬 수 있음.

Description

플래시 메모리 장치 및 프로그램 방법
본 발명은 플래쉬 메모리 장치 및 프로그램 방법에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램시 바이트(byte) 단위로 분할한 1차 프로그램으로 셀의 문턱 전압을 상승시킨 후 워드 단위로 2차 프로그램하므로써 프로그램 전류의 소모를 줄이고 드레인 펌핑 회로의 크기를 감소시킬 수 있으며 프로그램 시간을 단축시킬 수 있는 플래쉬 메모리 장치 및 프로그램 방법에 관한 것이다.
일반적인 플래쉬 메모리 셀의 프로그램은 워드(word) 단위로 이루어지는데, 이러한 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 플래쉬 메모리 셀의 프로그램 방법을 설명하기 위해 도시한 회로도이다.
일반적인 워드 단위의 프로그램시에는 입력 어드레스에 따라 로우 디코더(row decoder)에 의해 다수의 워드라인(WL0 내지 WLn) 중 하나가 선택되어지고, 선택된 워드라인에 연결된 한 워드(16비트)의 메모리 셀에 동시에 데이터를 프로그램하는 방법을 이용하였다. 플래쉬 메모리 셀 하나를 프로그램할 때에는 약 500㎂의 전류가 소모되며, 따라서 이와 같이 워드 단위로 프로그램할 경우에는 8㎃의 드레인 전류가 필요하게 된다. 이러한 드레인 전류는 드레인 펌핑 회로를 통하여 공급되는데, 종래의 방식대로 워드 단위의 프로그램을 할 경우에는 8㎃의 드레인 전류를 충족시키기 위해 상당히 큰 드레인 펌핑 회로가 필요하게 되며 5㎲의 프로그램 시간이 필요하다. 이와 같이, 종래에는 플래쉬 메모리 셀의 프로그램시 많은 양의 전류가 소모되어 드레인 펌핑 회로의 크기 증가하게 되므로써 소자의 집적도가 저하됨은 물론 많은 프로그램 시간이 요구되어 결과적으로 프로그램 효율이 저하되는 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀의 프로그램시 문턱전압이 상승하는 특성을 이용하여 먼저, 바이트 단위로 1차 프로그램을 실시하여 메모리 셀의 문턱 전압을 어느 정도 상승시킨 후 두 바이트를 동시에 2차 프로그램하므로써 적은 전류 소모로 짧은 시간 내에 프로그램을 실시할 수 있고 소자의 집적도를 증가시킬 수 있는 플래쉬 메모리 장치 및 프로그램 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 다수의 워드라인 및 다수의 비트라인 간에 연결된 메모리 셀 어레이와, 상기 메모리 셀 어레이를 구성하는 메모리 셀들에 드레인 전류를 공급하기 위한 드레인 펌핑 회로로 구성된 플래쉬 메모리 장치에 있어서, 상기 메모리 셀 어레이의 상위 한 바이트의 비트라인 및 상기 드레인 펌핑 회로 간에 연결되어 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램시키기 위한 제 1 구동 수단과, 상기 메모리 셀 어레이의 하위 한 바이트의 비트라인 및 상기 드레인 펌핑 회로 간에 연결되어 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램시키기 위한 제 2 구동 수단으로 이루어져, 상기 제 1 구동 수단이 구동되면 상기 드레인 펌핑 회로부터 공급되는 전류가 상기 상위 한 바이트의 비트라인에 인가되어 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들이 프로그램되고, 그 다음에 상기 제1 구동수단이 구동되지 않고 상기 제2 구동 수단이 구동되면 상기 드레인 펌핑 회로부터 공급되는 전류가 상기 하위 한 바이트의 비트라인에 인가되어 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들이 프로그램되며, 그 후에 상기 제1 및 제2 구동수단이 모두 구동되면, 상기 드레인 펌핑 회로로부터 공급되는 전류가 상기 상위 한 바이트의 비트라인과 상기 하위 한 바이트의 비트라인에 각각 인가되어 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들과 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들이 동시에 재프로그램되도록 구성되는 것을 특징으로 한다.
또한 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리의 프로그램 방법은 메모리 셀의 제 1 문턱전압 상승시간 동안 제 1 구동수단을 턴온시켜 상위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램하고 상기 제 1 구동 수단을 턴오프시킨 후 상기 제 1 문턱전압 상승시간이 경과한 후 상기 메모리 셀의 제 2 문턱전압 상승시간 동안 제 2 구동 수단을 턴온시켜 하위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램하는 제 1 프로그램 단계와, 상기 제 1 프로그램 단계로부터 상기 제 2 문턱전압 상승시간이 경과한 후 제 1 구동 수단 및 제 2 구동 수단이 동시에 턴온된 상태에서 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들과 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들을 동시에 프로그램하는 제 2 프로그램단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 2(b)는 본 발명에 따른 플래쉬 메모리 셀의 프로그램 방법을 설명하기 위해 도시한 회로도이다.
일반적으로 소거된 플래쉬 메모리 셀의 문턱 전압은 1.6V이며, 이 소거된 셀에 프로그램을 할 경우의 드레인 전류는 처음에는 강한 피크(peak) 전류가 흐르다가 점차 감소하여 셀이 컷 오프(cut off) 상태로 되는 특성이 있다.
도 2(a)에 도시된 바와 같이, 드레인 펌핑 회로(21)의 출력과 메모리 셀의 상위 8비트 및 하위 8비트를 연결하여 메모리 셀을 구동하는 구동 수단인 제 1 및 제 2 트랜지스터(T1, T2)는 각각 다른 펄스로 구동되는 D_PumpA 신호 및 D_PumpB 신호에 의해 구동된다. 이때, D-PumpA 신호는 메모리 셀의 제 1 문턱전압 상승시간(처음 500ns) 동안 하이 상태를 갖고 상기 메모리 셀의 제 2 문턱전압 상승시간(다음 500ns) 동안 로우 상태를 갖으며, 상기 제 2 시간 경과후 다시 하이 상태가 된다.
또한 D_PumpB 신호는 메모리 셀의 제 1 문턱전압 상승시간 동안 로우 상태를 갖고 상기 메모리 셀의 제 2 문턱전압 상승시간 이후 하이 상태가 되는 신호이다.
제 1 트랜지스터(T1)는 D_PumpA 신호가 하이(high)가 됨에 따라 처음 500ns(제 1 문턱전압 상승시간) 동안 턴온되어 드레인 펌핑 회로로 부터 전류를 공급받아 상위 한 바이트의 비트라인에 연결된 메모리 셀이 프로그램되도록 한 후 턴오프된다. 이후, 제 1 트랜지스터(T1)가 턴오프될 때 제 2 트랜지스터(T2)는 D_PumpB 신호가 하이(high)가 됨에 따라 다음 500ns(제 2 문턱전압 상승시간) 동안 드레인 펌핑 회로로부터 전류를 공급받아 하위 한 바이트의 메모리 셀이 프로그램되도록 한다. 이렇게 1차 프로그램을 하게 되면 메모리 셀의 문턱전압이 어느 정도 상승하게 되어 결국 드레인 전류가 감소하게 된다. 이러한 1차 프로그램 후에는 D_PumpA 신호를 하이(high)로 하여 제 1 트랜지스터(T1)를 다시 턴온시키고 제 2 트랜지스터는 아직 하이(high) 상태를 유지하므로 이 상태에서 동시에 16비트의 메모리 셀을 3㎲ 내지 4㎲ 동안 2차 프로그램한다.
이러한 플래쉬 메모리 장치에서, 셀의 데이터를 판독(read)할 때는 READ_EN 신호를 하이(high)로 하고 DARA_IN 신호를 로우(low)로 하여 센스 앰프(SA0 내지 SA15)를 통하여 셀에 저장된 데이터가 판독될 수 있다. 한편, 플래쉬 메모리 셀은 프로그램을 수행할 경우 미리 '1'로 세트(set)되어 있다. 프로그램시 READ_EN 신호는 로우(low)로 되며, 데이터 입력 신호(DATA0_IN 내지 DATA15_IN)는 '1' 데이터를 저장할 경우 로우(low), '0' 데이터를 저장할 경우에는 하이(high)로 되어 프로그램이 수행된다.
드레인 펌핑 회로는 셀의 드레인 전류를 고려하여 설계하는데, 셀의 드레인 피크(peak) 전류를 드레인 펌핑 회로가 공급하지 못할 경우 프로그램 효율이 저하되고 정해진 프로그램 시간 내에서 프로그램이 충분히 이루어지지 않는다. 본 발명과 같이 드레인 전류가 피크인 초기 500ns 동안에 바이트 단위로 프로그램을 실시하게 되면 드레인 피크 전류를 반으로 줄일 수 있으며, 이는 결국 펌핑 회로 또한 반 정도의 크기로 축소되는 결과를 가져온다. 1차 프로그램을 실시하는 l㎲ 시간 이후에 셀의 드레인 전류는 급격히 감소하므로 두 바이트를 모아 한 워드를 동시에 프로그램하는 2차 프로그램의 경우, 1/2로 감소된 드레인 펌핑 회로로도 충분히 프로그램이 가능하게 된다.
이와 같이, 셀의 문턱 전압 상승 특성을 이용하여 두 단계의 프로그램을 실시하므로써 프로그램 시간을 줄임은 물론 드레인 펌핑 회로의 크기를 줄일 수 있어 소자의 집적도를 향상시키면서 프로그램 효율을 개선할 수 있다.
도 2(b)는 이와 같은 방법으로 프로그램할 경우 D_PumpA 신호 및 D_PumpB 신호의 타이밍도를 나타낸다. 처음 500ns 동안 D_PumpA 신호가 하이(high) 상태가 되어 제 1 트랜지스터(T1)가 턴온되어 상위 8비트의 메모리 셀이 프로그램 된 후 제 1 트랜지스터(T1)는 턴오프된다. 이후 D_PumpB 신호가 하이(high) 상태가 되면 500ns 동안 하위 8비트의 메모리 셀이 프로그램되다. 이 시점이 지난 후 제 2 트랜지스터(T2)가 턴온되어 있는 상태에서 제 1 트랜지스터(T1)를 다시 턴온시켜 3㎲ 정도의 시간동안 두 바이트를 한번에 프로그램하므로써 플래쉬 메모리 셀의 프로그램에 필요한 총 프로그램 시간(PGM_EN)은 약 4㎲의 시간이 소요된다.
도 3(a) 및 3(b)는 프로그램 시간과 메모리 셀 문턱 전압의 관계를 측정하여 도시한 그래프이다.
도 3(a)에 도시된 바와 같이, 메모리 셀의 문턱전압(Vth)은 초기 1㎲ 동안 급격히 상승하다가 그 이후에는 서서히 증가하면서 컷 오프 상태가 된다. 도 3(b)는 3(a)의 그래프를 로그(log) 스캐일(scale)한 결과를 나타낸다. 셀의 드레인 전류는 셀 문턱 전압의 자승에 반비례함을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 플래쉬 메모리 셀의 문턱 전압 상승 특성을 이용하여 바이트 단위의 1차 프로그램으로 메모리 셀의 문턱 전압을 어느 정도 상승시킨 후 두 바이트를 동시에 2차 프로그램하므로써 프로그램 시간을 단축시킴은 물론 드레인 펌핑 회로의 크기를 감소시킬 수 있어 소자의 집적도를 향상시키면서 프로그램 효율을 개선할 수 있는 효과가 있다.
도 1은 종래의 플래쉬 메모리 셀의 프로그램 방법을 설명하기 위해 도시한 회로도.
도 2(a) 및 2(b)는 본 발명에 따른 플래쉬 메모리 셀의 프로그램 방법을 설명하기 위해 도시한 회로도 및 타이밍도.
도 3(a) 및 3(b)는 프로그램 시간과 메모리 셀 문턱 전압의 관계를 측정하여 도시한 그래프.

Claims (4)

  1. 다수의 워드라인 및 다수의 비트라인 간에 연결된 메모리 셀 어레이와, 상기 메모리 셀 어레이를 구성하는 메모리 셀들에 드레인 전류를 공급하기 위한 드레인 펌핑 회로로 구성된 플래쉬 메모리 장치에 있어서,
    상기 메모리 셀 어레이의 상위 한 바이트의 비트라인 및 상기 드레인 펌핑 회로 간에 연결되어 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램시키기 위한 제 1 구동 수단과,
    상기 메모리 셀 어레이의 하위 한 바이트의 비트라인 및 상기 드레인 펌핑 회로 간에 연결되어 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램시키기 위한 제 2 구동 수단으로 이루어져,
    상기 제 1 구동 수단이 구동되면 상기 드레인 펌핑 회로부터 공급되는 전류가 상기 상위 한 바이트의 비트라인에 인가되어 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들이 프로그램되고, 그 다음에 상기 제1 구동수단이 구동되지 않고 상기 제2 구동 수단이 구동되면 상기 드레인 펌핑 회로부터 공급되는 전류가 상기 하위 한 바이트의 비트라인에 인가되어 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들이 프로그램되며, 그 후에 상기 제1 및 제2 구동수단이 모두 구동되면, 상기 드레인 펌핑 회로로부터 공급되는 전류가 상기 상위 한 바이트의 비트라인과 상기 하위 한 바이트의 비트라인에 각각 인가되어 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들과 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들이 동시에 재프로그램되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 구동 수단은 메모리 셀의 제 1 문턱전압 상승시간 동안 턴온되고, 상기 제 1 문턱전압 상승시간이 경과한 후 상기 메모리 셀의 제 2 문턱전압 상승시간 동안 턴오프되며, 상기 제 2 문턱전압 상승시간 경과 후 다시 턴온되도록 하는 신호에 의해 구동되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 2 구동 수단은 메모리 셀의 제 1 문턱전압 상승시간 동안 턴오프되고, 상기 제 1 문턱전압 상승시간이 경과한 후의 상기 메모리 셀의 제 2 문턱전압 상승시간 동안과 그 이후에 턴온되도록 하는 신호에 의해 구동되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 메모리 셀의 제 1 문턱전압 상승시간 동안 제 1 구동 수단을 턴온시켜 상위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램하고 상기 제 1 구동 수단을 턴오프시킨 후 상기 제 1 문턱전압 상승시간이 경과한 후 상기 메모리 셀의 제 2 문턱전압 상승시간 동안 제 2 구동 수단을 턴온시켜 하위 한 바이트의 비트라인에 연결되는 메모리 셀들을 프로그램하는 제 1 프로그램 단계와,
    상기 제 1 프로그램 단계로부터 상기 제 2 문턱전압 상승시간이 경과한 후 제 1 구동 수단 및 제 2 구동 수단이 동시에 턴온된 상태에서 상기 상위 한 바이트의 비트라인에 연결되는 메모리 셀들과 상기 하위 한 바이트의 비트라인에 연결되는 메모리 셀들을 동시에 프로그램하는 제 2 프로그램단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 프로그램 방법.
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