KR20060099442A - 의사 공진 방식 스위칭 전원 장치 및 이를 이용한 의사공진 방식 스위칭 전원 회로 - Google Patents

의사 공진 방식 스위칭 전원 장치 및 이를 이용한 의사공진 방식 스위칭 전원 회로 Download PDF

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KR20060099442A
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요시오 후지무라
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산요덴키가부시키가이샤
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Abstract

MOSFET가 오프(OFF) 상태로 되었을 때에 일차 권선에 전자기적으로 결합된 보조 권선에 발생하는 역기전압을 받아서, 역기전압의 값에 따라 단계적으로 기준 전압을 설정하는 레벨 결정 회로 및 기준 전압 발생 회로와, 부하에 공급되는 전력에 대응하는 피드백 전압을 받아서, 피드백 전압이 기준 전압보다도 커졌을 경우에 MOSFET를 오프 상태로 하는 신호를 출력하는 발진레벨 비교회로를 구비하는 의사(擬似) 공진 방식 스위칭 전원 장치에 의해 의사 공진 방식 스위칭 전원 장치에 접속되는 콘덴서의 수를 절감시킨다.
의사 공진 방식 스위칭 전원 장치, 의사 공진 방식 스위칭 전원 회로, 과전류

Description

의사 공진 방식 스위칭 전원 장치 및 이를 이용한 의사 공진 방식 스위칭 전원 회로{Quasi Resonant Type Switching Power Supply and Quasi Resonant Type Switching Power Circuit Using the Same}
도 1은 본 발명의 실시예에 있어서 의사 공진 방식 스위칭 전원 장치의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시예에 있어서 의사 공진 방식 스위칭 전원 장치의 작용을 나타내는 타이밍 차트이다.
도 3은 본 발명의 실시예에 있어서 게이트 에지 회로 및 레벨 결정 회로의 구성예를 나타내는 회로도이다.
도 4는 본 발명의 실시예에 있어서 기준 전압 발생 회로의 구성예를 나타내는 회로도이다.
도 5는 본 발명의 실시예에 있어서 의사 공진 방식 스위칭 전원 회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 실시예에 있어서 의사 공진 방식 스위칭 전원 장치의 작용을 나타내는 타이밍 차트이다.
도 7은 배경 기술의 의사 공진 방식 스위칭 전원 장치의 구성을 나타내는 블 록도이다.
<부호의 간단한 설명>
1 파워 MOSFET 2 센싱용 MOSFET
3 발진 회로 4 픽스 회로
5 MOSFET 6 에지 검출 회로
8 발진 에지 회로 9 래치 회로
10 기준 전압 발생 회로 11 저전압 검출 회로
12 고전압 검출 회로 13 이상 과열 검출 회로
15 발진 레벨 비교 회로 16 펄스폭 변조 회로(플립 플롭)
17 버퍼 18 드라이버 회로
20 전파 정류 회로 21 초크 코일
22 트랜스 23 일차 권선
24 이차 권선 25 보조 권선
27 평활 회로 28 기동 저항
29 전압 공진 콘덴서 30, 31 다이오드
32 콘덴서 33 포토커플러
34 발광 다이오드 35 포토트랜지스터
36, 37 저항 38 콘덴서
40 트랜지스터 41, 42 저항
43 제너(Zener) 다이오드 45 저항
60 게이트 에지 회로 60a, 60b, 60c NOT 소자
60d NAND 소자 60e 로우 패스 필터
62 레벨 결정 회로 64 기준 전압 발생 회로
70, 71, 72 비교기 73, 74 NAND 소자
75, 76 에지 검출 회로 75a, 75b, 75c NOT 소자
75d NOR 소자 75e 로우 패스 필터
76a, 76b, 76c NOT 소자 76d NOR 소자
76e 로우 패스 필터 77, 78 플립 플롭
80 정전류원 85, 86 트랜지스터
100, 200 의사 공진 방식 스위칭 전원 장치
관련 문헌과의 상호 참조
명세서, 청구항, 도면 및 요약서를 포함한 일본 특허 공개 공보 제 2005-67373호에 개시된 전체 내용은 본 명세서에 참조로 포함된다.
본 발명은 과전류에 대한 보호 회로를 구비한 의사 공진 방식 스위칭 전원 장치에 관한 것이다.
종래의 의사 공진 방식 스위칭 전원 장치(100)는, 도 7에 도시된 바와 같이, 집적 회로(Q)로서 구성되어 있다. 집적 회로(Q)는 MOSFET(1) 및 MOSFET(2)와 함께 패키지(P)에 격납되어 있다. 의사 공진 방식 스위칭 전원 장치(100)는, Vcc 단자(T1), TRG 단자(T2), FB 단자(T3), 소스 단자(T4), 드레인 단자(T5) 및 VREF 단자(T6)를 구비한다. 소스 단자(T4)와 드레인 단자(T5)의 사이에는 MOSFET(1)의 소스 전극과 드레인 전극이 각각 접속되어 있다. MOSFET(1)의 드레인 전극에는 MOSFET(2)의 드레인 전극이 접속되어 있다.
발진 회로(3)는 거치상파 신호(saw like signal)를 발진한다. 픽스 회로(4)로부터 충전 신호가 입력되면 MOSFET(5)가 온 상태로 되고, MOSFET(5)를 개재해도 발진 회로(3) 내의 콘덴서(C)가 충전된다. 이것에 의해, 콘덴서(C)의 충전 시간이 단축된다. 거치상파 신호는 발진 에지 회로(8)에서 펄스 신호로 변환되고, 래치 회로(latch circuit, 9)로 출력된다.
충전 신호는, 트리거(trigger) 신호(TRG)와 주파수 제한 신호(frequency restriction signal)를 픽스 회로(4)로 논리 연산할 수 있다. 트리거 신호(TRG)는, 외부 부착 트랜스의 보조 권선으로부터 발생하는 신호에 따라 트리거 단자(T2)에 입력된다. 그리고, 에지 검출 회로(6)에서 트리거 단자 신호(TRG)를 검출한다. 주파수 제한 신호는, 발진 회로(3)로부터의 신호가 픽스 회로(4)로 귀환되고, 발진 신호가 하이 레벨(H)로부터 로우 레벨(L) 또는 로우 레벨(L)로부터 하이 레벨(H)로 바뀐 순간부터 소정 시간이 흐른 다음 픽스 회로(4) 내에서 생성된다.
기준 전압 발생 회로(10)는, Vcc 단자(T1)에 가해진 전원 전압(Vcc)으로부터 기준 전압(Vref)을 발생한다. VREF 단자(T6)를 이용해서 의사 공진 방식 스위칭 전원 장치(100)의 외부에 콘덴서를 접속하고, 전원 전압(Vcc)에 의해 외부 부착 콘덴서를 충전하는 것에 의해서, 외부 부착 콘덴서의 충전 전압을 기준 전압(Vref)으로 한다.
저전압 검출 회로(11)는, 전원 전압(Vcc)과 문턱 전압(UVL)을 비교하여, 전원 전압(Vcc)이 문턱 전압(UVL) 이하의 경우는 정지 신호를 발진 회로(3) 및 드라이버 회로(18)로 출력하고, 전원 전압(Vcc)이 문턱 전압(UVH) 이상이 되면 정지 해제 신호를 발진 회로(3) 및 드라이버 회로(18)로 출력한다. 발진 회로(3)는, 정지 해제 신호를 받으면 발진을 개시하고, 정지 신호를 받으면 발진을 정지한다. 이와 같이, 저전압 검출 회로(11)에서는, 2개의 문턱 전압 UVL과 UVH를 설치해서, 발진의 개시와 정지에 대하여 히스테리시스(hysteresis, 전압차)를 갖게 하고 있다.
고전압 검출 회로(12)는, 전원 전압(Vcc)과 문턱 전압(OVP)을 비교하여, 전원 전압(Vcc)이 문턱 전압(OVP)보다 높은 경우에는 정지 신호를 래치 회로(9)로 출력한다. 래치 회로(9)는, 정지 신호를 받으면, 발진 에지 회로(8)로부터 출력된 신호를 래치한다. 이상 과열 검출 회로(13)는, 의사 공진 방식 스위칭 전원 장치(100)의 온도를 측정하고, 그 온도가 소정의 기준 온도보다 높아지면 정지 신호를 래치 회로(9)로 출력한다. 래치 회로(9)는 정지 신호를 받으면, 발진 에지 회로(8)로부터 출력된 신호를 래치한다.
발진 레벨 비교 회로(15)는, FB 단자(T3)로부터의 부하 전압 및 센싱용 MOSFET(T2)를 개재해서 입력되는 전압이 중첩된 검출 전압(Vcom)과, 기준 전압 발생 회로(10)로부터의 기준 전압(Vref)을 비교하여, 검출 전압(Vcom)이 기준 전압(Vref) 이하일 때에는 로우 레벨의 리셋 신호를 출력하고, 검출 전압(Vcom)이 기준 전압(Vref)보다 크면 하이 레벨의 리셋 신호를 출력한다.
펄스폭 변조 회로(PWM : pulse width modulation circuit)(16)는, RS-플립플롭이다. 세트 단자(S)에는 래치 회로(9)를 통과한 펄스 신호가 버퍼(17)를 개재해서 가해진다. 리셋 단자(R)에는 발진 레벨 비교 회로(15)로부터의 신호가 가해진다. 펄스폭 변조 회로(16)의 출력 단자(Q)로부터 출력된 신호는, 드라이버 회로(18)를 개재해서, MOSFET(1)와 MOSFET(2)의 게이트에 가해진다.
종래의 의사 공진 방식 스위칭 전원 장치(100)에서는, 콘덴서를 전원 전압(Vcc)으로 충전하고, 그 충전 전압을 기준 전압(Vref)으로 하고 있다. 통상, 콘덴서에는 수백 nF ∼ 수 μF의 용량이 필요하게 된다. 이와 같은 대용량의 콘덴서는 의사 공진 방식 스위칭 전원 장치(100)에 내장하는 것이 곤란하다. 따라서, 콘덴서를 접속하기 위한 VREF 단자(6)를 설치할 필요가 있다.
외부 부착 콘덴서 전용 VREF 단자를 설치함에 따라, 의사 공진 방식 스위칭 전원 장치(100)의 패키지의 사이즈가 커지는 문제가 있었다. 또한, 의사 공진 방식 스위칭 전원 장치(100)를 탑재한 회로를 구성할 때에 콘덴서를 접속하는 공정이 필요하게 되고, 제조 공정이 복잡화됨과 동시에 제조비용이 높아지는 문제도 있었다.
또한, 종래의 의사 공진 방식 스위칭 전원 장치(100)에서는, 부하가 단락된 경우 등에 있어서도 VREF 단자(6)에 접속된 콘덴서는 계속 충전되고, 기준 전압(Vref)은 높은 전압 값으로 유지된다. 따라서, 발진 레벨 비교 회로(15)에 있어서 회로의 부적합한 경우를 검출할 수 없고, 부하로의 전력 공급이 정지되지 않고 의사 공진 방식 스위칭 전원 장치(100)가 과부하 상태로 되어 있었다.
본 발명은, 스위칭 소자를 구비하고, 상기 스위칭 소자의 스위칭을 반복해서 외부에 접속된 트랜스의 일차 권선에 전력을 단속적으로 공급함에 따라, 상기 일차 권선에 전자기적으로 결합된 이차 권선에 접속된 부하에 전력을 공급하는 의사 공진 방식 스위칭 전원 장치에 있어서, 상기 스위칭 소자가 오프 상태로 되었을 때에 상기 일차 권선에 전자기적으로 결합된 보조 권선에 발생하는 역기전압을 받아서, 그 역기전압의 값에 따라 단계적으로 기준 전압을 설정하는 과전류 제한 회로와, 상기 부하에 공급되는 전력에 대응하는 검출 전압을 받아서, 그 검출 전압이 상기 기준 전압보다도 커졌을 경우에 상기 스위칭 소자를 오프 상태로 하는 신호를 출력하는 발진 레벨 비교회로를 구비하는 것을 특징으로 한다.
본 발명의 실시예에 있어서 의사 공진 방식 스위칭 전원 장치(200)는, 도 1에 도시된 바와 같이, 집적회로(R)로서 구성되어 있다. 집적회로(R)는, MOSFET(1) 및 MOSFET(2)와 함께 패키지(S)에 격납되어 있다. 또한, 도 1에 있어서, 종래의 의사 공진 방식 스위칭 전원 장치(100)와 동일한 구성에는 도 7과 동일한 부호를 부여하고 있다.
의사 공진 방식 스위칭 전원 장치(200)는, 파워 MOSFET(1), 센싱용 MOSFET(2), 발진회로(3), 픽스 회로(4), MOSFET(5), 에지 검출 회로(6), 발진 에지 회로(8), 래치 회로(9), 저전압 검출 회로(11), 고전압 검출 회로(12), 이상 과열 검출 회로(13), 발진 레벨 비교 회로(15), 펄스폭 변조 회로(16), 버퍼(17), 드라이버 회로(18), 게이트 에지 회로(60), 레벨 결정 회로(62) 및 기준 전압 발생 회로(64)를 포함해서 구성된다.
의사 공진 방식 스위칭 전원 장치(200)는, Vcc 단자(T1), TRG 단자(T2), FB 단자(T3), SOURCE 단자(T4) 및 DRAIN 단자(T5)를 구비한다. 의사 공진 방식 스위칭 전원 장치(200)에서는 VREF 단자(T6)는 필요로 하지 않는다.
SOURCE 단자(T4)와 DRAIN 단자(T5)의 사이에는 MOSFET(1)의 소스 전극과 드레인 전극이 각각 접속되어 있다. MOSFET(1)는 스위칭 소자로서 사용된다. MOSFET(1)의 드레인 전극에는 MOSFET(2)의 드레인 전극이 접속되어 있다.
에지 검출 회로(6)는 TRG 단자(T2)에 접속된다. 에지 검출 회로(6)는 TRG 단자(T2)로부터 입력되는 신호의 전압이 소정의 문턱 전압(VEG)이상의 상태로부터 문턱 전압(VEG)보다 작은 상태로 천이한 타이밍에 동기(synchronism)해서 펄스 신호를 출력한다. 후술하는 것과 같이, 트리거 단자(T2)에는 외부 부착 트랜스의 보조 권 선으로부터 발생하는 MOSFET(1)의 드레인 소스간 전압 파형과 서로 유사한 형태의 트리거 신호(STRG)가 입력된다. 트리거 신호(STRG)는, 이차 권선(24)에 발생하는 전압과 권선비에 비례하는 전압으로 된다. 에지 검출 회로(6)로부터의 펄스 신호는, 픽스 회로(4)로 출력된다.
픽스 회로(4)는, 에지 검출 회로(6)로부터의 펄스 신호와 발진 회로(3)로부터의 피드백 신호를 받아서, 충전 신호(charge control signal)를 생성하여 출력한다. 픽스 회로(4)는, 발진 회로(3)로부터의 신호에 근거해서, 발진 신호가 하이 레벨(H)로부터 로우 레벨(L) 또는 로우 레벨(L)로부터 하이 레벨(H)로 바뀐 순간으로부터 소정 시간 늦게 주파수 제한 신호를 생성한다. 또한, 주파수 제한 신호와 에지 검출 회로(6)로부터의 펄스 신호를 논리 연산해서 충전 신호를 생성한다.
충전 신호가 출력되면 MOSFET(5)가 온(ON) 상태로 되고, MOSFET(5)를 개재해도 발진 회로(3)내의 콘덴서(C)가 충전된다. 이것에 의해, 콘덴서(C)의 충전 시간이 단축된다.
발진 회로(3)는 거치상파 신호(saw like signal)를 발진하는 발진기를 포함해서 구성된다. 발진 회로(3)에는, 콘덴서(C)의 충전 전압이 저항을 개재해서 공급된다. 발진 회로(3)는, 저전압 검출 회로(11)로부터 정지 해제 신호가 입력되어 있는 경우에, 콘덴서(C)의 충전 전압에 대응하는 구배를 갖는 거치상파 신호를 발진한다. 즉, 발진 회로(3)는, 에지 검출 회로(6)로부터 펄스 신호가 출력된 타이밍에 동기시켜서 거치상파 신호를 발생시키고, 발진 에지 회로(8)로 출력한다.
발진 에지 회로(8)는, 발진된 거치상파 신호를 받아서, 거치상파 신호의 에지를 검출해서 펄스 신호로 변환한다. 생성된 펄스 신호는 래치 회로(9)로 출력된다.
래치 회로(9)는 발진 에지 회로(8)로부터 펄스 신호를 받아서, 버퍼(17)로 세트 신호를 출력한다. 래치 회로(9)는, 고전압 검출 회로(12) 및 이상 과열 검출 회로(13)로부터 정지신호가 입력되어 있지 않으면 펄스 신호를 그대로 버퍼(17)로 출력한다. 한편, 고전압 검출 회로(12) 및 이상 과열 검출 회로(13)로부터 정지 신호가 입력되어 있으면, 펄스 신호를 래치해서 출력한다. 래치 회로(9)의 출력 신호는 버퍼(17)를 개재해서, 펄스폭 변조 회로(16)로 출력된다.
발진 레벨 비교 회로(15)는, FB 단자(T3)로부터의 부하 전압 및 센싱용 MOSFET(2)를 개재해서 입력되는 전압이 중첩된 검출 전압(Vcom)과, 기준 전압 발생 회로(64)로부터의 기준 전압(Vref)을 비교하여, 검출 전압(Vcom)이 기준 전압(Vref) 이하일 때에는 로우 레벨의 리셋 신호를 출력하고, 검출 전압(Vcom)이 기준 전압(Vref)보다 커진 타이밍에 동기해서 하이 레벨의 리셋 신호를 출력한다. 후술하는 것과 같이, 본 실시예에서는, 기준 전압(Vref)은 TRG 단자(T2)로부터 입력되는 트리거 신호(STRG)의 진폭에 따라서 단계적으로 설정된다. 리셋 신호는 펄스폭 변조 회로(16)에 입력된다.
펄스폭 변조 회로(16)는, RS-플립 플롭을 포함해서 구성된다. 세트 단자(S)에는, 래치 회로(9)로부터의 세트 신호가 버퍼(17)를 개재해서 입력된다. 리셋 단 자(R)에는, 발진 레벨 비교 회로(15)로부터의 리셋 신호가 입력된다. 즉, 래치 회로(9)의 세트 출력이 로우 레벨로부터 하이 레벨로 변화한 타이밍에서 펄스폭 변조 회로(16)의 출력 단자(Q)는 하이 레벨로 세트되고, 발진 레벨 비교 회로(15)로부터의 출력이 로우 레벨로부터 하이 레벨로 변화한 타이밍에서 펄스폭 변조 회로(16)의 출력 단자(Q)는 로우 레벨로 리셋 된다. 펄스폭 변조 회로(16)의 출력 단자(Q)로부터의 신호는 드라이버 회로(18)를 개재해서 MOSFET(1)와 MOSFET(2)의 게이트에 입력된다.
드라이버 회로(18)는, 펄스폭 변조 회로(16)의 출력 단자(Q)로부터의 신호를 필요에 따라 증폭해서 게이트 신호(SDRV)로서 출력한다. 게이트 신호(SDRV)는, MOSFET(1)와 MOSFET(2)의 게이트 및 게이트 에지 회로(60)로 출력된다. 게이트 신호(SDRV)가 하이 레벨일 때에 MOSFET(1)과 MOSFET(2)는 온 상태로 되고, 게이트 신호(SDRV)가 로우 레벨일 때에 MOSFET(1)과 MOSFET(2)는 오프 상태로 된다. 또한, 저전압 검출 회로(11)로부터의 정지 신호에 따라 드라이버 회로(18)의 출력을 제어 하는 것도 바람직하다.
저전압 검출 회로(11)는, Vcc 단자(T1)에 접속된다. 저전압 검출 회로(11)는, Vcc 단자(T1)를 개재해서 전원 전압(Vcc)을 받아서, 전원 전압(Vcc)과 소정의 문턱 전압(UVL)을 비교하여, 전원 전압(Vcc)이 문턱 전압(UVL) 이하의 경우는 정지 신호를 발진 회로(3) 및 드라이버 회로(18)로 출력하고, 전원 전압(Vcc)이 문턱 전압(UVH)보다 크게 되면 정지 해제 신호를 발진 회로(3) 및 드라이버 회로(18)로 출 력한다. 발진 회로(3)는, 정지 해제 신호를 받으면 발진을 개시하고, 정지 신호를 받으면 발진을 정지한다. 이와 같이, 저전압 검출 회로(11)에서는, 2개의 문턱 전압 UVL 및 UVH를 설치해서, 발진의 개시와 정지에 대해서 히스테리시스(전압차)를 갖게 하고 있다.
고전압 검출 회로(12)는, Vcc 단자(T1)에 접속된다. 고전압 검출 회로(12)는 Vcc 단자(T1)를 개재해서 전원 전압(Vcc)을 받아서, 전원 전압(Vcc)과 소정의 문턱 전압(OVP)을 비교하여, 전원 전압(Vcc)이 문턱 전압(OVP)보다 높은 경우에는 정지 신호를 래치 회로(9)로 출력한다. 래치 회로(9)는, 정지 신호를 받으면 발진 에지 회로(8)로부터 출력된 신호를 래치한다.
이상 과열 검출 회로(13)는, 의사 공진 방식 스위칭 전원 장치(200)의 온도를 검출하고, 그 온도가 소정의 기준 온도(TREF)보다 높게 되면 정지 신호를 래치 회로(9)로 출력한다. 래치 회로(9)는, 정지 신호를 받으면 발진 에지 회로(8)로부터 출력된 신호를 래치한다.
게이트 에지 회로(60)는, 드라이버 회로(18)로부터 게이트 신호(SDRV)를 받아서, 도 2에 도시된 바와 같이, 게이트 신호(SDRV)가 하이 레벨로부터 로우 레벨로 변화하는 타이밍에서 하이 레벨로부터 로우 레벨로 되는 펄스 신호를 게이트 오프 에지 신호(SGOF)로서 출력한다. 게이트 오프 에지 신호(SGOF)는 레벨 결정 회로(62)로 출력된다. 게이트 오프 에지 신호(SGOF)는, 기준 전압(Vref)을 발진 레벨 비교 회로 (15)에 설정하는 기간을 MOSFET(1)이 오프 상태로 되는 시점까지 제어하는 리셋 신호로서 이용된다.
예를 들면, 게이트 에지 회로(60)는, 도 3에 도시된 바와 같이, 3개의 NOT 소자(60a, 60b, 60c), NAND 소자(60d) 및 로우 패스 필터(60e)를 포함하여 구성할 수 있다. NOT 소자(60a, 60c)의 입력 단자에는 게이트 신호(SDRV)가 입력된다. NOT 소자(60a)의 출력은, 로우 패스 필터(60e)를 개재해서 NOT 소자(60b)에 입력된다. NOT 소자(60b, 60c)의 출력은 NAND소자(60d)에 입력된다. 단, 게이트 에지 회로(60)는 이에 한정되는 것이 아니고, MOSFET(1)가 오프 상태로 된 타이밍을 검출해서, 그 타이밍에 동기해서 펄스 신호 등을 레벨 결정 회로(62)에 전달할 수 있는 구성이라면 무방하다.
레벨 결정 회로(62)는, TRG 단자(T2)로부터 입력되는 트리거 신호(STRG)를 받아서, 트리거 신호(STRG)가 소정의 문턱 전압 이상인지 아닌지를 판정한다. 레벨 결정 회로(62)는, 트리거 신호(STRG)가 이차 권선(24)에 발생하는 전압과 비례하는 신호인 것을 이용해서, 다음 스위칭 사이클로 설정되는 기준 전압(Vref)을 결정하기 위해 이용되는 회로이다.
레벨 결정 회로(62)는 도 3에 도시된 바와 같이, 비교기를 포함하는 에지 검출 회로로서 구성할 수 있다. 예를 들면, 비교기(70, 71, 72), NAND 소자(73, 74), 에지 검출 회로(75, 76) 및 RS-플립 플롭(77, 78)을 포함하여 구성할 수 있다. 단, 이에 한정되는 것은 아니고, 트리거 신호(STRG)와 소정의 문턱 전압을 비교해서, 그 비교 결과에 따라 기준 전압을 결정하는 제어 신호를 출력할 수 있는 구성이라면 무방하다.
비교기(70)의 비반전 입력단자(+)에는 문턱 전압(Vp)이 입력되고, 반전 입력 단자(-)에는 트리거 신호(STRG)가 입력된다. 비교기(70)는, 도 2에 도시된 바와 같이, 트리거 신호(STRG)가 문턱 전압(Vp) 이하일 때에 출력을 하이 레벨로 하고, 트리거 신호(STRG)가 문턱 전압(Vp)보다 커졌을 때에 출력을 로우 레벨로 반전시킨다. 비교기(71)의 비반전 입력단자(+)에는 트리거 신호(STRG)가 입력되고, 반전 입력 단자(-)에는 문턱 전압(VTH2)이 입력된다. 비교기(71)는, 도 2에 도시된 바와 같이, 트리거 신호(STRG)가 문턱 전압(VTH2)보다 작을 때에 출력을 로우 레벨로 하고, 트리거 신호(STRG)가 문턱 전압(VTH2)이상으로 되면 출력을 하이 레벨로 반전시킨다.
비교기(70)의 출력(C1) 및 비교기(71)의 출력(C2)은 NAND 소자(73)에 입력된다. 따라서, 도 2에 도시된 바와 같이, 비교기(70)의 출력(C1) 및 비교기(71)의 출력(C2)이 모두 하이 레벨, 즉, 트리거 신호(STRG)가 문턱 전압(VTH2)이상 문턱 전압(VP)이하일 때만 NAND 소자(73)의 출력(N1)은 로우 레벨로 된다.
에지 검출 회로(75)에는 NAND 소자(73)의 출력(N1)이 입력된다. 도 2에 도시된 바와 같이, 에지 검출 회로(75)는, 출력(N1)이 로우 레벨로부터 하이 레벨로 변 경된 타이밍에 동기해서 에지 펄스 신호(P1)를 출력한다.
예를 들면, 에지 검출 회로(75)는 도 3에 도시된 바와 같이, 3개의 NOT 소자(75a, 75b, 75c), NOR 소자(75d) 및 로우 패스 필터(75e)를 포함하여 구성할 수 있다. NOT 소자(75a, 75c)의 입력 단자에는 출력(N1)이 입력된다. NOT 소자(75a)의 출력은, 로우 패스 필터(75e)를 개재해서, NOT 소자(75b)에 입력된다. NOT 소자(75b, 75c)의 출력은, NOR 소자(75d)에 입력된다.
RS-플립 플롭(77)은, 세트 단자(S)에 에지 검출 회로(75)로부터의 에지 펄스 신호(P1)를 받고, 리셋 단자(R)(바)에 게이트 에지 회로(60)로부터의 게이트 오프 에지 신호(SGOF)를 받는다. 즉, 트리거 신호(STRG)가 문턱 전압(VTH2)이상 문턱 전압(VP) 이하의 상태로부터 문턱 전압(VTH2)보다 작은 상태 또는 문턱 전압(VP)보다 큰 상태로 천이한 타이밍에 동기해서 출력 단자(Q)로부터 출력되는 신호(S0)를 로우 레벨로부터 하이 레벨로 세트한다(반전 출력 단자(Q)(바)로부터 출력되는 신호(S1)를 하이 레벨로부터 로우 레벨로 세트한다). 그리고, 게이트 오프 에지 신호(SGOF)가 하이 레벨로부터 로우 레벨로 변경된 타이밍, 즉 게이트 신호(SDRV)가 하이 레벨로부터 로우 레벨로 변경되어 MOSFET(1)이 오프 상태로 된 타이밍에 동기해서 출력 단자(Q)로부터 출력되는 신호(S0)를 하이 레벨로부터 로우 레벨로 리셋 한다(반전 출력 단자(Q)(바)로부터 출력되는 신호(S1)를 로우 레벨로부터 하이 레벨로 리셋 한 다). 상기 신호(S1)가 기준 전압 발생 회로(64)에 있어서 기준 전압(Vref)을 결정하는 제어 신호로 이용된다.
즉, 도 2에 도시된 바와 같이, 어떠한 원인으로 1 사이클보다 길고 트리거 신호(STRG)가 문턱 전압(Vp)보다 큰 상태로 유지되면, RS-플립 플롭(77)의 출력 단자(Q)는 로우 레벨(반전 출력 단자(Q)(바)는 하이 레벨)로 유지된다.
기준 전압(Vref)을 2단계보다 많게 단계적으로 설정할 필요가 있을 경우에는 비교기(72)를 추가로 설치하는 것도 매우 바람직하다. 비교기(72)의 비반전 입력단자(+)에는 트리거 신호(STRG)가 입력되고, 반전 입력 단자(-)에는 문턱 전압(VTH1)이 입력된다. 비교기(72)는 트리거 신호(STRG)가 문턱 전압(VTH1)보다 작을 때에 출력을 로우 레벨로 하고, 트리거 신호(STRG)가 문턱 전압(VTH1) 이상으로 되면 출력을 하이 레벨로 반전시킨다. 또한, 비교기(72)의 출력(C3)은 NAND 소자(74)에 입력된다. NAND 소자(74)의 입력의 타단은 하이 레벨로 유지되어 있으므로, 트리거 신호(STRG)가 문턱 전압(VTH1) 이상일 때만 NAND 소자(74)의 출력(N2)은 로우 레벨로 된다.
비교기(70)의 출력(C1) 및 비교기(72)의 출력(C3)이 NAND 소자(74)에 입력된다. 따라서, 도 2에 도시된 바와 같이, 비교기(70)의 출력(C1) 및 비교기(72)의 출력(C3)이 모두 하이 레벨, 즉 트리거 신호(STRG)가 문턱 전압(VTH1)이상 문턱 전압(VP)이하일 때만 NAND 소자(74)의 출력(N2)이 로우 레벨로 된다.
에지 검출 회로(76)에는, NAND 소자(74)의 출력(N2)이 입력된다. 도 2에 도시된 바와 같이, 에지 검출 회로(76)는, 출력(N2)이 로우 레벨로부터 하이 레벨로 변경된 타이밍에 동기해서 에지 펄스 신호(P2)를 출력한다. 에지 검출 회로(76)는, 도 3에 도시된 바와 같이, 에지 검출 회로(75)와 동일한 구성으로 할 수 있다.
RS-플립 플롭(78)은, 세트 단자(S)에 에지 검출 회로(76)로부터의 에지 펄스 신호(P2)를 받고, 리셋 단자(R)(바)에 게이트 에지 회로(60)로부터의 게이트 오프 에지 신호(SGOF)를 받는다. 즉, 트리거 신호(STRG)가 문턱 전압(VTH1)이상 문턱 전압(VP) 이하의 상태로부터 문턱 전압(VTH1)보다 작은 상태 또는 문턱 전압(VP)보다 큰 상태로 천이한 타이밍에 동기해서 반전 출력 단자(Q)(바)로부터 출력되는 신호(S2)를 하이 레벨로부터 로우 레벨로 세트한다. 그리고, 게이트 오프 에지 신호(SGOF)가 하이 레벨로부터 로우 레벨로 변경된 타이밍, 즉 게이트 신호(SDRV)가 하이 레벨로부터 로우 레벨로 변경되어 MOSFET(1)이 오프 상태로 된 타이밍에 동기해서 반전 출력 단자(Q)(바)로부터 출력되는 신호(S2)를 로우 레벨로부터 하이 레벨로 리셋 한다. 상기 신호(S2)가 기준 전압 발생 회로(64)에 있어서 기준 전압(Vref)을 다단계로 설정하기 위한 제어 신호로서 이용된다. 즉, 도 2에 도시된 바와 같이, 어떠한 원인으로 트리거 신호(STRG)가 문턱 전압(Vp)보다 큰 상태로 유지되어버린 경우, RS-플립 플롭(78)의 반전 출력 단자(Q)(바)는 하이 레벨로 유지된다.
본 발명의 실시예에서는, 문턱 전압(VTH1) < 문턱 전압(VTH2) < 문턱 전압(VP)로 설정한다. 예를 들면, 문턱 전압(VTH1)을 1.9V, 문턱 전압(VTH1)을 3.8V, 문턱 전압(VP)을 Vcc-1.5V로 설정한다. 또한, 보다 많은 단계로 분할해서 기준 전압(Vref)을 설정할 필요가 있을 경우에는, 비교기를 추가로 설치해서, 트리거 신호(STRG)와의 비교에 이용되는 문턱 전압을 보다 많이 설정할 수도 있다.
기준 전압 발생 회로(64)는, 레벨 결정 회로(62)로부터 출력 S1 및 S2를 받아서, 출력 S1 및 S2에 따라 단계적으로 기준 전압(Vref)을 출력한다. 기준 전압 발생 회로(64)는, 도 4에 도시된 바와 같이, 정전류원(80), 저항 소자(R1~R4), 트랜지스터(85, 86)를 포함하여 구성된다. 단, 이에 한정되는 것은 아니고, 레벨 결정 회로(62)로부터의 제어 신호를 받아서, 제어 신호에 따라 기준 전압(Vref)을 단계적으로 출력하는 구성이라면 무방하다.
저항 소자(R1~R4)는, 서로 직렬로 접속되어, 저항 소자(R4)의 일단(D)이 접지 전위로 된다. 저항 소자(R1~R4)에는 정전류원(80)으로부터 일정한 전류(Ic)가 공급된다. 저항 소자(R3, R4)의 직렬 회로의 양단(B, D)은 트랜지스터(85)의 소스 드레인을 개재해서 접속된다. 또한, 저항 소자(R4)의 양단(C, D)은 트랜지스터(86)의 소스 드레인을 개재해서 접속된다. 트랜지스터(85)의 게이트에는, 레벨 결정 회로(62)로부터 출력(S2)이 인가된다. 트랜지스터(86)의 게이트에는, 레벨 결정 회로(62)로부터 출력(S1)이 인가된다. 저항 소자(R1)와 저항 소자(R2)와의 접속점(A)으 로부터 기준 전압(Vref)이 취출된다.
레벨 결정 회로(62)로부터 출력(S2)이 하이 레벨로 유지되어 있는 상태에서는, 트랜지스터(85)의 소스 드레인사이가 단락 상태로 되고, 기준 전압(Vref1)=(R2×Vx)/(R1+R2)로 된다. 레벨 결정 회로(62)로부터 출력(S2)이 로우 레벨이고, 또한, 레벨 결정 회로(62)로부터 출력(S1)이 하이 레벨로 유지되어 있는 상태에서는, 트랜지스터(85)의 소스 드레인 사이는 개방 상태로 되고, 트랜지스터(86)의 소스 드레인 사이가 단락 상태로 되므로, 기준 전압(Vref2)=((R2+R3)×Vx))/(R1+R2+R3)로 된다. 레벨 결정 회로(62)로부터 출력 S1 및 S2가 모두 로우 레벨로 되면, 트랜지스터(85, 86)의 소스 드레인사이가 모두 개방 상태로 되므로, 기준 전압(Vref3)=((R2+R3+R4)×Vx))/(R1+R2+R3+R4)로 된다. 여기서, Vx는 저항 소자(R1~R4)에 병렬로 접속된 다이오드의 역 바이어스 전압으로 결정된다.
여기서, 저항(R1~R4)의 값을 적당히 조정하는 것에 의해서, 기준 전압(Vref1) < 기준 전압(Vref2) < 기준 전압(Vref3)이 되도록 할 수 있다. 예를 들면, 저항(R1)=200kΩ, 저항(R2)=50kΩ, 저항(R3)=100kΩ, 저항(R4)=300kΩ, Vx=5.7V가 되게 함으로써, 기준 전압(Vref1)=약 1.14V, 기준 전압(Vref2)=약 2.44V, 기준 전압(Vref3)=약 3.95V로 설정할 수 있다.
레벨 결정 회로(62)와 기준 전압 발생 회로(64)가 조합되어 과전류 제한 회 로가 구성된다. 과전류 제한 회로는, 외부에 접속되는 콘덴서 등이 필요하지 않으며, 트리거 신호(STRG)의 진폭에 따른 기준 전압(Vref)을 발진 레벨 비교 회로(15)에 출력한다. 과전류 제한 회로는, 부하가 단락 상태로 된 경우에 기준 전압을 가장 낮은 값으로 설정하는 것이 바람직하다. 이로 인해, 부하가 단락 상태로 된 경우 등에 있어서도, 스위칭 소자가 온 상태로 되는 기간이 제한되어 과전류에 대한 보호를 보다 확실하게 할 수 있다.
의사 공진 방식 스위칭 전원 장치(200)는, 도 5에 도시된 바와 같은 의사 공진 방식 스위칭 전원 회로에 사용된다.
전파 정류 회로(20)에는 초크 코일(21)을 개재해서 단자(X)와 단자(Y)의 상업 전원(Vin)이 가해진다. 트랜스(22)는, 일차 권선(23), 이차 권선(24) 및 보조 권선(25)으로 구성된다. 일차 권선(23)의 제 1단자는 전파 정류 회로(20)의 단자(U)에 접속된다. 일차 권선(23)의 제 2단자는 의사 공진 방식 스위칭 전원 장치(200)의 DRAIN 단자(T5)에 접속되고, MOSFET(1)의 드레인 소스 사이를 개재해서, 전파 정류 회로(20)의 단자(T)에 접속되어 있다.
또한, 일차 권선(23)의 제 2단자는, 전압 공진 콘덴서(29)를 개재해서, 의사 공진 방식 스위칭 전원 장치(200)의 SOURCE 단자(T14)에 접속된다. 전압 공진 콘덴서(29)의 용량을 조정함으로써, 의사 공진 방식의 스위칭을 실현할 수 있다.
평활 회로(27)는, 전파 정류 회로(20)의 단자(T)와 단자(U)와의 사이에 병렬로 삽입된다. 평활 회로(27)는, 전파 정류 회로(20)에서 정류된 직류 전압을 평활( 平滑)한다. 전파 정류 회로(20)에 있어서 정류되고, 평활 회로(27)에서 평활된 직류 전압은, 기동 저항(28)을 개재해서, 의사 공진 방식 스위칭 전원 장치(200)의 VCC 단자(T1)에 전원 전압(Vcc)으로서 입력된다. 보조 권선(25)의 일단은, 다이오드(30)를 개재해서, Vcc 단자(T1)에 접속된다. 또한, 저항(45)을 개재해서 TRG 단자(T2)에도 접속된다.
트랜스(22)의 이차 권선(24)의 제 1 단자는 부하의 접지 단자(N)에 접속된다. 트랜스(22)의 이차 권선(24)의 제 2 단자는 다이오드(31)의 양극(anode)에 접속된다. 다이오드(31)의 음극(cathode)이 부하에 접속된다.
또한, DC-OUT 단자(M)와 부하의 접지 단자(N)는 콘덴서(32)를 개재해서 접속된다. DC-OUT 단자(M)에는, 저항을 개재해서 포토커플러(33)가 접속된다. 또한, DC-OUT 단자(M)와 부하의 접지 단자(N)는, 저항, 포토커플러(33), 트랜지스터(40) 및 제너 다이오드(43)를 개재해서 접속된다. 또한, DC-OUT 단자(M)와 부하의 접지 단자(N)는, 저항(41) 및 저항(42)을 개재해서 접속된다.
포토커플러(33)는, 발광 다이오드(34)와 포토 트랜지스터(35)를 조합해서 구성된다. 포토커플러(33) 및 트랜지스터(40)는, 2차 회로의 부하에 공급되는 전력을 1차 회로에 피드백시키는 오차 증폭 회로의 주요부를 구성한다. 발광 다이오드(34)의 양극은 저항을 개재해서, 다이오드(31)의 음극에 접속된다. 발광 다이오드(34)의 음극은 트랜지스터(40)의 컬렉터에 접속된다. 트랜지스터(40)의 이미터는, 제너 다이오드(43)를 개재해서, 부하의 접지단자(이차 권선(24)의 제 1 단자)에 접속된다.
트랜지스터(40)는 단자(M)와 단자(N)로부터 취출되는 부하 전압의 변화를 검출하는 것이다. 트랜지스터(40)의 베이스에는, 저항(41)과 저항(42)과의 접속점이 접속된다. 또한, 트랜지스터(40)의 컬렉터는, 콘덴서를 개재해서, 저항(41)과 저항(42)과의 접속점이 접속된다. 또한, 트랜지스터(40)의 이미터는 저항을 개재해서 다이오드(31)의 음극과 접속된다.
트랜스(22)의 이차 권선(24)에는 보조 권선(25)이 전자기적으로 결합되어 있다. 보조 권선(25)의 제 1 단자는 접지된다. 보조 권선(25)의 제 2 단자는 다이오드(30)의 양극에 접속된다. 또한, 보조 권선(25)의 제 2 단자는 저항(45)을 개재해서, TRG 단자(T2)에 접속된다.
다이오드(30)의 음극은 Vcc 단자(T1)에 접속된다. 또한, 다이오드(30)의 음극에는, 포토 트랜지스터(35), 저항(36) 및 저항(37)의 직렬 회로를 개재해서 접지된다. 또한, 다이오드(30)의 음극은, 콘덴서(38)를 개재해서 접지된다.
포토 트랜지스터(35)의 컬렉터는 다이오드(30)의 음극에 접속된다. 포토 트랜지스터(35)의 이미터는 저항(36)에 접속된다. 포토 트랜지스터(35)의 베이스는 2차 회로에 설치된 발광 다이오드(34)와 광학적으로 결합된다. 저항(36)과 저항(37)과의 접속점은 FB 단자(T3)에 접속된다.
다음으로, 도 1 내지 도 6을 참조해서, 의사 공진 방식 스위칭 전원 회로의 작용을 설명한다. 도 6은 의사 공진 방식 스위칭 전원 회로에 있어서 각 부 신호의 시간 변화를 나타낸다.
단자(X)와 단자(Y) 사이에 부가된 상업 전원은 전파 정류 회로(20)에서 정류 되고, 평활 회로(27)에서 평활된 후, 기동 저항(28)을 개재해서 패키지(S)의 Vcc 단자(T1)에 전원 전압(Vcc)으로서 가해진다.
전원 전압(Vcc)이 문턱 전압(UVL) 이하에서는, 저전압 검출 회로(11)로부터의 정지 신호가 출력되고, 발진 회로(3)에서의 거치상파 신호의 발생이 금지된다. 전원 전압(Vcc)이 서서히 증가하고, 문턱 전압(UVH)보다 커지면, 저전압 검출 회로(11)로부터 정지 해제 신호가 출력되고, 발진 회로(3)로부터 거치상파 신호가 출력된다. 또한, Vcc 단자(T1)에 전원 전압(Vcc)이 인가되면, 기준 전압 발생 회로(10)에 의해서, 발진 레벨 비교 회로(15)에 가장 낮은 기준 전압(Vref1)이 세트된다.
거치상파 신호는 발진 에지 회로(8)에 입력되고, 펄스 신호로 변환되어 래치 회로(9)에 출력된다. 이때, 고전압 검출 회로(12)로부터 정지 신호가 출력되어 있지 않으므로, 펄스 신호는 래치 회로(9) 및 버퍼(17)를 개재해서, 펄스폭 변조회로(16)의 세트 단자(S)에 입력된다.
펄스폭 변조회로(16)의 세트 단자(S)에 펄스 신호가 입력되면, 펄스폭 변조회로(16)의 출력 단자(Q)가 하이 레벨로 세트된다. 이때, 드라이버 회로(18)에는 저전압 검출 회로(11)로부터 정지 해제 신호가 입력되어 있으므로, 드라이버 회로(18)는 동작 상태로 되어 있다. 따라서, 펄스폭 변조회로(16)의 출력 단자(Q)의 신호는 드라이버 회로(18)에서 증폭되어, MOSFET(1) 및 MOSFET(2)의 각각의 게이트에 인가되는 신호(SDRV)가 하이 레벨로 된다.
MOSFET(1) 및 MOSFET(2)의 게이트가 하이 레벨로 되면, MOSFET(1) 및 MOSFET(2)가 온 상태로 된다. 이에 따라, 트랜스의 일차 권선(23)을 개재해서 MOSFET(1)의 드레인 소스 사이에 Id가 흐른다. 이로 인해, 도 6에 도시된 바와 같이, 드레인 소스 사이의 전압(VDS)이 저하한다. 트랜스(22)의 일차 권선(23)에 가해진 전력에 따라 트랜스(22)의 이차 권선(24)에 이차 전압이 생긴다. 이차 전압은, 다이오드(31) 및 콘덴서(32)에서 정류 평활되고, 단자(M)와 단자(N)사이에 접속된 부하에 공급된다. 전류(Id)는 도 6에 도시된 바와 같이, MOSFET(1)가 온 상태로 된 시점으로부터 서서히 증가한다. Id의 기울기는 일차 권선의 L값에 의해 결정된다.
부하에 공급된 전압의 변화는 저항(41) 및 저항(42)으로 분할되고, 트랜지스트(40)의 베이스 전압을 서서히 상승시킨다. 트랜지스터(40)의 베이스 전압의 증가에 수반해, 발광 다이오드(34)에 흐르는 전류가 증가한다. 이에 따라, 발광 다이오드(34)의 발광도 서서히 강해지고, 포토 트랜지스터(35)의 저항값이 저하한다. 그 결과, 도 6에 도시된 바와 같이, 부하에 공급된 전압의 증가에 수반해서, FB 단자(T3)에 인가되는 피드백 전압(VFB)이 커진다.
피드백 전압(VFB)은, FB 단자(T3)를 개재해서, 발진 레벨 비교 회로(15)에 입력된다. 발진 레벨 비교 회로(15)는, 피드백 전압(VFB)과 MOSFET(2)을 개재해서 가해지는 전압이 중첩된 검출 전압(Vcom)이 설정되어 있는 기준 전압(Vref), 즉 초기 상태에서는 기준 전압(Vref1)보다 약간이라도 커지면, 리셋 신호를 펄스폭 변조 회로(16)의 리셋 단자(R)에 출력한다. 이로 인해, 펄스폭 변조 회로(16)의 출력 단 자(Q)가 로우 레벨로 리셋 된다. 펄스폭 변조 회로(16)의 출력 단자(Q)의 변화에 수반해서, 드라이버 회로(18)로부터 출력되는 게이트 신호(SDRV)도 로우 레벨로 된다. 펄스폭 변조 회로(16)의 출력 단자(Q)의 변화는, 드라이버 회로(18)를 개재해서, MOSFET(1) 및 MOSFET(2)의 게이트에 전달된다. 이에 따라, MOSFET(1) 및 MOSFET(2)가 오프 상태로 되고, 트랜스(22)의 일차 권선(23)으로의 전력 공급이 차단된다.
또한, 게이트 신호(SDRV)가 로우 레벨로 되면, 게이트 에지 회로(60)는, 도 2에 도시된 바와 같이, 게이트 신호(SDRV)가 하이 레벨로부터 로우 레벨로 변화하는 타이밍에서 로우 레벨로 되는 펄스 신호를 게이트 오프 에지 신호(SGOF)로서 출력한다.
보조 권선(25)에 발생하는 전압은, 이차 권선(24)에 발생하는 전압과 권선비에 비례한 값으로 된다. 여기서, 일차측의 전력이 이차측으로 모두 전달되면, 전압 공진 콘덴서(29)의 공진 작용에 의해, MOSFET(1)의 드레인 소스간 전압은 자유 진동에 의해 코사인 파형으로 감쇠한다. 보조 권선(25)에는 상기 드레인 소스간 전압과 서로 유사한 형태의 전압파형이 발생한다. 이 전압이 저항(45) 및 TRG 단자와 GND 사이에 설치한 콘덴서(CO)에 의해 적분되어, 도 6과 같이, 트리거 신호(STRG)가 생성된다. 트리거 신호(STRG)는 TRG 단자(T2)에 입력된다.
TRG 단자(T2)에 인가된 트리거 신호(STRG)는, 에지 검출 회로(6)에 의해서 펄 스 신호로 변환되어 픽스 회로(4)로 출력됨과 동시에, 레벨 결정 회로(62)로 전달된다.
레벨 결정 회로(62)는, 트리거 신호(STRG)를 받아서 트리거 신호(STRG)가 소정의 문턱 전압 이상인지 아닌지를 판정한다. 도 2에 도시된 바와 같이, 트리거 신호(STRG)가 문턱 전압(VTH1)이상 문턱 전압(VP) 이하의 상태로부터 문턱 전압(VTH1)보다 작은 상태 또는 문턱 전압(VP)보다 큰 상태로 천이한 타이밍에 동기해서 신호(S2)가 하이 레벨로부터 로우 레벨로 세트된다. 또한, 트리거 신호(STRG)가 문턱 전압(VTH2)이상 문턱 전압(VP) 이하의 상태로부터 문턱 전압(VTH2)보다 작은 상태 또는 문턱 전압(VP)보다 큰 상태로 천이한 타이밍에 동기해서 신호(S1)를 하이 레벨로부터 로우 레벨로 세트한다. 예를 들면, 문턱 전압(VTH1)을 1.9V, 문턱 전압(VTH2)을 3.8V, 문턱 전압(VP)을 Vcc-1.5V로 설정한다.
기준 전압 발생 회로(64)는, 도 6에 도시된 바와 같이, 출력 S1 및 S2의 상태에 따른 기준 전압(Vref)을 출력한다. 이미 설명한 대로, 출력(S2)이 하이 레벨로 유지되어 있는 상태, 즉 트리거 신호(STRG)가 문턱 전압(VTH1)보다 작은 상태에서는, 기준 전압(Vref1)=(R2×Vx)/(R1+R2)가 출력 된다. 출력(S2)이 로우 레벨이고, 또한, 레벨 결정 회로(62)로부터 출력(S1)이 하이 레벨로 유지되어 있는 상태, 즉 트리거 신호(STRG)가 문턱 전압(VTH1) 이상이고 문턱 전압(VTH2)보다 작은 상태에서는, 트리거 신호(STRG)가 감소하는 타이밍에서 트랜지스터(85)의 소스 드레인 사이는 개방 상태로 되고, 트랜지스터(86)의 소스 드레인 사이가 단락 상태로 된다. 따라서, 기준 전압(Vref2)=((R2+R3)×Vx))/(R1+R2+R3)가 출력된다. 출력 S1 및 S2가 모두 로우 레벨의 상태, 즉, 트리거 신호(STRG)가 문턱 전압(VTH2) 이상이고 문턱 전압(Vp)보다 작은 상태에서는, 트랜지스터(85, 86)의 소스 드레인 사이가 모두 개방 상태로 된다. 따라서, 트리거 신호(STRG)가 감소하는 타이밍에 있어서 기준 전압(Vref3)=((R2+R3+R4)×Vx))/(R1+R2+R3+R4)가 출력 된다. 또한, 트리거 신호(STRG)가 문턱 전압(VP) 이상의 상태를 1 사이클 정도의 단시간만 유지한 경우, 트리거 신호(STRG)가 증가하는 타이밍에 있어서 트랜지스터(85, 86)의 소스 드레인 사이가 모두 개방 상태로 된다. 따라서, 트리거 신호(STRG)가 증가하는 타이밍에 있어서 기준 전압(Vref3)=((R2+R3+R4)×Vx))/(R1+R2+R3+R4)가 출력된다. 다음으로, MOSFET(1)가 오프 상태로 되는 타이밍, 즉 게이트 오프 에지 신호(SGOF)가 로우 레벨로 되는 타이밍까지 발진 레벨 비교 회로(15)에 기준 전압(Vref)이 설정된다.
예를 들면, 도 4에 있어서, 저항(R1)=200kΩ, 저항(R2)=50kΩ, 저항(R3)=100kΩ, 저항(R4)=300kΩ, Vx=5.7V가 되게 함으로써, 기준 전압(Vref1)=약 1.14V, 기준 전압(Vref2)=약 2.44V, 기준 전압(Vref3)=약 3.95V로 설정할 수 있다.
이상과 같이, MOSFET(1) 및 MOSFET(2)가 오프 상태에 있는 기간 중에 후속 스위칭 사이클에서 이용되는 기준 전압(Vref)이 설정되고, MOSFET(1)가 온 상태로부터 오프 상태로 되어 리셋 될 때까지 그 기준 전압(Vref)이 계속 설정된다.
또한, 이차 전원과, 이차 권선과의 권수비에 비례하는 전압이 보조 권선(25)에 발생하고, 역기전압에 의해서 생성된 트리거 신호(STRG)에 근거해서 후속 사이클의 기준 전압(Vref)이 단계적으로 설정된다. 예를 들면, 기동시에 있어서, 도 6에 도시된 바와 같이, 기준 전압(Vref)이 단계적으로 높아지도록 기준 전압(Vref)을 설정할 수 있다. 이에 따라, 부하에 공급되는 전력을 서서히 높이는 소프트 스타트 처리를 실현할 수 있다.
의사 공진 방식 스위칭 전원 장치(200)에서는, 내부의 탑재된 회로를 이용해서 기준 전압(Vref)을 설정하므로, 외부 부착 콘덴서를 필요로 하지 않는다. 따라서, 콘덴서를 접속하는 수고가 없어지고, 제조 시간을 단축함과 동시에 제조비용을 절감할 수 있다.
또한, 부하가 단락된 경우, 가장 낮은 기준 전압(Vref)이 설정되게 된다. 따라서, 과전류 및 과부하에 대한 보호를 보다 확실하게 할 수 있다.
또한, 트리거 신호(STRG)가 문턱 전압(Vp) 이상인 상태가 1 사이클보다 더 긴 기간 계속되면, 출력 S1 및 S2가 하이 레벨로 유지되어 있는 상태로 되고, 기준 전 압(Vref1)=(R2×Vx)/(R1+R2)가 출력된다. 따라서, 트리거 신호(STRG)를 문턱 전압(Vp) 이상으로 유지함으로써 간헐 발진(intermittent oscillation) 등의 처리를 실현할 수 있다.
한편, 픽스 회로(4)에서는, 내부에서 생성된 발진 제한 신호와 에지 검출 회로(6)로부터 입력된 펄스 신호를 논리 연산하고, 모두 로우 레벨일 때에 충전 신호를 출력한다. 충전 전압에 의해서 MOSFET(5)가 온 상태로 되고, MOSFET(5)를 개재해서 콘덴서(C)가 충전된다. 이에 따라, 거치상파 신호의 기울기가 커진다.
발진 회로(3)로부터 발진된 거치상파 신호는, 발진 에지 회로(8)에서 펄스 신호로 변환되어 펄스폭 변조 회로(16)의 세트 단자(S)에 입력된다. 상기 펄스 신호에 의해서, 펄스폭 변조 회로(16)의 출력 단자(Q)의 신호는 다시 하이 레벨로 변경된다. 펄스폭 변조 회로(16)의 출력 단자(Q)로부터 출력된 신호는, 드라이버 회로(18)를 개재해서, MOSFET(1) 및 MOSFET(2)의 각각의 게이트에 인가된다. 이에 따라, MOSFET(1) 및 MOSFET(2)가 다시 온 상태로 된다.
이상과 같이, MOSFET(1) 및 MOSFET(2)가 오프(OFF) 상태로 되었을 때에 일차 권선(23)에 전자기적으로 결합된 보조 권선(25)에 발생하는 역기전압을 받아서, 역기전압의 값에 따른 트리거 신호(STRG)에 근거해서 단계적으로 기준 전압(Vref)을 설정함과 동시에 MOSFET(1) 및 MOSFET(2)를 다시 온(ON) 상태로 되돌린다. 이때, 부하에 공급되는 전력에 대응하는 피드백 전압(VFB)을 받아서, 피드백 전압(VFB)이 중첩된 검출 전압(Vcom)이 기준 전압(Vref)보다도 커진 경우에 MOSFET(1) 및 MOSFET(2)를 오프 상태로 제어한다. 이와 같은 스위칭 처리를 반복하는 것에 의해서 부하에 전력을 공급할 수 있다.

Claims (11)

  1. 스위칭 소자를 구비하고, 상기 스위칭 소자의 스위칭을 반복하여 외부에 접속된 트랜스의 일차 권선에 전력을 단속적으로 공급하는 것에 의해서, 상기 일차 권선에 전자기적으로 결합된 이차 권선에 접속된 부하에 전력을 공급하는 의사 공진 방식 스위칭 전원 장치에 있어서,
    상기 스위칭 소자가 오프 상태로 되었을 때에 상기 일차 권선에 전자기적으로 결합된 보조 권선에 발생하는 역기전압을 받아서, 그 역기전압의 값에 따라 단계적으로 기준 전압을 설정하는 과전류 제한 회로; 및
    상기 부하에 공급되는 전력에 대응하는 검출 전압을 받아서, 그 검출 전압에 대응하는 전압이 상기 기준 전압보다도 커졌을 경우에 상기 스위칭 소자를 오프 상태로 하는 신호를 출력하는 발진 레벨 비교회로
    를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  2. 제 1항에 있어서,
    상기 과전류 제한 회로는, 상기 스위칭 소자가 스위칭 될 때마다 상기 기준 전압을 갱신하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  3. 제 1항에 있어서,　
    상기 과전류 제한 회로는, 상기 부하가 단락 상태로 된 경우에 상기 기준 전압을 가장 낮은 값으로 설정하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  4. 제 2항에 있어서,　
    상기 과전류 제한 회로는, 상기 부하가 단락 상태로 된 경우에 상기 기준 전압을 가장 낮은 값으로 설정하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  5. 제 1항에 있어서,　
    상기 과전류 제한 회로는, 직렬로 접속된 복수의 저항 소자와, 상기 복수의 저항 소자 중 적어도 하나의 양단의 단자를 상기 역기전압에 따라 단락 가능하도록 하는 단락용 스위칭 소자를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  6. 제 2항에 있어서,　
    상기 과전류 제한 회로는, 직렬로 접속된 복수의 저항 소자와, 상기 복수의 저항 소자 중 적어도 하나의 양단의 단자를 상기 역기전압에 따라 단락 가능하도록 하는 단락용 스위칭 소자를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  7. 제 3항에 있어서,　
    상기 과전류 제한 회로는, 직렬로 접속된 복수의 저항 소자와, 상기 복수의 저항 소자 중 적어도 하나의 양단의 단자를 상기 역기전압에 따라 단락 가능하도록 하는 단락용 스위칭 소자를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 장치.
  8. 제 1항에 기재된 의사 공진 방식 스위칭 전원 장치; 및,
    상기 스위칭 소자에 접속된 일차 권선과, 상기 일차 권선에 전자기적으로 결합된 이차 권선 및 보조 권선을 갖는 트랜스
    를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 회로.　
  9. 제 2항에 기재된 의사 공진 방식 스위칭 전원 장치; 및,
    상기 스위칭 소자에 접속된 일차 권선과, 상기 일차 권선에 전자기적으로 결합된 이차 권선 및 보조 권선을 갖는 트랜스
    를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 회로.　
  10. 제 3항에 기재된 의사 공진 방식 스위칭 전원 장치; 및,
    상기 스위칭 소자에 접속된 일차 권선과, 상기 일차 권선에 전자기적으로 결합된 이차 권선 및 보조 권선을 갖는 트랜스
    를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 회로.　　
  11. 제 4항에 기재된 의사 공진 방식 스위칭 전원 장치; 및,
    상기 스위칭 소자에 접속된 일차 권선과, 상기 일차 권선에 전자기적으로 결합된 이차 권선 및 보조 권선을 갖는 트랜스
    를 구비하는 것을 특징으로 하는 의사 공진 방식 스위칭 전원 회로.　
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