KR20170105479A - 전원 제어용 반도체 장치 - Google Patents

Abstract

과제는 스위칭 주파수 제어 특성의 전환을 포함하는 복수의 동작 모드를 외부로부터의 설정으로 변경할 수 있는 전원 제어용 반도체 장치를 실현하는 것에 있다.
전원 제어용 반도체 장치에, 외부로부터 설정 정보를 주기 위한 설정 단자(ADJ)와, AC 입력 전압이 공급되는 제1 전원 단자와 트랜스의 보조 권선에 유기되는 전압이 공급되는 제2 전원 단와의 사이에 설치된 스위치 수단을 온, 오프 제어하는 내부 전원 전압 제어 회로와를 설치하고, 설정 단자의 전압이 미리 설정된 제1 전압값보다도 낮은 경우에는 구동 펄스의 출력을 정지하고 또한 스위치 수단을 온, 오프 제어하여 제2 전원 단자의 전압이 소정의 전압 범위에 들어가도록 제어하는 제1 정지 모드로 이행하고, 설정 단자의 전압이 제1 전압값보다도 높은 경우에는 설정 단자의 전압을 임계값으로 하여 2차측으로부터의 출력 검출 신호가 이 임계값보다도 낮은 것을 조건으로, 구동 펄스의 출력을 정지하는 제2 정지 모드로 이행하도록 구성했다.

Description

전원 제어용 반도체 장치{SEMICONDUCTOR DEVICE FOR CONTROLLING POWER SUPPLY}

본 발명은 전원 제어용 반도체 장치에 관한 것으로, 특히 전압 변환용 트랜스를 구비한 절연형 직류 전원 장치를 구성하는 제어용 반도체 장치에 이용하여 유효한 기술에 관한 것이다.

직류 전원 장치에는, 교류 전원을 정류하는 다이오드 브리지 회로와, 이 회로에서 정류된 직류 전압을 강압하여 원하는 전위의 직류 전압으로 변환하는 절연형 DC-DC 컨버터 등으로 구성된 AC-DC 컨버터가 있다. 이러한 AC-DC 컨버터로서는, 예를 들면, 전압 변환용 트랜스의 1차측 권선과 직렬로 접속된 스위칭 소자를 PWM(펄스폭 변조) 제어 방식이나 PFM(펄스 주파수 변조) 제어 방식 등으로 온, 오프 구동하여 1차측 권선에 흐르는 전류를 제어하고, 2차측 권선에 유기되는 전압을 간접적으로 제어하도록 한 스위칭 전원 장치가 알려져 있다.

또한 스위칭 제어 방식의 AC-DC 컨버터에서는, 1차측의 제어 동작을 위해, 1차측의 스위칭 소자와 직렬로 전류 검출용의 저항을 설치함과 아울러, 전원 제어 회로(IC)에는 이 저항에 의해 전류-전압 변환된 전압이 입력되는 단자(전류 검출 단자)를 설치하고, 검출된 전류값과 2차측에서의 피드백 전압에 기초하여 1차 코일의 피크 전류를 제어하여 2차측의 출력 전압 또는 출력 전류를 일정하게 유지하도록 하고 있는 것이 있다(특허문헌 1 참조).

또한, 전류 검출용의 저항으로 전류-전압 변환한 전압과 2차측으로부터의 피드백 전압에 따라, 1차측에서 2차측의 출력을 제어하도록 구성한 AC-DC 컨버터에서는, 경부하시에 있어서의 스위칭 로스를 저감하여 전력 효율을 높이기 위해, 어떤 피드백 전압 VFB 이하와 VFB2 이상의 영역에서는 스위칭 주파수를 고정한 PWM 방식으로 제어하는 한편, VFB1∼VFB2의 사이에서는 스위칭 주파수를 변화시켜 제어를 행하도록 하고 있는 것이 있다.

일본 특개 2001-157446호 공보

(발명의 개요)

(발명이 해결하고자 하는 과제)

그러나, 상기와 같은 피드백 전압-스위칭 주파수 특성(이하, FB 전압-주파수 특성이라고 기재함)에 따라, 출력 전압 제어를 행하도록 구성한 AC-DC 컨버터에서는, 예를 들면, 노이즈 대책으로 스위칭 주파수를 변경하고 싶은 경우나 소형화를 위해 작은 트랜스를 사용하고 싶은 것과 같은 요구가 있는 경우에, 대응할 수 없다고 하는 과제가 있다.

본 발명은 상기와 같은 배경하에 행해진 것으로, 그 목적으로 하는 바는, 스위칭 주파수 제어 특성을 외부로부터의 설정으로 변경할 수 있고, 노이즈 대책을 위해 스위칭 주파수를 변경하거나, 시스템에 따라 소형화를 도모하거나 하는 것을 용이하게 행할 수 있는 전원 제어용 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은, 외부 단자수를 늘리지 않고, 전원 제어용 반도체 장치가 전원 장치를 래치 정지 모드 실행 가능 상태로 할지, 피드백 단자의 전압으로 스위칭 소자를 강제적으로 오프로 하는 상태로 할지를 설정할 수 있고, 또한 스위칭 소자를 강제적으로 오프로 하는 피드백 단자 전압의 값을 외부로부터 임의로 설정할 수 있는 기술을 제공하는 것에 있다.

상기 목적을 달성하기 위해 본 발명은,

전압 변환용의 트랜스의 1차측 권선에 간헐적으로 전류를 흘리기 위한 스위칭 소자를, 상기 트랜스의 1차측 권선에 흐르는 전류에 비례한 전압과 상기 트랜스의 2차측으로부터의 출력 전압 검출 신호에 따라 온, 오프 제어하는 구동 펄스를 생성하고 출력하는 전원 제어용 반도체 장치로서,

주파수 가변의 발진 회로를 구비하고 상기 스위칭 소자를 주기적으로 온 시키는 타이밍을 주는 클록 신호를 발생하는 클록 발생 회로와,

상기 트랜스의 1차측 권선에 흐르는 전류에 비례한 전압과 상기 트랜스의 2차측으로부터의 출력 검출 신호에 기초하여 상기 스위칭 소자를 오프 시키는 타이밍을 주는 전압/전류 제어 회로와,

외부로부터 설정 정보를 주기 위한 설정 단자와,

AC 입력 전압이 공급되는 제1 전원 단자와 상기 트랜스의 보조 권선에 유기되는 전압이 공급되는 제2 전원 단자 사이에 설치된 스위치 수단과,

상기 스위치 수단을 온, 오프 제어하는 내부 전원 전압 제어 회로

를 구비하고, 상기 설정 단자의 전압이 미리 설정된 제1 전압값보다도 낮은 경우에는, 상기 구동 펄스의 출력을 정지하고 또한 상기 내부 전원 전압 제어 회로에 의해 상기 스위치 수단을 온, 오프 제어하여 상기 제2 전원 단자의 전압이 소정의 전압 범위에 들어가도록 제어하는 제1 정지 모드로 이행하고, 상기 설정 단자의 전압이 상기 제1 전압값보다도 높은 경우에는, 상기 설정 단자의 전압을 임계값으로 하여 상기 2차측으로부터의 출력 검출 신호가 이 임계값보다도 낮은 것을 조건으로, 상기 구동 펄스의 출력을 정지하는 제2 정지 모드로 이행하도록 구성했다.

상기한 구성에 의하면, 외부 단자수를 늘리지 않고, 전원 제어용 반도체 장치를 제1 정지 모드(래치 정지 모드 실행 가능 상태)로 할지, 피드백 단자의 전압으로 스위칭 소자를 강제적으로 오프로 하는 제2 정지 모드(게이트 정지 상태)로 할지를 설정할 수 있음과 아울러, 스위칭 소자를 강제적으로 오프로 하는 피드백 단자 전압의 값을 외부로부터 임의로 설정할 수 있기 때문에, 적용하는 시스템에 따라, 대기 전력 저감을 우선할지 출력 리플 저감을 우선할지를 자유롭게 조정하는 것이 가능하게 된다.

여기에서, 바람직하게는, 상기 2차측으로부터의 출력 검출 신호에 따라 상기 발진 회로의 발진 주파수를 변화시키는 주파수 제어 회로를 구비하고,

상기 주파수 제어 회로는, 상기 설정 단자의 전압에 따라, 출력 검출 신호 대 발진 주파수 특성을 변경 가능하게 구성되고,

상기 출력 검출 신호 대 발진 주파수 특성은,

상기 설정 단자의 전압이 상기 제1 전압값(Vref1)보다 높은 제2 전압값(Vref2)보다도 낮은 경우에는, 상기 출력 검출 신호에 대한 발진 주파수의 상한값이 제1 주파수에 고정되고,

상기 설정 단자의 전압이 상기 제2 전압값보다도 높은 경우에는, 상기 출력 검출 신호에 대한 발진 주파수의 상한값이 상기 제1 주파수보다 높은 제2 주파수에 고정되도록 구성한다.

상기한 구성에 의하면, 주파수 가변의 발진 회로와, 2차측으로부터의 출력 검출 신호에 따라 발진 회로의 발진 주파수를 변화시키는 주파수 제어 회로를 구비하고, 주파수 제어 회로는 설정 단자의 상태(외장 저항의 저항값)에 따라 출력 검출 신호 대 발진 주파수 특성을 변경하므로, 스위칭 주파수 제어 특성을 외부로부터의 설정으로 변경할 수 있어, 노이즈 대책을 위해 스위칭 주파수를 변경하거나, 시스템에 따라 소형화를 도모하거나 하는 것을 용이하게 행할 수 있다.

또한 바람직하게는, 상기 출력 검출 신호에 대응한 전압과 상기 임계값을 비교하는 전압 비교 수단과,

상기 설정 단자의 전압을 분압하는 분압 수단과,

상기 설정 단자의 전압 또는 상기 분압 수단에 의해 분압된 전압 중 어느 하나를 상기 임계값으로 하여 상기 전압 비교 수단에 선택적으로 공급하는 선택 수단

을 구비하고, 상기 분압 수단은, 상기 제2 정지 모드로 이행하는 제1 주파수와 제2 주파수에서의 출력 검출 신호의 경계값의 비를 N으로 했을 때, 상기 분압 수단에 의해 분압된 전압과 상기 설정 단자의 전압의 비가 N이 되도록 분압비가 설정되어 있도록 한다.

이것에 의해, 설정 단자의 상태에 따라 출력 검출 신호 대 발진 주파수 특성을 변경하는 기능을 설치하고 있는 경우에, 피드백 단자의 전압으로 스위칭 소자를 강제적으로 오프로 하는 제2 정지 모드(게이트 정지 상태)로 하는 기능을 소규모의 회로 구성으로 실현할 수 있음과 아울러 설계자의 설계 부담을 경감할 수 있다.

본 발명에 의하면, 전압 변환용의 트랜스를 구비하고 1차측 권선에 흐르는 전류를 온, 오프 하여 출력을 제어하는 절연형 직류 전원 장치의 제어용 반도체 장치에 있어서, 스위칭 주파수 제어 특성을 외부로부터의 설정으로 변경할 수 있고, 노이즈 대책을 위해 스위칭 주파수를 변경하거나, 시스템에 따라 소형화를 도모하거나 하는 것을 용이하게 행할 수 있다. 또한 외부 단자수를 늘리지 않고, 전원 제어용 반도체 장치가 전원 장치를 래치 정지 모드 실행 가능 상태로 할지, 피드백 단자의 전압으로 스위칭 소자를 강제적으로 오프로 하는 상태로 할지를 설정할 수 있고, 또한 스위칭 소자를 강제적으로 오프로 하는 피드백 단자 전압의 값을 외부로부터 임의로 설정할 수 있다고 하는 효과가 있다.

도 1은 본 발명에 따른 절연형 직류 전원 장치로서의 AC-DC 컨버터의 1실시형태를 나타내는 회로 구성도이다.
도 2는 도 1의 AC-DC 컨버터에 있어서의 트랜스의 1차측 스위칭 전원 제어 회로(전원 제어용 IC)의 구성예를 나타내는 블럭도이다.
도 3은 실시예의 전원 제어용 IC에 있어서의 각 부의 전압의 변화의 모습을 나타내는 파형도이다.
도 4는 실시예의 전원 제어용 IC에 있어서의 스위칭 주파수와 피드백 전압(VFB)의 관계를 나타내는 특성도이다.
도 5는 실시예의 전원 제어용 IC에 있어서의 주파수 제어 회로의 구체적인 회로 구성예를 나타내는 회로 구성도이다.
도 6은 게이트 정지 신호 생성 회로의 구성예를 나타내는 회로 구성도이다.
도 7은 실시예의 전원 제어용 IC에 있어서의 출력 드라이버(구동 회로) 및 래치 정지 제어 회로와의 관계를 나타내는 회로 구성도이다.
도 8a는 실시예의 전원 제어용 IC에 있어서의 외부 설정 단자(ADJ)의 전압과 발진 모드와의 관계를 나타내는 설명도이다.
도 8b는 실시예의 전원 제어용 IC에 있어서의 외부 설정 단자(ADJ)의 전압과 래치 정지나 게이트 정지 FB 전압과의 관계를 나타내는 설명도이다.
도 9는 스위칭 방식의 직류 전원 장치에 있어서의 게이트 정지 피드백 전압(게이트 정지 시간)과 대기 전력 및 출력 리플의 대소와의 관계를 나타내는 그래프이다.
도 10은 도 7의 실시예의 변형예를 나타내는 회로 구성도이다.

(발명을 실시하기 위한 형태)

이하, 본 발명의 적합한 실시형태를 도면에 기초하여 설명한다.

도 1은 본 발명을 적용한 절연형 직류 전원 장치로서의 AC-DC 컨버터의 1실시형태를 나타내는 회로 구성도이다.

이 실시형태의 AC-DC 컨버터는 노멀 모드 노이즈를 감쇠하기 위해 AC 입력 단자 사이에 접속된 X 콘덴서(Cx)와, 커먼 모드 코일 등으로 이루어지는 노이즈 차단용의 라인 필터(11)와, 교류 전압(AC)을 정류하는 다이오드 브리지 회로(12)와, 정류 후의 전압을 평활하는 평활용 콘덴서(C1)와, 1차측 권선(Np)과 2차측 권선(Ns) 및 보조 권선(Nb)을 갖는 전압 변환용의 트랜스(T1)와, 이 트랜스(T1)의 1차측 권선(Np)과 직렬로 접속된 N채널 MOSFET로 이루어지는 스위칭 트랜지스터(SW)와, 이 스위칭 트랜지스터(SW)를 구동하는 전원 제어 회로(13)를 갖는다. 이 실시형태에서는, 전원 제어 회로(13)는 단결정 실리콘과 같은 1개의 반도체칩 위에 반도체 집적 회로(이하, 전원 제어용 IC라고 칭함)로서 형성되어 있다.

상기 트랜스(T1)의 2차측에는, 2차측 권선(Ns)과 직렬로 접속된 정류용 다이오드(D2)와, 이 다이오드(D2)의 캐소드 단자와 2차측 권선(Ns)의 타방의 단자 사이에 접속된 평활용 콘덴서(C2)가 설치되고, 1차측 권선(Np)에 간헐적으로 전류를 흘림으로써 2차측 권선(Ns)에 유기되는 교류 전압을 정류하고 평활함으로써, 1차측 권선(Np)과 2차측 권선(Ns)의 코일비에 따른 직류 전압(Vout)을 출력한다.

또한, 트랜스(T1)의 2차측에는, 1차측의 스위칭 동작으로 발생한 스위칭 리플 노이즈 등을 차단하기 위한 필터를 구성하는 코일(L3) 및 콘덴서(C3)가 설치되어 있음과 아울러, 출력 전압(Vout)을 검출하기 위한 검출 회로(14)와, 이 검출 회로(14)에 접속되어 검출 전압에 따른 신호를 전원 제어용 IC(13)에 전달하는 포토 커플러의 발광측 소자로서의 포토 다이오드(15a)가 설치되어 있다. 그리고, 1차측에는, 상기 전원 제어용 IC(13)의 피드백 단자(FB)와 접지점 사이에 접속되어 상기 검출 회로(14)로부터의 신호를 수신하는 수광측 소자로서의 포토 트랜지스터(15b)가 설치되어 있다.

또한 이 실시형태의 AC-DC 컨버터의 1차측에는, 상기 보조 권선(Nb)과 직렬로 접속된 정류용 다이오드(D0)와, 이 다이오드(D0)의 캐소드 단자와 접지점(GND) 사이에 접속된 평활용 콘덴서(C0)로 이루어지는 정류 평활 회로가 설치되고, 이 정류 평활 회로에서 정류, 평활된 전압이 상기 전원 제어용 IC(13)의 전원 전압 단자(VDD)에 인가되고 있다.

한편, 전원 제어용 IC(13)에는, 다이오드 브리지 회로(12)에서 정류되기 전의 전압이 다이오드(D11, D12) 및 저항(R1)을 통하여 인가되는 고압 단자(HV)가 설치되어 있고, 전원 투입시(플러그가 꽂아진 직후)는 이 고압 단자(HV)로부터의 전압으로 동작할 수 있도록 구성되어 있다.

또한, 본 실시형태에서는, 스위칭 트랜지스터(SW)의 소스 단자와 접지점(GND) 사이에 전류 검출용의 저항(Rs)이 접속되어 있음과 아울러, 스위칭 트랜지스터(SW)와 전류 검출용 저항(Rs)의 노드(N1)와 전원 제어용 IC(13)의 전류 검출 단자(CS) 사이에 저항(R2)이 접속되어 있다. 또한, 전원 제어용 IC(13)의 전류 검출 단자(CS)와 접지점 사이에는 콘덴서(C4)가 접속되어, 저항(R2)과 콘덴서(C4)에 의해 로 패스 필터가 구성되도록 되어 있다.

다음에 상기 전원 제어용 IC(13)의 구체적인 구성예에 대하여 설명한다.

본 실시형태의 전원 제어용 IC(13)는 외부로부터 스위칭 주기 등을 설정하기 위한 외부 설정 단자(ADJ)를 구비하고, 이 외부 설정 단자(ADJ)의 설정 상태에 따라, 미리 준비되어 있는 2개의 피드백 전압-주파수 특성 중 어느 일방을 선택하고, 선택된 특성에 따라 출력의 발진 주파수 제어를 하도록 구성되어 있다. 구체적으로는, 도 4에 도시하는 2개의 특성 A 또는 B 중 어느 일방이 선택 가능하다. 또한, 도면 및 이하의 설명에서는, "피드백 전압"을 "FB 전압"이라고 기재하는 경우도 있다.

상기 FB 전압-주파수 특성 A와 B는, 피드백 전압(VFB)이 VFB1(예를 들면, 1.8V) 이하에서는, 특성 A, B 모두 22kHz와 같은 동일하고 또한 일정한 주파수로 PWM 제어를 행하고, VFB2(예를 들면, 2.1V) 이상에서는 특성 A는 100kHz와 같은 일정한 주파수, 특성 B는 66kHz와 같은 일정한 주파수로 각각 PWM 제어를 행함과 아울러, VFB1∼VFB2 사이에서는 피드백 전압(VFB)의 변화에 따라 주파수가 직선적으로 변화되는 것과 같은 제어를 행한다.

또한, 제어가 전환되는 상기 VFB1(1.8V), VFB2(2.1V)나 VFB1 이하의 영역에서의 고정 주파수(22kHz), VFB2 이상의 영역에서의 고정 주파수(66kHz, 100kHz)는 일례이며, 그러한 수치에 한정되는 것은 아니다.

또한, 본 실시형태의 전원 제어용 IC(13)는, 외부 설정 단자(ADJ)의 전압에 따라, 전원 제어용 반도체 장치를 래치 정지 모드 실행 가능 상태로 할지, 피드백 단자의 전압으로 스위칭 소자를 강제적으로 오프로 하는 상태로 할지를 설정할 수 있다. 또한 외부 설정 단자(ADJ)의 전압에 따라, 스위칭 소자를 강제적으로 오프로 하는 피드백 단자 전압의 값을 외부로부터 임의로 설정할 수 있도록 구성되어 있다. 또한, 스위칭 주파수를 외부 설정 단자(ADJ)의 전압에 의해 주파수를 선택하는 주파수 선택 모드도 구비하고 있다. 요컨대, 본 실시형태에서는, ADJ 단자에 접속된 내부 소스 전류원을 내장하고 있으므로, ADJ의 전압에 의해 여러 설정이 가능하며, 원하는 저항값의 외장 저항(Rt)을 접속함으로써 전압의 설정이 가능하다.

도 2에는, 상기와 같은 기능을 구비하는 본 실시형태의 전원 제어용 IC(13)의 구성예가 도시되어 있다.

도 2에 도시하는 바와 같이, 본 실시예의 전원 제어용 IC(13)는 피드백 단자(FB)의 전압(VFB)에 따른 주파수로 발진하는 발진 회로(31)와, 이 발진 회로(31)에서 생성된 발진 신호(φc)에 기초하여 1차측 스위칭 트랜지스터(SW)를 온 시키는 타이밍을 주는 클록 신호(CK)를 생성하는 원샷 펄스 생성 회로와 같은 회로로 이루어지는 클록 생성 회로(32)와, 클록 신호(CK)에 의해 세팅되는 RS·플립플롭(33)과, 이 플립플롭(33)의 출력에 따라 스위칭 트랜지스터(SW)의 구동 펄스 GATE를 생성하는 드라이버(구동 회로)(34)를 구비한다. 본 명세서에서는, 상기 발진 회로(31)와 클록 생성 회로(32)를 합친 것을 클록 발생 회로라고 칭한다.

또한 전원 제어용 IC(13)는 전류 검출 단자(CS)에 입력되고 있는 전압(Vcs)을 증폭하는 비반전 증폭 회로로 이루어지는 앰프(35)와, 이 앰프(35)에 의해 증폭된 전위(Vcs')와 과전류 상태의 감시를 위한 비교 전압(스레쉬홀드 전압)(Vocp)을 비교하는 전압 비교 회로로서의 컴퍼레이터(36a)와, 피드백 단자(FB)의 전압(VFB)에 기초하여 도 3(a)에 도시하는 바와 같은 소정 파형의 전압(RAMP)을 생성하는 파형 생성 회로(37)와, 상기 앰프(35)에 의해 증폭된 도 3(a)에 도시하는 바와 같은 파형의 전위(Vcs')와 파형 생성 회로(37)에 의해 생성된 파형 RAMP를 비교하는 컴퍼레이터(36b)와, 컴퍼레이터(36a와 36b)의 출력의 논리합을 취하는 OR 게이트(G1)를 구비한다. 본 실시예의 전원 제어용 IC(13)에서는, 도 3(a)의 전압(RAMP)은 FB 전압으로부터 어떤 일정한 기울기를 가지고 저하하도록 생성된다.

상기 OR 게이트(G1)의 출력(RS)(도 3(c) 참조)이 OR 게이트(G2)를 통하여 상기 플립플롭(33)의 리셋 단자에 입력됨으로써, 스위칭 트랜지스터(SW)를 오프시키는 타이밍을 주도록 구성되어 있다. 또한, 피드백 단자(FB)와 내부 전원 전압 단자 사이에는 풀업 저항이 설치되어 있고, 포토 트랜지스터(15b)에 흐르는 전류는 이 저항에 의해 전압으로 변환된다. 또한 파형 생성 회로(37)를 설치하고 있는 것은 서브하모닉 발진 대책 때문이며, 전압(VFB)을 직접 혹은 레벨 시프트 하여 컴퍼레이터(36b)에 입력하도록 구성해도 된다.

또한, 본 실시예의 전원 제어용 IC(13)에는, 상기 클록 생성 회로(32)로부터 출력되는 클록 신호(CK)에 기초하여 구동 펄스 GATE의 듀티(Ton/Tcycle)가 미리 규정된 최대값(예를 들면, 85%∼90%)을 초과하지 않도록 제한을 걸기 위한 최대 듀티 리셋 신호를 생성하는 듀티 제한 회로(39)가 설치되어 있고, 듀티 제한 회로(39)로부터 출력되는 최대 듀티 리셋 신호를, OR 게이트(G2)를 통하여 상기 플립플롭(33)에 공급하여 펄스가 최대 듀티에 도달한 경우에는 그 시점에 리셋시킴으로써 스위칭 트랜지스터(SW)를 즉시 오프 시키도록 구성되어 있다.

또한 본 실시예의 전원 제어용 IC(13)는 외부 설정 단자(ADJ)의 전압과 소정의 임계값 전압(Vref2)(예를 들면, 1.25V)을 비교하는 컴퍼레이터(36c)와, 피드백 단자(FB)의 전압(VFB)에 따라 상기 발진 회로(31)의 발진 주파수 즉 스위칭 주파수를 도 4에 도시하는 바와 같은 특성에 따라 변화시키는 주파수 제어 회로(38)를 구비한다. 외부 설정 단자(ADJ)와 내부 전원 전압(Vreg)을 공급하는 전원 라인 사이에는, 도 6에 도시하는 바와 같은 정전류원(IS) 혹은 도 7에 도시하는 바와 같은 풀업 저항(Rp)이 설치되어 있어, 외부 설정 단자(ADJ)에 접속되는 외장 저항(Rt)에 흐르는 전류가 이 저항에 의해 전압으로 변환되고, 주파수 제어 회로(38)는 외부 설정 단자(ADJ)의 전압이 임계값 전압(Vref2)(1.25V)보다도 큰지 아닌지에 따라, 제어하는 발진 주파수의 특성을 A 또는 B(도 4 참조)로 전환하도록 구성되어 있다. 이것에 의해, 유저는 외부 설정 단자(ADJ)에 접속하는 외장 저항(Rt)의 저항값을 적당히 선택함으로써 FB 전압-주파수 특성을 바꿀 수 있다.

또한, 본 실시예의 전원 제어용 IC(13)에는, 외부 설정 단자(ADJ)의 전압과 피드백 단자(FB)의 전압(VFB)에 따라, 드라이버(34)의 동작을 정지시키는 신호(GSC)를 생성하는 게이트 정지 신호 생성 회로(40)가 설치되어 있다. 또한 외부 설정 단자(ADJ)의 전압과 소정의 임계값 전압(Vref1)(예를 들면, 0.4V)을 비교하는 컴퍼레이터(36d)와, 이 컴퍼레이터(36d)의 출력에 따라, 후술의 래치 정지 모드로 이행하는 제어를 행하는 래치 정지 제어 회로(51)가 설치되어 있다. 구체적으로는, 외부 설정 단자(ADJ)의 전압이 임계값 전압(Vref1)(0.4V)보다도 낮게 되면, 도 7의 스위치(S0)를 오프 시키는 래치 정지 모드로 이행한다.

상기 게이트 정지 신호 생성 회로(40)는 피드백 단자(FB)의 전압(VFB)이 소정의 전압 이하가 되면, 드라이버(34)의 출력인 구동 펄스 GATE를 로 레벨에 고정한 상태에서 그 동작을 정지시키는 신호(GSC)를 출력함(이하, 이것을 게이트 정지라고 칭함)과 아울러, 게이트 정지를 행할 때의 피드백 전압(VFB)의 값이 외부 설정 단자(ADJ)의 전압에 의해 결정되도록 구성되어 있다.

도 8에는, 본 실시예의 전원 제어용 IC(13)에 있어서의 외부 설정 단자(ADJ)의 전압과 동작 모드의 관계가 도시되어 있다.

외부 설정 단자(ADJ)의 전압과 발진 회로(31)의 발진 모드의 관계는 도 8a에 도시하는 바와 같이 설정되어 있고, 외부 설정 단자(ADJ)의 전압이 임계값 전압(Vref2)(1.25V)보다도 높으면 발진 회로(31)는 도 4의 특성 A(100kHz 모드)를 따라 발진 신호를 생성하도록 동작하고, 외부 설정 단자(ADJ)의 전압이 임계값 전압(Vref2)(1.25V)보다도 낮으면 발진 회로(31)는 도 4의 특성 B(66kHz 모드)를 따라 발진 신호를 생성하도록 동작한다.

한편, 외부 설정 단자(ADJ)의 전압과 래치 정지나 ADJ의 전압과 게이트 정지 FB 전압의 관계는, 도 8b에 도시하는 바와 같이, 설정되어 있고, 외부 설정 단자(ADJ)의 전압이 임계값 전압(Vref1)(0.4V)보다도 낮게 되면 전원 제어용 IC(13)는 래치 정지 모드 #1이 된다. 또한 외부 설정 단자(ADJ)의 전압이 0.5V∼1.2V의 범위에서는, 66kHz 모드의 스위칭 동작으로 피드백 전압(VFB)이 외부 설정 단자(ADJ)의 전압 이하가 되면 게이트 정지 모드 #2가 됨과 아울러, 외부 설정 단자(ADJ)의 전압이 1.3V∼3.12V의 범위에서는, 100kHz 모드의 스위칭 동작으로 피드백 전압(VFB)이 외부 설정 단자(ADJ)의 전압의 1/2.6 이하가 되면 게이트 정지 모드 #3이 된다. 게이트 정지 모드 #3의 상한값과 하한값인 1.3V와 3.12V는 각각 게이트 정지 모드 #2의 상한값과 하한값인 0.5V와 1.2V의 2.6배에 상당하는 값으로 설정되어 있다. 그 이유에 대해서는 뒤에 설명한다.

도 5에는, 본 실시형태의 전원 제어용 IC(13)를 구성하는 상기 주파수 제어 회로(38)의 구성예가 도시되어 있다.

도 5에 도시하는 바와 같이, 주파수 제어 회로(38)는, 피드백 단자(FB)의 전압(VFB)이 소정의 전압(VFB1)(1.8V) 이하인 경우에는 VFB1에 클램핑함과 아울러, VFB2(2.1V) 이상인 경우에는 VFB2(2.1V)에 클램핑하는 상하한 클램프 회로(81)와, 도 4에 도시하는 FB 전압-주파수 특성의 리니어한 영역(VFB1∼VFB2)의 스타트가 되는 포인트에 대응하는 기준전압(Vref0)(예를 들면, 2.1V)을 발생하는 기준 전압 회로(82)와, 상하한 클램프 회로(81)를 통과한 전압(1.8V∼2.1V)에 비례한 전압(0.65V∼2.1V/0.45V∼2.1V)을 생성하는 비반전 증폭 회로(83)와, 이 비반전 증폭 회로(83)의 출력을 임피던스 변환하여 발진 회로(31)에 공급하는 버퍼 회로(84)를 구비한다.

한편, 발진 회로(31)는 상기 버퍼 회로(84)의 출력에 따른 주파수의 발진 신호(클록 신호(φc))를 생성하도록 구성되어 있다.

또한 이 실시예의 주파수 제어 회로(38)는 외부 설정 단자(ADJ)의 전압에 따라 비반전 증폭 회로(83)의 증폭률 즉 도 4에 도시하는 FB 전압-주파수 특성선의 리니어한 영역(VFB1∼VFB2)에서의 직선의 기울기를 바꿀 수 있도록 구성되어 있다.

이와 같이, 도 4의 FB 전압-주파수 특성 A, B 중 어느 하나를 선택할 수 있도록 구성되어 있음으로써, 노이즈 대책에서 스위칭 주파수를 변경하고 싶은 경우나 소형화를 위해 작은 트랜스를 사용하고 싶은 요구가 있는 경우에, 전원 장치의 설계자는 외부 설정 단자(ADJ)에 접속하는 외장 저항(Rt)의 저항값을 바꾸는 것만으로 용이하게 대응할 수 있다고 하는 이점이 있다.

또한, 도 4는 전원 제어용 IC(13)에서는 FB 전압-주파수 특성을 나타내는 것이지만, 2차측으로부터의 피드백 전압(VFB)은 부하 전류에 대응하고 있으므로, 전원으로서는 부하 전류-주파수 특성을 나타내고 있다고 간주할 수 있다.

상기 상하한 클램프 회로(81)는, 도 5에 도시하는 바와 같이, 4입력의 차동 증폭 회로(AMP1)로 구성되어 있고, 반전 입력 단자에 자신의 출력 전압이 피드백 되어, 전원 제어용 IC의 피드백 단자(FB)의 전압(VFB)이 클램프 전압 VFB1과 VFB2 사이의 전압 범위(1.8V∼2.1V)에 있을 때는, 피드백 전압(VFB)을 그대로 후단의 비반전 증폭 회로(83)의 비반전 입력 단자측에 전달하는 버퍼(볼티지 팔로어)로서 동작한다. 또한 상하한 클램프 회로(81)는 피드백 전압(VFB)이 클램프 전압(VFB1)(1.8V) 이하인 경우에는 VFB1에 클램핑함과 아울러, VFB가 VFB2(2.1V) 이상인 경우에는 VFB2(2.1V)에 클램힝한 전압을 출력하도록 구성되어 있다.

기준 전압 회로(82)는 기준전압원(VR)과 버퍼(볼티지 팔로어)(BFF1)로 구성되고, 기준전압원(VR)이 발생하는 기준전압(Vref0)(2.1V)을 그대로 비반전 증폭 회로(83)의 반전 입력 단자측에 공급한다.

비반전 증폭 회로(83)는 2입력의 차동 증폭 회로(AMP2)와, 기준 전압 회로(82)와 반전 입력 단자 사이에 접속된 입력 저항(R1)과, 출력 단자와 반전 입력 단자 사이에 직렬로 접속된 귀환 저항(R2, R3)과, 귀환 저항(R3)과 병렬로 접속된 스위치(S1) 및 귀환 저항(R3)과 직렬로 접속된 스위치(S2)로 구성되어 있다. 스위치(S1과 S2)는 외부 설정 단자(ADJ)의 전위를 판정하는 컴퍼레이터(36c)의 출력(TVD)에 의해 어느 일방이 선택적으로 온 되도록 구성되어 있고, 스위치(S1)가 온 되면 R2만이 귀환 저항으로서 접속된 상태(증폭률이 작은 상태)가 되고, 스위치(S2)가 온 되면 R2 및 R3이 귀환 저항으로서 접속된 상태(증폭률이 큰 상태)가 된다. 구체적으로는, 외부 설정 단자(ADJ)의 전위가 1.25V보다도 낮을 때는 스위치(S1)가 온 되고, 외부 설정 단자(ADJ)의 전위가 1.25V보다도 높을 때는 스위치(S2)가 온 된다.

또한 스위치(S1과 S2) 중 어느 하나가 온 되어 있는 경우에도, 피드백 전압(VFB)이 2.1V일 때는 비반전 증폭 회로(83)의 출력 전압은 Vref0(2.1V)이 되지만, 스위치(S1)가 온 되어 있는 상태(66kHz 모드)에서 피드백 전압(VFB)으로서 1.8V가 입력되었을 때는 비반전 증폭 회로(83)의 출력 전압은 0.65V가 되고, 스위치(S2)가 온 되어 있는 상태(100kHz 모드)에서 피드백 전압(VFB)으로서 2.1V가 입력되었을 때는 비반전 증폭 회로(83)의 출력 전압은 0.45V가 되도록, 저항(R1, R2, R3)의 저항값이 설정되어 있다. 또한, 피드백 전압(VFB)이 1.8V∼2.1V의 범위에서는, 피드백 전압(VFB)에 비례하여 변화하는 전압이 비반전 증폭 회로(83)로부터 출력된다. 그리고, 이 비반전 증폭 회로(83)의 출력은 버퍼 회로(84)를 통하여 발진 회로(31)에 공급된다. 버퍼 회로(84)는 볼티지 팔로어로 구성되어 있다.

발진 회로(31)는 버퍼 회로(84)의 출력 전압이 게이트 단자에 인가되고, 인가전압에 비례한 전류를 흘리는 MOS 트랜지스터(M1)와 전압-전류 변환 수단으로서의 저항(R4)을 구비한다. 이 저항(R4)으로 변환된 전압이 버퍼 회로(84)의 반전 입력 단자에 피드백됨으로써, M1의 소스 전압이 전단의 차동 증폭 회로(AMP2)의 출력 전압과 동일 전압값이 되도록 하는 제어를 행할 수 있다.

또한 발진 회로(31)는 트랜지스터(M1)의 드레인 전류에 비례한 전류를 흘리는 전류원 회로(311)와, 이 전류원 회로(311)로부터의 전류에 의해 충전되는 용량(C11, C12 및 C12)과 직렬로 접속되어 컴퍼레이터(36c)의 출력(TVD)에 의해 온 또는 오프 상태로 되는 스위치(S3)로 이루어지는 주파수 전환부(312)와, 상기 용량(C11, C12)의 전하를 방전하기 위한 방전용 MOS 트랜지스터(M2) 및 2개의 컴퍼레이터(CMP 1, CMP2)와 플립플롭(FF1)으로 이루어지는 충방전 제어부(313)를 구비하고 있다.

그리고, 상기 플립플롭(FF1)의 출력이 방전용 MOS 트랜지스터(M2)의 게이트 단자에 인가되어, 용량(C11, C12)의 충전과 방전을 반복함으로써, 내부에서 삼각파를 생성하여 소정의 주파수의 클록 신호를 출력하도록 되어 있다. 또한, 전류원 회로(311)는, MOS 트랜지스터(M1)의 드레인 전류를 반복하기 위해, MOS 트랜지스터(M3, M4)로 이루어지는 커런트 미러 회로를 구비하고 있다.

여기에서, MOS 트랜지스터(M1)의 드레인 전류가 전술한 구성으로부터 차동 증폭 회로(AMP2)의 출력 전압에 비례한 전류가 되고, 차동 증폭 회로(AMP2)의 출력 전압은 피드백 전압(VFB)에 따른 전압이므로, 피드백 전압(VFB)에 따른 전류이다.

따라서, 전류원 회로(311)는 피드백 전압(VFB)에 따른 전류를 흘리게 된다. 그리고, 이 전류에 의해 용량(C11, C12)의 충전이 행해져, M4와 C11, C12의 접속 노드에 삼각파가 생성되므로, 그 삼각파의 기울기는 피드백 전압(VFB)에 따라 변화되게 된다. 그 결과, 발진 회로(오실레이터)(31)에서 생성되는 발진 신호(φc)는 피드백 전압(VFB)에 따른 주파수가 된다.

또한 스위치(S3)가 컴퍼레이터(36c)의 출력(TVD)에 의해 온 상태로 되면 C11, C12의 합계 용량값이 증가하여 발진 주파수는 낮아지고, 스위치(S3)가 오프 상태로 되면 C11, C12의 합계 용량값이 감소하여 발진 주파수는 높아진다. C11, C12의 용량비가, 예를 들면, 2:1로 설정됨으로써, 전환 전후의 주파수비는 2:3이 된다. 이 비는 상한 주파수의 66kHz와 100kHz에 대응한다.

도 6에는, 본 실시형태의 전원 제어용 IC(13)를 구성하는 상기 게이트 정지 신호 생성 회로(40)의 구성예가 도시되어 있다.

게이트 정지 신호 생성 회로(40)는, 도 6에 도시하는 바와 같이, 외부 설정 단자(ADJ)의 전압을 임피던스 변환하여 전달하는 볼티지 팔로어로 이루어지는 버퍼(41)와, 이 버퍼(41)의 출력 단자와 접지점 사이에 직렬로 접속된 분압 저항(R5, R6)과, 버퍼(41)의 출력 전압과 피드백 단자(FB)의 전압(VFB)을 비교하여 상기 드라이버(34)에 공급되는 게이트 정지 신호(GSC)를 생성하는 컴퍼레이터(42)를 구비한다.

또한 게이트 정지 신호 생성 회로(40)는 버퍼(41)의 출력 단자와 컴퍼레이터(42)의 반전 입력 단자 사이에 접속된 스위치(S4) 및 분압 저항(R5, R6)의 접속 노드(N3)와 컴퍼레이터(42)의 반전 입력 단자 사이에 접속된 스위치(S5)를 구비하고 있다.

상기 스위치(S4와 S5)는 외부 설정 단자(ADJ)의 전압을 판별하는 상기 컴퍼레이터(36c)의 출력(TVD)과 그것을 인버터(43)로 반전한 신호/TVD에 의해 선택적으로 온 상태로 된다. 구체적으로는, 외부 설정 단자(ADJ)의 전압이 Vref2(1.25V)보다도 낮을 때(66kHz 모드 시)는 컴퍼레이터(36c)의 출력이 하이 레벨이 되고 스위치(S4)가 온 상태로 되어 버퍼(41)의 출력 전압이 컴퍼레이터(42)에 공급된다. 또한 외부 설정 단자(ADJ)의 전압이 Vref2(1.25V)보다도 높을 때(100kHz 모드 시)는 컴퍼레이터(36c)의 출력이 로 레벨로 되고 스위치(S5)가 온 상태로 되어, 접속 노드(N3)의 전압이 컴퍼레이터(42)에 공급된다.

분압 저항(R5, R6)의 저항비는 R5/(R5+R6)가 1/2.6이 되도록 설정되어 있다. 이 저항비는 도 8b의 게이트 정지 모드 #2 상하한값 0.5V, 1.2V와 게이트 정지 모드 #3 상하한값 1.3V, 3.12V의 비에 대응하도록 설정되어 있다.

이것에 의해, 외부 설정 단자(ADJ)의 전압이 1.25V보다도 낮을 때(66kHz 모드 시)는 외부 설정 단자(ADJ)의 전압(0.5V∼1.2V)이 그대로 컴퍼레이터(42)에 공급된다.

한편, 외부 설정 단자(ADJ)의 전압이 1.25V보다도 높을 때(100kHz 모드 시)는 외부 설정 단자(ADJ)의 전압을 저항(R5, R6)의 저항비로 분압한 (1/2.6)배의 전압인 0.5V∼1.2V의 범위의 전압이 컴퍼레이터(42)에 공급된다.

그 결과, 외부 설정 단자(ADJ)의 전압이 1.25V보다도 낮을 때(66kHz 모드 시)도, Vref2(1.25V)보다도 높을 때(100kHz 모드 시)도, 컴퍼레이터(42)는 외부 설정 단자(ADJ)의 전압에 대응한 0.5V∼1.2V의 범위의 전압과 피드백 전압(VFB)을 비교하게 되어, 심플한 회로 구성으로 게이트 정지 신호 생성 회로(40)를 실현할 수 있다.

또한 도 6에는 래치 정지 제어계의 회로의 구성도 도시되어 있다. 외부 설정 단자(ADJ)의 전압이 Vref1(0.4V)보다도 낮은지 아닌지 판정하는 컴퍼레이터(36d)의 출력은, 예를 들면, 50μS와 같은 시간을 계측하는 타이머 회로(50)에 공급되고, 컴퍼레이터(36d)의 출력이 타이머 회로(50)의 시간 측정 시간보다도 긴 하이레벨을 계속하고 있으면, 타이머 회로(50)의 출력이 변화되어 드라이버(34)의 동작을 정지시킴과 아울러, 래치 정지 제어 회로(51)에 의한 래치 정지 제어가 개시되도록 구성되어 있다.

상기와 같은 외부 래치 정지 기능은, 예를 들면, 도 6에 파선으로 나타내는 바와 같이, 외부 설정 단자(ADJ)에 접속된 외장의 저항(Rt)과 병렬로, 직렬 형태의 스위치(S7) 및 저항(R7)을 설치하고, 전원 시스템을 제어하는 마이크로컴퓨터에 의해 스위치(S7)을 온 시킴으로써, 외부 설정 단자(ADJ)의 전압을 0.4V보다도 낮게 함으로써 발동시킬 수 있다.

도 7에는 래치 정지 제어계의 회로의 구성 및 래치 정지 제어계와 게이트 정지 제어계의 관계가 도시되어 있다.

도 7의 실시예는, 컴퍼레이터(36d)가 외부 설정 단자(ADJ)의 전압이 Vref1(0.4V)보다도 낮다고 판정하면, 50μS 후에 드라이버(34)의 출력 GATE를 로 레벨로 한 상태에서 동작을 정지시킴과 아울러, 래치 정지 제어 회로(51)를 동작시켜, 전원 제어용 IC(13)를 래치 정지 모드로 이행시키도록 구성되어 있다. 또한, 도 7의 실시예에서는, 도 6의 실시예에서의 정전류원(IS) 대신에 풀업 저항(Rp)을 설치하고, Rp를 통하여 외부 설정 단자(ADJ)에 접속되어 있는 외장 저항(Rt)에 전류를 흘려, 저항값에 따른 전압을 발생시키도록 하고 있다.

래치 정지는, 도 7에 도시하는 바와 같이, IC의 고압 단자(HV)와 전원 전압 단자(VDD) 사이에 설치되어 있는 스위치(S0)를, 비교적 짧은 주기에 온, 오프 시킴으로써 전원 전압 단자(VDD)의 전압을, 예를 들면, 12V∼13V와 같은 전압 범위로 억제함으로써 전원 제어용 IC(13)가 리스타트 하는 것을 회피하기 위한 기능이며, 래치 정지 제어 회로(51)는 전원 전압 단자(VDD)의 전압과 소정의 전압(12V, 13V)을 비교하여 그러한 제어 동작을 행하도록 구성된다. 구체적으로는, 전원 전압 단자(VDD)의 전압이 12V까지 내려가면 스위치(S0)를 온 시켜, VDD의 전압이 13V까지 상승하면 스위치(S0)을 오프 시키는 것을 반복한다.

이러한 래치 정지 기능이 없으면, CS 단자를 감시하는 CS 단자 감시 회로를 설치하여, 예를 들면, CS 단자의 단락이나 오픈 등의 이상을 검출하여 드라이버(34)의 동작을 정지시키도록 구성한 경우, 보조 권선에 전류가 흐르지 않게 되어 전원 전압 단자(VDD)의 전압이 내려가게 되지만, 전원 전압 단자(VDD)의 전압이 IC의 동작 정지 전압값(예를 들면, 6.5V) 이하가 되면 기동 회로(스타트업 회로)(52)가 동작하여 스위치(S0)를 온 시키고, IC가 재기동함으로써 스위칭 제어를 재개해 버린다.

상기와 같은 불합리한 동작 상태의 발생을 회피하기 위해, 일단 플러그를 콘센트로부터 뽑을 때까지 게이트 출력 정지를 계속해서 유지하는 것이 래치 정지 기능이며, 본 실시예에서는, 유저가 외부 설정 단자(ADJ)의 전압을 0.4V보다도 낮게 함으로써 강제적으로 래치 정지 제어 회로(51)를 동작시키고, 전원 제어용 IC(13)를 래치 정지 모드로 이행시켜, 상기와 같은 불합리한 동작을 회피할 수 있도록 하고 있다. 또한, 보조 권선에 전류가 흐르지 않게 되어도 스위치(S0)가 온 되면, CS 단자에 접속되어 있는 외장 콘덴서(C0)(도 1 참조)가 충전되고, 그 충전 전하로 레귤레이터(53)가 내부 전원 전압(Vreg)을 생성하기 때문에 IC의 내부 회로는 계속해서 동작한다.

한편, 상기 게이트 정지 신호 생성 회로(40)에 의해 생성된 게이트 정지 신호(GSC)는 래치 정지 제어 회로(51)에는 공급되지 않으므로, 게이트 정지 신호 생성 회로(40)에 의한 게이트 정지에서는, 래치 정지 제어는 실행되지 않게 된다.

단, 게이트 정지 신호 생성 회로(40)에 의해 게이트 정지 신호(GSC)가 생성되는 것은, 예를 들면, 부하가 대단히 가벼워져 피드백 전압(VFB)이 1.8V 이하의 영역에 설치되어 있는 게이트 정지 FB 전압 조정 범위(도 4 참조)의 영역까지 내려간 것과 같은 경우이며, 이러한 경부하 영역에서는, 드라이버(34)의 동작을 일시적으로 정지시킴으로써 경부하에 대응하여 전력을 출력하는 버스트 동작이 유효하다.

그리고, 이 버스트 동작에서는, IC가 발진하지 않게 됨으로써 출력 전압이 서서히 내려가고, 그것에 따라 피드백 전압(VFB)이 상승함으로써 컴퍼레이터(36c)의 출력이 반전하여 게이트 제어가 자동 복귀하는 것이 가능하기 때문에, 래치 정지 제어를 행해서는 안 된다.

그런데, 본 발명과 같은 스위칭 전원 장치에서는, 버스트 동작에 있어서의 대기 전력대 게이트 정지 FB 전압 특성과 출력 리플 대 게이트 정지 FB 전압 특성은 도 9에 도시하는 바와 같은 관계가 된다. 또한, 여기에서, 게이트 정지 FB 전압과 게이트 정지 시간은 거의 비례 관계에 있다. 그 때문에 게이트 정지 FB 전압이 높아지는 즉 게이트 정지 시간이 길어지면 대기 전력은 감소하지만 출력 리플은 커지고, 반대로 게이트 정지 시간이 짧아지면 출력 리플은 작아지지만 대기 전력은 증가한다. 즉, 게이트 정지 시간에 대하여 대기 전력과 출력 리플은 트레이드오프의 관계에 있다.

본 실시형태의 전원 제어용 IC(13)에서는, 게이트 정지 신호 생성 회로(40)에 의한 게이트 정지 신호의 생성을 개시하는 피드백 전압(VFB)의 전압값을 외부 설정 단자(ADJ)의 설정 전압 즉 외장 저항(Rt)의 저항값으로 임의로 설정할 수 있다. 그 때문에 전원 장치의 설계자는 외부 설정 단자(ADJ)의 설정 전압으로 게이트 정지 기능이 작용하는 피드백 전압(VFB)의 전압값을 임의로 설정할 수 있으므로, 적용하는 시스템에 따라, 대기 전력 저감을 우선할지 출력 리플 저감을 우선할지 자유롭게 조정하는 것이 가능하게 된다.

도 10에는 상기 실시예의 변형예가 도시되어 있다.

이 변형예는 외부 설정 단자(ADJ)의 설정 전압을 감시하는 상기 컴퍼레이터(36c, 36d) 이외에, 전원 전압 단자(VDD)를 감시하여, 예를 들면, 27.5V와 같은 설정 전압 이상의 전압값으로 된 경우에 과전압 상태로 판정하는 과전압 검출용 컴퍼레이터(55)와, 피드백 단자(FB)의 전압(VFB)을 감시하여, 예를 들면, 4V와 같은 설정 전압 이상의 전압값으로 된 경우에 과부하 상태로 판정하는 과부하 검출용 컴퍼레이터(56)를 설치한 것이다.

그리고, 상기 과전압 검출용 컴퍼레이터(55)의 출력은 컴퍼레이터(36d)와 공통의 타이머 회로(50)에 공급되어, 예를 들면, 50μS 이상 과전압 상태가 계속된 경우에, 드라이버(34)를 정지시킴과 아울러 래치 정지 제어를 개시시킨다. 또한 상기 과부하 검출용 컴퍼레이터(56)의 출력은 다른 타이머 회로(57)에 공급되어, 예를 들면, 250mS 이상 과부하 상태가 계속된 경우에, 드라이버(34)를 정지시킴과 아울러 래치 정지 제어를 개시시키도록 구성하고 있다.

이상 본 발명자에 의해 행해진 발명을 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 예를 들면, 상기 실시형태에서는, 트랜스의 1차측 권선에 간헐적으로 전류를 흘리는 스위칭 트랜지스터(SW)를 전원 제어용 IC(13)와는 별개의 소자로 하고 있지만, 이 스위칭 트랜지스터(SW)를 전원 제어용 IC(13)에 받아들여, 1개의 반도체 집적 회로로서 구성해도 된다.

(산업상의 이용가능성)

상기 실시형태에서는, 본 발명을 플라이 백 방식의 AC-DC 컨버터를 구성하는 전원 제어용 IC에 적용한 경우에 대하여 설명했지만, 본 발명은 포워드형이나 유사 공진형의 AC-DC 컨버터를 구성하는 전원 제어용 IC에도 적용할 수 있다.

11 라인 필터
12 다이오드 브리지 회로(정류 회로)
13 전원 제어 회로(전원 제어용 IC)
14 2차측 검출 회로(검출용 IC)
15a 포토 커플러의 발광측 다이오드
15b 포토 커플러의 수광측 트랜지스터
31 발진 회로
32 클록 생성 회로
34 드라이버(구동 회로)
35 앰프(증폭 회로)
36a 과전류 검출용 컴퍼레이터(과전류 검출 회로)
36b 전압/전류 제어용 컴퍼레이터(전압/전류 제어 회로)
37 파형 생성 회로
38 주파수 제어 회로
39 듀티 제한 회로
40 게이트 정지 신호 생성 회로
51 래치 정지 제어 회로(내부 전원 전압 제어 회로)

Claims (3)

1. 전압 변환용의 트랜스의 1차측 권선에 간헐적으로 전류를 흘리기 위한 스위칭 소자를, 상기 트랜스의 1차측 권선에 흐르는 전류에 비례한 전압과 상기 트랜스의 2차측으로부터의 출력 전압 검출 신호에 따라 온, 오프 제어하는 구동 펄스를 생성하여 출력하는 전원 제어용 반도체 장치로서,
   주파수 가변의 발진 회로를 구비하고 상기 스위칭 소자를 주기적으로 온 시키는 타이밍을 주는 클록 신호를 발생하는 클록 발생 회로와,
   상기 트랜스의 1차측 권선에 흐르는 전류에 비례한 전압과 상기 트랜스의 2차측으로부터의 출력 검출 신호에 기초하여 상기 스위칭 소자를 오프 시키는 타이밍을 주는 전압/전류 제어 회로와,
   외부로부터 설정 정보를 주기 위한 설정 단자와,
   AC 입력 전압이 공급되는 제1 전원 단자와 상기 트랜스의 보조 권선에 유기되는 전압이 공급되는 제2 전원 단자 사이에 설치된 스위치 수단과,
   상기 스위치 수단을 온, 오프 제어하는 내부 전원 전압 제어 회로
   를 구비하고, 상기 설정 단자의 전압이 미리 설정된 제1 전압값보다도 낮은 경우에는, 상기 구동 펄스의 출력을 정지하고 또한 상기 내부 전원 전압 제어 회로에 의해 상기 스위치 수단을 온, 오프 제어하여 상기 제2 전원 단자의 전압이 소정의 전압 범위에 들어가도록 제어하는 제1 정지 모드로 이행하고, 상기 설정 단자의 전압이 상기 제1 전압값보다도 높은 경우에는, 상기 설정 단자의 전압을 임계값으로 하여 상기 2차측으로부터의 출력 검출 신호가 이 임계값보다도 낮은 것을 조건으로, 상기 구동 펄스의 출력을 정지하는 제2 정지 모드로 이행하도록 구성되어 있는 것을 특징으로 하는 전원 제어용 반도체 장치.
2. 제 1 항에 있어서,
   상기 2차측으로부터의 출력 검출 신호에 따라 상기 발진 회로의 발진 주파수를 변화시키는 주파수 제어 회로를 구비하고,
   상기 주파수 제어 회로는, 상기 설정 단자의 전압에 따라, 출력 검출 신호 대 발진 주파수 특성을 변경 가능하게 구성되고,
   상기 출력 검출 신호 대 발진 주파수 특성은,
   상기 설정 단자의 전압이 상기 제1 전압값보다 높은 제2 전압값보다도 낮은 경우에는, 상기 출력 검출 신호에 대한 발진 주파수의 상한값이 제1 주파수에 고정되어,
   상기 설정 단자의 전압이 상기 제2 전압값보다도 높은 경우에는, 상기 출력 검출 신호에 대한 발진 주파수의 상한값이 상기 제1 주파수보다 높은 제2 주파수에 고정되는 것을 특징으로 하는 전원 제어용 반도체 장치.
3. 제 2 항에 있어서,
   상기 출력 검출 신호에 대응한 전압과 상기 임계값을 비교하는 전압 비교 수단과,
   상기 설정 단자의 전압을 분압하는 분압 수단과,
   상기 설정 단자의 전압 또는 상기 분압 수단에 의해 분압된 전압 중 어느 하나를 상기 임계값으로 하여 상기 전압 비교 수단에 선택적으로 공급하는 선택 수단
   을 구비하고, 상기 분압 수단은 상기 제2 정지 모드로 이행하는 제1 주파수와 제2 주파수에서의 출력 검출 신호의 경계값의 비를 N으로 했을 때, 상기 분압 수단에 의해 분압된 전압과 상기 설정 단자의 전압의 비가 N이 되도록 분압비가 설정되어 있는 것을 특징으로 하는 전원 제어용 반도체 장치.

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