KR20060098382A - 반도체 소자 와이어 스위핑을 감소 또는 제거하기 위한시스템 및 방법 - Google Patents

반도체 소자 와이어 스위핑을 감소 또는 제거하기 위한시스템 및 방법 Download PDF

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KR20060098382A
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semiconductor
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라케쉬 바티쉬
앤드류 에프. 히미엘
글렌 샌드그렌
왈트 본세그린
스코트 씨. 쿨리케
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쿨리케 앤드 소파 인베스트먼츠 인코퍼레이티드
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Abstract

본 발명은 반도체 소자를 패키징하는 방법을 제공한다. 본 방법은 반도체 소자의 엘리먼트들 사이를 상호접속시키는 다수의 도전체들 중 적어도 두 개의 일부분에만 결쳐 절연물질을 제공하는 단계를 포함한다. 또한, 본 방법은 도전체들과 엘리먼트들을 캡슐화하고 이로써 반도체 소자를 패키징하는 단계를 포함한다.

Description

반도체 소자 와이어 스위핑을 감소 또는 제거하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR REDUCING OR ELIMINATING SEMICONDUCTOR DEVICE WIRE SWEEP}
본 발명은 반도체 소자 패키징에 관한 것으로서, 특히 패키징된 반도체 소자의 와이어 스위핑 및 스웨잉(sway)을 감소시키거나 제거하는 방법에 관한 것이다.
반도체 소자 제작시, (예컨대, 본딩 와이어와 같은) 도전체가 반도체소자의 엘리먼트들을 상호접속시키기 위해 종종 사용된다. 예컨대, 도 1은 종래 반도체 소자(100)의 일부분을 도시한다. 반도체 소자(100)는 리드프레임(102) 및 리드프레임 콘택(들)(102a)을 포함한다. 반도체 엘리먼트(예컨대, 다이)(104)는 리드프레임(102)에 장착된다. 본딩 와이어(106)는 반도체 엘리먼트(104)와 리드프레임 콘택(102a)을 상호접속시킨다. 오버몰드(overmold:108)(즉, 몰딩 컴파운드)는 본딩 와이어(106), 반도체 엘리먼트(104), 및 리드프레임 콘택(102a) 위에 제공된다. 도 1에 도시된 구성에서, 다수의 본딩 와이어(106)는 반도체 엘리먼트(104)의 여러 접속점들과 이에 대응하는 리드프레임 콘택(102a)을 상호접속시키기 위해 반도체 소자(100)에 포함될 수 있다.
반도체 소자(100) 제조 프로세스 중에는, 인접한 본딩 와이어(106)들 간의 단락회로, 또는 하나 이상의 본딩 와이어(106)의 접속에서 개방회로가 발생할 수 있다. 예컨대, 제조 중에, 본딩 와이어(106)의 움직임(예컨대, 스웨잉, 스위핑 등)은 인접한 본딩 와이어(106)들 간에 단락회로를 유발할 수 있다.
도 2는 본딩 와이어(106) 위의 캡슐부(110)를 포함하는 종래 반도체 소자(200)를 도시한다. 또한 캡슐부(110)는 본딩 와이어(106)와 각각의 반도체 엘리먼트(104) 및 리드프레임 콘택(102a)들 간의 접속점을 덮는다. 다시 말하면, 도 2에 도시된 엘리먼트들은 도 1과 관련하여 상기에서 설명하고 도시한 엘리먼트들과 매우 유사하다.
도 3은 도 1에 도시된 반도체 소자와 유사한 종래 반도체 소자(100)의 등각도이다. 반도체 엘리먼트(104)는 리드프레임(102) 상에 장착된 것으로 도시된다. 다수의 본딩 와이어(106)는 반도체 엘리먼트(104)와 이에 대응하는 리드프레임 콘택(102a) 사이를 상호접속시킨다. (도 3에서 부분적으로 절개된) 오버몰드(108)는 반도체 엘리먼트(104)와 본딩 와이어(106) 위에 제공된다.
도 4는 종래 반도체 소자(400)의 절개된 단면도이다. 도 1-3에서와 같이, 반도체 엘리먼트(104)는 리드프레임(102) 상에 장착되고, 본딩 와이어(106)는 반도체 엘리먼트(104)와 리드프레임 콘택(102a) 사이를 상호접속시킨다. 캡슐부(410)는 반도체 엘리먼트(104)와 본딩 와이어(106) 위에 제공된다. 오버몰드(108)는 도 4의 예에서 반도체 엘리먼트(104)의 위와 아래에 제공된다.
도 1-4에 도시된 종래 반도체 소자 구성에서는 여러 문제점들이 발견되었다. 상기 제시한 바와 같이, 반도체 소자의 제조 및 이동 동안, 본딩 와이어(106)는 접 속점들 중 하나에서(즉, 반도체 엘리먼트(104) 또는 리드프레임 콘택(102a)에서) 고정되지 않게(즉, 개방회로가) 될 수 있다. 또한, 인접한 본딩 와이어(106)는 서로를 향해 움직이고(예컨대, 스웨잉하고), 이로 인해 반도체 소자에 단락회로를 형성한다. 이러한 문제는 반도체 소자의 크기를 작게 한다는 목적 (및 이에 대응하여 반도체 소자의 도전체 밀도를 높인다는 목적)의 관점에서 크게 문제가 된다. 이러한 제조 결함은 반도체 로트 내에 결함 부품을 유발하고, 제조비용을 높이며 신뢰성을 떨어뜨린다. 그래서, 반도체 소자 제조 방법을 개선하는 것이 바람직하다.
종래 문제점들을 극복하기 위해, 본 발명의 일 실시예에서는 반도체 소자를 패키징하는 방법이 제공된다. 이러한 방법은 반도체 소자의 엘리먼트들 사이를 상호접속시키는 다수의 도전체들 중에 적어도 두 개의 일부분에만 절연물질을 제공하는 단계를 포함한다. 또한 이러한 방법은 도전체와 엘리먼트를 캡슐화시키고, 이로써 반도체 소자를 패키징하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따라서, 반도체 소자가 제공된다. 반도체 소자는 다수의 반도체 엘리먼트 및 다수의 반도체 엘리먼트들 사이를 상호접속시키는 다수의 도전체들을 포함한다. 또한 반도체 소자는 다수의 도전체들 중 적어도 두 개의 일부분에만 제공되는 절연물질을 포함한다. 더구나, 반도체 소자는 반도체 소자를 패키징하기 위해 도전체와 반도체 엘리먼트들을 캡슐화시키는 캡슐층을 포함한다.
본 발명의 실시예는 도면을 참조하여 설명한다.
도 1은 종래 반도체 소자의 반도체 엘리먼트들 사이의 상호접속을 나타내는 절개된 단면도이다.
도 2는 종래 반도체 소자의 반도체 엘리먼트들 사이의 캡슐화된 상호접속을 나타내는 절개된 단면도이다.
도 3은 종래 반도체 소자의 반도체 엘리먼트들 사이의 다수의 상호접속을 나타낸 등각도이다.
도 4는 종래 반도체 소자의 반도체 엘리먼트들 사이의 캡슐화된 상호접속을 나타내는 절개된 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 반도체 엘리먼트들 사이의 상호접속을 나타내는 절개된 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 반도체 엘리먼트들 사이의 상호접속을 나타내는 절개된 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 반도체 엘리먼트들 사이의 상호접속을 나타내는 등각도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 반도체 엘리먼트들 사이의 상호접속을 나타내는 등각도이다.
도 9는 본 발명의 일 실시예에 따라 절연물질에 의해 분리된 도전체를 나타내는 절개도이다.
도 10은 본 발명의 일 실시예에 따른 절연물질의 실리카 입자 크기 분포를 나타내는 도이다.
도 11은 본 발명의 일 실시예에 따른 절연물질의 실리카 입자 크기 분포를 나타내는 또 다른 도이다.
도 12는 본 발명의 일 실시예에 따라 반도체 소자를 패키징하는 방법을 나타내는 흐름도이다.
본 발명의 선택 실시예에 대한 바람직한 특징은 도면들을 참조하여 설명된다. 본 발명의 사상과 범위는 예시를 위해 선택된 실시예들에 제한되지 않는다. 또한, 도면들은 임의의 특정 축적 또는 비율로 도시되지 않았다. 이하에 개시된 구성과 물질은 본 발명의 범위 내에서 수정될 수 있다.
본 명세서에서 사용되는, 반도체 소자라는 용어는 집적회로, 메모리 소자, DPS(digital signal processor), QFP(quad-flat package), PBGA(plastic ball grid array), BOC(board on chip), COB(chip on board), CABGA(chip array ball grid array)와 같은 패키징된 반도체 소자, 및 이산소자(하나의 보드 상의 하나 이상의 소자가 있을 수 있는 패키징되지 않은 소자)를 포함하는 넓은 범위의 소자들과 관련이 있다. 또한, 반도체 엘리먼트라는 용어는 기판, 다이, 칩, 리드프레임, 리드프레임 콘택 등을 포함하는 반도체 소자의 임의의 일부분을 말한다.
일반적으로, 본 발명은 반도체 소자의 여러 반도체 엘리먼트들 사이를 상호접속시키는 본딩 도전체(즉, 본딩 와이어)를 가로질러 (예컨대, 폴리머 비 드(bead), 스트립 또는 예비성형된 모양의 형태로) 절연물질을 배치시키는 것과 관련이 있다.
(예컨대, 폴리머 브릿지인) 절연물질은 (예컨대, 전사 몰딩과 같은) 또 다른 프로세싱 동안 도전체가 분리되도록(즉, 단락회로가 되지 않도록) 도전체에 추가 안정성을 제공하는 격자(즉, 격자 브릿지) 또는 구조체를 형성한다. 또한, 절연물질이 적어도 부분적으로 유체로서 제공된다면, 반도체 소자의 몰딩 동안 유체를 통해 상호접속 도전체 네트워크 전체에 힘이 가해질 수 있다. 이러한 분리와 힘 전달은 와이어 스위핑 및 스웨잉을 감소시키고, 오버몰딩 프로세스에서 발생하는 회로단락을 감소시키거나 제거할 수 있다.
(예컨대, 에폭시 수지와 같은 폴리머인) 절연물질을 제공한 후에, 수지는 가열 또는 자외선 에너지 중 적어도 하나를 이용하여 경화된다. 다음에 오버몰드는 와이어들이 서로를 향해 움직이거나 "스위핑"하지 않는 패키징된 반도체 소자를 제공하도록 공급될 수 있다.
본 발명의 실시예들에 따라서, 본 명세서에 개시된 방법과 장치들은 작아지고 집적된 소자 제조장치를 이용하여 제조된 본딩 와이어링된 반도체 소자를 조립하게에 매우 적합하다. 본 발명의 실시예들은 긴 도전체/본딩 와이어를 갖거나, 복잡한 본딩 와이어링된 형상(예컨대, QFP, 적층된 다이 소자, 및 BGA)을 갖는 반도체 소자와 관련하여 매우 유용하다.
종래 제조 방법과 대조적으로, 본 발명의 다양한 실시예들은 반도체 소자에 포함된 반도체 엘리먼트 주위 또는 둘레에 링형, 장방형, 및/또는 임의의 적절한 구성의 매우 적은 절연물질(예컨대, 폴리머 물질)을 사용한다.
본 명세서에서 설명되겠지만, 본 발명의 실시예들은 종래 제조 기술에 비해 추가의 장점을 제공하며, 이런 장점으로는 제조 프로세스의 추가 융통성(flexibility), 도전체를 안정화시키는데 사용되는 고가 폴리머의 최소화, 및 광범위한 반도체 소자 응용이 있다. 본 발명의 실시예들은 복잡한 반도체 소자 타입(예컨대, 적층된 다이 소자들)의 스위핑을 감소시키고, QFP 및 BGA의 도전체 길이를 연장시킬 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자(500)의 절개된 측면도를 도시한다. 반도체 소자(500)는 리드프레임(502)에 장착된 반도체 엘리먼트(504)(예컨대, 다이)를 포함한다. 예컨대, 반도체 엘리먼트(504)는 접착제를 이용하여 리드프레임(502)에 장착될 수 있다. 본딩 와이어(506)는 반도체 엘리먼트(504)와 리드프레임 콘택(502a) 사이를 상호접속시킨다. 오버몰드(508)가 소자에 제공되기 전에, 절연물질(512)은 반도체 엘리먼트(504) 주위에 또는 둘레에 장방형, 링형, 및/또는 임의의 적절한 모양으로 제공될 수 있다. 또한, 절연물질(512)은 본딩 와이어(506)가 리드프레임 콘택(502a)에서보다 반도체 엘리먼트(504)에서 보다 좁은 피치를 갖기(즉, 인접한 본딩 와이어(506)에 근접하기) 때문에(리드프레임 콘택(502a)과 달리) 반도체 엘리먼트(504)에 인접하게 위치할 수 있다. 선택적으로, 절연물질(512)은 반도체 엘리먼트(504)와 리드프레임 콘택(502a) 사이의 중간에 위치할 수 있다. 또한, 절연물질(512)은 주어진 소자의 요구에 따라서 반도체 엘리먼트(504)와 리드프레임 콘택(502a) 사이에서 임의의 다수 위치에 위치할 수 있다.
본딩 와이어(506)들에 걸쳐 절연물질(512)을 제공함으로써, 서로에 대해 각각의 본딩 와이어(506)들의 위치가 안정화된다. 절연물질(512)을 이용하여 서로에 대해 본딩 와이어(506)들을 안정화시킴으로써, 오버몰드(508)의 제공 동안 본딩 와이어(506)에 인접한 회로단락의 위험이 제거되지 않더라도 상당히 감소된다. 또한, 본딩 와이어506)들의 위치를 안정화시킴으로써, 제조 동안 본딩 와이어(506)들의 회로개방이 상당히 감소될 수 있다.
예컨대, 절연물질(512)은 에폭시 수지와 같은 폴리머 물질일 수 있다. 또한, 절연물질(512)은 절연물질(512)을 본딩 와이어(506)에 제공하는 동안 본딩 와이어(506)들 사이에 분포하는 절연 입자 또는 비드(bead)를 포함할 수 있다. 이러한 절연 비드는 서로에 대해 본딩 와이어(506)를 보다 안정화시킨다. 본 발명의 실시예에 따라서, 절연물질에 분포된 절연 비드는 평균 입자 크기가 약 4.1㎛이고, 중간 입자 크기는 4.5㎛이며, 최대 입자 크기는 20㎛이다. 이러한 절연 비드는 예컨대 구형 실리카 입자일 수 있다.
도 6은 도 5에 도시된 반도체 소자(500)와 유사한 반도체 소자(600)의 절개된 측면도를 도시한다. 도 5에 도시된 본 발명의 실시예와 같이, 도 6은 본딩 와이어(506)의 일부에 걸쳐 제공된 절연물질(512)을 도시한다. 그러나, 절연물질(512)에 추가하여, 도 6은 본딩 와이어(506)의 또 다른 부분에 걸쳐 제공된 절연물질(514)을 도시한다. 절연물질(514)은 절연물질(512)과 유사한 구성으로 (예컨대, 반도체 엘리먼트(504)의 둘레에 또는 주위에서 장방형, 링형, 및/또는 임의의 적절한 모양으로) 제공될 수 있다. 또한, 절연물질(514)은 에폭시 수지와 같은 폴 리머 물질일 수 있고, 도 5와 관련하여 상기에서 설명한 절연 비드를 포함할 수 있다.
도 7은 리드프레임(702) 상에 장착된 반도체 엘리먼트(704)를 포함하는 반도체 소자(700)를 도시한다. 본딩 와이어(706)는 반도체 엘리먼트(704)와 리드프레임 콘택(702a) 사이를 상호접속시킨다. 절연물질(712)은 본딩 와이어(706)들을 서로에 대해 안정화시키도록 본딩 와이어(706)의 일부에 걸쳐 제공된다. 도 7에 도시된 본 발명의 실시예에서, 본딩 와이어(706)는 반도체 엘리먼트(704)의 주위에 또는 둘레에서 실질적으로 링형 모양(및/또는 임의의 적절한 모양)으로 제공된다. 본딩 와이어(706)의 일부에 걸쳐 절연물질(712)을 제공함으로써, 오버몰드(708)의 제공 동안 본딩 와이어706)의 회로개방 또는 단락이 종래에 비해 상당히 감소할 수 있다.
도 8은 도 7에 도시된 반도체 소자와 유사한 반도체 소자(800)의 등각도이다. 도 7에 제공된 링 형상의 절연물질(712)에 추가하여, 도 8은 본딩 와이어(706)의 일부에 걸쳐 제공된 절연물질(814)을 도시한다. 절연물질(712)에 추가하여 절연물질(814)을 제공함으로써, 본딩 와이어(706)는 서로에 대해 보다 안정화된다.
도 7은 단일 절연물질 링(712)을 포함하는 반도체 소자(700)를 도시하고 도 8은 절연물질 링(712)과 절연물질 링(814)을 포함한 반도체 소자(800)를 도시하지만, 절연물질의 추가 링(또는 다른 형상부분)이 제공될 수 있다. 이와 같이, 하나, 두 개, 세 개, 또는 임의 개수의 절연물질 링/비드가 필요에 따라 주어진 반도 체 소자에 제공될 수 있다.
도 9는 본딩 와이어(906a,906b,906c)의 절개도이다. 예컨대, 본딩 와이어(906a,906b,906c)는 반도체 소자의 반도체 엘리먼트(도 9에 도시되지 않음)와 리드프레임 콘택(도 9에 도시되지 않음) 사이를 상호접속시킨다. 절연물질(912)은 본딩 와이어(906a,906b,906c)의 일부에 걸쳐 제공된다. 도 9에 도시된 본 발명의 실시예에서, 절연물질(912)은 절연 비드를 포함한다. 절연 비드는 다양하게 다른 크기를 가질 수 있고, 절연 비드는 인접한 본딩 와이어(예컨대, 본인 와이어(906a와 906b) 사이의 거리보다 작기 때문에, 절연 비드는 인접한 본딩 와이어들 사이의 위치로 흩어지며, 이로써 인접한 본딩 와이어들 간의 안정성과 절연을 강화시킨다.
도 9는 본딩 와이어(906a와 906b) 사이의 중심대중심 거리(즉, 피치)를 나타내는 거리 "d1"을 도시한다. 또한, 도 9는 본딩 와이어(906a와 906b) 사이의 간격을 나타내는 거리 "d2"를 도시한다. 본 발명의 실시예에 따라서, 절연물질은 본딩 와이어된 반도체 소자의 피치를 극세화시키도록 제공될 수 있다. 예컨대, 이러한 소자의 거리(d1)는 대략 35㎛ 이하이고, 이러한 소자의 거리(d2)는 대략 15㎛ 이하이다. 본딩 와이어의 일부분에 걸쳐 (예컨대, 내부에 흩어진 절연 비드에 의해) 절연물질이 제공됨으로써, 본 발명의 향상된 본딩 와이어 안정성은 본딩 와이어링된 반도체 소자의 피치를 거리(d1과 d2)에 대해 매우 작은 값으로 극세화시키도록 제공될 수 있다.
본 명세서에 개시된 방법에 따라 반도체 소자를 제조함으로써, 반도체 소자 내의 도전체 밀도는 증가할 수 있고 이로써 반도체 소자는 그 크기가 바람직하게 작아진다.
본 발명에 따라 반도체 소자를 제조하는 것은 본딩 와이어의 일부분에 걸친 절연물질의 포함으로 인해 캡슐화가 본딩 와이어를 안정화시키는데 반드시 필요하지 않기 때문에 소자를 캡슐화시키는데 사용된 오버몰드/캡슐화 물질이 고가의 물질 및 프로세스(예컨대, "글러브-탑핑(glob-topping)"과 반대되는 몰드 타입 캡슐화)로 거의 구성되지 않는다는 추가의 장점을 갖는다.
본 발명의 다양한 실시예에 따라 사용된 절연물질에 포함된 비드는 임의의 여러 타입의 절연 비드일 수 있다. 예컨대, 비드는 실리카 충전재료 구성될 수 있다. 또한, 절연 비드는 상이한 크기와 모양을 갖는 상이한 타입일 수 있다.
본 발명의 절연물질은 높은 점성, 자외선 경화가능 실리카를 포함할 수 있다. 예컨대, 절연물질은 50-85%의 중량 퍼센트에서 실리카로 충전될 수 있다.
도 10은 본 발명의 일 실시예에 따라 절연물질에 사용된 두 개의 상이한 실리카 충전재(예컨대, SiO2)의 예시적인 입자 크기(즉, 입자 크기 직경) 분포를 나타내는 막대 그래프이다. 도 10에 도시된 실시예에서, 실리카2 입자 크기는 대략 0.05 마이크론 내지 대략 0.5 마이크론의 범위를 갖는다. 또한, 실리카1 입자 크기 비드의 분포는 대략 0.5 마이크론 내지 대략 20 마이크론의 범위를 갖는다. 도 10의 막대 그래프의 y-축은 실리카1 및 실리카2 입자 각각의 크기 퍼센티지를 나타낸다.
도 10에 도시된 실리카 충전재는 본 발명의 임의의 실시예에 따라 절연물질 (예컨대, 에폭시 수지) 내에 소산될 때 매우 유용한 것으로 증명되었다. 실리카1에 지정된 구형 실리카 타입에 대한 실리카 직경 크기의 개별 분포는: 24 마이크론 이상인 것이 0%이고, 16 마이크론 이상이고 24 마이크로 미만인 것이 1.1%이며, 12 마이크론 이상이고 16 마이크론 미만인 것이 4.0%이고, 8 마이크론 이상이고 12 마이크론 미만인 것이 11.5%이며, 6 마이크론 이상이고 8 마이크론 미만인 것이 12.8%이고, 3 마이크론 이상이고 6 마이크론 미만인 것이 35.8%이며, 2 마이크론 이상이고 3 마이크론 미만인 것이 13.3%이고, 1 마이크론 이상이고 2 마이크론 미만인 것이 12.5%이며, 0.5 마이크론 이상이고 1 마이크론 미만인 것이 7.30%이고, 0 마이크론 이상이고 0.5 마이크론 미만인 것이 2.0%이다. 실리카2에 지정된 구형 실리카 타입에 대한 실리카 직경 크기의 개별 분포는: 0.6 마이크론 이상인 것이 0%이고, 0.5 마이크론 이상이고 0.6 마이크로 미만인 것이 0.5%이며, 0.45 마이크론 이상이고 0.5 마이크론 미만인 것이 7.03%이고, 0.4 마이크론 이상이고 0.45 마이크론 미만인 것이 9.13%이며, 0.35 마이크론 이상이고 0.4 마이크론 미만인 것이 12.83%이고, 0.3 마이크론 이상이고 0.35 마이크론 미만인 것이 13.43%이며, 0.3 마이크론 이상이고 0.35 마이크론 미만인 것이 13.33%이고, 0.25 마이크론 이상이고 0.3 마이크론 미만인 것이 9.33%이며, 0.2 마이크론 이상이고 0.25 마이크론 미만인 것이 5.83%이고, 0.15 마이크론 이상이고 0.2 마이크론 미만인 것이 4.33%이고, 0.1 마이크론 이상이고 0.15 마이크론 미만인 것이 5.83%이고, 0.09 마이크론 이상이고 0.1 마이크론 미만인 것이 5.93%이고, 0.08 마이크론 이상이고 0.09 마이크론 미만인 것이 5.53%이고, 0.08 마이크론 이상이고 0.07 마이크론 미만인 것이 4.93%이고, 0.06 마이크론 이상이고 0.07 마이크론 미만인 것이 1.73%이고, 0.06 마이크론 미만인 것이 0.31%이다.
상기 제시한 바와 같이, 절연 비드(예컨대, 실리카 입자) 또는 타입과 크기를 바꾸는 것은 본 발명의 임의의 실시예에 따라 절연물질에 혼합될 수 있다. 예컨대, 입자의 실리카1 분포는 실리카2 입자 분포와 혼합될 수 있다. 일 실시예에서, 실리카1 입자 분포의 10 부분이 실리카2 타입의 입자 크기의 3 부분과 혼합될 수 있다. 막대 그래프는 도 11에서 처럼 제시된 경우의 혼합에 대한 SiO2 입자 크기 분포를 도시한다.
도 11에 도시된 구형 실리카 혼합에 대한 실리카 직경 크기의 개별 분포는: 24 마이크론 이상인 것이 0%이고, 16 마이크론 이상이고 24 마이크로 미만인 것이 0.85%이며, 12 마이크론 이상이고 16 마이크론 미만인 것이 3.08%이고, 8 마이크론 이상이고 12 마이크론 미만인 것이 8.85%이며, 6 마이크론 이상이고 8 마이크론 미만인 것이 9.85%이고, 3 마이크론 이상이고 6 마이크론 미만인 것이 27.54%이며, 2 마이크론 이상이고 3 마이크론 미만인 것이 10.23%이고, 1 마이크론 이상이고 2 마이크론 미만인 것이 9.62%이며, 0.6 마이크론 이상이고 1 마이크론 미만인 것이 5.5%이고, 0.5 마이크론 이상이고 0.6 마이크론 미만인 것이 3.16%이고, 0.45 마이크론 이상이고 0.5 마이크론 미만인 것이 2.11%이고, 0.4 마이크론 이상이고 0.45 마이크론 미만인 것이 2.96%이고, 0.35 마이크론 이상이고 0.4 마이크론 미만인 것이 3.1%이고, 0.3 마이크론 이상이고 0.35 마이크론 미만인 것이 3.08%이고, 0.25 마이크론 이상이고 0.3 마이크론 미만인 것이 2.15%이고, 0.2 마이크론 이상이고 0.25 마이크론 미만인 것이 1.35%이고, 0.15 마이크론 이상이고 0.2 마이크론 미만인 것이 1.0%이고, 0.1 마이크론 이상이고 0.15 마이크론 미만인 것이 1.35%이고, 0.09 마이크론 이상이고 0.1 마이크론 미만인 것이 1.37%이고, 0.08 마이크론 이상이고 0.09 마이크론 미만인 것이 1.28%이고, 0.07 마이크론 이상이고 0.08 마이크론 미만인 것이 1.14%이고, 0.06 마이크론 이상이고 0.07 마이크론 미만인 것이 0.4%이고, 0.05 마이크론 이상이고 0.06 마이크론 미만인 것이 0.07%이고, 0.05 마이크론 미만인 것이 0%이다.
도 12는 반도체 소자를 패키징하는 방법을 도시하는 흐름도이다. 단계(1202)에서, 절연물질은 반도체 소자의 엘리먼트들 사이를 상호접속시키는 다수의 도전체 중 적어도 두 개의 일부분에만 걸쳐 제공된다. 단계(1204)에서, 도전체와 반도체 엘리먼트는 캡슐화되고, 이로써 반도체 소자를 패키징한다. 선택적인 단계(1206)에서, 절연물질은 절연물질 제공 단계 후에 경화된다.
비록 본 발명이 반도체 소자에 포함된 반도체 엘리먼트 주위 또는 둘레의 링형 또는 장방형 절연물질과 관련하여 주로 설명되었지만, 본 발명은 이에 제한되지 않는다. 절연물질은 도전체가 안정화되어 와이어 스위핑을 감소시키는 한, 다수의 구성(예컨대, 절연물질의 선형 브릿지)으로 제공될 수 있다.
또한, 절연 컴파운드는 반도체 소자의 내부 엘리먼트 둘레에서 실질적으로 원주형 모양으로 제공될 수 있다. 실질적인 원주형 모양은 링형, 원주형, 타원형, 정방형 또는 장방형과 같은 다수의 기하학적 모양 중 임의의 모양일 수 있다. 더 구나, 기하학적 형상은 실질적으로 원주형이기 때문에, 반도체 소자의 내부 엘리먼트를 완전히 둘러쌀 필요는 없다.
비록 본 발명이 에폭시 수지와 같은 폴리머 물질인 절연물질과 관련하여 주로 설명되었지만, 본 발명은 이에 제한되지 않는다. 절연물질이 반도체 소자의 엘리먼트들 사이를 상호접속시키는 도전체에 안정성을 제공하는 한, 다양한 대안적인 절연물질이 사용될 수 있다. 예컨대, 후면에 접착제를 갖는 고체 또는 실질적으로 고형인 절연체가 본딩 와이어의 일부분에 제공될 수 있고, 이로써 본딩 와이어를 안정화시키고 인접한 본딩 와이어들의 회로단락에 대한 가능성을 상당히 감소시킨다. 대안적으로, 절연 테이프가 본딩 와이어의 일부분에 제공될 수 있고, 역시 본딩 와이어를 안정화시키고 인접한 본딩 와이어들의 회로단락에 대한 가능성을 상당히 감소시킨다.
절연물질에 절연 입자를 포함하는 본 발명의 실시예에서, 입자는 실리카 입자와 관련하여 주로 설명되었지만; 입자는 이에 제한되지 않는다. 입자들이 반도체 소자의 엘리먼트들 사이를 상호접속시키는 인접한 도전체들 간에 소산되는 한 다양한 대안적인 입자 또는 비드가 사용될 수 있다.
본 발명의 사상을 벗어나지 않고 실시예에 대한 다양한 변형이 이루어질 수 있으며, 이는 첨부된 청구항들에서 개별적으로 한정된다.

Claims (23)

  1. 반도체 소자를 패키징하는 방법으로서,
    상기 반도체 소자의 엘리먼트들 사이를 상호접속시키는 다수의 도전체들 중 적어도 두 개의 일부분에만 걸쳐 절연물질을 제공하는 단계; 및
    상기 도전체들과 상기 엘리먼트들을 캡슐화하여 상기 반도체 소자를 패키징하는 단계
    를 포함하는 반도체 소자 패키징 방법.
  2. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계 후에 상기 절연물질을 경화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  3. 제 2 항에 있어서, 상기 경화 단계는 상기 절연물질을 상기 절연물질을 가열시키는 단계 및 상기 절연물질을 UV 복사에 노출시키는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  4. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계는 구형 실리카 입자들을 포함하는 절연 컴파운드를 상기 다수의 도전체들 중 일부에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  5. 제 4 항에 있어서, 상기 절연 컴파운드는 상기 반도체 소자의 내부 엘리먼트 둘레에서 실질적으로 원주형인 방식으로 제공되는 것을 특징으로 하는 반도체 소자 패키징 방법.
  6. 제 4 항에 있어서, 상기 절연 컴파운드는 적어도 두 개의 기하학적 모양의 구조체들로 제공되며, 상기 각각의 기하학적 모양의 구조체들은 원주형 방식으로 상기 반도체 소자의 내부 엘리먼트를 실질적으로 둘러싸는 것을 특징으로 하는 반도체 소자 패키징 방법.
  7. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계는 접착제를 상기 다수의 도전체들 중 일부분의 뒷면에 접착제를 붙인 고체 절연체를 제공하여 상기 뒷면에 붙인 접착제가 상기 다수의 전도체들 중 일부분과 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  8. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계는 상기 다수의 도전체들 중 일부분에 절연 테이프를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  9. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계는 상기 반도체 소자의 엘리먼트들 사이를 상호접속시키는 다수의 도전체들 중 적어도 두 개의 일부분에만 걸쳐 상기 절연물질의 연속하는 비드(bead)를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  10. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계는 상기 반도체 소자의 내부 엘리먼트의 주변부 둘레에 상기 절연물질을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  11. 제 1 항에 있어서, 상기 절연물질을 제공하는 단계는 상기 반도체 소자의 내부 엘리먼트의 주변부 둘레에 적어도 두 개의 상이한 구조체들 - 상기 두 개의 상이한 구조체들은 서로 접촉하지 않음 - 로 상기 절연물질을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
  12. 다수의 반도체 엘리먼트들;
    상기 다수의 반도체 엘리먼트들 사이를 상호접속시키는 다수의 도전체들; 및
    상기 다수의 도전체들 중 적어도 두 개의 일부분에만 걸쳐 제공된 절연물질
    을 포함하는 반도체 소자.
  13. 제 12 항에 있어서, 상기 반도체 소자를 패키징하기 위해 상기 도전체들 및 상기 엘리먼트들을 캡슐화하는 캡슐층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서, 상기 다수의 반도체 엘리먼트들은 다수의 제 1 콘택들을 갖는 적어도 하나의 반도체 다이, 및 다수의 제 2 콘택들을 갖는 리드프레임을 포함하며, 상기 다수의 도전체들은 상기 다수의 제 1 콘택들과 상기 다수의 제 2 콘택들 사이를 상호접속시키는 것을 특징으로 하는 반도체 소자.
  15. 제 14 항에 있어서, 상기 절연물질은 상기 반도체 다이에 인접한 다수의 도전체들 중 적어도 두 개의 일부분에 걸쳐 배치되는 것을 특징으로 하는 반도체 소자.
  16. 제 14 항에 있어서, 상기 절연물질은 상기 반도체 다이와 상기 리드프레임 사이의 대략 중간에서 상기 다수의 도전체들 중 적어도 두 개의 일부분에 걸쳐 배치된 것을 특징으로 하는 반도체 소자.
  17. 제 12 항에 있어서, 상기 절연물질은 경화가능 절연물질인 것을 특징으로 하는 반도체 소자.
  18. 제 12 항에 있어서, 상기 절연물질은 열 유도성 경화가능 절연물질 및 UV 복사 경화가능 절연물질 중 적어도 하나인 것을 특징으로 하는 반도체 소자.
  19. 제 12 항에 있어서, 상기 절연물질은 다수의 구형 실리카 입자들로 이루어진 것을 특징으로 하는 반도체 소자.
  20. 제 12 항에 있어서, 상기 절연물질은 상기 반도체 소자의 내부 엘리먼트의 주변부 둘레에 제공되는 것을 특징으로 하는 반도체 소자.
  21. 제 12 항에 있어서, 상기 절연물질은 상기 반도체 소자의 내부 엘리먼트의 주변부 둘레에서 적어도 두 개의 상이한 구조체들 - 상기 두 개의 상이한 구조체들은 서로 접촉하지 않음 - 로 제공되는 것을 특징으로 하는 반도체 소자.
  22. 제 12 항에 있어서, 상기 절연물질은 접착제 성분을 갖는 실질적으로 고체인 절연체를 가져 상기 접착제 성분이 상기 다수의 도전체들 중 적어도 두 개의 일부분과 접촉하는 것을 특징으로 하는 반도체 소자.
  23. 제 12 항에 있어서, 상기 절연물질은 절연 테이프인 것을 특징으로 하는 반도체 소자.
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