KR20060097596A - 화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의제조 방법, 전기 광학 장치, 및 전자 기기 - Google Patents

화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의제조 방법, 전기 광학 장치, 및 전자 기기 Download PDF

Info

Publication number
KR20060097596A
KR20060097596A KR1020060019152A KR20060019152A KR20060097596A KR 20060097596 A KR20060097596 A KR 20060097596A KR 1020060019152 A KR1020060019152 A KR 1020060019152A KR 20060019152 A KR20060019152 A KR 20060019152A KR 20060097596 A KR20060097596 A KR 20060097596A
Authority
KR
South Korea
Prior art keywords
substrate
pixel electrode
forming
electrode
layer
Prior art date
Application number
KR1020060019152A
Other languages
English (en)
Other versions
KR100772072B1 (ko
Inventor
아츠시 덴다
요이치 노다
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060097596A publication Critical patent/KR20060097596A/ko
Application granted granted Critical
Publication of KR100772072B1 publication Critical patent/KR100772072B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H13/00—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch
    • H01H13/70—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard
    • H01H13/702—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard with contacts carried by or formed from layers in a multilayer structure, e.g. membrane switches
    • H01H13/704—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard with contacts carried by or formed from layers in a multilayer structure, e.g. membrane switches characterised by the layers, e.g. by their material or structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H13/00—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch
    • H01H13/70—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard
    • H01H13/702—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard with contacts carried by or formed from layers in a multilayer structure, e.g. membrane switches
    • H01H13/705—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard with contacts carried by or formed from layers in a multilayer structure, e.g. membrane switches characterised by construction, mounting or arrangement of operating parts, e.g. push-buttons or keys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H13/00—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch
    • H01H13/70—Switches having rectilinearly-movable operating part or parts adapted for pushing or pulling in one direction only, e.g. push-button switch having a plurality of operating members associated with different sets of contacts, e.g. keyboard
    • H01H13/88—Processes specially adapted for manufacture of rectilinearly movable switches having a plurality of operating members associated with different sets of contacts, e.g. keyboards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H2219/00—Legends
    • H01H2219/002—Legends replaceable; adaptable
    • H01H2219/018—Electroluminescent panel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H2229/00—Manufacturing
    • H01H2229/012—Vacuum deposition

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 제조 프로세스에서의 반도체층의 열적 제한의 영향이 적고, 저코스트화에 유리한 화소 구조를 제공한다.
상기 화소 구조는 화소 전극(20)과, 이 화소 전극(20)에 대응하는 스위칭 소자(10)를 갖는다. 상기 화소 전극(20)과 스위칭 소자(10)가 동일한 기판(P)상에 형성되어 있고, 스위칭 소자(10)에서의 반도체층(11)에 비해서 기판(P)측의 층(제1층(L1))에 화소 전극(20)이 배치되어 있다.
화소 구조, 액티브 매트릭스 기판

Description

화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의 제조 방법, 전기 광학 장치, 및 전자 기기{PIXEL STRUCTURE, ACTIVE MATRIX SUBSTRATE, METHOD OF MANUFACTURING ACTIVE MATRIX SUBSTRATE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명에 따른 액티브 매트릭스 기판의 일부를 확대한 평면도.
도2(a)는 도 1에 나타내는 A-A 단면도, (b)는 도 1에 나타내는 B-B 단면도, (c)는 도 1에 나타내는 C-C 단면도.
도 3은 실시 형태에 따른 액정 표시 장치의 등가 회로도.
도 4는 액정 표시 장치의 전체 구성을 나타내는 평면도.
도 5(a)는 액적 토출 장치의 일례를 나타내는 도면, (b)는 토출 헤드의 개략도.
도 6은 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 7은 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 8은 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 9는 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 10은 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 11은 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 12는 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 13은 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 14는 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 15는 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면.
도 16은 Cap 코팅법을 설명하기 위한 개략 단면도.
도 17은 전자 기기의 일례를 나타내는 사시 구성도.
[부호의 설명]
P…기판, L1… 제1층 (first layer), IJ…액적 토출 장치, 1…액티브 매트릭스 기판, 10…TFT(스위칭 소자), 11…반도체층, 12…비결정성(amorphous) 실리콘층, 13…N+ 실리콘층, 16…게이트 전극, 17…게이트 절연막, 18…소스 전극, 19…드레인 전극, 20…화소 전극, 25…용량부, 26…보조 전극, 27…용량선(용량부의 도전선), 28…절연막(용량부), 30…소스선(신호선), 31…게이트선(주사선), 35,36…보조 도전막, 39…보호막, 40,41…뱅크, 45…레지스트막, 50…대향 기판, 100…액정 표시 장치.
본 발명은 화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의 제조 방법, 전기 광학 장치, 및 전자 기기에 관한 것이다.
예를 들면, 액티브 매트릭스 방식의 액정 표시 장치에는, 각 화소마다 스위칭 소자가 마련되어 있고, 그 스위칭 소자를 거쳐서 각 화소의 스위칭 동작이 행해진다. 스위칭 소자로는, 예를 들면 TFT(박막 트랜지스터)가 사용된다.
TFT를 가진 액티브 매트릭스 기판의 제조 방법으로는, 게이트 전극 및 반도체층(예를 들면 비결정성(amorphous) 실리콘층 및 N형 실리콘층)을 형성한 후에, 전극 배선(소스선, 드레인선 등)이나 화소 전극(투광성 도전막 등)을 적층 형성하는 것이 일반적이다(예를 들면, 특허 문헌 1 : 일본 특허 제3261699호 공보 참조).
액티브 매트릭스 기판의 제조 프로세스에서는, 막형성 후의 반도체층에 열적 제한이 있다. 예를 들면, 막형성 후의 반도체층에 250∼300℃ 정도 이상의 열이 가해지면, 수소 탈리에 수반하는 소자 특성의 열화가 발생하는 경우가 있다. 이러한 반도체층의 열적 제한은, 반도체층의 뒤에 형성되는 전극 배선이나 화소 전극의 형성 방법에 제약을 주므로, 제조 프로세스의 저코스트화를 도모하는 프로세스 적용상의 장해가 된다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 제조 프로세스에서의 반도체층의 열적 제한의 영향이 적고, 저코스트화에 유리한 화소 구조 및 그 화소 구조를 가진 액티브 매트릭스 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 화소 구조는 화소 전극과, 그 화소 전극에 대응하는 스위칭 소자를 가진 화소 구조로서, 상기 화소 전극과 상기 스위칭 소자가 동일한 기판상에 형 성되어 있고, 상기 스위칭 소자에서의 반도체층에 비해서 상기 기판측의 층에 상기 화소 전극이 배치되어 있는 것을 특징으로 한다.
이 화소 구조에 의하면, 스위칭 소자의 반도체층에 비해서 기판측의 층에 화소 전극이 배치되어 있으므로, 반도체층을 형성하기 전에 화소 전극을 형성할 수 있다. 즉, 반도체층의 열적 제한의 영향을 받지 않고 화소 전극을 형성할 수 있게 된다. 그 때문에, 이 화소 구조는, 화소 전극의 형성 방법에 제약이 적고, 저코스트 프로세스의 적용, 예를 들면 액상 막 형성의 도입에 유리하게 된다.
이 경우, 예를 들면, 상기 화소 전극이 상기 기판상의 제1층(기판 표면에 가장 가까운 층)에 배치되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극이 기판상의 제1층에 배치됨에 의해, 화소 전극의 형성 재료나 형성 수단의 선택 폭이 넓어진다.
또한, 이 구성은, 물질의 투과를 방지하는 보호막 또는 밀착성 향상을 위한 밀착막 등의, 스위칭 동작에 직접 관여하지 않는 막이, 기판 표면과 화소 전극 사이에 존재할 경우를 포함하는 것으로 한다.
상기의 화소 구조에서, 상기 화소 전극에 대응하는 용량부를 더 가지고 있고, 상기 화소 전극과 상기 용량부를 구성하는 도전선이 상기 기판상의 동일층에 배치되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극과 용량부의 도전선이 기판상의 동일층에 배치되어 있으므로, 화소 전극 및 그 도전선의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
이 경우, 예를 들면, 상기 화소 전극과 상기 용량부의 도전선이 동일한 재료막을 포함하는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극과 용량부의 도전선이 동일한 재료막을 포함하고 또한 그들이 기판상의 동일층에 배치되어 있기 때문에, 화소 전극 및 그 도전선의 각 재료 배치를 동일한 타이밍에 행할 수 있게 된다.
상기의 화소 구조에서는, 상기 화소 전극에 전기적으로 접속된 보조 전극이, 절연막을 거쳐서(사이에 두고) 상기 용량부의 도전선을 덮고 있는 구성으로 할 수 있다.
이 구성에서는, 화소 전극의 일부로서 보조 전극이 기능함과 동시에, 그 보조 전극과 용량부의 도전선이 절연막을 거쳐서 대향 배치된다.
이 경우, 상기 화소 전극, 상기 용량부의 도전선, 상기 보조 전극, 및 상기 절연막이 각각 투광성의 막으로 이루어지는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극에 더하여, 용량부에도 광이 투과하므로, 화소 구조에서의 광투과 영역의 확대(개구율의 향상)가 도모된다.
또한, 상기의 화소 구조에서, 상기 기판에는, 상기 화소 전극 및/또는 상기 용량부를 구획하는 뱅크가 형성되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극 및/또는 용량부의 형성에 액상법의 사용이 가능해진다. 액상법에서는, 액체 재료를 기판상에 배치하고, 그 막을 열처리함으로써 도전막을 얻는다. 액체 재료의 배치 기술로는 액적 토출법, Cap 코팅법, 스핀 코팅법 등이 있다. 상기 뱅크는 화소 전극 및/또는 용량부의 액체 재료를 기판 상 에 배치할 때의, 배치 영역의 규정에 사용된다. 또한, 액상법의 사용은, 제조 프로세스의 간소화나 재료 사용량의 저감화를 도모하기 쉬우므로 제조 코스트의 저감에 유리하다. 화소 전극과 용량부가 기판상의 동일층에 배치되어 있으므로, 화소 전극 및 용량부를 구획하는 각 뱅크의 형성을 동시에 행할 수 있다.
상기의 화소 구조에서, 상기 스위칭 소자가 박막 트랜지스터이며, 상기 스위칭 소자에서의 게이트 전극과 상기 화소 전극이 상기 기판상의 동일층에 배치되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극과 게이트 전극이 기판상의 동일층에 배치되어 있으므로, 화소 전극 및 게이트 전극의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
이 경우, 예를 들면, 상기 기판상에는, 상기 화소 전극 및/또는 상기 게이트 전극을 구획하는 뱅크가 형성되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극 및/또는 게이트 전극의 형성에 액상법의 사용이 가능해지고, 제조 코스트의 저감화가 도모된다. 상기 뱅크는 화소 전극 및/또는 게이트 전극의 액상 재료를 기판상에 배치할 때의, 배치 영역의 규정에 사용된다. 화소 전극과 게이트 전극이 기판상의 동일층에 배치되어 있으므로, 화소 전극 및 게이트 전극을 구획하는 각 뱅크의 형성을 동시에 행할 수 있다.
상기의 화소 구조에서, 게이트선과 소스선이, 상기 기판상의 상기 화소 전극과 동일층에 더 배치되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 화소 전극, 게이트 전극, 게이트선, 및 소스선이 기판상 의 동일층에 배치되어 있으므로, 그들의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
이 경우, 예를 들면, 상기 게이트 전극과 상기 게이트선과 상기 소스선이 동일한 재료막을 포함하는 구성으로 할 수 있다.
이 구성에 의하면, 게이트 전극, 게이트선, 및 소스선이 동일한 재료막을 포함하고 또한 그들이 기판상의 동일층에 배치되어 있으므로, 게이트 전극, 게이트선, 및 소스선의 각 재료 배치를 동일한 타이밍에 행할 수 있게 된다.
또한, 상기 기판상에는 상기 게이트선 및/또는 상기 소스선을 구획하는 뱅크가 형성되어 있는 구성으로 할 수 있다.
이 구성에 의하면, 게이트선 및/또는 소스선의 형성에 액상법을 사용할 수 있게 되어, 제조 코스트의 저감화가 도모된다. 상기 뱅크는 게이트선 및/또는 소스선의 액체 재료를 기판상에 배치할 때의, 배치 영역의 규정에 사용된다. 화소 전극, 게이트 전극, 게이트선, 및 소스선이 기판상의 동일층에 배치되어 있으므로, 그들을 구획하는 각 뱅크 형성을 동시에 행할 수 있다.
본 발명의 액티브 매트릭스 기판은 상기의 화소 구조를 가진 것을 특징으로 한다.
이 액티브 매트릭스 기판에 의하면, 저코스트화를 도모할 수 있게 된다.
본 발명의 액티브 매트릭스 기판의 제조 방법은, 기판상에 상기 스위칭 소자의 반도체층을 형성하는 공정과, 상기 반도체층의 형성 전에, 상기 기판상에 상기 화소 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
이 제조 방법에 의하면, 스위칭 소자의 반도체층의 형성 전에, 반도체층의 열적 제한의 영향을 받지 않고, 화소 전극을 형성할 수 있다. 그 때문에, 화소 전극의 형성 재료나 형성 수단의 선택 폭이 넓어, 저코스트화를 도모할 수 있게 된다.
예를 들면, 증착법(CVD법을 포함함), 스퍼터법, 및 액상법 중의 적어도 하나를 사용하여 상기 화소 전극을 형성할 수 있다.
이 경우, 예를 들면 기판의 전(全)면에 화소 전극의 재료막을 형성하고, 그 후에 패터닝함으로써 화소 전극을 형성하면 좋다. 기판상의 제1층이면, 이러한 막형성을 용이하게 실시할 수 있다.
상기의 제조 방법에서, 액상법을 사용한 상기 화소 전극의 형성 공정은, 상기 화소 전극의 배치 영역을 구획하는 구획부를 상기 기판상에 형성하는 공정과, 상기 구획부로 구획된 영역에 상기 화소 전극의 액체 재료를 배치하는 공정과, 상기 화소 전극의 재료막을 열처리하는 공정을 포함하는 구성으로 할 수 있다.
여기서, 액상법에 의한 화소 전극의 형성에서는, 실용적인 도전(導電) 성능을 얻기 위해서 재료막의 열처리 온도(소성 온도)가 250℃ 이상의 비교적 고온인 것이 바람직하다. 이 제조 방법에서는, 반도체층의 열적 제한의 영향을 받지 않고, 비교적 고온에서의 열처리에 의해 도전 성능이 우수한 화소 전극을 형성할 수 있다. 또한, 액상법의 사용에 의해, 제조 코스트의 저감화가 도모된다.
상기 구획부는, 예를 들면, 뱅크 또는 상기 화소 전극의 형성 재료에 대하여 발액성을 나타내는 영역이다.
뱅크 또는 발액성 영역에 의해 화소 전극의 재료의 배치 영역이 규정된다.
이 경우, 예를 들면, 포토리소그래피법을 사용하여 상기 뱅크를 형성할 수 있다.
또한, 자기 조직화막을 사용하여 상기 발액성을 나타내는 영역을 형성할 수 있다.
상기의 제조 방법에서는, 상기 반도체층의 형성 전에, 상기 화소 전극에 대응하는 용량부를 상기 기판상에 형성하는 공정을 더 가지고 있고, 상기 화소 전극의 형성 공정과 상기 용량부의 형성 공정은 구획부의 형성, 재료 배치, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것이 바람직하다.
이것에 의하면, 화소 전극과 용량부의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
상기의 제조 방법에서, 상기 스위칭 소자가 박막 트랜지스터이며, 상기 반도체층의 형성 전에, 게이트 전극을 상기 기판상에 형성하는 공정을 더 가지고 있고, 상기 게이트 전극의 형성 공정에서는 액상법을 사용하는 구성으로 할 수 있다.
이것에 의하면, 액상법의 사용에 의해, 제조 코스트의 저감화가 도모된다.
이 경우, 상기 화소 전극의 형성 공정과 상기 게이트 전극의 형성 공정은 구획부의 형성, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것이 바람직하다.
이것에 의하면, 화소 전극과 게이트 전극의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
상기의 제조 방법에서, 상기 반도체층에 전기적으로 접속되는 드레인 전극의 형성 공정과 소스 전극의 형성 공정을 더 가지고 있고, 상기 드레인 전극의 형성 공정과 상기 소스 전극의 형성 공정에서는 액상법을 사용하는 구성으로 할 수 있다.
이것에 의하면, 액상법의 사용에 의해, 제조 코스트의 저감화가 도모된다.
이 경우, 상기 드레인 전극의 형성과 동시에, 상기 드레인 전극을 거친 상기 반도체층과 상기 화소 전극의 전기적 접속을 행함으로써, 형성 프로세스의 간소화가 도모된다.
또한, 상기 소스 전극의 형성과 동시에, 상기 소스 전극을 거친 상기 반도체층과 상기 소스선의 전기적 접속을 행함에 의해서도, 형성 프로세스의 간소화가 도모된다.
상기의 제조 방법에서, 서로 교차하는 게이트선 및 소스선을 상기 기판상에 형성하는 공정을 더 가지고 있고, 상기 게이트선 및 상기 소스선의 형성 공정에서는 액상법을 사용하는 구성으로 할 수 있다.
이것에 의하면, 액상법의 사용에 의해, 제조 코스트의 저감화가 도모된다.
이 경우, 상기 게이트선 및 상기 소스선의 형성 공정은, 상기 반도체층의 형성 전에 교차 부분에서 한쪽 선이 분할된 교차 패턴의 도전막을 형성하는 제1 공정과, 상기 반도체층의 형성 후에 상기 분할된 도전막을 전기적으로 접속하는 제2 공정을 포함하는 구성으로 할 수 있다.
이것에 의하면, 게이트선과 소스선이 기판상의 동일층에 있어도, 양자를 교 차 배치할 수 있게 된다.
또한, 상기 게이트선 및 상기 소스선의 형성에서의 상기 제1 공정과, 상기 게이트 전극의 형성 공정은 구획부의 형성, 재료 배치, 및 재료막의 열처리 중의 적어도 1개의 공정을 동일한 타이밍에 행하는 것이 바람직하다.
이것에 의하면, 게이트선과 소스선과 게이트 전극의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
또한, 상기 게이트선 및 상기 소스선의 형성에서의 제2 공정과, 상기 드레인 전극의 형성 공정과, 상기 소스 전극의 형성 공정에서는 구획부의 형성, 재료 배치, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것이 바람직하다.
이것에 의하면, 게이트선과 소스선과 드레인 전극과 소스 전극의 형성 프로세스의 일부 공유화에 의해 제조 프로세스의 간소화를 도모할 수 있게 된다.
본 발명의 전기 광학 장치는, 상기의 본 발명의 액티브 매트릭스 기판을 구비하는 것을 특징으로 한다.
이 전기 광학 장치에 의하면, 저코스트화가 도모된다.
본 발명의 전자 기기는, 상기의 본 발명의 전기 광학 장치를 구비하는 것을 특징으로 한다.
이 전자 기기에 의하면, 저코스트화가 도모된다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의 제조 방법, 전기 광학 장치 및 전자 기기의 실시 형태에 대해서 도면을 참조하여 설명한다. 또한, 각 도면에서는, 각 구성 요소를 도면상에서 인식가능한 정도의 크기로 하기 위해서, 필요에 따라서 그 축척을 실제와는 다르게 하였다.
(액티브 매트릭스 기판)
도 1은 본 발명에 따른 액티브 매트릭스 기판의 일부를 확대한 평면도이며, 도 2(a)는 도 1에 나타내는 A-A 단면도, 도 2(b)은 도 1에 나타내는 B-B 단면도, 도 2(c)는 도 1에 나타내는 C-C 단면도이다.
도 1에 나타내는 바와 같이, 액티브 매트릭스 기판(1)은, 격자 패턴의 배선(소스선(30), 게이트선(31))과, 이 배선에 둘러싸인 각 영역에 배치된 화소 전극(20)과, 화소 전극(20)에 대응하는 스위칭 소자로서의 TFT(10)와, 용량부(25)를 구비하여 구성되어 있다.
(화소 구조)
도 2(a), (b) 및 (c)에 나타내는 바와 같이, TFT(10)는 바텀(bottom) 게이트 구조(역 스태거형 구조)를 가진 비결정성 실리콘형 TFT(α-Si TFT)이며, 반도체층(11)과, 반도체층(11)과 기판(P)(유리 기판 등) 사이에 배치되는 게이트 전극(16)과, 반도체층(11)과 게이트 전극(16) 사이에 배치되는 게이트 절연막(17)과, 반도체층(11)과 각각 전기적으로 접속된 소스 전극(18) 및 드레인 전극(19)을 포함한다.
반도체층(11)은, 비결정성 실리콘층(α-Si)(12)과, 이 비결정성 실리콘층 (12)상에 적층된 N+ 실리콘층 (n+-Si)(13)으로 이루어진다. N+ 실리콘층(13)은 비결정성 실리콘층(12)상에 평면적으로 이간된 2개의 부위로 분할되어 있고, 한쪽(도면에서 좌측)의 N+ 실리콘층(13)(소스 영역)과 신호선으로서의 소스선(30)이 소스 전극(18)을 거쳐서 전기적으로 접속되고, 다른 쪽의 N+ 실리콘층(13)(드레인 영역)과 화소 전극(20)이 드레인 전극(19)을 거쳐서 전기적으로 접속되어 있다. 또한, 게이트 전극(16)은, 주사선으로서의 게이트선(31)에 전기적으로 접속되어 있다.
화소 전극(20)은, 상술한 바와 같이, TFT(10)의 드레인에 드레인 전극(19)을 거쳐서 전기적으로 접속되어 있다. 또한, 게이트선(31)을 거쳐서 입력되는 게이트 신호에 의해 TFT(10)가 소정의 기간만 온 상태로 함으로써, 소스선(30)을 거쳐서 공급되는 화상 신호가 화소 전극(20)에 공급된다. 화소 전극(20)과 대향 전극 사이에 액정이 배치되어 있는 경우에는, 그 액정에 화상 신호가 일정 기간 유지된다.
용량부(25)는 액정 등에 유지된 화소 신호가 리크하는 것을 방지하는 것이며, 화소 전극(20)에 전기적으로 접속된 화소 전극(20)의 일부로서의 보조 전극(26)과, 보조 전극(26)에 대향 배치되는 도전막으로 이루어지는 용량선(27)과, 보조 전극(26)과 용량선(27) 사이에 배치되는 절연막(28)을 포함한다.
여기서, 이 화소 구조는, 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)이 각각, 기판(P)의 표면에 가장 가까운 제1층(first layer)(L1)에서, 기판(P)상의 동일면 위에 배치되어 있다는 특징을 갖고 있다.
구체적으로는, 기판(P)상에, 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)의 형성 영역을 각각 규정하기 위한 구획부로서의 뱅크(절연막)(40)이 형성되어 있고, 이 뱅크(40)의 개구부(40a ,40b, 40c, 40d, 40e)에 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)이 각각 배열설치되어 있다. 또한, 뱅크(40)는 포토리소그래피 등에 의한 패터닝에 의해 기판(P)상에 일괄하여 형성된 것이다.
게이트 전극(16)은, 기판(P)상에 Ag, Cu, Al 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 하층(기체층)(16A)과, Ni, Ti ,W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 상층(피복층)(16B)을 적층하여 이루어지는 2층 구조를 가지고 있다. 이 2층 구조는, 기체층(16A)을 구성하는 Ag나 Cu, Al의 게이트 절연막(17)으로의 확산을 피복층(16B)에 의해 효과적으로 방지하고, 이것에 의해 TFT(10)에 동작 불량이나 이동도의 저하 등이 일어나는 것을 방지하는 기능을 갖는다. 또한, 기체층(16A)과 기판(P) 사이에, 양자의 밀착성을 향상시키기 위한 밀착층을 마련해도 좋다. 이 밀착층은, 예를 들면, Mn에 의해 형성할 수 있고, Mn 미립자를 분산시킨 액체 재료를 사용한 액상법에 의해 형성할 수 있다.
또한, 소스선(30) 및 게이트선(31)은, 게이트 전극(16)과 마찬가지로, 기판(P)상에 Ag, Cu, Al 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 하층(기체층)(16A)과, Ni, Ti ,W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 상층(피복층)(16B)을 적층하여 이루어지는 2층 구조를 갖고 있다.
또한, 게이트 전극(16), 소스선(30), 및 게이트선(31)은, 서로 동일한 재료막을 가지고 있고, 이들은 동시 형성된 것이다.
화소 전극(20)은, ITO(이듐 주석 산화물) 등의 투광성의 도전막으로 이루어진다. 또한, 용량선(27)도, ITO(인듐 주석 산화물) 등의 투광성의 도전막으로 이루어진다. 화소 전극(20)과 용량선(27)은 서로 동일한 재료막으로 이루어지고, 이들은 동시에 형성된 것이다. 또한, 용량선(27)이 형성된 뱅크(40)의 개구부(40c)에서, 용량선(27)상에 절연막(28)이 적층되고, 그 절연막(28)상에 화소 전극(20)과 전기적으로 접속된 보조 전극(26)이 적층되어 있다. 보조 전극(26)은 ITO(인듐 주석 산화물) 등의 투광성의 도전막으로 이루어지고, 화소 전극(20)의 일부와 절연막(28)과 뱅크(40)의 일부를 덮도록 배치되어 있다. 절연막(28)은 폴리실라잔 등의 투광성이 높은 절연체로 이루어진다.
이와 같이, 이 화소 구조에서는, 제1층(L1)에서, 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)의 각 구성 요소가 각각, 기판(P)상의 동일면상에 배치되어 있으므로, 그들 구성 요소의 형성 프로세스의 일부 공유화가 가능하다. 예를 들면, 구획부인 뱅크(40)의 형성, 각 구성 요소의 형성 재료의 배치, 및 기판(P)상에 배치된 재료막의 열처리, 중의 적어도 하나의 공정을 동일한 타이밍에 행할 수 있다. 또한, 이들 구성 요소가 기판(P)의 표면에 가장 가까운 제1층(L1)에 배치되어 있고, 그들 구성 요소의 배치면인 기판(P) 표면은 전면이 비교적 평탄하므로, 단차가 있는 면에 대한 처리에 비해서, 프로세스의 공유화를 도모하기 쉽다.
또한, 이 제1층(L1)에서, 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)의 각 구성 요소가 각각, 뱅크(40)에 의해 구획되어 있으므로, 각 구성 요소의 형성에 액상법의 사용이 가능하다. 액상법에서는, 액체 재료를 기판(P)상에 배치하고, 그 막을 열처리함으로써 도전막을 얻는다. 액체 재료의 배치 기술로는, 예를 들면, 액적 토출법, Cap 코팅법, 스핀 코팅법 등을 들 수 있다. 상기 뱅크(40)는 상기 각 구성 요소의 액체 재료를 기판(P)상에 배치할 때의, 배치 영역을 규정하는 칸막이 부재로서 사용된다. 또한, 액상법의 사용은, 제조 프로세스의 간소화나 재료 사용량의 저감화를 도모하기 쉬우므로 제조 코스트의 저감에 유리하다. 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)의 각 구성 요소가 기판(P)상의 동일층에 배치되어 있으므로, 그들의 구성 요소를 구획하는 각 뱅크(40)의 형성을 동시에 행할 수 있다.
다음에, 반도체층(11), 소스 전극(18), 및 드레인 전극(19)은 상기 제1층(L1)의 윗 층에 마련되어 있다.
구체적으로는, 게이트 전극(16)을 포함하는 뱅크(40)상의 영역에, 산화 실리콘이나 질화 실리콘 등으로 이루어지는 게이트 절연막(17)이 형성되어 있고, 이 게이트 절연막(17)상이며 게이트 전극(16)과 평면적으로 겹치는 위치에 반도체층(11)이 형성되어 있다. 즉, 게이트 전극(16), 게이트 절연막(17), 비결정성 실리콘층(12), 및 N+ 실리콘층(13)의 순서로, 그들이 기판(P)상에 적층되어 있다(바텀 게이트 구조, 역 스태거형 구조).
또한, 상기 제1층(L1)상에, 소스 전극(18) 및 드레인 전극(19)의 형성 영역을 각각 규정하기 위한 구획부로서의 뱅크(절연막)(41)가 형성되어 있고, 이 뱅크(41)의 개구부(41a ,41b)에 소스 전극(18) 및 드레인 전극(19)이 각각 배열설치되어 있다. 또한, 뱅크(41)는 포토리소그래피 등에 의한 패터닝에 의해 제1층(L1)상에 일괄하여 형성된 것이다.
소스 전극(18)은 Ni, Ti, W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 하층(배리어층)(18A)과, Ag, Cu, Al 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 중간층(기체층)(18B)과, Ni, Ti, W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 상층(피복층)(18C)을 적층하여 이루어지는 3층 구조를 갖고 있다. 이 3층 구조는 기체층(18B)을 구성하는 Ag나 Cu, Al의 비결정성 실리콘층(12), N+ 실리콘층(13), 및 게이트 절연막(17)으로의 확산을 배리어층(18A)에 의해 효과적으로 방지하고, 이것에 의해 TFT(10)에 동작 불량이나 이동도의 저하 등이 일어나는 것을 방지하는 기능을 갖는다. 뱅크(41)는 제1층(L1)에서의 소스선(30)의 일부와 반도체층(11)의 소스 영역을 포함하는 영역을 개구하는 개구부(41a)를 가지고 있고, 이 개구부(41a)에 상기 도전 재료가 충전됨으로써, 소스 전극(18)의 형성, 및 그 소스 전극(18)을 거친 반도체층(11)의 소스 영역과 소스선(30)의 전기적 접속이 이루어져 있다.
또한, 드레인 전극(19)은, 소스 전극(18)과 마찬가지로, Ni, Ti, W, Mn 등으 로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 하층(배리어층)(19A)과, Ag, Cu, Al 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 중간층(기체층)(19B)과, Ni, Ti, W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 상층(피복층)(19C)을 적층하여 이루어지는 3층 구조를 갖고 있다. 뱅크(41)는 제1층(L1)에서의 화소 전극(20)의 일부와 반도체층(11)의 드레인 영역을 포함하는 영역을 개구하는 개구부(41b)을 가지고 있고, 이 개구부(41b)에 상기 도전 재료가 충전됨으로써, 드레인 전극(19)의 형성, 및 그 드레인 전극(19)을 거친 반도체층(11)의 드레인 영역과 화소 전극(20)의 전기적 접속이 이루어져 있다.
또한, 소스 전극(18) 및 드레인 전극(19)은 서로 동일한 재료막을 가지고 있고, 이들은 동시 형성된 것이다.
또한, 반도체층(11)(비결정성 실리콘층(12), N+ 실리콘층(13))과 뱅크(41) 사이에는 필요에 따라서 보호막(39)이 형성되어 있다. 이 보호막(39)은 뱅크(41)를 통과한 금속(예를 들면, 알칼리 금속(가동(可動) 이온))이 반도체층(11)에 침입하는 것을 방지하는 등의 기능을 갖는다. 뱅크(41)가 동일한 기능을 가지고 있는 경우에는 보호막(39)을 생략한 구성으로 해도 좋다.
이와 같이, 이 화소 구조에서는, 화소 전극(20)을 포함하는 제1층(L1)의 상층에, 반도체층(11)이 형성되어 있다. 반도체층(11)에 비해서 기판(P)측의 층에 화소 전극(20)이 배치되어 있으므로, 반도체층(11)의 형성 전에 화소 전극(20)을 형성할 수 있다. 즉, 제조 프로세스에서의 반도체층(11)의 열적 제한의 영향을 받지 않고 화소 전극(20)을 형성할 수 있다. 그 때문에, 이 화소 구조는, 화소 전극(20)의 형성 방법에 제약이 적어, 저코스트화에 유리하다. 예를 들면, 화소 전극(20)의 형성에, 제조 코스트의 저감에 유리한 액상법의 사용이 가능해진다.
또한, 제1층(L1)의 상층에서, 소스 전극(18) 및 드레인 전극(19)이 각각, 뱅크(41)에 의해 구획되어 있으므로, 그들의 형성에 액상법을 사용할 수 있다. 상기 뱅크(41)는 상기 각 구성 요소의 액체 재료를 기판(P)상에 배치할 때의, 배치 영역을 규정하는 칸막이 부재로서 사용된다. 또한, 액상법의 사용은, 제조 프로세스의 간소화나 재료 사용량의 저감화를 도모하기 쉬우므로 제조 코스트의 저감에 유리하다. 소스 전극(18) 및 드레인 전극(19)의 각 구성 요소가 기판(P)상의 동일층에 배치되어 있으므로, 그들의 구성 요소를 구획하는 각 뱅크(41)의 형성을 동시에 행할 수 있다.
도 1로 돌아가서, 이 액티브 매트릭스 기판(1)에서는, 소스선(신호선)(30)과 게이트선(주사선)(31)이 서로 교차하여 배치됨으로써 격자상 패턴을 형성하고 있다. 즉, 복수의 게이트선(31)이 도면에서 좌우 방향으로 뻗어있고, 이들 게이트선(31)에 교차하는 방향(도면에서 상하 방향)으로 복수의 소스선(30)이 뻗어있다. 상술한 바와 같이, 이 액티브 매트릭스 기판(1)에는, 소스선(30)과 게이트선(31)이 기판(P)상의 동일면상에 배치되므로, 기판(P)상의 소스선(30)과 게이트선(31)의 교차 위치에서 한쪽 배선(게이트선(31))에 대하여 다른 쪽 배선(소스선(30))을 우회시키고 있다.
구체적으로는, 도 2(c)에 나타내는 바와 같이, 제1층(L1)에서, 게이트선(31)을 사이에 끼워 두고 그 양측에 소스선(30)이 복수로 분할하여 형성되어 있다. 또한, 소스선(30)과 게이트선(31)의 교차 위치에서, 제1층(L1)의 위층에, 게이트선(31)을 타고 넘는 보조 도전막(35)이 배열설치되어 있다. 보조 도전막(35)과 분할된 양(兩) 소스선(30)이 전기적으로 접속되고, 또한 보조 도전막(35)과 게이트선(31)은 게이트 절연막(17)에 의해 절연된 관계에 있다. 보조 도전막(35)은 Ag, Cu, Al 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 하층(기체층)(35A)과, Ni, Ti ,W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성된 상층(피복층)(35B)을 적층하여 이루어지는 2층 구조를 가지고 있다. 제1층(L1)의 상층에 마련된 뱅크(41)는 소스선(30)과 게이트선(31)의 교차 위치에서, 분할된 양 소스선(30)의 각 일부를 개구하는 개구부(41c)를 가지고 있고, 이 개구부(41c)에 상기 도전 재료가 충전됨으로써, 분할된 양 소스선(30)끼리의 전기적 접속이 이루어져 있다. 또한, 본 예에서는, 서로 교차하는 소스선(30)과 게이트선(31)의 관계에서, 소스선(30)이 분할되어 있지만, 게이트선(31)이 분할한 형태로 해도 좋다.
또한, 도 1에 나타내는 바와 같이, 이 액티브 매트릭스 기판(1)에서는, 소스선(신호선)(30)과 용량선(27)이 서로 교차하여 배치되어 있다. 즉, 복수의 용량선(27)이 도면에서 좌우 방향으로 뻗어 있고, 이들 용량선(27)에 교차하는 방향(도면에서 상하 방향)으로 복수의 소스선(30)이 뻗어있다. 상술한 바와 같이, 이 액티브 매트릭스 기판(1)에서는, 소스선(30)과 용량선(27)이 기판(P)상의 동일면상에 배치되므로, 기판(P)상의 소스선(30)과 용량선(27)의 교차 위치에서 한쪽 배선(용량선(27))에 대하여 다른쪽 배선(소스선(30))을 우회시키고 있다. 또한, 본 예에서는, 서로 교차하는 소스선(30)과 용량선(27)의 관계에서, 소스선(30)이 분할되어 있지만, 용량선(27)이 분할한 형태로 해도 좋다. 실제로는, 화소 특성의 향상을 도모하는 동시에, 본 예와 같이 소스선(30)을 분할하는 것이 바람직하다.
구체적으로는, 기판(P)상의 제1층에서, 용량선(27)을 사이에 끼워두고 그 양측에 소스선(30)이 복수로 분할하여 형성되어 있다. 또한, 소스선(30)과 용량선(27)의 교차 위치에서, 용량선(27)을 타고 넘어 보조 도전막(36)이 배열설치되어 있다. 보조 도전막(36)과 분할된 양 소스선(30)이 전기적으로 접속되고, 보조 도전막(36)과 용량선(27)은 게이트 절연막에 의해 절연된 관계에 있다(도 15 참조). 제1층의 상층에 마련된 뱅크(41)는 소스선(30)과 용량선(27)의 교차 위치에서, 분할된 양 소스선(30)의 각 일부를 개구하는 개구부(41d)를 가지고 있고, 이 개구부(41d)에 보조 도전막(36)이 충전됨으로써, 분할된 양 소스선(30)끼리의 전기적 접속이 이루어져 있다. 소스선(30)과 용량선(27)의 교차 위치에서의 보조 도전막(36)과, 상술한 소스선(30)과 게이트선(31)의 교차 위치에서의 보조 도전막(35)은 서로 동일한 재료막을 가지고 있고, 이들은 동시 형성된 것이다.
상기 구성에 의해, 이 액티브 매트릭스 기판(1)에서는, 게이트 전극(16), 화소 전극(20), 용량선(27), 소스선(30), 및 게이트선(31)이 각각, 기판(P)의 표면에 가장 가까운 제1층(first layer)에서 기판(P)상의 동일면상에 배치되어 있는 등의 특징적인 구성을 가지고 있으므로, 제조 프로세스의 간소화나 재료 사용량의 저감 화를 도모할 수 있다.
또한, 이 액티브 매트릭스 기판(1)에서는, 용량부(25)를 구성하는 용량선(27), 보조 전극(26), 및 절연막(28)이 각각 투광성의 막으로 이루어지므로, 화소 전극(20)에 더하여, 용량부(25)에도 광이 투과한다. 그 때문에, 화소 구조에서의 광투과 영역의 확대(개구율의 향상)이 도모된다.
또한, 용량부(25)의 배치 위치는, 도 1에 나타내는 화소 전극(20)의 중앙 부근에 한정되지 않고, 화소 전극(20)의 가장자리 근처여도 좋다.
또한, 용량부(25)가 난투광성의 구성이어도 좋다.
(액정 표시 장치)
도 3은, 본 발명의 전기 광학 장치의 일 실시 형태인 액정 표시 장치(100)를 나타내는 등가 회로도이다. 이 액정 표시 장치(100)는 도 1의 액티브 매트릭스 기판을 구비한다.
도 3에 나타내는 바와 같이, 이 액정 표시 장치(100)에서, 화상 표시 영역을 구성하는 매트릭스 형상으로 배치된 복수의 도트에는, 투광성 도전막으로서의 화소 전극(20)과 그 화소 전극(20)을 제어하기 위한 스위칭 소자인 박막 트랜지스터(TFT(10))가 각각 형성되어 있고, 화상 신호가 공급되는 신호선(소스선(30))이 그 TFT(10)의 소스에 전기적으로 접속되어 있다. 소스선(30)에 기입하는 화상 신호(S1, S2, …, Sn)는, 이 순서로 선(線) 순차적으로 공급되거나, 또는 서로 인접하는 복수의 소스선(30)에 대하여 그룹마다 공급된다. 또한, 주사선(게이트선(31)) 이 TFT(10)의 게이트에 전기적으로 접속되어 있고, 복수의 게이트선(31)에 대하여 주사 신호(G1, G2, …, Gm)가 소정의 타이밍에 펄스적으로 선 순차적으로 인가된다. 또한, 화소 전극(20)은 TFT(10)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(10)을 일정 기간만 온 함으로써, 소스선(30)로부터 공급되는 화상 신호(S1, S2, …, Sn)를 소정의 타이밍에서 기입한다.
화소 전극(20)을 거쳐서 액정에 기입된 소정 레벨의 화상 신호(S1, S2, …, Sn)는 후술하는 공통 전극과의 사이에서 일정 기간 유지된다. 또한, 이 인가되는 전압 레벨에 따라서 액정의 분자 집합의 배향이나 질서가 변화함을 이용하여 광을 변조하고, 임의의 계조(階調:gray scale) 표시를 할 수 있게 된다. 또한 각 도트에는, 액정에 기입된 화상 신호가 리크함을 방지하기 위해서, 화소 전극(20)과 공통 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(용량부(25))이 부가되어 있다. 부호 27은 이 축적 용량의 한쪽 전극에 접속된 용량선이다.
다음에, 도 4는 액정 표시 장치(100)의 전체 구성도이다.
도 4에 나타내는 바와 같이, 액정 표시 장치(100)는 TFT 어레이 기판(액티브 매트릭스 기판(1))과, 대향 기판(50)이 평면에서 보아 대략 직사각형 프레임 형상의 씰재(52)를 거쳐서 접합된 구성을 구비하고 있고, 상기 양 기판(1, 50) 사이에 끼여있는 액정이, 씰재(52)에 의해 상기 기판 사이에 봉입된 것으로 되어 있다. 또한, 도 4에서는, 대향 기판(50)의 외주단(外周端)이 씰재(52)의 외주단(外周端)에 평면에서 보아 일치하도록 표시하고 있다.
씰재(52)의 내측의 영역에는, 차광성 재료로 이루어지는 차광막(주변 격벽 (partition))(53)이 직사각형 프레임 형상으로 형성되어 있다. 씰재(52)의 외측의 주변 회로 영역에는, 데이타선 구동 회로(201)와 실장(實裝) 단자(202)가 액티브 매트릭스 기판(1)의 한변을 따라 배열설치되어 있고, 이 한변과 인접하는 2변을 따라 각각 주사선 구동 회로(104,104)가 마련되어 있다. 액티브 매트릭스 기판(1)의 남은 한 변에는, 상기 주사선 구동회로(104, 104) 사이를 접속하는 복수의 배선(105)이 형성되어 있다. 또한, 대향 기판(50)의 각부(角部)에는, 액티브 매트릭스 기판(1)과 대향 기판(50) 사이에 전기적 도통을 취하기 위한 복수의 기판간 도통재(106)가 배열설치되어 있다.
또한, 실제로는, 액티브 매트릭스 기판(1)의 내측 표면(화소 전극의 표면 등)에, 액정의 초기 배향 상태를 제어하기 위한 배향막이 형성되고 있고, 외측 표면에, 액정층에 입사하는 광의 편광 상태를 제어하기 위한 위상차판이나 편광판이 마련되어 있다. 또한, 액티브 매트릭스 기판(1)의 외측(패널 배면 측)에는, 투과형또는 반투과 반사형의 액정 표시 장치의 경우의 조명 수단으로서 사용되는 백라이트가 마련되어 있다.
또한, 대향 기판(50)의 내측(액티브 매트릭스 기판(1)의 대향면)에, 착색부를 배열 형성하여 이루어지는 칼라필터층과, 평면 민판(solid) 형상의 투광성 도전막으로 이루어지는 대향 전극을 적층한 구성을 구비하고 있다. 또한, 대향 기판(50)의 내측 표면(대향 전극의 표면 등)에, 배향막이 형성되어 있고, 외측 표면에는, 필요에 따라서 위상차판이나 편광판이 배열 설치된다.
또한, 액티브 매트릭스 기판(1)과 대향 기판(50) 사이에 밀봉된 액정층은, 주로 액정 분자로 구성되어 있다. 이 액정층을 구성하는 액정 분자로는, 네마틱 액정, 스메틱 액정 등 배향할 수 있는 것이면 어떠한 액정 분자를 사용해도 상관없지만, TN형 액정 패널인 경우, 네마틱 액정을 형성시키는 것이 바람직하고, 예를 들면, 페닐시클로헥산 유도체 액정, 비페닐 유도체 액정, 비페닐시클로헥산 유도체 액정, 터페닐 유도체 액정, 페닐에테르 유도체 액정, 페닐에스테르 유도체 액정, 비시클로헥산 유도체 액정, 아조메틴 유도체 액정, 아족시 유도체 액정, 피리미딘 유도체 액정, 디옥산 유도체 액정, 큐반 유도체 액정 등을 들 수 있다.
이상의 구성을 구비한 액정 표시 장치(100)에서는, 백라이트로부터 입사한 광을, 전압 인가에 의해 배향 상태를 제어한 액정층에서 변조함으로써, 임의의 계조 표시를 행한다. 또한 각 화소마다 3원색(R, G, B)의 색광을 혼색하여 임의의 컬러 표시를 행할 수 있다.
또한, 이 액정 표시 장치(100)에서는, 게이트 전극, 화소 전극, 용량선, 소스선, 및 게이트선이 각각, 기판의 표면에 가장 가까운 제1층(first layer)에서 기판상의 동일면 상에 배치되어 있는 등, 액티브 매트릭스 기판(1)이 특징적인 구성을 가지고 있으므로, 제조 프로세스의 간소화나 재료 사용량의 저감화를 도모할 수 있다.
(액티브 매트릭스 기판의 제조 방법, 액적 토출법)
다음에 상기의 액티브 매트릭스 기판(1)의 제조 방법의 일례, 및 액상법의 일례로서 액적 토출법에 대해서 도면을 참조하여 설명한다.
(액적 토출 장치)
우선, 본 제조 방법의 복수의 공정에서 사용되는 액적 토출 장치에 대하여 설명한다. 본 제조 방법에서는, 액적 토출 장치에 구비된 액적 토출 헤드의 노즐로부터 도전성 미립자를 함유하는 잉크(액체 재료)를 액적 형상으로 토출하여, 액티브 매트릭스 기판을 구성하는 각 도전 부재나 전극을 형성하는(액적 토출 법)것으로 하고 있다. 본 예에서 사용하는 액적 토출 장치로는, 도 5에 나타낸 구성의 것을 채용할 수 있다.
도 5(a)는 본 예에서 사용하는 액적 토출 장치(IJ)의 개략 구성을 나타내는 사시도이다.
액적 토출 장치(IJ)는, 액적 토출 헤드(301)와, X축 방향 구동축(304)과, Y축 방향 가이드축(305)과, 제어 장치(CONT)와, 스테이지(307)와, 클리닝 기구(308)와, 기대(基臺)(309)와, 히터(315)를 구비하고 있다.
스테이지(307)는, 이 액적 토출 장치(IJ)에 의해 잉크(액체 재료)를 토출시키는 기판(P)을 지지하는 것으로서, 기판(P)을 기준 위치에 고정하는 도시하지 않은 고정 기구를 구비하고 있다.
액적 토출 헤드(301)는 복수의 토출 노즐을 구비한 멀티노즐 타입의 액적 토출 헤드이며, 길이 방향과 Y축 방향을 일치시키고 있다. 복수의 토출 노즐은 액적토출 헤드(301)의 아랫면에 Y축 방향으로 나란히 일정한 간격으로 마련되어 있다. 액적 토출 헤드(301)의 토출 노즐로부터는, 스테이지(307)에 지지되어 있는 기판 (P)에 대하여, 상기한 도전성 미립자를 함유하는 잉크가 토출된다.
X축 방향 구동축(304)에는, X축 방향 구동 모터(302)가 접속되어 있다. X축 방향 구동 모터(302)는 스테핑 모터(stepping motor) 등이며, 제어 장치(CONT)로부터 X축 방향의 구동 신호가 공급되면, X축 방향 구동축(304)을 회전시킨다. X축 방향 구동축(304)이 회전하면, 액적 토출 헤드(301)는 X축 방향으로 이동한다.
Y축 방향 가이드 축(305)은 기대(309)에 대하여 움직이지 않도록 고정되어 있다. 스테이지(307)는 Y축 방향 구동 모터(303)를 구비하고 있다. Y축 방향 구동 모터(303)는 스테핑 모터 등이며, 제어 장치(CONT)로부터 Y축 방향의 구동 신호가 공급되면, 스테이지(307)를 Y축 방향으로 이동한다.
제어 장치(CONT)는, 액적 토출 헤드(301)에 액적의 토출 제어용의 전압을 공급한다. 또한, X축 방향 구동 모터(302)에 액적 토출 헤드(301)의 X축 방향의 이동을 제어하는 구동 펄스(pulse) 신호를, Y축 방향 구동 모터(303)에 스테이지(307)의 Y축 방향의 이동을 제어하는 구동 펄스 신호를 공급한다.
클리닝 기구(308)는 액적 토출 헤드(301)를 클리닝 하는 것이다. 클리닝 기구(308)에는, 도시하지 않은 Y축 방향의 구동 모터가 구비되어 있다. 이 Y축 방향의 구동 모터의 구동에 의해, 클리닝 기구는 Y축 방향 가이드 축(305)을 따라 이동한다. 클리닝 기구(308)의 이동도 제어 장치(CONT)에 의해 제어된다.
히터(315)는 여기서는 램프 어닐링에 의해 기판(P)을 열처리하는 수단이며, 기판(P)상에 도포된 액체 재료에 함유되는 용매의 증발 및 건조를 행한다. 이 히터(315)의 전원의 투입 및 차단도 제어장치(CONT)에 의해 제어된다.
액적 토출 장치(IJ)는 액적 토출 헤드(301)와 기판(P)을 지지하는 스테이지(307)를 상대적으로 주사하면서 기판(P)에 대하여 액적을 토출한다. 여기서, 이하의 설명에서, X축 방향을 주사 방향, X축 방향과 직교하는 Y축 방향을 비주사 방향으로 한다. 따라서, 액적 토출 헤드(301)의 토출 노즐은 비주사 방향인 Y축 방향으로 일정 간격으로 나란히 마련되어 있다. 또한, 도 5(a)에서는, 액적 토출 헤드(301)는 기판(P)의 진행 방향에 대하여 직각으로 배치되어 있지만, 액적 토출 헤드(301)의 각도를 조정하여, 기판(P)의 진행 방향에 대하여 교차되도록 해도 좋다. 이렇게 하면, 액적 토출 헤드(301)의 각도를 조정함으로써 노즐간의 피치를 조절할 수 있다. 또한, 기판(P)과 노즐면의 거리를 임의로 조절할 수 있도록 해도 좋다.
도 5(b)는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 액적토출 헤드의 개략적인 구성도이다.
도 5(b)에서, 액체 재료(잉크;기능액)를 수용하는 액체실(321)에 인접하여 피에조 소자(322)가 설치되어 있다. 액체실(321)에는, 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(323)을 거쳐서 액체 재료가 공급된다. 피에조 소자(322)는 구동 회로(324)에 접속되어 있고, 이 구동 회로(324)를 거쳐서 피에조 소자(322)에 전압을 인가하여, 피에조 소자(322)를 변형시켜서 액체실(321)을 탄성변형시킨다. 또한, 이 탄성 변형시의 내용적의 변화에 의해 노즐(325)로부터 액체재료가 토출되도록 되어 있다. 이 경우, 인가 전압의 값을 변화시킴으로써, 피에조 소자(322)의 변형량을 제어할 수 있다. 또한, 인가 전압의 주파수를 변화시킴으로써, 피에조 소자(322)의 변형 속도를 제어할 수 있다. 피에조 방식에 의한 액 적 토출은 재료에 열을 가하지 않기 때문에, 재료의 조성에 영향을 주기 어렵다는 이점을 갖는다.
(잉크(액체 재료))
여기서, 본 예에 의한 제조 방법에서 사용되는, 액적 토출 헤드(301)로부터의 토출에 적합한 잉크(액체 재료)에 관하여 설명한다.
본 예에서 사용하는 도전 부재 형성용의 잉크(액체 재료)는 도전성 미립자를 분산매에 분산시킨 분산액, 또는 그 전구체로 이루어지는 것이다. 도전성 미립자로서, 예를 들면, 금, 은, 동, 팔라듐, 니오븀 및 니켈 등을 함유하는 금속 미립자 외에, 이들의 전구체, 합금, 산화물, 및 도전성 폴리머나 인듐 주석 산화물등의 미립자 등이 사용된다. 이들 도전성 미립자는 분산성을 향상시키기 위해서 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전성 미립자의 입경은 1nm∼0.1㎛ 정도인 것이 바람직하다. 0.1㎛보다 크면, 후술하는 액적 토출 헤드(301)의 노즐에 막힘이 발생할 우려가 있을 뿐만 아니라, 얻어지는 막의 치밀성이 악화할 가능성이 있다. 또한, 1nm보다 작으면, 도전성 미립자에 대한 코팅제의 체적비가 커지고, 얻어지는 막 중의 유기물의 비율이 과다하게 된다.
분산매로는, 상기의 도전성 미립자를 분산할 수 있는 것으로, 응집을 일으키지 않는 것이면 특히 한정되지 않는다. 예를 들면, 물 외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알콜류, n-헵탄, n-옥탄, 데칸, 도데칸, 테트라데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라히드로나프탈렌, 데카히드로나프탈렌, 시클로헥실벤젠 등의 탄화수소계 화합물, 또는 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜메틸에틸에테르, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜메틸에틸에테르, 1,2-디메톡시에탄, 비스(2-메톡시에틸)에테르, p-디옥산 등의 에테르계 화합물, 또한 프로필렌카보네이트, γ-부티로락톤, N-메틸-2-피롤리돈, 디메틸포름아미드, 디메틸설폭시드, 시클로헥사논 등의 극성 화합물을 예시할 수 있다. 이들 중, 미립자의 분산성과 분산액의 안정성, 또한 액적 토출법(잉크젯법)으로의 적용의 용이성의 관점에서, 물, 알콜류, 탄화수소계 화합물, 에테르계 화합물이 바람직하고, 더 바람직한 분산매로는 물, 탄화수소계 화합물을 들 수 있다.
상기 도전성 미립자의 분산액의 표면 장력은 0.02N/m∼0.07N/m의 범위내인 것이 바람직하다. 잉크젯법으로 액체를 토출할 때, 표면 장력이 0.02N/m 미만이면, 잉크 조성물의 노즐면에 대한 젖음성이 증대하기 때문에 비행 곡선이 생기기 쉬워지고, 0.07N/m을 넘으면 노즐 선단에서의 메니스커스의 형상이 안정하지 않기 때문에 토출량이나, 토출 타이밍의 제어가 곤란해진다. 표면 장력을 조정하기 위해서, 상기 분산액에는, 기판과의 접촉각을 크게 저하시키지 않는 범위에서, 불소계, 실리콘계, 비이온계 등의 표면 장력 조절제를 미량 첨가하면 좋다. 비이온계 표면 장력 조절제는, 액체의 기판으로의 젖음성을 향상시켜, 막의 레벨링성을 개량하고, 막의 미세한 요철의 발생 등의 방지에 도움이 되는 것이다. 상기 표면 장력 조절제는, 필요에 따라, 알콜, 에테르, 에스테르, 케톤 등의 유기 화합물을 함유해도 좋다.
상기 분산액의 점도는 1mPa·s∼50mPa·s인 것이 바람직하다. 잉크젯법을 사용하여 액체 재료를 액적으로서 토출할 때, 점도가 1mPa·s 보다 작은 경우에는 노즐 주변부가 잉크의 유출에 의해 오염되기 쉽고, 또한 점도가 50mPa·s 보다 큰 경우에는, 노즐 구멍에서의 막힘 빈도가 높아져 원활한 액적의 토출이 곤란해질 뿐만 아니라, 액적의 토출량이 감소한다.
(액티브 매트릭스 기판의 제조 방법)
이하, 도 6∼도 15를 참조해서 액티브 매트릭스 기판(1)의 제조 방법에 관하여 설명한다.
도 6∼도 15는 액티브 매트릭스 기판(1)의 제조 방법의 일례를 나타내는 설명도이며, 각각 평면도 및 단면도를 포함한다.
(제1층 뱅크 형성 공정)
우선, 도 6에 나타내는 바와 같이, 기체로 되는 기판(P)을 준비하고, 그 한면측에 뱅크(40)를 형성한다.
기판(P)으로는 유리, 석영유리, Si 웨이퍼, 플라스틱 필름, 금속판 등 각종 재료를 사용할 수 있다. 또한, 이들 각종 소재 기판의 표면에 반도체막, 금속막, 유전체막, 유기막 등이 하지층으로서 형성된 것도 포함한다.
뱅크(40)는 기판면을 평면적으로 구획하는 칸막이 부재이며, 이 뱅크의 형성에는 포토리소그래피법이나 인쇄법 등, 임의의 방법을 사용할 수 있다. 예를 들면, 포토리소그래피법을 사용하는 경우에는, 스핀 코팅, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅 등 소정의 방법으로, 기판(P)상에 형성하는 뱅크의 높이에 맞춰 아크릴 수지 등의 유기계 감광성 재료를 도포하여 감광성 재료층을 형성한다. 또한 형성하고 싶은 뱅크 형상에 맞춰 감광성 재료층에 대하여 자외선을 조사함으로써, 소정의 개구부(40a,40b,40c,40d,40e)를 구비한 뱅크(40)를 형성한다. 뱅크(40)의 재료로는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 멜라민수지 등의 고분자 재료가 사용된다. 뱅크(40)는 폴리실라잔을 함유하는 액체 재료 등을 사용하여 형성한 무기물의 구조체라도 좋다.
뱅크(40)의 개구부(40a,40b,40c,40d,40e)는 게이트 전극, 화소 전극, 용량선, 소스선, 및 게이트선에 각각 대응하고 있다.
구체적으로는, 도면에서 좌우 방향으로 뻗어서 형성된 개구부(40c,40e)가 게이트선, 용량선의 형성 위치에 대응하고 있다. 그 개구부(40c,40e)와 교차하도록 도면에서 상하 방향으로 뻗어서 형성된 개구부(40d)가 소스선의 형성 위치에 대응한다. 소스선용 개구부(40d)는, 용량선용 개구부(40c) 및 게이트선용 개구부(40e)와 일체화하지 않도록, 교차 위치에서 분단되어 있다. 소스선용 개구부(40d)와 게이트선용 개구부(40e)의 교차 위치에서, 게이트선용 개구부(40e)로부터 분기하고 또한 도면에서 상하 방향으로 뻗어서 형성된 개구부(40a)가 게이트 전극의 형성 위치에 대응한다. 또한, 소스선용 개구부(40d), 게이트선용 개구부(40e), 및 용량선용 개구부(40c)에 의한 격자 패턴으로 둘러싸인 개구부(40b)가 화소 전극에 대응한다.
상기 개구부(40a,40b,40c,40d,40e)내로의 재료 잉크의 배치성 향상을 위하여 뱅크(40)에 대하여 발액액화 처리가 필요에 따라서 행해진다.
발액화 처리로는, 예를 들면 대기 분위기 중에서 테트라플루오로메탄을 처리 가스로 하는 플라스마 처리법(CF4 플라스마 처리법)을 채용할 수 있다. CF4 플라스마 처리의 조건은, 예를 들면 플라즈마 파워가 50kW∼1000kW, 4불화메탄 가스 유량이 50㎖/분∼100㎖/분, 플라즈마 방전 전극에 대한 기판 반송 속도가 0.5mm/초∼1020mm/초, 기판 온도가 70℃∼90℃이다. 또한, 처리 가스로는 테트라플루오로메탄(4불화탄소)에 한정되지 않고, 다른 플루오로카본계 가스를 사용할 수도 있다.
이러한 발액화 처리를 함으로써, 뱅크(40)에는, 이것을 구성하는 수지중에 불소기가 도입되어, 높은 발액성이 부여된다.
또한, 상기 발액화 처리에 앞서, 개구부(40a,40b,40c,40d,40e)의 저면(底面)에 노출된 기판(P)의 표면을 청정화할 목적으로, O2 플라즈마를 사용한 애싱 처리나 UV(자외선) 조사 처리가 필요에 따라서 행해진다. 이 처리를 행함으로써, 기판(P) 표면의 뱅크의 잔류물을 제거할 수 있고, 발액화 처리 후의 뱅크(40)의 접촉각과 그 기판 표면의 접촉각의 차이를 크게 할 수 있고, 후단의 공정에서 뱅크(40)의 개구부내에 배치되는 액적을 정확히 개구부의 내측에 가두어 둘 수 있다. 또한, 뱅크(40)가 아크릴 수지나 폴리이미드 수지로 이루어지는 것인 경우, CF4 플라스마 처리에 앞서 뱅크(40)를 O2 플라즈마에 노출시켜 두면, 보다 쉽게 불소화(발액화)되는 성질이 있으므로, 뱅크(40)를 이들 수지 재료로 형성하고 있는 경우에는, CF4 플라 스마 처리에 앞서 O2 애싱 처리를 행하는 것이 바람직하다.
상기 O2 애싱 처리는, 구체적으로는, 기판(P)에 대하여 플라즈마 방전 전극으로부터 플라즈마 상태의 산소를 조사함으로써 행한다. 처리 조건으로는, 예를 들면, 플라즈마 파워가 50W∼1000W, 산소 가스 유량이 50㎖/분∼100㎖/분, 플라즈마 방전 전극에 대한 기판(P)의 판 반송 속도가 0.510mm/초∼10mm/초, 기판 온도가 70℃∼90℃이다.
또한, 뱅크(40)에 대한 발액화 처리(CF4 플라스마 처리)에 의해, 앞서 행해진 잔사 처리에 의해 친액화된 기판(P) 표면에 대하여 다소는 영향이 있지만, 특히 기판(P)이 유리 등으로 이루어지는 경우에는, 발액화 처리에 의한 불소기의 도입이 일어나기 어렵기 때문에, 기판(P)의 친액성, 즉 젖음성이 실질상 손상되는 경우는 없다. 또한, 뱅크(40)에 대해서는, 발액성을 가진 재료(예를 들면 불소기를 가진 수지 재료)에 의해 형성함으로써, 그 발액제 처리를 생략해도 좋다.
(게이트 전극·소스선·게이트선 형성 공정)
다음에, 도 7에 나타내는 바와 같이, 기판(P)상에, 게이트 전극(16), 소스선(30), 및 게이트선(31)을 형성한다.
게이트 전극(16)의 형성 공정과, 소스선(30)의 형성 공정과, 게이트선(31)의 형성 공정은 재료 배치 공정, 및 재료막의 열처리 공정을 동일한 타이밍에 행한다.
구체적으로는, 우선, 뱅크(40)에 마련한 개구부(40a,40d,40e)의 각각에 대하 여, 앞의 액적 토출 장치(IJ)의 액적 토출 헤드(301)(도 5 참조)로부터 게이트 전극(16), 소스선(30), 및 게이트선(31)의 재료 잉크를 적하한다. 본 예에서는, 게이트 전극(16), 소스선(30), 및 게이트선(31)에 대해서 서로 동일한 형성 재료를 사용하고, 또한 각각 2층 구조의 적층체로 형성한다. 예를 들면, 하층(기체층)에는, 도전성 미립자로서의 Ag(은)와, 용매(분산매)로서의 디에틸렌글리콜디에틸에테르를 함유하는 재료 잉크를 사용한다. 기체층의 재료 잉크의 적하 시에, 뱅크(40)의 표면에 발액성이 부여되고 또한 개구부의 저면부의 기판 표면에 친액성이 부여되어 있으면, 토출된 액적의 일부가 뱅크(40)에 놓여져도, 뱅크 표면에서 튕겨져 개구부내로 미끄러져 들어간다.
이 기체층의 재료 배치 후에, 분산매를 제거하기 위해, 필요에 따라서 건조 처리를 행한다. 건조 처리는, 예를 들면 기판(P)를 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은, 예를 들면 가열온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는, 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로는, 특히 한정되지 않지만, 적외선 램프, 크세논 램프, YAG 레이저, 아르곤 레이저, 탄산 가스 레이저, XeF, XeCl, XeBr, KrF, KrCl, ArF, ArCl 등의 엑시머 레이저 등을 광원으로서 사용할 수 있다. 이들 광원은 일반적으로는, 출력 10W∼5000W의 범위의 것이 사용되지만, 본 예에서는 100W∼1000W의 범위로 충분하다.
게이트 전극(16), 소스선(30), 및 게이트선(31)의 상층(피복층)에는, 예를 들면 도전성 미립자로서의 Ni(니켈)과, 용매(분산매)로서의 물 및 디에탄올아민을 함유하는 재료 잉크를 사용한다.
또한, 피복층의 재료 잉크의 적하 시에도, 뱅크(40)의 표면에 발액성이 부여되어 있으면, 토출된 액적의 일부가 뱅크(40)에 놓여져도, 뱅크 표면에서 튕겨서 개구부내로 미끄러져 들어간다. 다만, 개구부(40a,40d,40e)의 내부에 미리 형성되어 있는 기체층의 표면은 본 공정에서 적하하는 재료 잉크에 대하여 높은 친화성을 가지고 있는 것에 한정되지 않기 때문에, 피복층의 잉크의 적하에 앞서, 기체층 상에 잉크의 젖음성을 개선하기 위한 중간층을 형성해도 좋다. 이 중간층은, 피복층의 잉크를 구성하는 분산매의 종류에 따라 적당히 선택되지만, 잉크가 수계의 분산매를 사용하고 있는 경우에는, 예를 들면 산화티탄으로 이루어지는 중간층을 형성해두면, 중간층 표면에 매우 양호한 젖음성이 얻어진다.
피복층의 재료 배치 후에, 분산매를 제거하기 위해서, 필요에 따라서 건조 처리를 행한다. 건조 처리는 예를 들면 기판(P)을 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은, 예를 들면 가열 온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는, 램프 어닐링에 의해서 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로는, 앞의 기체층과 동일하다. 또한 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다.
이어서, 기체층 및 피복층의 건조막에 대하여 소성 처리(열 처리 및/또는 광 처리)을 행한다.
이 소성 처리는 미립자간의 전기적 접촉의 향상, 분산매의 완전 제거, 또한 액 중에서의 분산성을 향상시키기 위해서 유기물 등의 코팅제가 도전성 미립자의 표면에 코팅되어 있을 경우에는 그 코팅제의 제거, 등을 목적으로 하는 것이다.
이 열처리 및/또는 광처리는 통상 대기 중에서 행해지지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는 분산매의 비점(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적당히 결정된다. 또한, 이 단계에서, 기판(P)상에 반도체층은 마련되어 있지 않으므로, 뱅크(40)의 내열 온도의 범위내에서 소성 온도를 높일 수 있고, 예를 들면 250℃ 이상, 또는 300℃ 정도의 소성 온도로 함으로써 양호한 도전성을 구비한 금속 배선을 형성할 수 있다.
또한, 상기 소성 처리에 의해, 기체층 및 피복층의 건조막에서의 미립자간의 전기적 접촉이 확보되어 도전성막으로 변환된다. 그 결과, 뱅크(40)의 개구부(40a,40d,40e)에 각각 2층 구조의 게이트 전극(16), 소스선(30), 및 게이트선(31)이 형성된다.
또한, 본 예에서는, Ag로 이루어지는 하층(기체층)과, Ni로 이루어지는 상층(피복층)을 형성하고, 이들 기체층과 피복층의 적층체에 의해 게이트 전극(16), 소스선(30), 및 게이트선(31)을 형성하고 있지만, 기체층은 Ag 이외의 금속, 예를 들 면 Cu나 Al, 또는 이들 금속을 주성분으로 하는 합금이어도 상관없다. 또한, 피복층은 Ni 이외의 Ti나 W, Mn, 또는 이들 금속을 주성분으로 하는 합금이어도 상관없다. 또한, 그 구조는 2층에 한정되지 않는다. 또한, 적층되는 막마다 소성 처리를 행해도 좋다.
(화소 전극·용량선 형성 공정)
다음에, 도 7에 나타내는 바와 같이, 기판(P)상에, 화소 전극(20), 및 용량선(27)을 형성한다.
화소 전극(20)의 형성 공정과, 용량선(27)의 형성 공정은 재료 배치 공정, 및 재료막의 열처리 공정을 동일한 타이밍에 행한다.
구체적으로는, 우선, 뱅크(40)에 마련한 개구부(40b,40c)의 각각에 대하여, 앞의 액적 토출 장치(IJ)의 액적 토출 헤드(301)(도 5 참조)로부터 화소 전극(20), 및 용량선(27)의 재료 잉크를 적하한다. 본 예에서는, 화소 전극(20), 및 용량선(27)에 대해서 서로 동일한 형성 재료를 사용하고, 예를 들면, ITO, IZO, FTO 등의 투광성 도전 재료의 미립자를 용매(분산매)에 분산시킨 재료 잉크를 사용한다. 이 밖에, ITO 미립자와 실리콘 유기 화합물을 함유하는 액체 재료나, ITO 미립자와 인듐 유기 화합물과 주석 유기 화합물을 함유하는 액체 재료를 사용해도 좋다. 이들 액체 재료를 사용함으로써, ITO 미립자끼리가 상기 금속 유기 화합물로부터 생성한 SiO2이나 ITO의 매트릭스에 견고하게 접착된 구조의 투광성 도전막을 형성할 수 있 고, 소성 온도가 비교적 저온이어도 ITO 미립자가 치밀하게 배치되어, 미립자간에 양호한 도전성이 얻어지는 투광성 도전막을 형성할 수 있다. 재료 잉크의 적하 시에, 뱅크(40)의 표면에 발액성이 부여되고 또한 개구부의 저면부의 기판 표면에 친액성이 부여되어 있으면, 토출된 액적의 일부가 뱅크(40)에 놓여져도, 뱅크 표면에서 튕겨서 개구부내로 미끄러져 들어간다.
화소 전극(20) 및 용량선(27)의 재료 배치 후에, 분산매를 제거하기 위해서, 필요에 따라서 건조 처리를 행한다. 건조 처리는, 예를 들면 기판(P)를 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은, 예를 들면 가열 온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는, 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 특히 한정되지 않지만, 적외선 램프, 크세논 램프, YAG 레이저, 아르곤 레이저, 탄산가스 레이저, XeF, XeCl, XeBr, KrF, KrCl, ArF, ArCl 등의 엑시머 레이저 등을 광원으로서 사용할 수 있다. 이들 광원은 일반적으로는, 출력 10W∼5000W의 범위의 것이 사용되지만, 본 예에서는 100W∼1000W의 범위로 충분하다.
이어서, 화소 전극(20) 및 용량선(27)의 각 재료의 건조막에 대하여 소성 처리(열처리 및/또는 광처리)를 행한다.
이 소성 처리는, 미립자간의 전기적 접촉의 향상, 분산매의 완전 제거, 또한 액 중에서의 분산성을 향상시키기 위해서 유기물 등의 코팅제가 도전성 미립자의 표면에 코팅되어 있는 경우에는 그 코팅제의 제거, 등을 목적으로 하는 것이다.
이 열처리 및/또는 광처리는 통상 대기 중에서 행해지지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는 분산매의 비점(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적당히 결정된다. 또한, 이 단계에서, 기판(P)상에 반도체층은 마련되어 있지 않으므로, 뱅크(40)의 내열 온도의 범위내에서 소성 온도를 높일 수 있고, 예를 들면 250℃ 이상, 또는 300℃ 정도의 소성 온도로 함으로써 양호한 도전성을 구비한 투광성 도전막을 형성할 수 있다.
또한, 상기의 소성 처리에 의해, 화소 전극(20) 및 용량선(27)의 각 재료의 건조막에서의 미립자간의 전기적 접촉이 확보되어 투광성의 도전성 막으로 변환된다. 그 결과, 뱅크(40)의 개구부(40b,40c)에 각각 화소 전극(20) 및 용량선(27)이 형성된다.
또한, 게이트 전극(16), 소스선(30), 및 게이트선(31)의 열처리 공정과, 화소 전극(20) 및 용량선(27)의 열처리 공정을 동일한 타이밍에 행할 수도 있다. 또한, 상기의 열처리 공정과 후술하는 용량부(25)의 보조 전극(26)(도 9 참조)의 열처리 공정을 동일 타이밍에 행할 수도 있다. 또한, 화소 전극(20) 및 용량선(27)의 형성은 게이트 전극(16), 소스선(30), 및 게이트선(31)의 형성 전이어도 좋다.
(용량부 절연막 형성 공정)
다음에, 도 8에 나타내는 바와 같이, 용량선(27)상에, 용량부(25)의 구성 요소인 절연막(28)을 형성한다.
구체적으로는, 뱅크(40)의 개구부(40c)에서의 용량선(27)상에, 상기 절연막(28)의 형성 재료를 배치하고, 이것을 경화한다. 용량부(25)의 절연막(28)의 형성 재료로는, 절연성을 갖고 또한 경화후에 투광성을 갖는 것이 바람직하고, 예를 들면, 폴리실라잔(Si-N 결합을 가진 고분자의 총칭임) 외에, 아크릴, 폴리이미드, 폴리아미드, BCB(벤조시클로부텐) 등의 유기 수지 등을 사용할 수 있다.
여기서, 폴리실라잔의 하나는 [SiH2NH]n(n은 양의 정수)이며, 폴리퍼히드로실라잔)이라 한다. 또한, [SiH2NH]n 중의 H가 알킬기(예를 들면 메틸기, 에틸 기 등)로 치환되면, 유기 폴리실라잔으로 되고, 무기 폴리실라잔과는 구별하는 경우가 있다. 폴리실라잔과 크실렌 등의 용매를 혼합한 액체 재료는, 수증기 또는 산소를 함유하는 분위기에서 열처리함으로써, 산화 실리콘으로 전화(轉化)한다. 폴리실라잔은 크랙 내성이 높고, 또한 내산소 플라즈마성이 있고, 단층으로도 어느 정도 두꺼운 절연막으로서 사용할 수 있다. 액체 재료의 배치는, 예를 들면, 액적토출법, 디스펜서법 등을 사용한다. 액체 재료의 배치 시에, 뱅크(40)의 표면에 발액성이 부여되어 있으면, 액체 재료의 일부가 뱅크(40)에 놓여져도, 뱅크 표면에서 튕겨서 개구부내로 미끄러져 들어간다.
이어서, 이 재료막에 대하여 소성 처리(열 처리 및/또는 광 처리)를 행한다.
예를 들면, 폴리실라잔과 크실렌을 함유하는 재료막을, 수증기 분위기에서 온도 100∼350℃, 10∼60분간 열처리함으로써, 실리콘 산화막이 형성된다. 또한, 이 열처리 후에, 400∼500℃, 30∼60분의 열처리를 행하거나, 또는, 레이저 어닐링, 또는 램프 어닐링 등의 고온 단시간의 열처리에 의해, 절연막의 치밀화가 도모된다.
(용량부 보조 전극 형성 공정)
다음에, 도 9에 나타내는 바와 같이, 용량선(27)상에 적층된 절연막(28)상에, 용량부(25)의 구성 요소인 보조 전극(26)을 형성한다.
구체적으로는, 화소 전극(20)의 일부와 절연막(28)과 뱅크(40)의 일부를 덮도록 상기 보조 전극(26)의 형성 재료를 배치하고, 이것을 경화한다. 보조 전극(26)의 형성 재료로는 화소 전극(20)과 동일한 재료를 사용하는 것이 바람직하고, 예를 들면 ITO, IZO, FTO 등의 투광성 도전 재료의 미립자를 용매(분산매)에 분산시킨 재료 잉크를 사용한다. 이 밖에, ITO 미립자와 실리콘 유기 화합물을 함유하는 액체 재료나, ITO 미립자와 인듐 유기 화합물과 주석 유기 화합물을 함유하는 액체 재료를 사용해도 좋다. 이들 액체 재료를 사용함으로써, ITO 미립자끼리 상기 금속 유기 화합물로부터 생성한 SiO2나 ITO의 매트릭스에 견고하게 접착된 구조의 투광성 도전막을 형성할 수 있고, 소성 온도가 비교적 저온이어도 ITO 미립자가 치밀하게 배치되어, 미립자간에 양호한 도전성이 얻어지는 투광성 도전막을 형성할 수 있다.
보조 전극(26)의 재료 배치한 후에, 분산매를 제거하기 위해서, 필요에 따라서 건조 처리를 행한다. 이 건조 처리는 화소 전극(20)에 대한 것과 동일하며, 예를 들면, 기판(P)을 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은, 예를 들면 가열 온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로는, 특히 한정되지 않지만, 적외선 램프, 크세논 램프, YAG 레이저, 아르곤 레이저, 탄산가스 레이저, XeF, XeCl, XeBr, KrF, KrCl, ArF, ArCl 등의 엑시머 레이저 등을 광원으로서 사용할 수 있다. 이들 광원은 일반적으로는, 출력 10W∼5000W의 범위의 것을 사용할 수 있지만, 본 예에서는 100W∼1000W의 범위로 충분하다.
이어서, 보조 전극(26)의 재료의 건조막에 대하여 소성 처리(열 처리 및/또는 광 처리)을 행한다.
이 소성 처리는, 화소 전극(20)에 대한 것과 동일하고, 통상 대기 중에서 행해지지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열 처리 및/또는 광 처리의 처리 온도는, 분산매의 비점(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적당히 결정된다. 또한, 이 단계에서, 기판(P)상에 반도체층은 마련되어 있지 않으므로, 뱅크(40)의 내열 온도의 범 위내에서 소성 온도를 높일 수 있고, 예를 들면 250℃ 이상, 또는 300℃ 정도의 소성 온도로 함으로써 양호한 도전성을 구비한 투광성 도전막을 형성할 수 있다.
또한, 상기의 소성 처리에 의해, 보조 전극(26)의 재료의 건조막에서의 미립자간의 전기적 접촉이 확보되어 투광성의 도전성막으로 변환된다. 그 결과, 화소 전극(20)의 일부와 절연막(28)과 뱅크(40)의 일부를 덮도록, 절연막(28)을 사이에 두고 용량선(27)과 대향 배치되고 또한 화소 전극(20)에 전기적으로 접속된 보조 전극(26)이 형성된다.
또한, 상술한 바와 같이, 게이트 전극(16), 소스선(30), 및 게이트선(31)의 열처리 공정과, 화소 전극(20) 및 용량선(27)의 열처리 공정과, 이 보조 전극(26)의 열처리 공정을 동일 타이밍에 행할 수도 있다. 또한, 화소 전극(20), 용량선(27), 및 이 보조 전극(26)을 형성한 후에, 게이트 전극(16), 소스선(30), 및 게이트선(31)을 형성해도 좋다.
(게이트 절연막·반도체층 형성 공정)
다음에, 도 10, 도 11, 및 도 12에 나타내는 바와 같이, 게이트 전극(16)상에, 게이트 절연막(17), 비결정성 실리콘층(12), 및 N+ 실리콘층(13)을 적층 형성한다.
게이트 절연막(17), 비결정성 실리콘층(12), 및 N+ 실리콘층(13)은, 예를 들면, 플라스마 CVD법에 의해 전면(全面) 막형성한 후, 포토리소그래피법에 의해 적당히 패터닝함으로써 형성할 수 있다. 즉, 도 10에 나타내는 바와 같이, 게이트 절연막(17), 비결정성 실리콘층(12), 및 N+ 실리콘층(13)의 각 재료막을 기판(P)상에 전면 막형성한 후, 도 11에 나타내는 바와 같이 그 막상에 패터닝용의 레지스트 막(45)을 선택적으로 형성한 후에, 도 12에 나타내는 바와 같이 레지스트 막(45)을 마스크로 하여 에칭함으로써 원하는 패턴 형상을 가진 게이트 절연막(17), 비결정성 실리콘층(12), 및 N+ 실리콘층(13)의 적층체를 얻는다. 도 11에 나타내는 바와 같이, 레지스트 막(45)에 대한 노광 처리는, 2중 노광을 행하는 것이 바람직하다. 즉, 패터닝 시에, N+ 실리콘층의 표면에, 대략 오목형의 레지스트막(45)을 선택 배치하고, 그 레지스트 막(45)을 마스크로 하여 에칭을 행한다. 이러한 패터닝법에 의해, 도 12에 나타내는 바와 같이, 게이트 전극(16)과 평면적으로 겹치는 영역에서 N+ 실리콘층(13)이 선택적으로 제거되어 2개의 영역으로 분할되고, 이들 N+ 실리콘층(13)이 각각 소스 콘택트 영역 및 드레인 콘택트 영역을 형성한다.
게이트 절연막(17)의 원료 가스로는, 모노실란과 일산화이질소의 혼합 가스나, TEOS(테트라에톡시실란, Si(OC2H5)4)와 산소, 디실란과 암모니아 등이 적합하고, 형성하는 게이트 절연막(17)의 막두께는 예를 들면 150nm∼400nm정도이다. 또한, 비결정성 실리콘층(12)의 원료 가스로는, 디실란이나 모노실란이 적합하다. 이어서 N+ 실리콘층(13)의 막형성 공정에서는 상기 비결정성 실리콘층(12)의 형성에서 사용한 막형성 장치에, N+ 실리콘층 형성용의 원료 가스를 도입하여 막형성을 행 할 수 있다. 형성하는 비결정성 실리콘층(12)의 막두께는 예를 들면 150nm∼250nm 정도이다. 형성하는 N+ 실리콘층(13)의 막두께는 예를 들면 50nm∼100nm정도이다.
(보호막 형성 공정)
다음에, 도 13에 나타내는 바와 같이, 필요에 따라, 반도체층(11)(비결정성 실리콘층(12), N+ 실리콘층(13))을 보호하기 위한 보호막(39)을 형성한다. 이 보호막(39)은 이 후에 형성하는 뱅크(41)(도 14 참조)를 통과한 금속(예를 들면 알칼리 금속(가동 이온))이 반도체층(11)에 침입하는 것을 방지하는 등의 기능을 갖는다. 뱅크(41)(도 14 참조)가 동일한 기능을 가지고 있는 경우에는 보호막(39)의 형성 공정을 생략해도 좋다. 보호막(39)으로는 질화 규소, 산화 질화 규소, 또는 질화 티탄, 질화 탄탈 등이 사용된다. 이 보호막(39)의 형성 방법은, 재료에 따라 적당히 선택되고, 예를 들면 CVD법, 코팅법, 스퍼터법, 증착법 등을 사용할 수 있다.
(상층 뱅크 형성 공정)
다음에, 도 14에 나타내는 바와 같이, 뱅크를 포함하는 제1층(L1)의 상층에, 뱅크(41)를 형성한다.
뱅크(41)는 후술하는 소스 전극(18), 드레인 전극(19), 보조 도전막(35,36)(도 2, 도 15 참조), 및 화소 전극(20)의 형성 영역을 구획하는 칸막이 부재이며, 이 뱅크(41)의 형성에는 포토리소그래피법이나 인쇄법 등, 임의의 방법을 사용할 수 있다. 예를 들면, 포토리소그래피법을 사용하는 경우에는, 제1층(L1)의 뱅크(40)와 마찬가지로, 스핀 코팅, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅 등의 소정의 방법으로, 기판(P)상에 형성하는 뱅크의 높이에 맞춰서 아크릴 수지 등의 유기계 감광성 재료를 도포하여 감광성 재료층을 형성한다. 또한, 형성하고 싶은 뱅크 형상에 맞춰서 감광성 재료층에 대하여 자외선을 조사함으로써 소정의 개구부(41a, 4lb, 41c, 41d, 41e)를 갖춘 뱅크(41)를 형성한다. 뱅크(41)의 재료로는 예를 들면 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 멜라민 수지 등의 고분자재료가 사용된다. 뱅크(41)는 폴리실라잔을 함유하는 액체 재료 등을 사용하여 형성한 무기물의 구조체라도 좋다.
뱅크(41)의 개구부(41a,4lb,41c,41d,41e)는 소스 전극, 드레인 전극, 보조 도전막, 및 화소 전극(20)에 각각 대응하고 있다.
구체적으로는, 제1층(L1)에서의 소스선(30)의 일부와 반도체층(11)의 소스 영역을 포함하는 영역을 개구하는 개구부(41a)가 소스 전극의 형성 위치에 대응해 있고, 제1층(L1)에서의 화소 전극(20)의 일부와 반도체층(11)의 드레인 영역을 포함하는 영역을 개구하는 개구부(41b)가 드레인 전극에 대응하고 있다. 소스선(30)과 게이트선(31)의 교차 위치에서 분할된 양 소스선(30)의 각 일부를 개구하는 개구부(41c)와, 소스선(30)과 용량선(27)의 교차 위치에서 분할된 양 소스선(30)의 각 일부를 개구하는 개구부(41d)가 각각 보조 도전막에 대응하고 있다. 또한, 소스선(30)과 게이트선(31)에 의한 격자 패턴으로 둘러싸인 개구부(41d)가 용량부(25)를 포함하는 화소 전극(20)에 대응한다.
또한, 개구부(41a,4lb,41c,41d)에는, 후술하는 바와 같이, 소스 전극, 드레인 전극, 보조 도전막의 각 재료 잉크가 배치된다.
또한, 상기 뱅크(41)의 형성 후, 상기 개구부(41a,4lb,41c,41d,41e)의 저면에 보호막(39)이 형성되어 있는 경우에는, 이것을 에칭에 의해 제거한다. 또한, 개구부(41a,41c,41d)에서, 소스선(30)의 상층(피복층)의 노출 부분을 에칭에 의해 제거하여, 하층(기체층)을 노출시킨다.
또한, 뱅크(40)와 마찬가지로, 상기 개구부(41a,4lb,41c,41d)내로의 재료 잉크의 배치성 향상을 위해서 뱅크(41)에 대하여, 발액화 처리가 필요에 따라서 행해진다.
즉, 발액화 처리로는, 예를 들면, 대기 분위기 중에서 테트라플루오로메탄을 처리 가스로 하는 플라즈마 처리법(CF4 플라스마 처리법)을 채용할 수 있다. 또한, 처리 가스로는 테트라플루오로메탄(4불화탄소)에 한정되지 않고, 다른 플루오로카본계의 가스를 사용할 수도 있다. 이러한 발액화 처리를 행함에 의해, 뱅크(41)에는 이것을 구성하는 수지 중에 불소기가 도입되어, 높은 발액성이 부여된다.
또한, 상기 발액화 처리에 앞서, 개구부(41a,4lb,41c,41d)의 저면(底面)에 노출된 면을 청정화할 목적으로, O2 플라즈마를 사용한 애싱 처리나 UV(자외선) 조사 처리가 필요에 따라서 행해진다. 이 처리를 행함으로써 그 노출면의 뱅크의 잔사를 제거할 수 있고, 발액화 처리 후의 뱅크(41)의 접촉각과 그 노출면의 접촉각의 차이를 크게 할 수 있고, 후단의 공정에서 뱅크(41)의 개구부내에 배치되는 액 적을 정확히 개구부의 내측에 가두어 둘 수 있다. 또한, 뱅크(41)가 아크릴 수지나 폴리이미드 수지로 이루어지는 것인 경우, CF4 플라스마 처리에 앞서 뱅크(41)를 O2 플라즈마에 노출시켜 두면, 보다 쉽게 불소화(발액화)되는 성질이 있으므로, 뱅크(41)를 이들 수지 재료로 형성하고 있는 경우에는, CF4 플라스마 처리에 앞서 O2 애싱 처리를 행하는 것이 바람직하다.
(소스 전극·드레인 전극·보조 도전막 형성 공정)
다음에, 도 15에 나타내는 바와 같이 기판(P)의 제1층(L1)상에, 소스 전극(18), 드레인 전극(19), 및 보조 도전막(35,36)을 형성한다.
게이트 전극(16)의 형성 공정과, 소스선(30)의 형성 공정과, 게이트선(31)의 형성 공정은 재료 배치 공정의 적어도 일부와, 재료막의 열처리의 공정을 동일한 타이밍에 행한다.
구체적으로는, 우선, 뱅크(41)에 마련한 개구부(41a,4lb,41c,41d)의 각각에 대하여, 앞의 액적 토출 장치(IJ)의 액적 토출 헤드(301)(도 5 참조)로부터 소스 전극(18), 드레인 전극(19), 및 보조 도전막(35,36)의 각 재료 잉크를 적하한다. 본 예에서는 소스 전극(18) 및 드레인 전극(19)을 각각 3층 구조(하층, 중간층, 상층)의 적층체로 형성하고, 보조 도전막(35,36)을 각각 2층 구조(하층, 상층)의 적층체로 형성한다. 또한, 소스 전극(18) 및 드레인 전극(19)의 각 중간층(기체층)과 보조 도전막(35,36)의 각 하층(기체층)에 대해서 서로 동일한 형성 재료를 사용 하고, 소스 전극(18) 및 드레인 전극(19)의 각 상층(피복층)과 보조 도전막(35,36)의 각 상층(피복층)에 대해서 서로 동일한 형성 재료를 사용한다. 즉, 이 형성 공 정에서는 (1)소스 전극(18) 및 드레인 전극(19)의 하층(배리어층), (2)소스 전극(18) 및 드레인 전극(19)의 중간층(기체층)+보조 도전막(35,36)의 하층(기체층), (3)소스 전극(18) 및 드레인 전극(19)의 상층(피복층)+보조 도전막(35,36)의 상층(피복층)의 순서로, 재료막을 적층 형성한다.
소스 전극(18) 및 드레인 전극(19)의 각 배리어층에는, 도전성 미립자로서의 Ag(은)와, 용매(분산매)로서의 디에틸렌글리콜디에틸에테르를 함유하는 재료 잉크를 사용한다. 이 재료 잉크의 적하 시에, 뱅크(41)의 표면에 발액성이 부여되어 있으면, 토출된 액적의 일부가 뱅크(41)에 놓여져도, 뱅크 표면에서 튕겨서 개구부내로 미끄러져 들어간다.
소스 전극(18) 및 드레인 전극(19)의 피복층의 재료 배치 후에, 분산매의 제거를 위해, 필요에 따라서 건조 처리를 행한다. 건조 처리는, 예를 들면 기판(P)을 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은, 예를 들면, 가열 온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로는 특히 한정되지 않지만, 적외선 램프, 크세논 램프, YAG 레이저, 아르곤 레이저, 탄산가스 레이저, XeF, XeCl, XeBr, KrF, KrCl, ArF, ArCl등의 엑시머 레이저 등을 광원으로서 사용할 수 있다. 이들 광원은 일반적으로는, 출력 10W∼5000W의 범위의 것을 사용할 수 있지만, 본 예에서는 100W∼1000W의 범위로 충분하다.
소스 전극(18) 및 드레인 전극(19)의 각 기체층, 및 보조 도전막(35,36)의 각 기체층에는, 예를 들면 도전성 미립자로서의 Ni(니켈)과, 용매(분산매)로서의 물 및 디에탄올아민을 함유하는 재료 잉크를 사용한다. 이 재료 잉크의 적하 시에, 뱅크(41)의 표면에 발액성이 부여되고 또한 개구부의 저면부의 기판 표면에 친액성이 부여되어 있으면, 토출된 액적의 일부가 뱅크(41)에 놓여져도, 뱅크 표면에서 튕겨서 개구부내로 미끄러져 들어간다.
이 재료 잉크의 배치 후에, 분산매를 제거하기 위해서, 필요에 따라서 건조 처리를 행한다. 건조 처리는, 예를 들면 기판(P)을 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 실시할 수 있다. 처리 조건은, 예를 들면, 가열 온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기중에서 실시할 필요는 없다.
또한, 이 건조 처리는, 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로는, 앞에서와 동일하다. 또한, 가열시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다.
소스 전극(18) 및 드레인 전극(19)의 각 피복층, 및 보조 도전막(35,36)의 각 피복층에는, 도전성 미립자로서의 Ag(은)와, 용매(분산매)로서의 디에틸렌글리콜디에틸에테르를 함유하는 재료 잉크를 사용한다. 이 재료 잉크의 적하 시에, 뱅크(40)의 표면에 발액성이 부여되어 있으면, 토출된 액적의 일부가 뱅크(41)에 놓 여져도, 뱅크 표면에서 튕겨서 개구부내로 미끄러져 들어간다.
이 재료 잉크의 배치 후에, 분산매를 제거하기 위해서, 필요에 따라서 건조 처리를 행한다. 건조 처리는, 예를 들면 기판(P)을 가열하는 일반적인 핫 플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은, 예를 들면 가열온도 180℃, 가열 시간 60분간 정도이다. 이 가열은 질소 가스 분위기 하 등, 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는, 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로는, 앞에서와 동일하다. 또한 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다.
이어서, 소스 전극(18), 드레인 전극(19), 및 보조 도전막(35, 36)의 각 재료의 건조막에 대하여 소성 처리(열 처리 및/또는 광 처리)를 행한다.
이 소성 처리는, 미립자간의 전기적 접촉의 향상, 분산매의 완전 제거, 또한 액 중에서의 분산성을 향상시키기 위해서 유기물 등의 코팅제가 도전성 미립자의 표면에 코팅되어 있는 경우에는 그 코팅제의 제거, 등을 목적으로 하는 것이다.
이 열처리 및/또는 광 처리는 통상 대기 중에서 행해지지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는, 분산매의 비점(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적당히 결정된다.
또한, 본 예에서는, 소스 전극(18) 및 드레인 전극(19)의 적층 구조를 구성 하는 금속 재료가 상기한 금속 재료로 되어 있으므로, 이 소성 공정에서의 열처리를 250℃ 이하로 행할 수 있도록 되어 있다. 즉, 250℃ 이하의 가열이어도 양호한 도전성을 구비한 전극 부재를 형성할 수 있다. 이것에 의해, 반도체층(11)에서의 수소 탈리에 기인하여 TFT(10)에 ON 저항의 상승이나 캐리어 이동도의 저하가 발생하는 것을 양호하게 방지할 수 있고, 그 결과, 형성되는 TFT의 동작 신뢰성의 저하가 회피된다.
또한, 상기의 소성 처리에 의해, 기체층 및 피복층 또는 중간층의 건조막에서의 미립자간의 전기적 접촉이 확보되어 도전성 막으로 변환된다. 그 결과, 뱅크(41)의 개구부(41a)에서, 소스 전극(18)이 형성되는 동시에, 그 소스 전극(18)을 거친 반도체층(11)의 소스 영역과 소스선(30)의 전기적 접속이 이루어진다. 또한, 뱅크(41)의 개구부(41b)에서, 드레인 전극(19)이 형성되는 동시에, 그 드레인 전극(19)을 거친 반도체층(11)의 드레인 영역과 화소 전극(20)의 전기적 접속이 이루어진다. 또한, 소스선(30)과 게이트선(31)의 교차 위치에 형성된 뱅크(41)의 개구부(41c)에서, 보조 도전막(35)이 형성되는 동시에, 그 보조 도전막(35)을 거친 분할된 양 소스선(30)끼리의 전기적 접속이 이루어진다(도 2(c) 참조). 또한, 소스선(30)과 용량선(27)의 교차 위치에 형성된 뱅크(41)의 개구부(41d)에서, 보조 도전막(36)이 형성되는 동시에, 그 보조 도전막(36)을 거친 분할된 양 소스선(30)끼리의 전기적 접속이 이루어진다.
또한, 본 예에서는, 소스 전극(18) 및 드레인 전극(19)에 관하여, Ni로 이루어지는 하층(배리어층)과, Ag로 이루어지는 중간층(기체층)과, Ni로 이루어지는 상 층(피복층)의 3층 구조로 하고 있지만, 배리어층은 Ni 이외의 Ti나 W, Mn, 또는 이들 금속을 주성분으로 하는 합금이어도 좋고, 기체층은 Ag 이외의 금속, 예를 들면 Cu나 Al, 또는 이들 금속을 주성분으로 하는 합금이어도 좋고, 피복층은 Ni 이외의 Ti나 W, Mn, 또는 이들 금속을 주성분으로 하는 합금이라도 좋다. 또한, 그 구조는 3층에 한정되지는 않는다. 또한, 적층되는 막마다 소성 처리를 행해도 좋다.
마찬가지로, 보조 도전막(35,36)에 관하여, Ag로 이루어지는 하층(기체층)과, Ni로 이루어지는 상층(피복층)의 2층 구조로 하고 있지만, 기체층은 Ag 이외의 금속, 예를 들면 Cu나 Al, 또는 이들 금속을 주성분으로 하는 합금이라도 좋고, 피복층은 Ni 이외의 Ti이나 W, Mn, 또는 이들 금속을 주성분으로 하는 합금이라도 좋다. 또한, 그 구조는 2층에 한정되지 않는다. 또한, 적층되는 막마다 소성 처리를 행해도 좋다.
이상의 공정에 의해, 화소 전극(20)과 그것에 대응한 TFT(10) 및 용량부(25) 등이 형성된 액티브 매트릭스 기판이 완성된다.
본 예의 제조 방법에 의하면, TFT(10)의 반도체층(11)의 형성 전에, 반도체층(11)의 열적 제한의 영향을 받지 않고, 화소 전극(20), 용량부(25), 게이트 전극(16), 소스선(30), 및 게이트선(31)의 각 구성 요소를 형성할 수 있다. 그 때문에, 이들 구성 요소의 형성 재료나 형성 수단의 선택의 폭이 넓어, 저코스트화를 도모할 수 있게 된다.
특히, 본 예의 제조 방법에서는, 액상법(액적토출법)을 사용하여, 상기 각 구성 요소의 재료 배치를 행하므로, 제조 프로세스의 간소화나 재료 사용량의 저감 화에 의해, 제조 코스트의 저감화를 도모할 수 있다.
또한, 구성 요소의 형성 재료나 형성 수단의 선택의 폭이 넓어지면, 그들을 포함하는 화소 구조의 성능의 향상을 도모할 수도 있다.
또한, 본 예의 제조 방법에서는, 상기 각 구성 요소의 형성 시에, 구획부의 형성, 재료 배치, 및 재료막의 열처리 등의 공정의 일부 공유화에 의해, 제조 프로세스의 간소화를 도모할 수 있다.
또한, 본 예의 제조 방법에서는, 포토리소그래피 공정은 제1층(L1)의 뱅크(40)를 형성하는 공정과, 반도체층(11)을 패터닝하는 공정과, 제1층(L1)의 상층의 뱅크(41)을 형성하는 공정의 3회이며 적은 수로 되어 있다.
또한, 본 예의 제조 방법에 의하면, 반도체층(11)의 형성 후의 열처리 온도를 250℃ 이하로 하고 있으므로, 반도체층(11)에서의 수소 탈리를 효과적으로 방지할 수 있다. 이것에 의해, ON 저항의 상승이나 캐리어 이동도의 저하를 방지할 수 있고, 동작 신뢰성이 우수한 TFT(10), 및 고신뢰성의 액티브 매트릭스 기판을 얻을 수 있다.
또한, 상기의 예에서는, 액적(액체 재료)을 배치하기 위해서 액적 토출 장치를 사용한 액적토출법을 채용하고 있지만, 그 외의 방법으로서, 예를 들면 도 16에 나타내는 바와 같은 Cap 코팅법을 채용할 수도 있다. Cap 코팅법은 모세관 현상을 이용한 막형성법으로, 도포액(170)에 슬릿(171)을 꽂고, 그 상태에서 도포액면을 상승시키면 슬릿(171)의 상단에 액 솟아오름(172)이 생성된다. 이 액 솟아오름(172)에 대하여 기판(P)를 접촉시켜, 소정의 방향으로 기판(P)를 평행 이동시킴으 로써, 도포액(170)을 기판(P)면에 도포할 수 있다.
또한, 상기의 예에서는, 화소 전극(20) 및 용량선(27)을 액상법(액적 토출법)을 사용하여 형성하고 있지만, 증착법(CVD법을 포함함)이나 스퍼터법 등의 다른 방법을 사용하여 형성해도 좋고, 또는, 증착법(CVD법을 포함함)이나 스퍼터법과, 액상법을 조합하여 화소 전극(20)이나 용량선(27)을 형성해도 좋다.
이 경우, 예를 들면 증착법(CVD법을 포함함)이나 스퍼터법 등을 사용하여 기판(P)의 전면(全面)에 투광성의 도전막을 형성하고, 다음에 그 막을 패터닝함으로써 원하는 형상의 화소 전극(20)이나 용량선(27)을 형성하고, 그 후에 다른 막(게이트 전극(16), 소스선(30), 게이트선(31) 등)의 재료 배치를 위한 구획부(뱅크)를 기판 상에 형성하면 좋다.
본 예의 제조 방법에서는, 기판(P)상의 제1층에 화소 전극(20)이나 용량선(27)을 형성함으로써, 이러한 막형성을 용이하게 실시할 수 있다.
또한, 상기의 예에서는, 액상법에서의 재료 배치의 칸막이 부재(구획부)로서 기판상에 뱅크를 형성하고 있지만, 구획부로서 배치 재료에 대하여 발액성을 나타내는 영역을 기판상에 형성해도 좋다. 발액성을 나타내는 영역의 형성은, 예를 들면 기판 표면에 자기 조직화 단분자막을 형성하는 방법이나 플라스마 처리를 행하는 방법, 또는 발액성을 구비한 고분자 화합물을 기판(P) 표면에 도포하는 방법 등을 들 수 있다. 어느 발액화 처리에 의해도, 기판(P)의 표면에 높은 발액성을 부여할 수 있다.
상기의 자기 조직막 형성법에서는, 유기 분자막 등으로 이루어지는 자기 조 직화막을 형성한다.
기판 표면을 처리하기 위한 유기 분자막은 기판에 결합가능한 관능기와, 그 반대측에 친액기 또는 발액기라고 하는 기판의 표면성을 개질하는(표면 에너지를 제어하는) 관능기와, 이들 관능기를 연결하는 탄소의 직쇄 또는 일부 분기한 탄소쇄를 구비하고 있어, 기판에 결합하여 자기 조직화하여 분자막, 예를 들면 단분자막을 형성한다.
자기 조직화 단분자막(SAMs:Self-Assembled Monolayers)은, 고체 표면에 분자를 고정하는 방법으로서 고배향·고밀도한 분자층이 형성가능한 방법인 자기 조직화(SA:Self-Assembly)법에 의해 제조되는 막이다. 자기 조직화법은 옹스트롬 오더로 분자의 환경 및 기하학적 배치를 조작할 수 있다. 또한, 자기 조직화 단분자막은, 유기 분자의 고정화 기술의 유력한 하나의 수단으로 되어 제조법의 간편성과 분자와 기판간에 존재하는 화학 결합 때문에 막의 열적 안정성도 높아, 옹스트롬 오더의 분자 소자 제조를 위한 중요 기술이다. 또한, 자기 조직화 단분자막은 기본적으로 자기 집합 프로세스이며, 자발적으로 미세 패턴을 형성할 수 있다. 즉, 자기 조직화 단분자막은 초미소 전자 회로에 사용되는 것과 같은, 치밀하고 고도한 패턴 형성을 간편하게 형성할 수 있다.
상기의 높은 배향성을 가진 화합물로서, 예를 들면 플루오로알킬실란을 사용함에 의해, 막의 표면에 플루오로알킬기가 위치하도록 각 화합물이 배향되어 자기 조직화막이 형성되어, 막의 표면에 균일한 발액성이 부여된다.
또한, 자기 조직화막을 형성하는 화합물로는 헵타데카플루오로-1,1,2,2-테트 라히드로데실트리에톡시실란, 헵타데카플루오로-1,1,2,2-테트라히드로데실트리메톡시실란, 헵타데카플루오로-1,1,2,2-테트라히드로데실트리클로로실란, 트리데카플루오로-1,1,2,2-테트라히드로옥틸트리에톡시실란, 트리데카플루오로-1,1,2,2-테트라히드로옥틸트리메톡시실란, 트리데카플루오로-1,1,2,2-테트라히드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란 등의 플루오로알킬실란(이하,「FAS」라 함)을 들 수 있다. 사용 시에는, 하나의 화합물을 단독으로 사용해도 좋고, 2종 이상의 화합물을 조합하여 사용해도 좋다. 또한, FAS를 사용함으로써, 기판과의 밀착성과 양호한 발액성을 얻을 수 있다.
FAS는 일반적으로 구조식 RnSiX(4-n)로 표시된다. 여기서 n은 1이상 3이하의 정수를 나타내고, X는 메톡시기, 에톡시기, 할로겐 원자 등의 가수분해기이다. 또한, R는 플루오로알킬기이며, (CF3)(CF2)x(CH2)y의 (여기서 x는 0이상 10이하의 정수를, y는 0이상 4이하의 정수를 나타냄) 구조를 갖고, 여러개의 R 또는 X가 Si에 결합해 있는 경우에는, R 또는 X는 각각 전부 동일해도 좋고, 달라도 좋다. X로 표시되는 가수분해기는 가수분해에 의해 실라놀을 형성하여, 기판(유리, 실리콘) 등의 하지의 히드록실기와 반응하여 실록산 결합으로 기판과 결합한다. 한편, R은 표면에 (CF3) 등의 플루오르기를 갖기 때문에, 기판 등의 하지 표면을 젖지 않은(표면에너지가 낮은) 표면으로 개질한다.
플라스마 처리법에서는, 상압 또는 진공 중에서 기판에 플라즈마 조사한다. 플라스마 처리에 사용하는 가스종은 기판의 표면 재질 등을 고려하여 여러가지 선 택할 수 있다. 처리 가스로는, 예를 들면, 4불화메탄, 퍼플루오로헥산, 퍼플루오로데칸 등을 예시할 수 있다.
또, 기판의 표면을 발액성으로 가공하는 처리는, 원하는 발액성을 가진 필름, 예를 들면 4불화에틸렌 가공된 폴리이미드 필름 등을 기판 표면에 점착함에 의해서도 행할 수 있다. 또한, 폴리이미드 필름을 그대로 기판으로서 사용해도 좋다.
또한, 기판 표면이 원하는 발액성보다도 높은 발액성을 가질 경우, 170∼400nm의 자외광을 조사하거나, 기판을 오존 분위기에 노출시킴으로써, 기판 표면을 친액화하는 처리를 행하여 표면 상태를 제어하면 좋다.
또한, 상기 예에서 나타낸 액티브 매트릭스 기판의 제조 방법은, 박막 트랜지스터를 구비한 각종 전기 광학 장치의 제조 방법에 적용할 수 있다. 전기 광학 장치로는, 예를 들면, 액정 장치 외에, 유기 일렉트로루미네선스 표시 장치, 플라즈마 표시 장치 등을 들 수 있다.
(전자 기기)
도 17은 본 발명에 따른 전자 기기의 일례를 나타내는 사시도이다.
이 도면에 나타내는 휴대 전화(1300)는 본 발명의 액정 표시 장치를 소(小)사이즈의 표시부(1301)로서 구비하고, 복수의 조작 버튼(1302), 수화기(1303), 및 송화기(1304)를 구비하여 구성되어 있다.
상기 각 실시 형태의 전기 광학 장치는, 상기 휴대 전화에 한정되지 않고, 전자 북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 영상 모니터, 뷰 파인더형 또는 모니터 직시형의 비디오 테입 레코더, 카 네비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크 스테이션, 텔레비젼 폰, POS 단말, 터치 패널을 구비한 기기 등의 화상 표시 수단으로서 적합하게 사용할 수 있다. 이러한 전자 기기는, 염가 이면서 신뢰성이 우수한 것으로 된다.
이상, 첨부된 도면을 참조하면서 본 발명에 의한 적합한 실시 형태에 대하여 설명했지만, 본 발명이 관련 예에 한정되지 않는 것은 말할 필요도 없다. 당업자라면, 특허청구의 범위에 기재된 기술적 사상의 범주내에서, 각종 변경예 또는 수정예를 생각해낼 수 있는 것은 분명하며, 그들에 관해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
본 발명에 의하면, 제조 프로세스에서의 반도체층의 열적 제한의 영향이 적고, 저코스트화에 유리한 화소 구조 및 그 화소 구조를 가진 액티브 매트릭스 기판의 제조 방법을 제공할 수 있다.

Claims (31)

  1. 화소 전극과, 그 화소 전극에 대응하는 스위칭 소자를 가진 화소 구조로서,
    상기 화소 전극과 상기 스위칭 소자가 동일한 기판상에 형성되어 있고,
    상기 스위칭 소자에서의 반도체층에 비해서 상기 기판측의 층에 상기 화소 전극이 배치되어 있는 것을 특징으로 하는 화소 구조.
  2. 제1항에 있어서,
    상기 화소 전극이 상기 기판상의 제1층에 배치되어 있는 것을 특징으로 하는 화소 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 화소 전극에 대응하는 용량부를 더 갖고,
    상기 화소 전극과 상기 용량부를 구성하는 도전선이 상기 기판상의 동일층에 배치되어 있는 것을 특징으로 하는 화소 구조.
  4. 제3항에 있어서,
    상기 화소 전극과 상기 용량부의 도전선이 동일한 재료막을 포함하는 것을 특징으로 하는 화소 구조.
  5. 제3항에 있어서,
    상기 화소 전극에 전기적으로 접속된 보조 전극이, 절연막을 사이에 두고 상기 용량부의 도전선을 덮고 있는 것을 특징으로 하는 화소 구조.
  6. 제5항에 있어서,
    상기 화소 전극, 상기 용량부의 도전선, 상기 보조 전극, 및 상기 절연막이 각각 투광성 막으로 이루어지는 것을 특징으로 하는 화소 구조.
  7. 제1항에 있어서,
    상기 기판에는, 상기 화소 전극 및/또는 상기 용량부를 구획하는 뱅크가 형성되어 있는 것을 특징으로 하는 화소 구조.
  8. 제1항에 있어서,
    상기 스위칭 소자가 박막 트랜지스터이고,
    상기 스위칭 소자에서의 게이트 전극과 상기 화소 전극이 상기 기판상의 동일층에 배치되어 있는 것을 특징으로 하는 화소 구조.
  9. 제8항에 있어서,
    상기 기판에는, 상기 화소 전극 및/또는 상기 게이트 전극을 구획하는 뱅크가 형성되어 있는 것을 특징으로 하는 화소 구조.
  10. 제8항 또는 제9항에 있어서,
    게이트선과 소스선이 상기 기판상의 상기 화소 전극과 동일층에 더 배치되어 있는 것을 특징으로 하는 화소 구조.
  11. 제10항에 있어서,
    상기 게이트 전극과 상기 게이트선과 상기 소스선이 동일한 재료막을 포함하는 것을 특징으로 하는 화소 구조.
  12. 제10항에 있어서,
    상기 기판상에는, 상기 게이트선 및/또는 상기 소스선을 구획하는 뱅크가 형성되어 있는 것을 특징으로 하는 화소 구조.
  13. 제1항에 기재된 화소 구조를 가진 것을 특징으로 하는 액티브 매트릭스 기판.
  14. 화소 전극과, 그 화소 전극에 대응하는 스위칭 소자를 가진 액티브 매트릭스 기판을 제조하는 방법으로서,
    기판상에 상기 스위칭 소자의 반도체층을 형성하는 공정과,
    상기 반도체층의 형성 전에, 상기 기판상에 상기 화소 전극을 형성하는 공정 을 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 화소 전극의 형성 공정에서는 증착법, 스퍼터법, 및 액상법 중의 적어도 하나를 사용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  16. 제15항에 있어서,
    액상법을 사용한 상기 화소 전극의 형성 공정은 상기 화소 전극의 배치 영역을 구획하는 구획부를 상기 기판상에 형성하는 공정과, 상기 구획부로 구획된 영역에 상기 화소 전극의 액체 재료를 배치하는 공정과, 상기 화소 전극의 재료막을 열처리하는 공정을 포함하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 구획부는 뱅크 또는 상기 화소 전극의 재료에 대하여 발액성을 나타내는 영역인 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  18. 제17항에 있어서,
    포토리소그래피법을 사용하여 상기 뱅크를 형성하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  19. 제17항에 있어서,
    자기(自己) 조직화막을 사용하여 상기 발액성을 나타내는 영역을 형성하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 반도체층의 형성 전에, 상기 화소 전극에 대응하는 용량부를 상기 기판상에 형성하는 공정을 더 가지고 있고,
    상기 화소 전극의 형성 공정과 상기 용량부의 형성 공정은 구획부의 형성, 재료 배치, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  21. 제14항에 있어서,
    상기 스위칭 소자가 박막 트랜지스터이고,
    상기 반도체층의 형성 전에, 게이트 전극을 상기 기판상에 형성하는 공정을 더 가지고 있고,
    상기 게이트 전극의 형성 공정에서는 액상법을 사용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  22. 제21항에 있어서,
    상기 화소 전극의 형성 공정과 상기 게이트 전극의 형성 공정은 구획부의 형 성, 재료 배치, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 반도체층에 전기적으로 접속되는 드레인 전극의 형성 공정과 소스 전극의 형성 공정을 더 가지고 있고,
    상기 드레인 전극의 형성 공정과 상기 소스 전극의 형성 공정에서는 액상법을 사용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  24. 제23항에 있어서,
    상기 드레인 전극의 형성과 동시에, 그 드레인 전극을 거친 상기 반도체층과 상기 화소 전극의 전기적 접속을 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  25. 제23항에 있어서,
    상기 소스 전극의 형성과 동시에, 그 소스 전극을 거친 상기 반도체층과 상기 소스선의 전기적 접속을 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  26. 제21항에 있어서,
    서로 교차하는 게이트선 및 소스선을 상기 기판상에 형성하는 공정을 더 가지고 있고,
    상기 게이트선 및 상기 소스선의 형성 공정에서는 액상법을 사용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  27. 제25항에 있어서,
    상기 게이트선 및 상기 소스선의 형성 공정은, 상기 반도체층의 형성 전에 교차 부분에서 한쪽 선이 분할된 교차 패턴의 도전막을 형성하는 제1 공정과, 상기 반도체층의 형성 후에 상기 분할된 도전막을 전기적으로 접속하는 제2 공정을 포함하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  28. 제27항에 있어서,
    상기 도전막을 형성하는 공정과, 상기 게이트 전극의 형성 공정은 구획부의 형성, 재료 배치, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  29. 제27항에 있어서,
    상기 분할된 도전막을 전기적으로 접속하는 공정과, 상기 드레인 전극의 형성 공정과, 상기 소스 전극의 형성 공정에서는, 구획부의 형성, 재료 배치, 및 재료막의 열처리 중의 적어도 하나의 공정을 동일한 타이밍에 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  30. 제13항에 기재된 액티브 매트릭스 기판을 구비하는 것을 특징으로 하는 전기 광학 장치.
  31. 제30항에 기재된 전기 광학 장치를 구비하는 것을 특징으로 하는 전자 기기.
KR1020060019152A 2005-03-09 2006-02-28 화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의제조 방법, 전기 광학 장치, 및 전자 기기 KR100772072B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00064988 2005-03-09
JP2005064988A JP2006251120A (ja) 2005-03-09 2005-03-09 画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器

Publications (2)

Publication Number Publication Date
KR20060097596A true KR20060097596A (ko) 2006-09-14
KR100772072B1 KR100772072B1 (ko) 2007-10-31

Family

ID=36579380

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060019152A KR100772072B1 (ko) 2005-03-09 2006-02-28 화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의제조 방법, 전기 광학 장치, 및 전자 기기

Country Status (7)

Country Link
US (1) US7567309B2 (ko)
EP (1) EP1701206B1 (ko)
JP (1) JP2006251120A (ko)
KR (1) KR100772072B1 (ko)
CN (2) CN100592516C (ko)
DE (1) DE602006002146D1 (ko)
TW (1) TWI301322B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219038B1 (ko) 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4516518B2 (ja) 2005-03-15 2010-08-04 株式会社フューチャービジョン 薄膜トランジスタを用いた液晶表示装置及びその製造方法
US7601567B2 (en) * 2005-12-13 2009-10-13 Samsung Mobile Display Co., Ltd. Method of preparing organic thin film transistor, organic thin film transistor, and organic light-emitting display device including the organic thin film transistor
US20110171426A1 (en) * 2005-12-27 2011-07-14 Industrial Technology Research Institute Hard water-repellent structure and method for making the same
TWI322833B (en) * 2005-12-27 2010-04-01 Ind Tech Res Inst Water-repellent structure and method for making the same
KR101187205B1 (ko) * 2006-06-09 2012-10-02 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4356740B2 (ja) * 2006-11-29 2009-11-04 セイコーエプソン株式会社 配線パターン形成方法、デバイスおよび電子機器
JP5194526B2 (ja) * 2007-04-06 2013-05-08 コニカミノルタホールディングス株式会社 薄膜トランジスタの製造方法、画素アレイの製造方法
US7968388B2 (en) * 2007-08-31 2011-06-28 Seiko Epson Corporation Thin-film device, method for manufacturing thin-film device, and display
JP5251068B2 (ja) * 2007-10-17 2013-07-31 株式会社リコー アクティブマトリクス基板及び電子表示装置
US8168532B2 (en) * 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
JP2010129752A (ja) 2008-11-27 2010-06-10 Seiko Epson Corp 段差間配線構造及び段差間配線方法
JP5638833B2 (ja) * 2010-04-22 2014-12-10 株式会社ジャパンディスプレイ 画像表示装置及びその製造方法
JP6035734B2 (ja) * 2011-06-20 2016-11-30 ソニー株式会社 半導体素子、表示装置および電子機器
KR101873448B1 (ko) * 2011-07-15 2018-07-03 삼성디스플레이 주식회사 유기발광표시장치 및 이의 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4889411A (en) * 1985-08-02 1989-12-26 General Electric Company Process and structure for thin film transistor with aluminum contacts and nonaluminum metallization in liquid crystal displays
JPH02170135A (ja) 1988-12-23 1990-06-29 Nec Corp 薄膜電界効果型トランジスタ素子アレイ
JPH0695147A (ja) 1992-09-11 1994-04-08 Hitachi Ltd 液晶表示装置とその製造方法
JPH0961835A (ja) * 1995-08-22 1997-03-07 Hitachi Ltd 液晶表示基板およびその製造方法
CN1881062B (zh) 1995-10-03 2013-11-20 精工爱普生株式会社 有源矩阵基板的制造方法和薄膜元件的制造方法
KR100333983B1 (ko) * 1999-05-13 2002-04-26 윤종용 광시야각 액정 표시 장치용 박막 트랜지스터 어레이 기판 및그의 제조 방법
JP2001339072A (ja) 2000-03-15 2001-12-07 Advanced Display Inc 液晶表示装置
US6838696B2 (en) * 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
JP3597769B2 (ja) 2000-09-18 2004-12-08 シャープ株式会社 電子部品の製造方法
JP4042099B2 (ja) 2002-04-22 2008-02-06 セイコーエプソン株式会社 デバイスの製造方法、デバイス及び電子機器
JP3823981B2 (ja) * 2003-05-12 2006-09-20 セイコーエプソン株式会社 パターンと配線パターン形成方法、デバイスとその製造方法、電気光学装置、電子機器及びアクティブマトリクス基板の製造方法
JP4344270B2 (ja) * 2003-05-30 2009-10-14 セイコーエプソン株式会社 液晶表示装置の製造方法
KR20050003249A (ko) * 2003-06-30 2005-01-10 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
JP2006065020A (ja) * 2004-08-27 2006-03-09 Seiko Epson Corp アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器

Also Published As

Publication number Publication date
DE602006002146D1 (de) 2008-09-25
TWI301322B (en) 2008-09-21
EP1701206A1 (en) 2006-09-13
CN101770127A (zh) 2010-07-07
CN1832173A (zh) 2006-09-13
EP1701206B1 (en) 2008-08-13
CN101770127B (zh) 2012-05-16
KR100772072B1 (ko) 2007-10-31
JP2006251120A (ja) 2006-09-21
US7567309B2 (en) 2009-07-28
TW200636980A (en) 2006-10-16
US20060202202A1 (en) 2006-09-14
CN100592516C (zh) 2010-02-24

Similar Documents

Publication Publication Date Title
KR100772072B1 (ko) 화소 구조, 액티브 매트릭스 기판, 액티브 매트릭스 기판의제조 방법, 전기 광학 장치, 및 전자 기기
KR100726273B1 (ko) 박막트랜지스터, 전기 광학 장치, 및 전자 기기
EP1478016B1 (en) Fabrication of a wiring pattern and an active matrix substrate
US7547567B2 (en) Method of forming film pattern, device, method of manufacturing device, electro-optical device, and electronic apparatus
US20060035064A1 (en) Substrate, device, method of manufacturing device, method of manufacturing active-matrix substrate, electro-optical apparatus and electronic apparatus
KR100763985B1 (ko) 박막트랜지스터의 제조 방법, 전기 광학 장치, 및 전자기기
KR100806191B1 (ko) 투명 도전막과 그 형성 방법, 전기 광학 장치, 및 전자기기
KR100807231B1 (ko) 화소 전극과 그 형성 방법, 전기 광학 장치, 및 전자 기기
JP2007142022A (ja) 金属配線とその製造方法、薄膜トランジスタ、電気光学装置、及び電子機器
US7432137B2 (en) Method of manufacturing thin film transistor
KR100833926B1 (ko) 디스플레이의 제조 방법, 디스플레이, 및 전자 기기
JP4729975B2 (ja) 薄膜トランジスタの製造方法、電気光学装置、及び電子機器
JP2006142147A (ja) 液滴吐出装置の整備方法、液滴吐出装置、電気光学装置、並びに電子機器
JP4517584B2 (ja) 線パターン形成方法およびデバイスの製造方法
JP4892822B2 (ja) 電気光学装置の製造方法
JP4453651B2 (ja) アクティブマトリクス基板の製造方法及び電気光学装置並びに電子機器
JP2006140316A (ja) 導電膜の形成方法、薄膜トランジスタの製造方法、電気光学装置、及び電子機器
JP2007243114A (ja) 薄膜パターン形成方法及びデバイスの製造方法、電気光学装置、並びに電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141002

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee