JP3597769B2 - 電子部品の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえばコンピュータやテレビジョン受像機などのディスプレイに利用され、アドレス素子として薄膜トランジスタ（ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ 以下ＴＦＴと略記する）などのスイッチング素子を備えた透過型あるいは反射型などの液晶表示パネルのアクティブマトリクス基板などの製造方法に関する。
【０００２】
さらに詳しくは、ゲート配線と、ソース配線と、ゲート配線およびソース配線の交差部の近傍に設けられたスイッチング素子とを有し、このスイッチング素子は前記ゲート配線に接続されたゲート電極と、前記ソース配線に接続されたソース電極と、液晶層に電圧を印加するための画素電極に接続されたドレイン電極とを有する液晶表示パネルのアクティブマトリクス基板の製造方法に関する。
【０００３】
さらに本発明は、上記アクティブマトリクス基板のように、基板上に多数の配線やスイッチング素子やセンサ部などから成る一つの要素（ただし、スイッチング素子やセンサ部は必ずしもなくてもよい）が、複数繰り返されたパターンを有する電子部品、基板上に複数枚の膜から成る配線パターンを形成した半導体素子や、液晶表示パネル以外の表示装置（たとえばＤＭＤ）や、イメージセンサなどの各種電子部品の製造方法に関する。
【０００４】
【従来の技術】
先行技術の電子部品について、ＴＦＴ型液晶表示パネルのアクティブマトリクス基板を一例にして説明する。図８は、透過型液晶表示パネルのアクティブマトリクス基板１の一般的な構成を示す図である。
【０００５】
図８に示すように、アクティブマトリクス基板１には、数万から数十万個以上と多くの画素電極２がマトリクス状に形成されている。これらの各画素電極２に、スイッチング素子であるＴＦＴ３が接続される。このＴＦＴ３のゲート電極４に走査信号を供給するためのゲート配線７が接続され、ソース電極５に表示信号（データ信号）を供給するためのソース配線８が接続される。また、ドレイン電極６は画素電極２と負荷容量９の一方電極とに接続され、この負荷容量９の対向電極は共通配線１０に接続される。
【０００６】
ゲート電極４に入力される走査信号によってＴＦＴ３が駆動制御される。ＴＦＴ３の駆動時には、ＴＦＴ３およびドレイン電極６を介して、表示信号が画素電極２に入力される。また上記各ゲート配線７と各ソース配線８とは、マトリクス状に配列された画素電極２の周囲を、互いに直交差して形成され、この交差部では、ゲート配線７とソース配線８との間にゲート絶縁層が介在され、ゲート配線７とソース配線８とが絶縁される。
【０００７】
図９は、アクティブマトリクス基板１のＴＦＴ３部分の断面図である。図９に示すように、透明な絶縁性基板１１上に、ゲート配線７（図８参照）に接続されるゲート電極４が設けられ、このゲート電極４上に、ゲート電極４を全長にわたって覆うゲート絶縁層１２が設けられる。このゲート絶縁層１２上に、ゲート電極４に重畳するように半導体層１３が設けられ、半導体層１３の中央部の上にチャネル保護層１４が設けられる。
【０００８】
チャネル保護層１４の両端部および半導体層１３の一部を覆い、チャネル保護層１４上で分断された状態で、ｎ＋Ｓｉ層が設けられる。一方のｎ＋Ｓｉ層がソース電極５として機能し、他方のｎ＋Ｓｉ層がドレイン電極６として機能する。このソース電極５上にソース配線８となる金属層が設けられ、ドレイン電極６上に、ドレイン電極６と画素電極２とを接続する接続配線１６となる金属層が設けられる。このようにして、スイッチング素子であるＴＦＴ３と、このＴＦＴ３の周辺構造が形成される。さらに、ＴＦＴ３と、ゲート配線７（図１０では図示せず）およびソース配線８の上部とを覆って、層間絶縁層１７が設けられる。
【０００９】
層間絶縁層１７上に、画素電極２として機能する透明導電膜が設けられ、この画素電極２は、層間絶縁層１７を貫通するコンタクトホール１８を介して、ＴＦＴ３のドレイン電極１５に接続される接続配線１６に接続される。
【００１０】
上記のゲート絶縁層１２および層間絶縁層１７は、窒化シリコン（ＳｉＮ）などの無機膜を真空ＣＶＤ装置（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマ励起化学気相成長装置）などの真空成膜装置によって、膜厚さが３００〜５００ｎｍ（０．３〜０．５μｍ）程度に形成される。これらの膜１２，１７を、これ以上の膜厚さにすると、デポジションに時間がかかって生産効率が悪くなるためである。また、膜厚を大きくすると、残留応力で基板１１が反り、クラック２１などの不良が増加する。
【００１１】
また、ゲート配線７およびソース配線８は、スパッタ装置などの真空成膜装置によって、アルミニウム、クロム、タンタル、チタンまたはＩＴＯなどからなる導電膜を基板１１上に形成し、この導電膜をフォトエッチング法によってパターン形成することによって作成される。
【００１２】
また、画素電極２、ゲート電極４、ソース電極５、ドレイン電極６、半導体層１３、チャネル保護層１４および接続配線１６も、真空成膜装置によって薄膜を形成し、この薄膜をフォトエッチング法によってパターン形成することによって形成される。
【００１３】
次に図１０を参照して、ゲート配線７およびソース配線８などのパターン形成された導電膜、絶縁層および半導体膜の形成プロセスについて説明する。図１０は、先行技術の膜形成プロセスを示す図である。なお各液晶表示装置の製造メーカは、以下に述べる膜形成プロセスと同様のプロセスを使用している。また、このような膜形成プロセスの詳細については、株式会社ラジオ出版社が発行する刊行物「液晶ディスプレイ その概要と応用市場 シャープ株式会社 液晶事業本部編」に記載されている。
【００１４】
図１０（ａ）に示すように、複数枚のアクティブマトリクス基板１を製造できる程度の大きさの大型基板５１上に、真空成膜装置によって薄膜５２（単層では約２００ｎｍから５００ｎｍ、多層でも１μｍ未満）を形成する。次に図１０（ｂ）に示すように、薄膜５２の全面にわたってレジスト５３を塗布し、ベーク乾燥させる。次に図１０（ｃ）に示すように、レジスト５３の上方に所定パターンのマスク５４を配置し、矢符５５に示すように紫外線を照射してレジスト５３を露光する。
【００１５】
次に図１０（ｄ）に示すように、現像処理を行って薄膜５２上に、所定のパターン形状のレジストマスク５６を形成する。次に、図１０（ｅ）および図１０（ｆ）に示すように、薄膜５２を所定形状にエッチングする。次に図１０（ｇ）に示すように、残存するレジストマスク５６を薄膜５２から剥離させ、洗浄および乾燥処理が行われて、図１０（ｈ）に示すように、パターン形成された導電膜、絶縁層および半導体膜が形成される。
【００１６】
つまり所定のパターン形状の薄膜を形成するためには、薄膜形成工程、レジスト塗布工程、ベーク乾燥工程、露光工程、現像工程、エッチング工程、レジスト剥離工程、洗浄工程および乾燥工程といった複数の工程を経る必要がある。
【００１７】
また、アクティブマトリクス基板１を製造するためには、複数回のフォトエッチング工程を必要とする。したがって、各液晶表示装置の製造メーカは、アクティブマトリクス基板の製造工程を短縮するために、４回または５回のフォトエッチング工程で済む製造プロセスを開発中であるが、工程数の削減にも限界がある。またこのように工程数を削減すると、歩留まりの低下、開口率の低下および信頼性の低下を招く。
【００１８】
また、ゲート配線７およびソース配線８は、高いパターン精度を必要とするので、極一部の特殊な場合を除き、ゲート配線７およびソース配線８の作成時に印刷法やメッキ法は使用されない。つまり、フォトエッチング法では、そのパターン精度が±１μｍ〜±数μｍであるのに対して、印刷法では、高い精度の印刷法であっても、そのパターン精度は±１０μｍ〜±数十μｍ程度しかない。つまり、印刷法はフォトエッチング法に比較して、一桁以上の精度の差がある。またアクティブマトリクス基板では、ゲート配線７とソース配線８とを絶縁クロス配線する必要があるため、これらの配線７、８の形成に印刷法を使用すると、ゲート絶縁層１２のカバー不良に起因する短絡および断線不良が増加する。
【００１９】
また上述したように、アクティブマトリクス基板の製造工程では、真空成膜装置による薄膜形成工程と、フォトエッチングによるパターン形成工程とが繰り返される。したがって、真空成膜工程およびフォトエッチング工程を削除した製造プロセスを技術確立する必要がある。しかしながら、上述のようにパターン精度の問題から、上記真空成膜工程およびフォトエッチング工程を、完全に印刷法に置き換えることは困難である。
【００２０】
【発明が解決しようとする課題】
上述の真空成膜装置およびフォトリソグラフ工程の露光装置は高価であり、たとえば一台あたり数億円以上もする。また液晶表示パネルの製造工程では、このような高価な装置を数台必要とするので、先行技術の製造方法は、印刷法によってパターン膜を形成する場合に比べて、一桁から二桁もコストが高くなる。したがって投資を削減するために、一部の膜については、成膜を他会社に委託する場合もある。しかしながら他会社に委託すると、搬送コストや製造期間が増すと言った新たな問題が生じる。
【００２１】
また近年は、基板のサイズが１ｍ角程度にまで大きくなってきているので、先行技術の製造プロセスでは、真空成膜装置および露光装置も大きいものを必要とし、これによって工場が巨大化する。したがって設備投資が嵩み、利便の良い場所での敷地確保が困難となる。このように工場が巨大化すると、製造工程中での気流確保が困難となり、これによって空気の滞留場所が増加し、工場の均一なクリーン度の維持が困難になり、製品の歩留まりや品質低下につながる恐れがある。また、このように各装置が巨大化すると、工程毎に工場内のフロアが離れたり、工程毎に工場が離れたり、工程毎に敷地が離れたりするので、搬送経路の設計が困難になるといった問題も生じる。さらに、各工程の各装置の外観寸法にばらつきが生じるため、各装置のライン配置やクリーン化設備設計が困難となる。
【００２２】
また、高温状況下で成膜する真空成膜装置では、極めて薄い薄膜しか形成することができないので、この薄膜の残留応力が大きくなる。これによって、薄膜に不良および欠陥が増加し、信頼性が低下する。また大型基板を使用すると、フォトエッチング処理時に、エッチングむらが生じ、エッチング液が段差形状部で染み込む恐れがある。したがって、アクティブマトリクス基板１のゲート配線７とソース配線８との交差部では、ゲート絶縁層１２や配線が細くなり、ピンホールや欠けが生じることがある。これによっても、歩留まりが低下し、信頼性が低下する。
【００２３】
したがって本発明の目的は、液晶表示装置のアクティブマトリクス基板以外も含む電子部品、特に基板寸法が大きい電子部品を、高信頼度で、かつ効率良く生産し、さらに各種装置や工場の大型化を低減し、上記各不具合を解消することができる電子部品の製造方法を提供することである。
【００２４】
【課題を解決するための手段】
請求項１記載の本発明は、基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、少なくとも凸版印刷またはスクリーン印刷によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る前記第２パターン配線を形成することを特徴とする電子部品の製造方法である。
【００２５】
本発明に従えば、真空ＣＶＤ装置やスパッタ装置などの真空成膜装置によって、基板上に２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電膜を形成し、この第１導電膜をたとえばフォトエッチング法によって、所定パターンにパターン形成して第１パターン配線を形成する。この第１パターン配線上に絶縁層を積層する。この絶縁層上に、スクリーン印刷や凸版印刷などの印刷法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る第２パターン配線を直接形成する。
【００２６】
つまり第２パターン配線の形成時に、高価な真空成膜装置および露光装置を必要とせず、さらに印刷装置は真空成膜装置および露光装置に比較すると安価であるので、設備投資のコストが削減できる。さらに、印刷装置は、真空室を必要としないため、真空成膜装置および露光装置に比較すると小型であり、サイズの大きな基板を使用したとしても、工場の巨大化を抑えることができる。これによって、工場の敷地確保が容易になり、さらに工場内のクリーン度を均一に維持することも容易となる。したがって、各工程間の搬送経路も簡素化することができる。さらに、印刷法によって形成された第２パターン配線は、真空薄膜装置によって形成される導電層に比較すると、厚膜であるため、電子部品内の薄膜の使用率を低下させることができる。これによって、歩留まりを向上させることができ、電子部品の信頼性も向上する。
【００２７】
請求項２記載の本発明は、基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、少なくともスピンコート法またはロールコータ法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る表面が平坦な第２導電層を形成し、第２導電層を所定形状にパターン形成することによって前記第２パターン配線を形成することを特徴とする電子部品の製造方法である。
【００２８】
本発明に従えば、真空ＣＶＤ装置やスパッタ装置などの真空成膜装置によって、基板上に２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電膜を形成し、この第１導電膜をたとえばフォトエッチング法によって、所定パターンにパターン形成して第１パターン配線を形成する。この第１パターン配線上に絶縁層を積層する。この絶縁層上に、ロールコータ法やスピンコータ法などの塗布法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る平坦な第２導電膜を形成し、この第２導電膜をパターン形成することによって、第２パターン配線を形成する。
【００２９】
塗布装置は、真空室を必要としないので、真空成膜装置に比較すると小型である。したがって、請求項１の本発明と同様の効果を達成することができる。
【００３０】
さらに、塗布法によって形成された第２導電層は、比較的厚膜であるため、配線の抵抗が低減され、これによって信号遅延が低減される。たとえば電子部品がアクティブマトリクス基板である場合には、表示品位を向上できるといった効果も生じる。また、塗布法で成膜される第２導電層は平坦であるので、第２パターン配線も平坦である。したがって、第２パターン配線上に、さらに各種の膜を形成したとしても、この膜の膜厚制御および平坦化が容易となる。さらに電子部品がアクティブマトリクス基板である場合には、たとえば第２導電層に透明なＩＴＯを使用すると、この第２導電層を画素電極に重畳することによって、開口率を向上させることができる。さらにこの第２導電層では、配向膜の膜厚も均一にすることができる。
【００３１】
請求項３記載の本発明は、基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、スピンコート法またはロールコータ法によって第２導電層を形成し、凸版印刷またはスクリーン印刷によって第２導電層上に所定パターンのレジストマスクを形成し、第２導電層をエッチングすることによって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る前記第２パターン配線を形成することを特徴とする電子部品の製造方法である。
【００３２】
本発明に従えば、真空ＣＶＤ装置やスパッタ装置などの真空成膜装置によって基板上に２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電膜を形成し、この第１導電膜をたとえばフォトエッチング法によって、パターン形成して第１パターン配線を形成する。この第１パターン配線上に絶縁層を積層する。この絶縁層上に、ロールコータ法やスピンコート法などの塗布法によって、平坦な第２導電膜が形成する。この第２導電膜上に、スクリーン印刷や凸版印刷などの印刷法によって、所定のパターン形状を有するレジストマスクを形成した後、エッチングを行って前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る第２パターン配線を形成する。
【００３３】
したがって、請求項１および請求項２の発明の効果と同様の効果を達成することができる。
【００３４】
また請求項１〜３の発明に共通する作用として、印刷法や塗布法によって厚膜の導電層を形成するのは、第２パターン配線のみである。したがって、パターン形成精度が、フォトエッチング法に比較して、多少劣ったとしても、たとえば液晶表示装置の開口率が低下するといった問題を、最小限に食い止めることができる。特に、画素ピッチの大きい液晶表示装置では、ほとんど問題になることがない。
【００３５】
請求項４記載の本発明は、前記第１パターン配線は、第１方向に延びる複数本の第１配線と、第１方向に略垂直な第２方向に延び、前記第１配線に接触しないように分断される複数本の第２配線とによって構成され、
前記絶縁層は、前記第２配線の延長線と前記第１配線との交差部の第１配線上に積層され、
前記第２パターン配線は、前記絶縁層をまたいで分断された第２配線を接続する複数本の第３配線を有することを特徴とする。
【００３６】
本発明に従えば、印刷法によって形成される第３配線は、第２配線を相互に接続する部分だけであり、特に第１配線と第２配線の延長線との交差部上の絶縁層の存在する領域のみだけであるので、先行技術に比較して第３配線のパターン精度が低下しても、液晶表示装置の開口率が低下すると言った問題を最小限にすることができる。
【００３７】
請求項５記載の本発明は、前記第２パターン配線上に、表面が平坦化された平坦化絶縁層を形成することを特徴とする。
【００３８】
本発明に従えば、第２パターン配線上に表面が平坦な絶縁層を形成したので、厚膜の第２パターン配線と薄膜の第１パターン配線との間の段差を許容することができる。さらに、この絶縁層の上に電極や配線を形成したとき、これらの電極や配線の断線が少なくなる。また、電子部品が液晶表示装置のアクティブマトリクス基板である場合には、画素電極を第１パターン配線や第２パターン配線に重畳することができる。これによって、開口率を向上させることができ、輝度の向上およびバックライトの消費電力の低減を行うことができる。
【００３９】
請求項６記載の本発明は、前記平坦化絶縁層に、凸部を有する転写型を転写することによって、平坦化絶縁層に凹部を形成することを特徴とする。
【００４０】
本発明に従えば、凸部を有する転写型の凸面側を、平坦化絶縁層に押圧し、この転写型の凸部を平坦化絶縁層に転写することによって、平坦化絶縁層のパターン形成が行われる。つまり平坦化絶縁層のパターン形成に、装置が高価でランニングコストの高いフォトエッチング法を行う必要がなくなる。また、電子部品がアクティブマトリクス基板である場合には、平坦化絶縁層に転写形成された凹部は、たとえば画素電極とドレイン電極とを接続するコンタクトホールとして機能することができる。また、このような転写形成法は、フォトエッチング法に比較して、コンタクトホールの加工精度の制御を容易に行うことができるので、配線の断線などといった接続不良を低減することができる。したがって、アクティブマトリクス基板の信頼性が向上する。また、このような転写形成法は、３次元加工が容易であるので、部材および工程を複合し、簡素化することができる。
【００４１】
請求項７記載の本発明は、前記電子部品は、対向基板との間隔を保持するスペーサを有し、前記平坦化絶縁層に、凹部を有する転写型を転写することによって、平坦化絶縁層にスペーサと成る凸部を形成することを特徴とする。
【００４２】
本発明に従えば、凹部を有する転写型の凹面側を、平坦化絶縁層に押圧し、この転写型の凹部を平坦化絶縁層に転写することによって、平坦化絶縁層のパターン形成が行われる。つまり、平坦化絶縁層のパターン形成に、フォトエッチングを行う必要がない。また、電子部品がアクティブマトリクス基板である場合には、この平坦化絶縁層に転写形成された凸部がスペーサとして機能する。したがって、アクティブマトリクス基板上の散布される先行技術の単独スペーサを必要がせず、これによってアクティブマトリクス基板の部品点数が少なくなり、さらに単独スペーサの散布工程およびスペーサ散布装置が無くなるので、部材管理および作業工程管理の簡便化が進められ、投資およびフットプリントを低減できる。また、上述のスペーサ散布方法では、散布されたスペーサは不特定領域に配置されるので、画素の開口率が低いといった問題があったが、このようにスペーサを転写形成することによって、スペーサの形成位置を、たとえばゲート配線とソース配線との交差部のような遮光部のみに制御することができる。したがって、液晶表示装置の表示品位が向上する。
【００４３】
請求項８記載の本発明は、前記電子部品は、液晶表示装置のアクティブマトリクス基板であって、
前記第１配線はゲート配線であって、前記第２配線と第３配線とによってソース配線が構成され、
前記ゲート配線とソース配線との交差部の近傍に、薄膜トランジスタが設けられ、
前記薄膜トランジスタの近傍に画素電極が設けられ、
前記画素電極と薄膜トランジスタのドレイン電極とを、電気的に接続するドレイン接続線を塗布法によって形成することを特徴とする。
【００４４】
本発明に従えば、電子部品はＴＦＴ型の液晶表示装置であって、画素電極と薄膜トランジスタのドレイン電極とを電気的に接続するドレイン接続線を、塗布法によって形成する。つまり、画素電極とドレイン電極との間の段差領域に形成されるドレイン接続線を、塗布法によって厚膜に形成するので、このドレイン接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【００４５】
請求項９記載の本発明は、前記ドレイン接続線を平坦化絶縁膜に形成された凹部に形成することを特徴とする。
【００４６】
本発明に従えば、ドレイン接続線が平坦化絶縁層の凹部に形成されるので、ドレイン接続線を平坦にすることが容易である。したがって、ドレイン接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
請求項１０記載の本発明は、前記ソース配線と前記薄膜トランジスタのソース電極とを、電気的に接続するソース接続線を塗布法によって形成することを特徴とする。
【００４７】
本発明に従えば、電子部品はＴＦＴ型の液晶表示装置であって、ソース配線と薄膜トランジスタのソース電極とを電気的に接続するソース接続線を、塗布法によって形成する。つまり、ソース配線とソース電極との間の段差領域に形成されるソース接続線を、塗布法によって厚膜に形成するので、このソース接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【００４８】
請求項１１記載の本発明は、前記ソース接続線を前記平坦化絶縁膜に形成された凹部に形成することを特徴とする。
【００４９】
本発明に従えば、ソース接続線が平坦化絶縁層の凹部に形成されるので、ソース接続線を平坦にすることが容易である。したがって、ソース接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
【００５０】
【発明の実施の形態】
以下図面を参照して、本発明の電子部品の製造方法、およびこの電子部品の製造方法によって製造される電子部品について説明する。なお本実施形態では、電子部品としてＴＦＴ型の液晶表示装置のアクティブマトリクス基板を製造する場合について、説明するが、本発明はアクティブマトリクス基板の製造に限定されることはなく、その他の電子部品を製造するときにも、適用可能である。
【００５１】
図１は、本発明の第１の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板１０１の平面図である。図１に示すように、アクティブマトリクス基板１０１には、透明導電材料から成る複数の画素電極１０２がマトリクス状に数万個以上設けられており（図１では６個に略）、これらの画素電極１０２の周囲を通り、互いに直交差するように、走査信号を供給するための各ゲート配線１０３と表示信号（データ信号）を供給するためのソース配線１０４とが設けられている。また、これらのゲート配線１０３とソース配線１０４との絶縁クロス（交差）部１０５の近傍において、画素電極１０２に接続されるスイッチング素子としてのＴＦＴ１０６（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が設けられている。
【００５２】
このＴＦＴ１０６のゲート電極１０７にはゲート配線１０３が接続され、ゲート電極１０７に入力される走査信号によってＴＦＴ１０６が駆動制御される。また、ＴＦＴ１０６のドレイン電極１０８は、ドレイン接続線１１０を介して画素電極１０２と接続されている。さらに、ＴＦＴ１０６のソース電極１０９にはソース接続線１１１を介してソース配線１０４が接続され、そのソース電極１０９にデータ信号（表示信号）が入力される。
【００５３】
図２は、図１の切断面線ＩＩ−ＩＩから見た断面図である。図２に示すように、ガラスやプラスチックなどの絶縁性基板１２１上に、ゲート配線１０３に接続されゲート配線１０３と同一材料で同時形成されたゲート電極１０７が形成されているとともに、その上を覆って窒化シリコンなどのゲート絶縁層１１２が形成されている。さらにその上には、ゲート電極１０７と重畳するように半導体層１２２が形成されている。さらにその上に、ソース電極１０９およびドレイン電極１０８となるｎ＋Ｓｉ層が形成されている。ソース電極１０９上にはソース接続線１１１が形成され、ソース配線１０４に接続される。これらの、ゲート電極１０７、ゲート絶縁層１１２、半導体層１２２、ソース電極１０９およびドレイン電極１０８によって、ＴＦＴ１０６が構成される。
【００５４】
ソース配線１０４は、ゲート配線１０３と同一材料から成る、たとえば２０μｍ程度と幅広の複数本の下層ソース配線１０４ａと、ソース接続線１１１と同一材料から成り下層ソース配線１０４ａより幅狭のたとえば１２〜１３μｍ程度の幅を有する上層ソース配線１０４ｂとによって構成される。つまり、ソース配線１０４は、下層ソース配線１０４ａと、この下層ソース配線１０４ａ上に積層される上層ソース配線１０４ｂとの２層構造である。また、ドレイン電極１０８はソース接続線１１１と同一材料から成るドレイン接続線１１０を介して画素電極１０２に接続される。
【００５５】
図３は、図１の切断面線ＩＩＩ−ＩＩＩから見た断面図である。図３に示すように、ソース配線１０４とゲート配線１０３とのクロス部１０５近傍を示す断面図である。クロス部１０５のゲート配線１０３の上にゲート絶縁層１１２と同一材料から成る絶縁層１１３が積層される。この絶縁層１１３と複数本の下層ソース配線１０４ａとの上に、上層ソース配線１０４ｂが積層される。
【００５６】
次に、上述したアクティブマトリクス基板１０１の製造方法、特にゲート配線１０３およびソース配線１０４の形成方法について説明する。ガラスやプラスチックからなる絶縁性基板１２１上に、減圧ＣＶＤ装置またはスパッタ装置などの真空成膜装置によって、第１導電膜を形成する。この第１導電膜は、アルミニウム、チタン、タンタルおよびクロムなどの高純度金属または添加合金化された単層構造または多層膜構造の金属膜である。第１導電膜は、２００ｎｍ〜３００ｎｍ程度の薄い膜厚に成膜される。
【００５７】
この第１導電膜を、たとえばフォトエッチング法によって、所定形状にパターン形成することによって、第１配線であるゲート配線１０３が絶縁性基板１２１上に形成される。ゲート配線１０３は、絶縁性基板１２１の一端辺に平行な第１方向（図１の左右方向）に延び、第１方向に略垂直な第２方向（図１の上下方向）に所定の間隔を開けて配置される。
【００５８】
第２配線である下層ソース配線１０４ａは、各ゲート配線１０３間に第１方向に所定の間隔を開けて配置され、第２方向に延び、その両端部が各ゲート配線１０３に非接触に形成される。この下層ソース配線１０４ａは、その幅が約２０μｍ程度に形成される。
【００５９】
第１配線である複数本のゲート配線１０３と、第２配線である複数本の下層ソース配線１０４ａとによって、第１パターン配線が構成される。
【００６０】
次に、少なくとも下層ソース配線１０４ａの仮想延長線とゲート配線１０３との交差部１０５のゲート配線１０３上に、窒化シリコンなどの無機膜からなる絶縁層１１３を積層する。なお、この絶縁層１１３は、下層ソース配線１０４ａを完全に被覆しなければ、ゲート配線１０３を全長にわたって被覆する構成であっても良い。また絶縁層１１３は、有機膜であっても良い。
【００６１】
次に絶縁層１１３上に、スピンコート法またはロールコータ法などの塗布法によって、銅、銀またはニッケルなどの金属を含む金属ペーストを供給し、これを焼成することによって、膜厚が５００ｎｍ〜３μｍの平坦な第２導電層を形成する。この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法ならびに、フォトリソグラフィ法によって、所定のパターン形状を有するレジストマスクを形成し、エッチングすることによって、第３配線である上層ソース配線１０４ｂを複数本形成する。この複数本の上層ソース配線１０４ｂが第２パターン配線を構成する。
【００６２】
上層ソース配線１０４ｂは、前述のゲート配線１０３および下層ソース配線１０４ａと同一材料から成る。この上層ソース配線１０４ｂは、ゲート配線１０３に関して、第１方向一方側の下層ソース配線１０４ａの他端部１３３と、第１方向他方側の下層ソース配線１０４ａの一端部１３４とを接続した状態で、絶縁層１１３上に積層される。つまり、上層ソース配線１０４ｂは、絶縁層１１３をまたいで、下層ソース配線１０４ａを相互に接続する。この下層ソース配線１０４ａと上層ソース配線１０４ｂとによって、ソース配線１０４が構成される。なお本実施形態では、一本の上層ソース配線１０４ｂが、第１方向に平行な同一直線上にある全ての下層ソース配線１０４ａを被覆している。
【００６３】
また、この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法ならびに、フォトリソグラフィ法によって、所定のパターン形状を有するレジストマスクを形成しエッチングすることによって、前述のドレイン接続線１１０およびソース接続線１１１を形成する。
【００６４】
上述のよう製造されるアクティブマトリクス基板１０１では、ソース配線１０４の上層ソース配線１０４ｂが膜厚に形成されているので、真空成膜装置とフォトエッチング法とによって、ソース配線を形成する先行技術に比較して、ソース配線１０４に作用する応力が少なくなる。したがって先行技術に比較して、クロス部１０５のソース配線１０４の断線を防止することができる。また、ドレイン接続線１０９およびソース接続線１１０も、先行技術に比較して厚膜に形成されるので、ドレイン接続線１０９およびソース接続線１１０の断線も防止される。したがって、歩留まりが向上し、アクティブマトリクス基板１０１の信頼性が向上する。
【００６５】
また、上層ソース配線１０４ｂ、ドレイン接続線１０９およびソース接続線１１０の形成時に、高価な真空成膜装置および露光装置を必要としないので、設備投資のコストを削減できる。さらに真空室を必要としないので、工場の巨大化を抑えることができる。これによって工場の敷地確保が容易に成り、さらに工場内のクリーン度を均一に維持することができる。
【００６６】
次に、本発明の第２の実施の形態の電子部品の製造方法について説明する。図４は、本発明の第２の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板２０１の平面図である。図４に示すように、アクティブマトリクス基板２０１には、透明導電材料から成る複数の画素電極２０２がマトリクス状に数万個以上設けられており（図４では６個に略）、これらの画素電極２０２の周囲を通り、互いに直交差するように、走査信号を供給するための第１配線である各ゲート配線２０３と表示信号を供給するためのソース配線２０４とが設けられている。また、これらのゲート配線２０３とソース配線２０４の絶縁クロス部２０５の近傍において、画素電極２０２に接続されるスイッチング素子としてのＴＦＴ２０６が設けられている。
【００６７】
このＴＦＴ２０６のゲート電極２０７にはゲート配線２０３が接続され、ゲート電極２０７に入力される走査信号によってＴＦＴ２０６が駆動制御される。また、ＴＦＴ２０６のドレイン電極２０８は、ドレイン接続線２１０を介して画素電極２０２と接続されている。さらに、ＴＦＴ２０６のソース電極２０９にはソース接続線２１１を介してソース配線２０４が接続され、そのソース電極２０９に表示信号が入力される。
【００６８】
図５は、図４の切断面線Ｖ−Ｖから見た断面図である。図５に示すように、ガラスやプラスチックなどの絶縁性基板２２１上に、ゲート配線２０３に接続され、ゲート配線２０３と同一材料で同時形成されたゲート電極２０７が形成されているとともに、その上を覆って窒化シリコンなどのゲート絶縁層２１２が形成されている。さらにその上には、ゲート電極２０７と重畳するように半導体層２２２が形成されている。さらにその上に、ソース電極２０９およびドレイン電極２０８となるｎ＋Ｓｉ層が形成されている。ソース電極２０９上にはソース接続線２１１が形成され、ソース配線２０４に接続される。これらの、ゲート電極２０７、ゲート絶縁層２１２、半導体層２２２、ソース電極２０９およびドレイン電極２０８によって、ＴＦＴ２０６が構成される。
【００６９】
ソース配線２０４は、ゲート配線２０３と同一材料から成る、たとえば２０μｍ程度と幅広の複数本の第２配線である下層ソース配線２０４ａと、ソース接続線２１１と同一材料から成り下層ソース配線２０４ａより幅狭の、たとえば１２〜１３μｍ程度の幅を有する第３配線である上層ソース配線２０４ｂとによって構成される。つまり、ソース配線２０４は、下層ソース配線２０４ａと、この下層ソース配線２０４ａ上に積層される上層ソース配線２０４ｂとの２層構造である。
【００７０】
また、ドレイン電極２０８はソース接続線２１１と同一材料から成るドレイン接続線２１０を介して画素電極２０２に接続される。ドレイン接続線２１０は、絶縁性基板２２１上に積層される第１接続線２１０ａと、ＴＦＴ２０６のドレイン電極２０８および第１接続線２１０ａの一端部を被覆した状態で、両者を電気的に接続する第２接続線２１０ｂと、画素電極２０２および第１接続線２１０ａの他端部間に介在された状態で、両者を電気的に接続する第３接続線２１０ｃとによって構成される。
【００７１】
また、アクティブマトリクス基板２０１上のほぼ全面にわたり、各部材間の隙間を埋めるようにして、表面が平坦な有機絶縁層２３５が積層される。この有機絶縁層２３５は、アクリル系樹脂から成り、その膜厚は約１μｍ〜約４μｍ程度である。この有機絶縁層２３５上に画素電極２０２が積層される。この有機絶縁層２３５には、前述のソース接続線２１１を形成するための第１凹部２５１と、ドレイン接続線２１０の第１接続線２１０ａを形成するための第２凹部２５２と、ドレイン接続線２１０の第３接続線２１０ｃを形成するための第３凹部２５３とが形成される。これらの第１〜第３凹部２５１〜２５３は、有機絶縁層２３５が未硬化の状態で、表面に凸部を有する転写型を押圧することによって、転写形成される。これらの第１〜第３凹部２５１〜２５３の各接続線２１１、２１０ａ、２１０ｃは、その表面が有機絶縁層２３５の表面と同一高さに成るように、形成される。また、これらの第１〜第３接続線２１１，２１０ａ，２１０ｃは、塗布法によって形成される。
【００７２】
図６は、図４の切断面線ＶＩ−ＶＩから見た断面図である。図６に示すように、クロス部２０５のゲート配線２０３の上にゲート絶縁層２１２と同一材料から成る絶縁層２１３が積層される。この絶縁層２１３と、ゲート配線２０３に関して一方側の下層ソース配線２０４ａの一端部２３３と、ゲート配線２０３に関して他方側の下層ソース配線２０４ａの他端部２３４との上に、上層ソース配線２０４ｂが積層される。
【００７３】
次に、上述したアクティブマトリクス基板２０１の製造方法、特にゲート配線２０３およびソース配線２０４の形成方法について説明する。ガラスやプラスチックからなる絶縁性基板２２１上に、減圧ＣＶＤ装置またはスパッタ装置などの真空成膜装置によって、第１導電膜を形成する。この第１導電膜は、アルミニウム、チタン、タンタルおよびクロムなどの高純度金属または添加合金化された単層構造または多層膜構造の金属膜である。第１導電膜は、２００ｎｍ〜３００ｎｍ程度の薄い膜厚に成膜される。
【００７４】
この第１導電膜を、たとえばフォトエッチング法によって、所定形状にパターン形成することによって、複数本のゲート配線２０３と、複数本の下層ソース配線２０４ａとが絶縁性基板２２１上に形成される。ゲート配線２０３は、絶縁性基板２２１の一端辺に平行な第１方向（図４の左右方向）に延び、第１方向に垂直な第２方向（図４の左右方向）に所定の間隔を開けて配置される。
【００７５】
下層ソース配線２０４ａは、各ゲート配線２０３間に第１方向に所定の間隔を開けて配置され、第２方向に延び、その両端部がゲート配線２０３に非接触に形成される。この下層ソース配線２０４ａは、その幅が約２０μｍ程度に形成される。
【００７６】
第１配線である複数本のゲート配線１０３と、第２配線である複数本の下層ソース配線２０４ａとによって、第１パターン配線が構成される。
次に、少なくとも下層ソース配線２０４ａの延長線とゲート配線２０３との交差部２０５のゲート配線２０３上に、窒化シリコンなどの無機膜からなる絶縁層２１３を積層する。なお、この絶縁層２１３は、下層ソース配線２０４ａを完全に被覆しなければ、ゲート配線２０３を全長にわたって被覆する構成であっても良い。また、絶縁層２１３は有機膜であっても良い。
【００７７】
絶縁層２１３上に、スピンコート法またはロールコータ法などの塗布法によって、銅、銀またはニッケルなどの金属を含む金属ペーストを供給し、これを焼成することによって、膜厚が５００ｎｍ〜３μｍの平坦な第２導電層を形成する。この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法ならびに、フォトリソグラフィ法によって、所定のパターン形状を有するレジストマスクを形成し、エッチングすることによって、第３配線である上層ソース配線２０４ｂを複数本形成する。この複数本の上層ソース配線２０４ｂが第２パターン配線を構成する。
【００７８】
上層ソース配線２０４ｂは、前述のゲート配線２０３および下層ソース配線２０４ａと同一材料から成る。この上層ソース配線２０４ｂは、ゲート配線２０３に関して、第１方向一方側の下層ソース配線２０４ａの他端部２３３と、第１方向他方側の下層ソース配線２０４ａの一端部２３４とを接続して、絶縁層２１３上に積層される。つまり、上層ソース配線２０４ｂは、絶縁増２１３をまたいで、下層ソース配線２０４ａを接続する。下層ソース配線２０４ａと上層ソース配線２０４ｂとによって、ソース配線２０４が構成される。
【００７９】
また、上層ソース配線２０４ｂは凸版印刷法によって、絶縁層２１３、各下層ソース配線２０４ａの一端部２３３および他端部２３４にわたって被覆するように、印刷して形成することもできる。これは、上層ソース配線２０４ａが、クロス部２０５の僅かな領域のみにしか形成しないため、印刷法であっても、充分なパターン精度を得ることができる。これによって、レジストマスクの形成工程およびエッチング工程を省略することができる。
【００８０】
また、上層ソース配線２０４ｂは、絶縁層２１３上に真空成膜法によって、平坦な第２導電層を形成し、この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法によって、所定のパターン形状を有するレジストマスクを形成し、エッチングすることによって形成されてもよい。
【００８１】
上述のように製造されるアクティブマトリクス基板２０１では、ソース配線２０４の上層ソース配線２０４ｂが膜厚に形成されているので、真空成膜装置とフォトエッチング法とによって、ソース配線を形成する先行技術に比較して、ソース配線２０４に作用する応力が少なくなる。したがって先行技術に比較して、クロス部２０５のソース配線２０４の断線を防止することができる。
【００８２】
また、ゲート配線２０３と下層ソース配線２０４ａとを、同一工程で形成するので、製造プロセスが先行技術に比較して短縮する。
【００８３】
また、上層ソース配線２０４ｂ、ドレイン接続線２０９およびソース接続線２１０の形成時に、高価な真空成膜装置および露光装置を必要としないので、設備投資のコストを削減できる。さらに真空室を必要としないので、工場の巨大化を抑えることができる。これによって工場の敷地確保が容易に成り、さらに工場内のクリーン度を均一に維持することができる。
【００８４】
また、画素電極２０２が平坦な有機絶縁層２３５上に形成され、かつ画素電極２０２に接続されるドレイン接続線２０９の第３接続線２１０ｃが、有機絶縁層２３５の第３凹部に形成され、この第３接続線２１０ｃの表面を有機絶縁層２３５の表面と同一高さにするので、画素電極２０２と第３接続線２１０ｃとの接続部の段差が可及的に小さくなり、断線などの不具合が防止される。
【００８５】
さらに画素電極２０２を、ゲート配線２０３および下層ソース配線２０４ａ上に、できるだけ近接させることができる。また、画素電極２０２を、ゲート配線２０３および下層ソース配線２０４ａ上に、重畳させることができる。したがって、開口率が向上するので、輝度の向上および消費電力の低減を図ることができる。
【００８６】
次に、本発明の第３の実施の形態の電子部品の製造方法について説明する。図７は、本発明の第３の実施の形態の電子部品の製造方法によって、製造されたアクティブマトリクス側基板３０１の断面図である。なお図７ではソース配線３０４とゲート配線３０３のクロス部３０５近傍と、ドレイン接続線３１０および画素電３０２の接続部分とを示す。
【００８７】
図７に示すように、絶縁性基板３２１上に、ゲート配線３０３が形成され、このゲート配線３０３上に、窒化シリコンなどの無機膜から成る絶縁層３１３が積層される。この絶縁層３１３と、ゲート配線３０３に関して一方側の下層ソース配線３０４ａの一端部３３３と、ゲート配線３０３に関して他方側の下層ソース配線３０４ａの他端部３３４との上に、上層ソース配線３０４ｂが積層される。この上層ソース配線３０４ｂと下層ソース配線３０４ａとによって、ソース配線３０４が構成される。なお、これらの各部材については、上述の第２の実施の形態と同一の製造方法によって、製造することができる。
【００８８】
また絶縁性基板３２１上に、ＴＦＴ（図示せず）のドレイン電極に接続されるドレイン接続線３１０が形成される。
【００８９】
アクティブマトリクス基板３０１上のほぼ全面にわたり、各部材間の隙間を埋めるようにして、表面が平坦な有機絶縁層３３５が積層される。この有機絶縁層３３５は、アクリル系樹脂から成り、その膜厚は約１μｍ〜約４μｍ程度である。
【００９０】
クロス部３０５上の有機絶縁層３３５に、凸部３４７が形成され、この凸部３４７は、仮想線で示される対向基板３４０とアクティブマトリクス側基板３０１の間の正確な間隙に保持するためのスペーサとして機能する。このようにスペーサの形成位置を、クロス部３０５のような遮光部のみにすることによって、開口率が向上する。さらに、先行技術のように、スペーサを散布する必要が無いので、部品点数が少なくなる。また、スペーサ散布工程および散布装置を必要としないので、部材管理および作業工程の簡便化が進められ、投資およびフットプリントを低減できる。
【００９１】
さらに、ドレイン接続線３１０と画素電極３０２との接続部には、凹部３４８が形成され、この凹部３４８は、ドレイン接続線３１０と画素電極３０２とを接続するためのコンタクトホールとして機能する。
【００９２】
次に、上記のスペーサとコンタクトホールとの製造方法について、説明する。未硬化の平坦な有機絶縁層３３５の上方に、表面の凹凸が形成された転写型を配置し、この転写型を有機絶縁層３３５に押圧することによって、有機絶縁層３３５に凹凸が転写形成される。このように、凸部３４７であるスペーサと凹部３４８であるコンタクトホールとが同時形成されるので、製造効率が向上する。また上述した転写形成法は、エッチングなどの他のパターン形成法に比較して、立体形状を効率良く形成することができる。
【００９３】
さらに、絶縁性基板３２１が数百ｍｍ角以上の大型基板であっても、寸法および形状のバラツキを小さく形成することができる。したがって、コンタクトホールに臨む有機絶縁層３３５の周壁３４１が、比較的なだらかな曲線から成り、かつそのテーパ角が３０°〜６０°を有するように、安定した加工を行うことができる。したがって、コンタクトホールを介して、ドレイン接続線３１０に接続される画素電極３０２の接続部３４６の断線を低減することができる。なお、転写型による転写形成のみでは、コンタクトホールの有機絶縁層３３５を完全に除去して、ドレイン接続線３１０を完全に露出させることは困難な場合もあるため、転写形成後に、一様に有機絶縁層３３５の表面をわずかに、たとえば１００〜３００ｎｍ程度に、エッチング除去することが好ましい。
【００９４】
【発明の効果】
請求項１記載の本発明によれば、第２パターン配線の形成時に、高価な真空成膜装置および露光装置を必要としないので、設備投資のコストが削減できる。さらに、印刷装置は真空室を必要としないため、工場の巨大化を抑えることができる。これによって、工場の敷地確保が容易になり、さらに工場内のクリーン度を均一に維持することも容易となる。したがって、各工程間の搬送経路も簡素化することができる。さらに第２パターン配線は、第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成るので、電子部品内の薄膜の使用率を低下させることができる。これによって、歩留まりを向上させることができ、電子部品の信頼性も向上する。
【００９５】
請求項２記載の本発明によれば、塗布装置は、真空室を必要としないので、真空成膜装置に比較すると小型である。したがって、請求項１の本発明と同様の効果を達成することができる。さらに第２導電層は、５００ｎｍ以上３μｍ以下の膜厚から成り、比較的厚膜であるため、配線の抵抗が低減され、これによって信号遅延が低減される。たとえば電子部品がアクティブマトリクス基板である場合には、表示品位を向上できるといった効果も生じる。また第２パターン配線は平坦であるので、第２パターン配線上にさらに各種の膜を形成したとしても、この膜の膜厚制御および平坦化が容易となる。
【００９６】
請求項３記載の本発明によれば、請求項１および請求項２の発明の効果と同様の効果を達成することができる。
【００９７】
請求項４記載の本発明によれば、先行技術に比較して第３配線のパターン精度が低下しても、液晶表示装置の開口率が低下と言った問題を最小限にすることができる。
【００９８】
請求項５記載の本発明によれば、第２パターン配線上に表面が平坦な絶縁層を形成したので、厚膜の第２パターン配線と薄膜の第１パターン配線との間の段差を許容することができる。さらに、この絶縁層の上に電極や配線を形成したとき、これらの電極や配線の断線が少なくなる。また、電子部品がアクティブマトリクス基板である場合には、画素電極を第１パターン配線や第２パターン配線に重畳することができる。これによって、開口率を向上させることができ、輝度の向上およびバックライトの消費電力の低減を行うことができる。
【００９９】
請求項６記載の本発明によれば、つまり平坦化絶縁層のパターン形成に、装置が高価でランニングコストの高いフォトエッチング法を行う必要がなくなる。また、電子部品がアクティブマトリクス基板である場合には、平坦化絶縁層に転写形成された凹部は、たとえば画素電極とドレイン電極とを接続するコンタクトホールとして機能することができる。
【０１００】
請求項７記載の本発明によれば、平坦化絶縁層のパターン形成に、フォトエッチングを行う必要がない。また、電子部品がアクティブマトリクス基板である場合には、この平坦化絶縁層に転写形成された凸部がスペーサとして機能する。したがって、アクティブマトリクス基板上の散布される先行技術の単独スペーサを必要がせず、これによってアクティブマトリクス基板の部品点数が少なくなる。さらに単独スペーサの散布工程およびスペーサ散布装置が無くなるので、部材管理および作業工程管理の簡便化が進められ、投資およびフットプリントを低減できる。また、上述のスペーサ散布方法では、散布されたスペーサは不特定領域に配置されるので、画素の開口率が低いといった問題があったが、このようにスペーサを転写形成することによって、スペーサの形成位置を、たとえばゲート配線とソース配線との交差部のような遮光部のみに制御することができる。したがって、液晶表示装置の表示品位が向上する。
【０１０１】
請求項８記載の本発明によれば、画素電極とドレイン電極との間の段差領域に形成されるドレイン接続線を、塗布法によって厚膜に形成するので、このドレイン接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【０１０２】
請求項９記載の本発明によれば、ドレイン接続線が平坦化絶縁層の凹部に形成されるので、ドレイン接続線を平坦にすることが容易である。したがって、ドレイン接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
請求項１０記載の本発明によれば、ソース配線とソース電極との間の段差領域に形成されるソース接続線を、塗布法によって厚膜に形成するので、このソース接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【０１０３】
請求項１１記載の本発明によれば、ソース接続線が平坦化絶縁層の凹部に形成されるので、ソース接続線を平坦にすることが容易である。したがって、ソース接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板１０１の平面図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た断面図である。
【図３】図１の切断面線ＩＩＩ−ＩＩＩから見た断面図である。
【図４】本発明の第２の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板２０１の平面図である。
【図５】図４の切断面線Ｖ−Ｖから見た断面図である。
【図６】図４の切断面線ＶＩ−ＶＩから見た断面図である。
【図７】本発明の第３の実施の形態の電子部品の製造方法によって、製造されたアクティブマトリクス側基板３０１の断面図である。
【図８】先行技術の透過型液晶表示パネルのアクティブマトリクス基板１の一般的な構成を示す図である。
【図９】アクティブマトリクス基板１のＴＦＴ３部分の断面図である。
【図１０】先行技術の膜形成プロセスを示す図である。
【符号の説明】
１０１，２０１，３０１ アクティブマトリクス基板
１０２，２０２，３０２ 画素電極
１０３，２０３，３０３ ゲート配線
１０４，２０４，３０４ ソース配線
１０５，２０５，３０５ クロス部
１０６，２０６，３０６ ＴＦＴ
１１０，２１０，３１０ ドレイン接続線
１１１，２１１，３１１ ソース接続線
１２１．２２１，３２１ 絶縁性基板
２３５，３３５ 平坦化絶縁膜
２５１，２５２，２５３、３４８ 凹部
３４７ 凸部
【発明の属する技術分野】
本発明は、たとえばコンピュータやテレビジョン受像機などのディスプレイに利用され、アドレス素子として薄膜トランジスタ（ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ 以下ＴＦＴと略記する）などのスイッチング素子を備えた透過型あるいは反射型などの液晶表示パネルのアクティブマトリクス基板などの製造方法に関する。
【０００２】
さらに詳しくは、ゲート配線と、ソース配線と、ゲート配線およびソース配線の交差部の近傍に設けられたスイッチング素子とを有し、このスイッチング素子は前記ゲート配線に接続されたゲート電極と、前記ソース配線に接続されたソース電極と、液晶層に電圧を印加するための画素電極に接続されたドレイン電極とを有する液晶表示パネルのアクティブマトリクス基板の製造方法に関する。
【０００３】
さらに本発明は、上記アクティブマトリクス基板のように、基板上に多数の配線やスイッチング素子やセンサ部などから成る一つの要素（ただし、スイッチング素子やセンサ部は必ずしもなくてもよい）が、複数繰り返されたパターンを有する電子部品、基板上に複数枚の膜から成る配線パターンを形成した半導体素子や、液晶表示パネル以外の表示装置（たとえばＤＭＤ）や、イメージセンサなどの各種電子部品の製造方法に関する。
【０００４】
【従来の技術】
先行技術の電子部品について、ＴＦＴ型液晶表示パネルのアクティブマトリクス基板を一例にして説明する。図８は、透過型液晶表示パネルのアクティブマトリクス基板１の一般的な構成を示す図である。
【０００５】
図８に示すように、アクティブマトリクス基板１には、数万から数十万個以上と多くの画素電極２がマトリクス状に形成されている。これらの各画素電極２に、スイッチング素子であるＴＦＴ３が接続される。このＴＦＴ３のゲート電極４に走査信号を供給するためのゲート配線７が接続され、ソース電極５に表示信号（データ信号）を供給するためのソース配線８が接続される。また、ドレイン電極６は画素電極２と負荷容量９の一方電極とに接続され、この負荷容量９の対向電極は共通配線１０に接続される。
【０００６】
ゲート電極４に入力される走査信号によってＴＦＴ３が駆動制御される。ＴＦＴ３の駆動時には、ＴＦＴ３およびドレイン電極６を介して、表示信号が画素電極２に入力される。また上記各ゲート配線７と各ソース配線８とは、マトリクス状に配列された画素電極２の周囲を、互いに直交差して形成され、この交差部では、ゲート配線７とソース配線８との間にゲート絶縁層が介在され、ゲート配線７とソース配線８とが絶縁される。
【０００７】
図９は、アクティブマトリクス基板１のＴＦＴ３部分の断面図である。図９に示すように、透明な絶縁性基板１１上に、ゲート配線７（図８参照）に接続されるゲート電極４が設けられ、このゲート電極４上に、ゲート電極４を全長にわたって覆うゲート絶縁層１２が設けられる。このゲート絶縁層１２上に、ゲート電極４に重畳するように半導体層１３が設けられ、半導体層１３の中央部の上にチャネル保護層１４が設けられる。
【０００８】
チャネル保護層１４の両端部および半導体層１３の一部を覆い、チャネル保護層１４上で分断された状態で、ｎ＋Ｓｉ層が設けられる。一方のｎ＋Ｓｉ層がソース電極５として機能し、他方のｎ＋Ｓｉ層がドレイン電極６として機能する。このソース電極５上にソース配線８となる金属層が設けられ、ドレイン電極６上に、ドレイン電極６と画素電極２とを接続する接続配線１６となる金属層が設けられる。このようにして、スイッチング素子であるＴＦＴ３と、このＴＦＴ３の周辺構造が形成される。さらに、ＴＦＴ３と、ゲート配線７（図１０では図示せず）およびソース配線８の上部とを覆って、層間絶縁層１７が設けられる。
【０００９】
層間絶縁層１７上に、画素電極２として機能する透明導電膜が設けられ、この画素電極２は、層間絶縁層１７を貫通するコンタクトホール１８を介して、ＴＦＴ３のドレイン電極１５に接続される接続配線１６に接続される。
【００１０】
上記のゲート絶縁層１２および層間絶縁層１７は、窒化シリコン（ＳｉＮ）などの無機膜を真空ＣＶＤ装置（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマ励起化学気相成長装置）などの真空成膜装置によって、膜厚さが３００〜５００ｎｍ（０．３〜０．５μｍ）程度に形成される。これらの膜１２，１７を、これ以上の膜厚さにすると、デポジションに時間がかかって生産効率が悪くなるためである。また、膜厚を大きくすると、残留応力で基板１１が反り、クラック２１などの不良が増加する。
【００１１】
また、ゲート配線７およびソース配線８は、スパッタ装置などの真空成膜装置によって、アルミニウム、クロム、タンタル、チタンまたはＩＴＯなどからなる導電膜を基板１１上に形成し、この導電膜をフォトエッチング法によってパターン形成することによって作成される。
【００１２】
また、画素電極２、ゲート電極４、ソース電極５、ドレイン電極６、半導体層１３、チャネル保護層１４および接続配線１６も、真空成膜装置によって薄膜を形成し、この薄膜をフォトエッチング法によってパターン形成することによって形成される。
【００１３】
次に図１０を参照して、ゲート配線７およびソース配線８などのパターン形成された導電膜、絶縁層および半導体膜の形成プロセスについて説明する。図１０は、先行技術の膜形成プロセスを示す図である。なお各液晶表示装置の製造メーカは、以下に述べる膜形成プロセスと同様のプロセスを使用している。また、このような膜形成プロセスの詳細については、株式会社ラジオ出版社が発行する刊行物「液晶ディスプレイ その概要と応用市場 シャープ株式会社 液晶事業本部編」に記載されている。
【００１４】
図１０（ａ）に示すように、複数枚のアクティブマトリクス基板１を製造できる程度の大きさの大型基板５１上に、真空成膜装置によって薄膜５２（単層では約２００ｎｍから５００ｎｍ、多層でも１μｍ未満）を形成する。次に図１０（ｂ）に示すように、薄膜５２の全面にわたってレジスト５３を塗布し、ベーク乾燥させる。次に図１０（ｃ）に示すように、レジスト５３の上方に所定パターンのマスク５４を配置し、矢符５５に示すように紫外線を照射してレジスト５３を露光する。
【００１５】
次に図１０（ｄ）に示すように、現像処理を行って薄膜５２上に、所定のパターン形状のレジストマスク５６を形成する。次に、図１０（ｅ）および図１０（ｆ）に示すように、薄膜５２を所定形状にエッチングする。次に図１０（ｇ）に示すように、残存するレジストマスク５６を薄膜５２から剥離させ、洗浄および乾燥処理が行われて、図１０（ｈ）に示すように、パターン形成された導電膜、絶縁層および半導体膜が形成される。
【００１６】
つまり所定のパターン形状の薄膜を形成するためには、薄膜形成工程、レジスト塗布工程、ベーク乾燥工程、露光工程、現像工程、エッチング工程、レジスト剥離工程、洗浄工程および乾燥工程といった複数の工程を経る必要がある。
【００１７】
また、アクティブマトリクス基板１を製造するためには、複数回のフォトエッチング工程を必要とする。したがって、各液晶表示装置の製造メーカは、アクティブマトリクス基板の製造工程を短縮するために、４回または５回のフォトエッチング工程で済む製造プロセスを開発中であるが、工程数の削減にも限界がある。またこのように工程数を削減すると、歩留まりの低下、開口率の低下および信頼性の低下を招く。
【００１８】
また、ゲート配線７およびソース配線８は、高いパターン精度を必要とするので、極一部の特殊な場合を除き、ゲート配線７およびソース配線８の作成時に印刷法やメッキ法は使用されない。つまり、フォトエッチング法では、そのパターン精度が±１μｍ〜±数μｍであるのに対して、印刷法では、高い精度の印刷法であっても、そのパターン精度は±１０μｍ〜±数十μｍ程度しかない。つまり、印刷法はフォトエッチング法に比較して、一桁以上の精度の差がある。またアクティブマトリクス基板では、ゲート配線７とソース配線８とを絶縁クロス配線する必要があるため、これらの配線７、８の形成に印刷法を使用すると、ゲート絶縁層１２のカバー不良に起因する短絡および断線不良が増加する。
【００１９】
また上述したように、アクティブマトリクス基板の製造工程では、真空成膜装置による薄膜形成工程と、フォトエッチングによるパターン形成工程とが繰り返される。したがって、真空成膜工程およびフォトエッチング工程を削除した製造プロセスを技術確立する必要がある。しかしながら、上述のようにパターン精度の問題から、上記真空成膜工程およびフォトエッチング工程を、完全に印刷法に置き換えることは困難である。
【００２０】
【発明が解決しようとする課題】
上述の真空成膜装置およびフォトリソグラフ工程の露光装置は高価であり、たとえば一台あたり数億円以上もする。また液晶表示パネルの製造工程では、このような高価な装置を数台必要とするので、先行技術の製造方法は、印刷法によってパターン膜を形成する場合に比べて、一桁から二桁もコストが高くなる。したがって投資を削減するために、一部の膜については、成膜を他会社に委託する場合もある。しかしながら他会社に委託すると、搬送コストや製造期間が増すと言った新たな問題が生じる。
【００２１】
また近年は、基板のサイズが１ｍ角程度にまで大きくなってきているので、先行技術の製造プロセスでは、真空成膜装置および露光装置も大きいものを必要とし、これによって工場が巨大化する。したがって設備投資が嵩み、利便の良い場所での敷地確保が困難となる。このように工場が巨大化すると、製造工程中での気流確保が困難となり、これによって空気の滞留場所が増加し、工場の均一なクリーン度の維持が困難になり、製品の歩留まりや品質低下につながる恐れがある。また、このように各装置が巨大化すると、工程毎に工場内のフロアが離れたり、工程毎に工場が離れたり、工程毎に敷地が離れたりするので、搬送経路の設計が困難になるといった問題も生じる。さらに、各工程の各装置の外観寸法にばらつきが生じるため、各装置のライン配置やクリーン化設備設計が困難となる。
【００２２】
また、高温状況下で成膜する真空成膜装置では、極めて薄い薄膜しか形成することができないので、この薄膜の残留応力が大きくなる。これによって、薄膜に不良および欠陥が増加し、信頼性が低下する。また大型基板を使用すると、フォトエッチング処理時に、エッチングむらが生じ、エッチング液が段差形状部で染み込む恐れがある。したがって、アクティブマトリクス基板１のゲート配線７とソース配線８との交差部では、ゲート絶縁層１２や配線が細くなり、ピンホールや欠けが生じることがある。これによっても、歩留まりが低下し、信頼性が低下する。
【００２３】
したがって本発明の目的は、液晶表示装置のアクティブマトリクス基板以外も含む電子部品、特に基板寸法が大きい電子部品を、高信頼度で、かつ効率良く生産し、さらに各種装置や工場の大型化を低減し、上記各不具合を解消することができる電子部品の製造方法を提供することである。
【００２４】
【課題を解決するための手段】
請求項１記載の本発明は、基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、少なくとも凸版印刷またはスクリーン印刷によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る前記第２パターン配線を形成することを特徴とする電子部品の製造方法である。
【００２５】
本発明に従えば、真空ＣＶＤ装置やスパッタ装置などの真空成膜装置によって、基板上に２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電膜を形成し、この第１導電膜をたとえばフォトエッチング法によって、所定パターンにパターン形成して第１パターン配線を形成する。この第１パターン配線上に絶縁層を積層する。この絶縁層上に、スクリーン印刷や凸版印刷などの印刷法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る第２パターン配線を直接形成する。
【００２６】
つまり第２パターン配線の形成時に、高価な真空成膜装置および露光装置を必要とせず、さらに印刷装置は真空成膜装置および露光装置に比較すると安価であるので、設備投資のコストが削減できる。さらに、印刷装置は、真空室を必要としないため、真空成膜装置および露光装置に比較すると小型であり、サイズの大きな基板を使用したとしても、工場の巨大化を抑えることができる。これによって、工場の敷地確保が容易になり、さらに工場内のクリーン度を均一に維持することも容易となる。したがって、各工程間の搬送経路も簡素化することができる。さらに、印刷法によって形成された第２パターン配線は、真空薄膜装置によって形成される導電層に比較すると、厚膜であるため、電子部品内の薄膜の使用率を低下させることができる。これによって、歩留まりを向上させることができ、電子部品の信頼性も向上する。
【００２７】
請求項２記載の本発明は、基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、少なくともスピンコート法またはロールコータ法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る表面が平坦な第２導電層を形成し、第２導電層を所定形状にパターン形成することによって前記第２パターン配線を形成することを特徴とする電子部品の製造方法である。
【００２８】
本発明に従えば、真空ＣＶＤ装置やスパッタ装置などの真空成膜装置によって、基板上に２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電膜を形成し、この第１導電膜をたとえばフォトエッチング法によって、所定パターンにパターン形成して第１パターン配線を形成する。この第１パターン配線上に絶縁層を積層する。この絶縁層上に、ロールコータ法やスピンコータ法などの塗布法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る平坦な第２導電膜を形成し、この第２導電膜をパターン形成することによって、第２パターン配線を形成する。
【００２９】
塗布装置は、真空室を必要としないので、真空成膜装置に比較すると小型である。したがって、請求項１の本発明と同様の効果を達成することができる。
【００３０】
さらに、塗布法によって形成された第２導電層は、比較的厚膜であるため、配線の抵抗が低減され、これによって信号遅延が低減される。たとえば電子部品がアクティブマトリクス基板である場合には、表示品位を向上できるといった効果も生じる。また、塗布法で成膜される第２導電層は平坦であるので、第２パターン配線も平坦である。したがって、第２パターン配線上に、さらに各種の膜を形成したとしても、この膜の膜厚制御および平坦化が容易となる。さらに電子部品がアクティブマトリクス基板である場合には、たとえば第２導電層に透明なＩＴＯを使用すると、この第２導電層を画素電極に重畳することによって、開口率を向上させることができる。さらにこの第２導電層では、配向膜の膜厚も均一にすることができる。
【００３１】
請求項３記載の本発明は、基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、スピンコート法またはロールコータ法によって第２導電層を形成し、凸版印刷またはスクリーン印刷によって第２導電層上に所定パターンのレジストマスクを形成し、第２導電層をエッチングすることによって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る前記第２パターン配線を形成することを特徴とする電子部品の製造方法である。
【００３２】
本発明に従えば、真空ＣＶＤ装置やスパッタ装置などの真空成膜装置によって基板上に２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電膜を形成し、この第１導電膜をたとえばフォトエッチング法によって、パターン形成して第１パターン配線を形成する。この第１パターン配線上に絶縁層を積層する。この絶縁層上に、ロールコータ法やスピンコート法などの塗布法によって、平坦な第２導電膜が形成する。この第２導電膜上に、スクリーン印刷や凸版印刷などの印刷法によって、所定のパターン形状を有するレジストマスクを形成した後、エッチングを行って前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る第２パターン配線を形成する。
【００３３】
したがって、請求項１および請求項２の発明の効果と同様の効果を達成することができる。
【００３４】
また請求項１〜３の発明に共通する作用として、印刷法や塗布法によって厚膜の導電層を形成するのは、第２パターン配線のみである。したがって、パターン形成精度が、フォトエッチング法に比較して、多少劣ったとしても、たとえば液晶表示装置の開口率が低下するといった問題を、最小限に食い止めることができる。特に、画素ピッチの大きい液晶表示装置では、ほとんど問題になることがない。
【００３５】
請求項４記載の本発明は、前記第１パターン配線は、第１方向に延びる複数本の第１配線と、第１方向に略垂直な第２方向に延び、前記第１配線に接触しないように分断される複数本の第２配線とによって構成され、
前記絶縁層は、前記第２配線の延長線と前記第１配線との交差部の第１配線上に積層され、
前記第２パターン配線は、前記絶縁層をまたいで分断された第２配線を接続する複数本の第３配線を有することを特徴とする。
【００３６】
本発明に従えば、印刷法によって形成される第３配線は、第２配線を相互に接続する部分だけであり、特に第１配線と第２配線の延長線との交差部上の絶縁層の存在する領域のみだけであるので、先行技術に比較して第３配線のパターン精度が低下しても、液晶表示装置の開口率が低下すると言った問題を最小限にすることができる。
【００３７】
請求項５記載の本発明は、前記第２パターン配線上に、表面が平坦化された平坦化絶縁層を形成することを特徴とする。
【００３８】
本発明に従えば、第２パターン配線上に表面が平坦な絶縁層を形成したので、厚膜の第２パターン配線と薄膜の第１パターン配線との間の段差を許容することができる。さらに、この絶縁層の上に電極や配線を形成したとき、これらの電極や配線の断線が少なくなる。また、電子部品が液晶表示装置のアクティブマトリクス基板である場合には、画素電極を第１パターン配線や第２パターン配線に重畳することができる。これによって、開口率を向上させることができ、輝度の向上およびバックライトの消費電力の低減を行うことができる。
【００３９】
請求項６記載の本発明は、前記平坦化絶縁層に、凸部を有する転写型を転写することによって、平坦化絶縁層に凹部を形成することを特徴とする。
【００４０】
本発明に従えば、凸部を有する転写型の凸面側を、平坦化絶縁層に押圧し、この転写型の凸部を平坦化絶縁層に転写することによって、平坦化絶縁層のパターン形成が行われる。つまり平坦化絶縁層のパターン形成に、装置が高価でランニングコストの高いフォトエッチング法を行う必要がなくなる。また、電子部品がアクティブマトリクス基板である場合には、平坦化絶縁層に転写形成された凹部は、たとえば画素電極とドレイン電極とを接続するコンタクトホールとして機能することができる。また、このような転写形成法は、フォトエッチング法に比較して、コンタクトホールの加工精度の制御を容易に行うことができるので、配線の断線などといった接続不良を低減することができる。したがって、アクティブマトリクス基板の信頼性が向上する。また、このような転写形成法は、３次元加工が容易であるので、部材および工程を複合し、簡素化することができる。
【００４１】
請求項７記載の本発明は、前記電子部品は、対向基板との間隔を保持するスペーサを有し、前記平坦化絶縁層に、凹部を有する転写型を転写することによって、平坦化絶縁層にスペーサと成る凸部を形成することを特徴とする。
【００４２】
本発明に従えば、凹部を有する転写型の凹面側を、平坦化絶縁層に押圧し、この転写型の凹部を平坦化絶縁層に転写することによって、平坦化絶縁層のパターン形成が行われる。つまり、平坦化絶縁層のパターン形成に、フォトエッチングを行う必要がない。また、電子部品がアクティブマトリクス基板である場合には、この平坦化絶縁層に転写形成された凸部がスペーサとして機能する。したがって、アクティブマトリクス基板上の散布される先行技術の単独スペーサを必要がせず、これによってアクティブマトリクス基板の部品点数が少なくなり、さらに単独スペーサの散布工程およびスペーサ散布装置が無くなるので、部材管理および作業工程管理の簡便化が進められ、投資およびフットプリントを低減できる。また、上述のスペーサ散布方法では、散布されたスペーサは不特定領域に配置されるので、画素の開口率が低いといった問題があったが、このようにスペーサを転写形成することによって、スペーサの形成位置を、たとえばゲート配線とソース配線との交差部のような遮光部のみに制御することができる。したがって、液晶表示装置の表示品位が向上する。
【００４３】
請求項８記載の本発明は、前記電子部品は、液晶表示装置のアクティブマトリクス基板であって、
前記第１配線はゲート配線であって、前記第２配線と第３配線とによってソース配線が構成され、
前記ゲート配線とソース配線との交差部の近傍に、薄膜トランジスタが設けられ、
前記薄膜トランジスタの近傍に画素電極が設けられ、
前記画素電極と薄膜トランジスタのドレイン電極とを、電気的に接続するドレイン接続線を塗布法によって形成することを特徴とする。
【００４４】
本発明に従えば、電子部品はＴＦＴ型の液晶表示装置であって、画素電極と薄膜トランジスタのドレイン電極とを電気的に接続するドレイン接続線を、塗布法によって形成する。つまり、画素電極とドレイン電極との間の段差領域に形成されるドレイン接続線を、塗布法によって厚膜に形成するので、このドレイン接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【００４５】
請求項９記載の本発明は、前記ドレイン接続線を平坦化絶縁膜に形成された凹部に形成することを特徴とする。
【００４６】
本発明に従えば、ドレイン接続線が平坦化絶縁層の凹部に形成されるので、ドレイン接続線を平坦にすることが容易である。したがって、ドレイン接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
請求項１０記載の本発明は、前記ソース配線と前記薄膜トランジスタのソース電極とを、電気的に接続するソース接続線を塗布法によって形成することを特徴とする。
【００４７】
本発明に従えば、電子部品はＴＦＴ型の液晶表示装置であって、ソース配線と薄膜トランジスタのソース電極とを電気的に接続するソース接続線を、塗布法によって形成する。つまり、ソース配線とソース電極との間の段差領域に形成されるソース接続線を、塗布法によって厚膜に形成するので、このソース接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【００４８】
請求項１１記載の本発明は、前記ソース接続線を前記平坦化絶縁膜に形成された凹部に形成することを特徴とする。
【００４９】
本発明に従えば、ソース接続線が平坦化絶縁層の凹部に形成されるので、ソース接続線を平坦にすることが容易である。したがって、ソース接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
【００５０】
【発明の実施の形態】
以下図面を参照して、本発明の電子部品の製造方法、およびこの電子部品の製造方法によって製造される電子部品について説明する。なお本実施形態では、電子部品としてＴＦＴ型の液晶表示装置のアクティブマトリクス基板を製造する場合について、説明するが、本発明はアクティブマトリクス基板の製造に限定されることはなく、その他の電子部品を製造するときにも、適用可能である。
【００５１】
図１は、本発明の第１の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板１０１の平面図である。図１に示すように、アクティブマトリクス基板１０１には、透明導電材料から成る複数の画素電極１０２がマトリクス状に数万個以上設けられており（図１では６個に略）、これらの画素電極１０２の周囲を通り、互いに直交差するように、走査信号を供給するための各ゲート配線１０３と表示信号（データ信号）を供給するためのソース配線１０４とが設けられている。また、これらのゲート配線１０３とソース配線１０４との絶縁クロス（交差）部１０５の近傍において、画素電極１０２に接続されるスイッチング素子としてのＴＦＴ１０６（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が設けられている。
【００５２】
このＴＦＴ１０６のゲート電極１０７にはゲート配線１０３が接続され、ゲート電極１０７に入力される走査信号によってＴＦＴ１０６が駆動制御される。また、ＴＦＴ１０６のドレイン電極１０８は、ドレイン接続線１１０を介して画素電極１０２と接続されている。さらに、ＴＦＴ１０６のソース電極１０９にはソース接続線１１１を介してソース配線１０４が接続され、そのソース電極１０９にデータ信号（表示信号）が入力される。
【００５３】
図２は、図１の切断面線ＩＩ−ＩＩから見た断面図である。図２に示すように、ガラスやプラスチックなどの絶縁性基板１２１上に、ゲート配線１０３に接続されゲート配線１０３と同一材料で同時形成されたゲート電極１０７が形成されているとともに、その上を覆って窒化シリコンなどのゲート絶縁層１１２が形成されている。さらにその上には、ゲート電極１０７と重畳するように半導体層１２２が形成されている。さらにその上に、ソース電極１０９およびドレイン電極１０８となるｎ＋Ｓｉ層が形成されている。ソース電極１０９上にはソース接続線１１１が形成され、ソース配線１０４に接続される。これらの、ゲート電極１０７、ゲート絶縁層１１２、半導体層１２２、ソース電極１０９およびドレイン電極１０８によって、ＴＦＴ１０６が構成される。
【００５４】
ソース配線１０４は、ゲート配線１０３と同一材料から成る、たとえば２０μｍ程度と幅広の複数本の下層ソース配線１０４ａと、ソース接続線１１１と同一材料から成り下層ソース配線１０４ａより幅狭のたとえば１２〜１３μｍ程度の幅を有する上層ソース配線１０４ｂとによって構成される。つまり、ソース配線１０４は、下層ソース配線１０４ａと、この下層ソース配線１０４ａ上に積層される上層ソース配線１０４ｂとの２層構造である。また、ドレイン電極１０８はソース接続線１１１と同一材料から成るドレイン接続線１１０を介して画素電極１０２に接続される。
【００５５】
図３は、図１の切断面線ＩＩＩ−ＩＩＩから見た断面図である。図３に示すように、ソース配線１０４とゲート配線１０３とのクロス部１０５近傍を示す断面図である。クロス部１０５のゲート配線１０３の上にゲート絶縁層１１２と同一材料から成る絶縁層１１３が積層される。この絶縁層１１３と複数本の下層ソース配線１０４ａとの上に、上層ソース配線１０４ｂが積層される。
【００５６】
次に、上述したアクティブマトリクス基板１０１の製造方法、特にゲート配線１０３およびソース配線１０４の形成方法について説明する。ガラスやプラスチックからなる絶縁性基板１２１上に、減圧ＣＶＤ装置またはスパッタ装置などの真空成膜装置によって、第１導電膜を形成する。この第１導電膜は、アルミニウム、チタン、タンタルおよびクロムなどの高純度金属または添加合金化された単層構造または多層膜構造の金属膜である。第１導電膜は、２００ｎｍ〜３００ｎｍ程度の薄い膜厚に成膜される。
【００５７】
この第１導電膜を、たとえばフォトエッチング法によって、所定形状にパターン形成することによって、第１配線であるゲート配線１０３が絶縁性基板１２１上に形成される。ゲート配線１０３は、絶縁性基板１２１の一端辺に平行な第１方向（図１の左右方向）に延び、第１方向に略垂直な第２方向（図１の上下方向）に所定の間隔を開けて配置される。
【００５８】
第２配線である下層ソース配線１０４ａは、各ゲート配線１０３間に第１方向に所定の間隔を開けて配置され、第２方向に延び、その両端部が各ゲート配線１０３に非接触に形成される。この下層ソース配線１０４ａは、その幅が約２０μｍ程度に形成される。
【００５９】
第１配線である複数本のゲート配線１０３と、第２配線である複数本の下層ソース配線１０４ａとによって、第１パターン配線が構成される。
【００６０】
次に、少なくとも下層ソース配線１０４ａの仮想延長線とゲート配線１０３との交差部１０５のゲート配線１０３上に、窒化シリコンなどの無機膜からなる絶縁層１１３を積層する。なお、この絶縁層１１３は、下層ソース配線１０４ａを完全に被覆しなければ、ゲート配線１０３を全長にわたって被覆する構成であっても良い。また絶縁層１１３は、有機膜であっても良い。
【００６１】
次に絶縁層１１３上に、スピンコート法またはロールコータ法などの塗布法によって、銅、銀またはニッケルなどの金属を含む金属ペーストを供給し、これを焼成することによって、膜厚が５００ｎｍ〜３μｍの平坦な第２導電層を形成する。この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法ならびに、フォトリソグラフィ法によって、所定のパターン形状を有するレジストマスクを形成し、エッチングすることによって、第３配線である上層ソース配線１０４ｂを複数本形成する。この複数本の上層ソース配線１０４ｂが第２パターン配線を構成する。
【００６２】
上層ソース配線１０４ｂは、前述のゲート配線１０３および下層ソース配線１０４ａと同一材料から成る。この上層ソース配線１０４ｂは、ゲート配線１０３に関して、第１方向一方側の下層ソース配線１０４ａの他端部１３３と、第１方向他方側の下層ソース配線１０４ａの一端部１３４とを接続した状態で、絶縁層１１３上に積層される。つまり、上層ソース配線１０４ｂは、絶縁層１１３をまたいで、下層ソース配線１０４ａを相互に接続する。この下層ソース配線１０４ａと上層ソース配線１０４ｂとによって、ソース配線１０４が構成される。なお本実施形態では、一本の上層ソース配線１０４ｂが、第１方向に平行な同一直線上にある全ての下層ソース配線１０４ａを被覆している。
【００６３】
また、この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法ならびに、フォトリソグラフィ法によって、所定のパターン形状を有するレジストマスクを形成しエッチングすることによって、前述のドレイン接続線１１０およびソース接続線１１１を形成する。
【００６４】
上述のよう製造されるアクティブマトリクス基板１０１では、ソース配線１０４の上層ソース配線１０４ｂが膜厚に形成されているので、真空成膜装置とフォトエッチング法とによって、ソース配線を形成する先行技術に比較して、ソース配線１０４に作用する応力が少なくなる。したがって先行技術に比較して、クロス部１０５のソース配線１０４の断線を防止することができる。また、ドレイン接続線１０９およびソース接続線１１０も、先行技術に比較して厚膜に形成されるので、ドレイン接続線１０９およびソース接続線１１０の断線も防止される。したがって、歩留まりが向上し、アクティブマトリクス基板１０１の信頼性が向上する。
【００６５】
また、上層ソース配線１０４ｂ、ドレイン接続線１０９およびソース接続線１１０の形成時に、高価な真空成膜装置および露光装置を必要としないので、設備投資のコストを削減できる。さらに真空室を必要としないので、工場の巨大化を抑えることができる。これによって工場の敷地確保が容易に成り、さらに工場内のクリーン度を均一に維持することができる。
【００６６】
次に、本発明の第２の実施の形態の電子部品の製造方法について説明する。図４は、本発明の第２の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板２０１の平面図である。図４に示すように、アクティブマトリクス基板２０１には、透明導電材料から成る複数の画素電極２０２がマトリクス状に数万個以上設けられており（図４では６個に略）、これらの画素電極２０２の周囲を通り、互いに直交差するように、走査信号を供給するための第１配線である各ゲート配線２０３と表示信号を供給するためのソース配線２０４とが設けられている。また、これらのゲート配線２０３とソース配線２０４の絶縁クロス部２０５の近傍において、画素電極２０２に接続されるスイッチング素子としてのＴＦＴ２０６が設けられている。
【００６７】
このＴＦＴ２０６のゲート電極２０７にはゲート配線２０３が接続され、ゲート電極２０７に入力される走査信号によってＴＦＴ２０６が駆動制御される。また、ＴＦＴ２０６のドレイン電極２０８は、ドレイン接続線２１０を介して画素電極２０２と接続されている。さらに、ＴＦＴ２０６のソース電極２０９にはソース接続線２１１を介してソース配線２０４が接続され、そのソース電極２０９に表示信号が入力される。
【００６８】
図５は、図４の切断面線Ｖ−Ｖから見た断面図である。図５に示すように、ガラスやプラスチックなどの絶縁性基板２２１上に、ゲート配線２０３に接続され、ゲート配線２０３と同一材料で同時形成されたゲート電極２０７が形成されているとともに、その上を覆って窒化シリコンなどのゲート絶縁層２１２が形成されている。さらにその上には、ゲート電極２０７と重畳するように半導体層２２２が形成されている。さらにその上に、ソース電極２０９およびドレイン電極２０８となるｎ＋Ｓｉ層が形成されている。ソース電極２０９上にはソース接続線２１１が形成され、ソース配線２０４に接続される。これらの、ゲート電極２０７、ゲート絶縁層２１２、半導体層２２２、ソース電極２０９およびドレイン電極２０８によって、ＴＦＴ２０６が構成される。
【００６９】
ソース配線２０４は、ゲート配線２０３と同一材料から成る、たとえば２０μｍ程度と幅広の複数本の第２配線である下層ソース配線２０４ａと、ソース接続線２１１と同一材料から成り下層ソース配線２０４ａより幅狭の、たとえば１２〜１３μｍ程度の幅を有する第３配線である上層ソース配線２０４ｂとによって構成される。つまり、ソース配線２０４は、下層ソース配線２０４ａと、この下層ソース配線２０４ａ上に積層される上層ソース配線２０４ｂとの２層構造である。
【００７０】
また、ドレイン電極２０８はソース接続線２１１と同一材料から成るドレイン接続線２１０を介して画素電極２０２に接続される。ドレイン接続線２１０は、絶縁性基板２２１上に積層される第１接続線２１０ａと、ＴＦＴ２０６のドレイン電極２０８および第１接続線２１０ａの一端部を被覆した状態で、両者を電気的に接続する第２接続線２１０ｂと、画素電極２０２および第１接続線２１０ａの他端部間に介在された状態で、両者を電気的に接続する第３接続線２１０ｃとによって構成される。
【００７１】
また、アクティブマトリクス基板２０１上のほぼ全面にわたり、各部材間の隙間を埋めるようにして、表面が平坦な有機絶縁層２３５が積層される。この有機絶縁層２３５は、アクリル系樹脂から成り、その膜厚は約１μｍ〜約４μｍ程度である。この有機絶縁層２３５上に画素電極２０２が積層される。この有機絶縁層２３５には、前述のソース接続線２１１を形成するための第１凹部２５１と、ドレイン接続線２１０の第１接続線２１０ａを形成するための第２凹部２５２と、ドレイン接続線２１０の第３接続線２１０ｃを形成するための第３凹部２５３とが形成される。これらの第１〜第３凹部２５１〜２５３は、有機絶縁層２３５が未硬化の状態で、表面に凸部を有する転写型を押圧することによって、転写形成される。これらの第１〜第３凹部２５１〜２５３の各接続線２１１、２１０ａ、２１０ｃは、その表面が有機絶縁層２３５の表面と同一高さに成るように、形成される。また、これらの第１〜第３接続線２１１，２１０ａ，２１０ｃは、塗布法によって形成される。
【００７２】
図６は、図４の切断面線ＶＩ−ＶＩから見た断面図である。図６に示すように、クロス部２０５のゲート配線２０３の上にゲート絶縁層２１２と同一材料から成る絶縁層２１３が積層される。この絶縁層２１３と、ゲート配線２０３に関して一方側の下層ソース配線２０４ａの一端部２３３と、ゲート配線２０３に関して他方側の下層ソース配線２０４ａの他端部２３４との上に、上層ソース配線２０４ｂが積層される。
【００７３】
次に、上述したアクティブマトリクス基板２０１の製造方法、特にゲート配線２０３およびソース配線２０４の形成方法について説明する。ガラスやプラスチックからなる絶縁性基板２２１上に、減圧ＣＶＤ装置またはスパッタ装置などの真空成膜装置によって、第１導電膜を形成する。この第１導電膜は、アルミニウム、チタン、タンタルおよびクロムなどの高純度金属または添加合金化された単層構造または多層膜構造の金属膜である。第１導電膜は、２００ｎｍ〜３００ｎｍ程度の薄い膜厚に成膜される。
【００７４】
この第１導電膜を、たとえばフォトエッチング法によって、所定形状にパターン形成することによって、複数本のゲート配線２０３と、複数本の下層ソース配線２０４ａとが絶縁性基板２２１上に形成される。ゲート配線２０３は、絶縁性基板２２１の一端辺に平行な第１方向（図４の左右方向）に延び、第１方向に垂直な第２方向（図４の左右方向）に所定の間隔を開けて配置される。
【００７５】
下層ソース配線２０４ａは、各ゲート配線２０３間に第１方向に所定の間隔を開けて配置され、第２方向に延び、その両端部がゲート配線２０３に非接触に形成される。この下層ソース配線２０４ａは、その幅が約２０μｍ程度に形成される。
【００７６】
第１配線である複数本のゲート配線１０３と、第２配線である複数本の下層ソース配線２０４ａとによって、第１パターン配線が構成される。
次に、少なくとも下層ソース配線２０４ａの延長線とゲート配線２０３との交差部２０５のゲート配線２０３上に、窒化シリコンなどの無機膜からなる絶縁層２１３を積層する。なお、この絶縁層２１３は、下層ソース配線２０４ａを完全に被覆しなければ、ゲート配線２０３を全長にわたって被覆する構成であっても良い。また、絶縁層２１３は有機膜であっても良い。
【００７７】
絶縁層２１３上に、スピンコート法またはロールコータ法などの塗布法によって、銅、銀またはニッケルなどの金属を含む金属ペーストを供給し、これを焼成することによって、膜厚が５００ｎｍ〜３μｍの平坦な第２導電層を形成する。この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法ならびに、フォトリソグラフィ法によって、所定のパターン形状を有するレジストマスクを形成し、エッチングすることによって、第３配線である上層ソース配線２０４ｂを複数本形成する。この複数本の上層ソース配線２０４ｂが第２パターン配線を構成する。
【００７８】
上層ソース配線２０４ｂは、前述のゲート配線２０３および下層ソース配線２０４ａと同一材料から成る。この上層ソース配線２０４ｂは、ゲート配線２０３に関して、第１方向一方側の下層ソース配線２０４ａの他端部２３３と、第１方向他方側の下層ソース配線２０４ａの一端部２３４とを接続して、絶縁層２１３上に積層される。つまり、上層ソース配線２０４ｂは、絶縁増２１３をまたいで、下層ソース配線２０４ａを接続する。下層ソース配線２０４ａと上層ソース配線２０４ｂとによって、ソース配線２０４が構成される。
【００７９】
また、上層ソース配線２０４ｂは凸版印刷法によって、絶縁層２１３、各下層ソース配線２０４ａの一端部２３３および他端部２３４にわたって被覆するように、印刷して形成することもできる。これは、上層ソース配線２０４ａが、クロス部２０５の僅かな領域のみにしか形成しないため、印刷法であっても、充分なパターン精度を得ることができる。これによって、レジストマスクの形成工程およびエッチング工程を省略することができる。
【００８０】
また、上層ソース配線２０４ｂは、絶縁層２１３上に真空成膜法によって、平坦な第２導電層を形成し、この第２導電層上に、凸版印刷またはスクリーン印刷などの印刷法によって、所定のパターン形状を有するレジストマスクを形成し、エッチングすることによって形成されてもよい。
【００８１】
上述のように製造されるアクティブマトリクス基板２０１では、ソース配線２０４の上層ソース配線２０４ｂが膜厚に形成されているので、真空成膜装置とフォトエッチング法とによって、ソース配線を形成する先行技術に比較して、ソース配線２０４に作用する応力が少なくなる。したがって先行技術に比較して、クロス部２０５のソース配線２０４の断線を防止することができる。
【００８２】
また、ゲート配線２０３と下層ソース配線２０４ａとを、同一工程で形成するので、製造プロセスが先行技術に比較して短縮する。
【００８３】
また、上層ソース配線２０４ｂ、ドレイン接続線２０９およびソース接続線２１０の形成時に、高価な真空成膜装置および露光装置を必要としないので、設備投資のコストを削減できる。さらに真空室を必要としないので、工場の巨大化を抑えることができる。これによって工場の敷地確保が容易に成り、さらに工場内のクリーン度を均一に維持することができる。
【００８４】
また、画素電極２０２が平坦な有機絶縁層２３５上に形成され、かつ画素電極２０２に接続されるドレイン接続線２０９の第３接続線２１０ｃが、有機絶縁層２３５の第３凹部に形成され、この第３接続線２１０ｃの表面を有機絶縁層２３５の表面と同一高さにするので、画素電極２０２と第３接続線２１０ｃとの接続部の段差が可及的に小さくなり、断線などの不具合が防止される。
【００８５】
さらに画素電極２０２を、ゲート配線２０３および下層ソース配線２０４ａ上に、できるだけ近接させることができる。また、画素電極２０２を、ゲート配線２０３および下層ソース配線２０４ａ上に、重畳させることができる。したがって、開口率が向上するので、輝度の向上および消費電力の低減を図ることができる。
【００８６】
次に、本発明の第３の実施の形態の電子部品の製造方法について説明する。図７は、本発明の第３の実施の形態の電子部品の製造方法によって、製造されたアクティブマトリクス側基板３０１の断面図である。なお図７ではソース配線３０４とゲート配線３０３のクロス部３０５近傍と、ドレイン接続線３１０および画素電３０２の接続部分とを示す。
【００８７】
図７に示すように、絶縁性基板３２１上に、ゲート配線３０３が形成され、このゲート配線３０３上に、窒化シリコンなどの無機膜から成る絶縁層３１３が積層される。この絶縁層３１３と、ゲート配線３０３に関して一方側の下層ソース配線３０４ａの一端部３３３と、ゲート配線３０３に関して他方側の下層ソース配線３０４ａの他端部３３４との上に、上層ソース配線３０４ｂが積層される。この上層ソース配線３０４ｂと下層ソース配線３０４ａとによって、ソース配線３０４が構成される。なお、これらの各部材については、上述の第２の実施の形態と同一の製造方法によって、製造することができる。
【００８８】
また絶縁性基板３２１上に、ＴＦＴ（図示せず）のドレイン電極に接続されるドレイン接続線３１０が形成される。
【００８９】
アクティブマトリクス基板３０１上のほぼ全面にわたり、各部材間の隙間を埋めるようにして、表面が平坦な有機絶縁層３３５が積層される。この有機絶縁層３３５は、アクリル系樹脂から成り、その膜厚は約１μｍ〜約４μｍ程度である。
【００９０】
クロス部３０５上の有機絶縁層３３５に、凸部３４７が形成され、この凸部３４７は、仮想線で示される対向基板３４０とアクティブマトリクス側基板３０１の間の正確な間隙に保持するためのスペーサとして機能する。このようにスペーサの形成位置を、クロス部３０５のような遮光部のみにすることによって、開口率が向上する。さらに、先行技術のように、スペーサを散布する必要が無いので、部品点数が少なくなる。また、スペーサ散布工程および散布装置を必要としないので、部材管理および作業工程の簡便化が進められ、投資およびフットプリントを低減できる。
【００９１】
さらに、ドレイン接続線３１０と画素電極３０２との接続部には、凹部３４８が形成され、この凹部３４８は、ドレイン接続線３１０と画素電極３０２とを接続するためのコンタクトホールとして機能する。
【００９２】
次に、上記のスペーサとコンタクトホールとの製造方法について、説明する。未硬化の平坦な有機絶縁層３３５の上方に、表面の凹凸が形成された転写型を配置し、この転写型を有機絶縁層３３５に押圧することによって、有機絶縁層３３５に凹凸が転写形成される。このように、凸部３４７であるスペーサと凹部３４８であるコンタクトホールとが同時形成されるので、製造効率が向上する。また上述した転写形成法は、エッチングなどの他のパターン形成法に比較して、立体形状を効率良く形成することができる。
【００９３】
さらに、絶縁性基板３２１が数百ｍｍ角以上の大型基板であっても、寸法および形状のバラツキを小さく形成することができる。したがって、コンタクトホールに臨む有機絶縁層３３５の周壁３４１が、比較的なだらかな曲線から成り、かつそのテーパ角が３０°〜６０°を有するように、安定した加工を行うことができる。したがって、コンタクトホールを介して、ドレイン接続線３１０に接続される画素電極３０２の接続部３４６の断線を低減することができる。なお、転写型による転写形成のみでは、コンタクトホールの有機絶縁層３３５を完全に除去して、ドレイン接続線３１０を完全に露出させることは困難な場合もあるため、転写形成後に、一様に有機絶縁層３３５の表面をわずかに、たとえば１００〜３００ｎｍ程度に、エッチング除去することが好ましい。
【００９４】
【発明の効果】
請求項１記載の本発明によれば、第２パターン配線の形成時に、高価な真空成膜装置および露光装置を必要としないので、設備投資のコストが削減できる。さらに、印刷装置は真空室を必要としないため、工場の巨大化を抑えることができる。これによって、工場の敷地確保が容易になり、さらに工場内のクリーン度を均一に維持することも容易となる。したがって、各工程間の搬送経路も簡素化することができる。さらに第２パターン配線は、第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成るので、電子部品内の薄膜の使用率を低下させることができる。これによって、歩留まりを向上させることができ、電子部品の信頼性も向上する。
【００９５】
請求項２記載の本発明によれば、塗布装置は、真空室を必要としないので、真空成膜装置に比較すると小型である。したがって、請求項１の本発明と同様の効果を達成することができる。さらに第２導電層は、５００ｎｍ以上３μｍ以下の膜厚から成り、比較的厚膜であるため、配線の抵抗が低減され、これによって信号遅延が低減される。たとえば電子部品がアクティブマトリクス基板である場合には、表示品位を向上できるといった効果も生じる。また第２パターン配線は平坦であるので、第２パターン配線上にさらに各種の膜を形成したとしても、この膜の膜厚制御および平坦化が容易となる。
【００９６】
請求項３記載の本発明によれば、請求項１および請求項２の発明の効果と同様の効果を達成することができる。
【００９７】
請求項４記載の本発明によれば、先行技術に比較して第３配線のパターン精度が低下しても、液晶表示装置の開口率が低下と言った問題を最小限にすることができる。
【００９８】
請求項５記載の本発明によれば、第２パターン配線上に表面が平坦な絶縁層を形成したので、厚膜の第２パターン配線と薄膜の第１パターン配線との間の段差を許容することができる。さらに、この絶縁層の上に電極や配線を形成したとき、これらの電極や配線の断線が少なくなる。また、電子部品がアクティブマトリクス基板である場合には、画素電極を第１パターン配線や第２パターン配線に重畳することができる。これによって、開口率を向上させることができ、輝度の向上およびバックライトの消費電力の低減を行うことができる。
【００９９】
請求項６記載の本発明によれば、つまり平坦化絶縁層のパターン形成に、装置が高価でランニングコストの高いフォトエッチング法を行う必要がなくなる。また、電子部品がアクティブマトリクス基板である場合には、平坦化絶縁層に転写形成された凹部は、たとえば画素電極とドレイン電極とを接続するコンタクトホールとして機能することができる。
【０１００】
請求項７記載の本発明によれば、平坦化絶縁層のパターン形成に、フォトエッチングを行う必要がない。また、電子部品がアクティブマトリクス基板である場合には、この平坦化絶縁層に転写形成された凸部がスペーサとして機能する。したがって、アクティブマトリクス基板上の散布される先行技術の単独スペーサを必要がせず、これによってアクティブマトリクス基板の部品点数が少なくなる。さらに単独スペーサの散布工程およびスペーサ散布装置が無くなるので、部材管理および作業工程管理の簡便化が進められ、投資およびフットプリントを低減できる。また、上述のスペーサ散布方法では、散布されたスペーサは不特定領域に配置されるので、画素の開口率が低いといった問題があったが、このようにスペーサを転写形成することによって、スペーサの形成位置を、たとえばゲート配線とソース配線との交差部のような遮光部のみに制御することができる。したがって、液晶表示装置の表示品位が向上する。
【０１０１】
請求項８記載の本発明によれば、画素電極とドレイン電極との間の段差領域に形成されるドレイン接続線を、塗布法によって厚膜に形成するので、このドレイン接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【０１０２】
請求項９記載の本発明によれば、ドレイン接続線が平坦化絶縁層の凹部に形成されるので、ドレイン接続線を平坦にすることが容易である。したがって、ドレイン接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
請求項１０記載の本発明によれば、ソース配線とソース電極との間の段差領域に形成されるソース接続線を、塗布法によって厚膜に形成するので、このソース接続線に作用する応力を少なくすることができる。したがって、段差領域で生じる断線などの不具合を防止することができ、液晶表示装置の歩留まりおよび信頼性が向上される。
【０１０３】
請求項１１記載の本発明によれば、ソース接続線が平坦化絶縁層の凹部に形成されるので、ソース接続線を平坦にすることが容易である。したがって、ソース接続線の断線などの不具合を防止することができ、歩留まりおよび信頼性が向上する。また、液晶の配向を均一に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板１０１の平面図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た断面図である。
【図３】図１の切断面線ＩＩＩ−ＩＩＩから見た断面図である。
【図４】本発明の第２の実施形態の電子部品の製造方法によって製造されたアクティブマトリクス基板２０１の平面図である。
【図５】図４の切断面線Ｖ−Ｖから見た断面図である。
【図６】図４の切断面線ＶＩ−ＶＩから見た断面図である。
【図７】本発明の第３の実施の形態の電子部品の製造方法によって、製造されたアクティブマトリクス側基板３０１の断面図である。
【図８】先行技術の透過型液晶表示パネルのアクティブマトリクス基板１の一般的な構成を示す図である。
【図９】アクティブマトリクス基板１のＴＦＴ３部分の断面図である。
【図１０】先行技術の膜形成プロセスを示す図である。
【符号の説明】
１０１，２０１，３０１ アクティブマトリクス基板
１０２，２０２，３０２ 画素電極
１０３，２０３，３０３ ゲート配線
１０４，２０４，３０４ ソース配線
１０５，２０５，３０５ クロス部
１０６，２０６，３０６ ＴＦＴ
１１０，２１０，３１０ ドレイン接続線
１１１，２１１，３１１ ソース接続線
１２１．２２１，３２１ 絶縁性基板
２３５，３３５ 平坦化絶縁膜
２５１，２５２，２５３、３４８ 凹部
３４７ 凸部
Claims (11)
- 基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、少なくとも凸版印刷またはスクリーン印刷によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る前記第２パターン配線を形成することを特徴とする電子部品の製造方法。 - 基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、少なくともスピンコート法またはロールコータ法によって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る表面が平坦な第２導電層を形成し、第２導電層を所定形状にパターン形成することによって前記第２パターン配線を形成することを特徴とする電子部品の製造方法。 - 基板と、基板上に積層される第１パターン配線と、第１パターン配線上に積層される絶縁層と、絶縁層上に積層される第２パターン配線とを含む電子部品の製造方法において、
前記基板上に、真空成膜装置によって２００ｎｍ以上３００ｎｍ以下の膜厚から成る第１導電層を形成し、第１導電層を所定形状にパターン形成することによって、前記第１パターン配線を形成し、
前記絶縁層上に、スピンコート法またはロールコータ法によって第２導電層を形成し、凸版印刷またはスクリーン印刷によって第２導電層上に所定パターンのレジストマスクを形成し、第２導電層をエッチングすることによって、前記第１パターン配線と同一材料から成りかつ５００ｎｍ以上３μｍ以下の膜厚から成る前記第２パターン配線を形成することを特徴とする電子部品の製造方法。 - 前記第１パターン配線は、第１方向に延びる複数本の第１配線と、第１方向に略垂直な第２方向に延び、前記第１配線に接触しないように分断される複数本の第２配線とによって構成され、
前記絶縁層は、前記第２配線の延長線と前記第１配線との交差部の第１配線上に積層され、
前記第２パターン配線は、前記絶縁層をまたいで分断された第２配線を接続する複数本の第３配線を有することを特徴とする請求項１〜３のいずれか一つに記載の電子部品の製造方法。 - 前記第２パターン配線上に、表面が平坦化された平坦化絶縁層を形成することを特徴とする請求項１〜４のいずれか一つに記載の電子部品の製造方法。
- 前記平坦化絶縁層に、凸部を有する転写型を転写することによって、平坦化絶縁層に凹部を形成することを特徴とする請求項５記載の電子部品の製造方法。
- 前記電子部品は、対向基板との間隔を保持するスペーサを有し、前記平坦化絶縁層に、凹部を有する転写型を転写することによって、平坦化絶縁層にスペーサと成る凸部を形成することを特徴とする請求項５または６記載の電子部品の製造方法。
- 前記電子部品は、液晶表示装置のアクティブマトリクス基板であって、
前記第１配線はゲート配線であって、前記第２配線と第３配線とによってソース配線が構成され、
前記ゲート配線とソース配線との交差部の近傍に、薄膜トランジスタが設けられ、
前記薄膜トランジスタの近傍に画素電極が設けられ、
前記画素電極と薄膜トランジスタのドレイン電極とを、電気的に接続するドレイン接続線を塗布法によって形成することを特徴とする請求項４〜７のいずれか一つに記載の電子部品の製造方法。 - 前記ドレイン接続線を平坦化絶縁膜に形成された凹部に形成することを特徴とする請求項８記載の電子部品の製造方法。
- 前記ソース配線と前記薄膜トランジスタのソース電極とを、電気的に接続するソース接続線を塗布法によって形成することを特徴とする請求項８または９記載の電子部品の製造方法。
- 前記ソース接続線を前記平坦化絶縁膜に形成された凹部に形成することを特徴とする請求項８〜１０のいずれか一つに記載の電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000281873A JP3597769B2 (ja) | 2000-09-18 | 2000-09-18 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000281873A JP3597769B2 (ja) | 2000-09-18 | 2000-09-18 | 電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002090776A JP2002090776A (ja) | 2002-03-27 |
| JP3597769B2 true JP3597769B2 (ja) | 2004-12-08 |
Family
ID=18766468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000281873A Expired - Fee Related JP3597769B2 (ja) | 2000-09-18 | 2000-09-18 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3597769B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864435B2 (en) * | 2001-04-25 | 2005-03-08 | Alien Technology Corporation | Electrical contacts for flexible displays |
| JP4403354B2 (ja) * | 2002-09-11 | 2010-01-27 | ソニー株式会社 | 薄膜回路基板 |
| KR100900542B1 (ko) | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| JP4275644B2 (ja) * | 2004-06-23 | 2009-06-10 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法、並びに電子装置 |
| JP2006065020A (ja) | 2004-08-27 | 2006-03-09 | Seiko Epson Corp | アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器 |
| JP2006251120A (ja) | 2005-03-09 | 2006-09-21 | Seiko Epson Corp | 画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器 |
| KR100683766B1 (ko) | 2005-03-30 | 2007-02-15 | 삼성에스디아이 주식회사 | 평판표시장치 및 그의 제조방법 |
| KR20070036286A (ko) * | 2005-09-29 | 2007-04-03 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625585B2 (ja) * | 1991-03-08 | 1997-07-02 | 沖電気工業株式会社 | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH05119332A (ja) * | 1991-10-30 | 1993-05-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH09330909A (ja) * | 1996-06-11 | 1997-12-22 | Komatsu Ltd | 表面処理装置およびこれを用いた表面処理方法 |
| JP3622934B2 (ja) * | 1996-07-31 | 2005-02-23 | エルジー フィリップス エルシーディー カンパニー リミテッド | 薄膜トランジスタ型液晶表示装置 |
| JP3721682B2 (ja) * | 1996-12-26 | 2005-11-30 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法 |
| JPH10260413A (ja) * | 1997-03-19 | 1998-09-29 | Toshiba Corp | 液晶表示素子の製造方法 |
-
2000
- 2000-09-18 JP JP2000281873A patent/JP3597769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002090776A (ja) | 2002-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040212 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
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