KR20060095654A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 터널 산화막을 형성하기 전에 웨이퍼 에지 부위의 이물을 제거함으로써 터널 산화막 전세정 공정시 웨이퍼 에지 부위의 이물이 웨이퍼 전면으로 퍼지는 현상을 방지할 수 있다.
따라서, 이물로 인한 터널 산화막 퀄리티(quality) 저하 문제 및 패턴 불량 문제를 해결할 수 있다.
이물, 디펙트, 경사 식각(bevel etch)

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 웨이퍼 기판 11 : 스크린 산화막
12 : 패드 질화막 13 : 캡산화막
14 : 산화막 15 : 터널 산화막
16 : 고전압 소자용 게이트 산화막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 터널 산화막의 퀄리티(quality) 및 소자 프로파일(profile)을 개선하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자 제조 공정은 레이저 마크(laser mark) 형성 공정, 문턱전압 스크린(Vt screen) 산화막 형성 공정, 프리키(pre key) 마스크 및 에칭(mask&etch) 공정, 웰(well) 및 문턱전압(Vt) 이온주입 공정을 실시한 후에 패드 질화막과 캡산화막을 형성하고, 고전압 소자 영역이 노출되도록 상기 캡산화막과 패드 질화막을 패터닝하고 상기 캡산화막을 완전히 제거한 후에 고전압 소자 영역에 산화막을 형성한 다음, 상기 패드 질화막을 완전히 제거하여 저전압 소자 영역까지 오픈하고 전세정 공정을 실시하고 나서, 전면 산화 공정을 실시하여 저전압 소자 영역에는 터널 산화막을 형성하고 고전압 소자 영역에는 상기 터널 산화막보다 상기 산화막 두께만큼 두꺼운 고전압용 게이트 산화막을 형성하는 공정 순으로 진행된다.
이처럼 터널 산화막 형성 전에 많은 마스크 및 에칭 공정을 실시해야 하는데, 이로 인해 웨이퍼 기판 에지 부위에 이물이 발생되게 된다. 이러한 이물은 터널 산화막 전세정 공정시 부유하여 웨이퍼 기판 내부로 유입되게 된다.
상기 이물의 주성분은 카본(carbon) 계열의 불순물로, 터널 산화막의 퀄리티(quality)를 저하시키는 원인이 되고 있다. 또한, 이물의 존재로 인해 프로파일(profile)상 볼록해지는 디펙트(defect)가 야기되므로 후속 공정에서의 패터닝(patterning) 등에 영향을 주어 수율(yield)이 저하되게 된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것 으로써, 터널 산화막의 퀄리티를 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 디펙트를 방지하여 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 저전압 소자 영역 및 고전압 소자 영역을 갖는 웨이퍼 기판의 고전압 소자 영역에 산화막을 형성하는 단계와, 웨이퍼 기판 에지 부분의 이물을 제거하는 단계와, 전세정 공정을 실시하는 단계와, 산화 공정을 실시하여 상기 저전압 소자 영역에는 제 1 두께를 갖는 터널 산화막을 형성하고 상기 고전압 소자 영역에는 제 1 두께보다 상기 산화막 두께만큼 두꺼운 제 2 두께를 갖는 고전압용 게이트 산화막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성 요소(element)를 가리킨다.
먼저, 도 1a에 도시된 바와 같이, 레이저 마스크 공정(laser mask) 공정이 완료된 웨이퍼 기판(10) 전면에 건식 또는 습식 산화 공정으로 스크린 산화막(11)을 형성한다.
상기 스크린 산화막(11)은 이후에 실시하는 웰 이온 및 문턱전압 이온 주입 공정을 위한 마스크(mask) 및 포토레지스트 스트립/크리닝(PR strip/cleaning) 공정에서 소실되는 양을 고려하여 50~80Å의 두께로 형성한다.
그런 다음, 프리키(pre key) 마스크 및 에칭 공정을 실시하고 웰(well) 이온 및 문턱전압(Vt) 이온 주입 공정을 실시한다.
그리고 나서, 전면에 패드 질화막(12)과 캡산화막(13)을 차례로 증착한다. 상기 캡산화막(13)으로는 HTO(High Temperature Oxide)막을 사용하는 것이 좋다.
이어, 상기 캡산화막(13)상에 고전압 소자 영역을 노출하는 HRC(HV ReCess) 마스크(미도시)를 형성하고, 상기 HRC 마스크를 이용하여 고전압 소자 영역의 캡산화막(13)과 패드 질화막(12)을 제거하고 상기 HRC 마스크를 스트립(strip)한다.
상기 캡산화막(13)과 HRC 마스크의 접합면에 형성될 수 있는 디펙트 생성을 사전 억제하기 위해서는 상기 HRC 마스크를 형성하기 전에 PIRANHA(H2SO4+ H2O2)를 이용한 세정 공정을 추가로 실시하는 것이 바람직하다.
그런 다음, 도 1b에 도시하는 바와 같이 상기 캡산화막(13)을 완전히 제거하고, 상기 저전압 소자 영역상에 남아 있는 패드 질화막(12)을 마스크로 산화 공정 을 실시하여 고전압 소자 영역에 제 1 두께를 갖는 산화막(14)을 형성한다.
그리고, 도 1c에 도시하는 바와 같이 상기 저전압 소자 영역에 남아 있는 패드 질화막(12)을 완전히 제거한다.
이상의 공정 결과, 상기 웨이퍼 기판(10) 에지(edge) 부분에 집중적으로 이물이 생성되는데, 이러한 이물이 이후에 실시하는 터널 산화막 전세정 공정에서 부유하여 웨이퍼 기판(10) 내부로 유입될 경우 터널 산화막의 퀄리티가 저하되고 프로파일상에 볼록해지는 디펙트를 유발한다.
위와 같은 문제를 예방하기 위하여, 도 1d에 도시하는 바와 같이 경사 식각 공정으로 전술한 공정을 완료한 웨이퍼(100)의 에지 부분 예를 들어, 웨이퍼(100) 에지로부터 2~3mm 거리 내에 있는 옥사이드(oxide)나 나이트라이드(nitride) 계열의 이물과 웨이퍼 기판(10)을 일정 두께 예를 들어, 20~50Å 정도 제거하여 웨이퍼 기판(10)에 흡착된 이물을 제거하여 이물 생성을 억제시킨다.
상기 경사 식각 공정은 CF4와 Ar의 혼합 가스 분위기에서 터널 산화막 형성 지역의 데미지가 최소화되도록 RF 파워를 조정해 가면서 실시한다.
상기 CF4 가스는 100~200sccm, Ar 가스는 50~100sccm 범위의 유량을 사용하고, 높은 RF 파워로 인한 터널 산화막 형성 지역의 플라즈마 데미지를 최소화하기 위하여 50~200W의 RF 파워를 사용한다.
그런 다음, SC-1(NH4OH + H2O2 + H2O)과 희석된 HF 수용액을 순차적으로 사용하여 터널 산화막 전세정 공정을 실시하여 잔류하는 유기물을 추가 제거하고 터널 산화막 형성부위의 자연 산화막을 제거한다.
상기 경사 식각 공정에 의하여 웨이퍼(100) 에지 부분 이물이 거의 제거된 상태이므로, 상기 전세정 공정시 웨이퍼 기판(10) 내부로 유입되는 이물의 양은 현저히 감소되게 된다.
그런 다음, 전면 산화 공정을 실시하여 저전압 소자 영역에는 터널 산화막(15)을 형성하고 고전압 소자 영역에는 상기 터널 산화막(15)보다 상기 산화막(14)의 두께만큼 두꺼운 고전압 소자용 게이트 산화막(16)을 형성한다.
상기 전면 산화 공정시 750~800℃의 온도 범위 내에서 일정 두께의 순수 산화막 박막을 형성하고 난 후, 900~1000℃의 온도범위까지 온도를 올려서 N2O 가스를 이용한 어닐(anneal)을 실시하여 원하는 두께의 터널 산화막(15)을 형성하여, 내부에 질소 원자의 함유율이 2.0~3.0% 수준인 양질의 터널 산화막(15)을 형성한다.
이후, 상기 터널 산화막(15) 및 고전압 소자용 게이트 산화막(16)상에 폴리실리콘막(17)을 증착하고 통상적인 셀프 얼라인 STI(self aligned Shallow Trench Isolation) 공정에 따라서 트렌치 소자분리막을 형성한다.
위에서는 본 발명을 셀프 얼라인 STI 공정에 적용한 경우를 예로 들어 설명하였으나, 트렌치 소자분리막을 형성한 다음에 게이트를 형성하는 전통적인 STI(conventional Shallow Trench Isolation) 공정 및 셀프얼라인 플로팅 게이트(Self Aligned Floating Gate) 공정 등에도 적용 가능함을 밝혀둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 웨이퍼 에지 부위의 이물을 경사 식각을 통해 사전 제거함으로써 이물에 의한 터널 산화막의 퀄리티 저하를 방지할 수 있다.
둘째, 경사 식각시 RF 파워를 제어하여 터널 산화막 형성지역을 데미지를 최소화하고 이물 제거 효율을 높일 수 있다.
셋째, 이물로 인한 프로파일상 디펙트를 방지할 수 있다.
넷째, 이물로 인한 불량을 줄일 수 있으므로 수율을 향상시킬 수 있다.

Claims (13)

  1. (a) 저전압 소자 영역 및 고전압 소자 영역을 갖는 웨이퍼 기판의 고전압 소자 영역에 산화막을 형성하는 단계;
    (b) 웨이퍼 기판 에지 부분의 이물을 제거하는 단계;
    (c) 전세정 공정을 실시하는 단계;
    (d) 산화 공정을 실시하여 상기 저전압 소자 영역에는 제 1 두께를 갖는 터널 산화막을 형성하고 상기 고전압 소자 영역에는 제 1 두께보다 상기 산화막 두께만큼 두꺼운 제 2 두께를 갖는 고전압용 게이트 산화막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 (b) 단계는 상기 웨이퍼 기판 에지 부분을 경사 식각하는 단계임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 웨이퍼 기판 에지 부분은 웨이퍼 기판 에지에서 2~3mm 이내의 부분인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 2항에 있어서,
    상기 경사 식각 공정은 CF4와 Ar의 혼합 가스 분위기에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 CF4의 유량은 100~200sccm이고, Ar의 유량은 50~100sccm인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 경사 식각 공정은 50~200W의 RF 파워하에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 (b) 단계에서 상기 웨이퍼 기판에 흡착된 이물을 제거하기 위하여 상기 웨이퍼 기판 에지 부분을 20~50Å의 두께로 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 (c) 단계에서 SC-1(NH4OH+ H2O2+H2O)과 희석된 HF 용액을 순차적으로 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 (a) 단계는 상기 웨이퍼 기판상에 패드 질화막과 캡산화막을 형성하는 단계;
    상기 캡산화막상에 상기 고전압 소자 영역을 오픈하는 마스크를 형성하는 단계;
    상기 마스크를 이용하여 캡산화막과 패드 질화막을 제거하여 고전압 소자 영역의 웨이퍼 기판을 노출하는 단계;
    상기 캡산화막을 완전히 제거하는 단계;
    상기 패드 질화막을 마스크로 고전압 소자 영역의 웨이퍼 기판에 상기 산화막을 형성하는 단계; 및
    상기 패드 질화막을 완전히 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 (a) 단계에서 상기 산화막을 형성하기 전에 상기 웨이퍼 기판 전면에 스크린 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 스크린 산화막은 50~80Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제 1항에 있어서,
    상기 (d) 단계는 750~800℃의 온도 범위내에서 일정 두께의 산화막을 형성하는 단계; 및
    900~1000℃까지 온도를 올려서 N2O 가스를 이용한 어닐(anneal) 공정으로 상 기 산화막을 원하는 두께로 늘리어 상기 저전압 소자 영역에는 터널 산화막이 형성되도록 하고 고전압 소자영역에는 고전압 소자용 게이트 산화막을 형성하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  13. 제 1항에 있어서,
    상기 (d) 단계에서 상기 터널 산화막을 질소 원자 함유율이 2.0~3.0%의 되게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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