KR20060089675A - 필드 산화막을 포함하는 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리콘 기판의 주면에는, 실리콘 질화물로 이루어진 사이드 스페이서가 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 적층의 측벽에 형성된다. 그런 다음, 채널 스토퍼용의 이온 주입 영역이 적층, 사이드 스페이서 및 레지스트 층을 마크스로서 이용하여 불순물 이온을 주입함으로써 형성된다. 레지스트 층 및 사이드 스페이서가 제거된 후, 필드 산화막이 적층을 마스크로서 이용하는 선택 산화에 의해 형성되고, 이온 주입 영역에 대응하는 채널 스토퍼 영역이 형성된다. 적층이 제거된 후, MOS형 트랜지스터와 같은 회로 소자가 필드 산화막의 각 소자 개구 내에 형성된다.
반도체 장치, 필드 산화막, MOS형 트랜지스터, 이온 주입, 소자 개구

Description

필드 산화막을 포함하는 반도체 장치의 제조 방법{MANUFACTURE METHOD FOR SEMICONDUCTOR DEVICE HAVING FIELD OXIDE FILM}
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 MOS형 IC 제조 방법의 주요 공정들을 예시하는 단면도.
도 2는 사이드 스페이서부(side spacer portion)의 변형예를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 CMOS형 IC의 n-채널 MOS형 트랜지스터 제조 방법의 주요 공정들을 예시하는 단면도.
도 4는 도 3c에 도시된 레지스트 에칭 공정에 있어서 처리 시간과 레지스트 에칭량(후퇴량(retracted amount)) 간의 관계를 도시한 그래프.
도 5는 레지스트 에칭량과 드레인 접합 내압(junction breakdown voltage) 간의 관계를 도시한 그래프.
도 6a 내지 도 6h는, 도 3a 내지 도 3h를 참조하여 기술된 CMOS형 IC의 p-채널 MOS형 트랜지스터 제조 방법의 주요 공정들을 예시하는 단면도.
도 7a 내지 도 7c는 종래 필드 산화막 형성 방법의 예를 예시하는 단면도.
도 8a 및 도 8b는 종래의 필드 산화막 형성 방법의 다른 예를 예시하는 단면도.
도 9a 내지 도 9c는 종래의 필드 산화막 형성 방법의 또 다른 예를 예시하는 단면도.
<도면의 주요 부호에 대한 간단한 설명>
10 : 반도체 기판
12 : p-형 웰 영역
14, 16 : n-형 웰 영역
18 : 실리콘 산화막
20 : 실리콘 질화막
22 : 폴리실리콘막
본 출원은, 2005년 2월 4일자로 출원된 일본 특허 출원 번호 제2005-028699호 및 2005년 3월 18일자로 출원된 일본 특허 출원 번호 제2005-078628호에 기초하여 우선권 주장하며, 이들의 전체 내용은 참조로서 본원에 포함된다.
본 발명은 MOS(metal oxide semiconductor)형 집적 회로(IC)의 제조에 적합한 필드 산화막(소자 분리막)의 형성 방법에 관한 것으로, 특히 필드 산화막의 바로 아래에 소자 개구(device opening)로부터 이격되어 채널 스토퍼 영역(channel stopper region)을 형성하는 기술에 관한 것이다.
필드 산화막의 바로 아래에 소자 개구로부터 이격된 채널 스토퍼 영역을 포함하는 필드 산화막을 형성하는 종래의 방법으로서, 도 7a 내지 도 7c에 예시된 사 이드 스페이서를 이용하는 방법이 알려져 있다(예를 들면, JP-A-HEI-5-136123 참조).
도 7a에 도시된 공정에서, p-형 실리콘 기판(1)의 표면을 열 산화시켜 실리콘 산화막(2)을 형성한 후, 실리콘 산화막(2) 위에 CVD(chemical vapor deposition)에 의해 실리콘 질화막(3)을 형성하고, 실리콘 질화막(3) 위에 CVD에 의해 실리콘 산화막(4)을 형성한다. 실리콘 질화막(3)과 실리콘 산화막(4)의 적층(lamination)은 레지스트 층을 마스크로 이용하는 건식 에칭에 의해 원하는 소자 개구 패턴으로 패터닝된다.
다음으로, 실리콘 산화막(2) 위에 CVD에 의해 실리콘 산화막을 형성함으로써, 잔존하는 실리콘 질화막(3)과 실리콘 산화막(4)의 적층을 피복하고, 그 후 이 실리콘 산화막을 이방성 에칭(anisotropical etching)에 의해 에치백(etch back)하여, 실리콘 산화막 위에 사이드 스페이서(4a)를 형성하고, 사이드 스페이서는 실리콘 산화막의 잔존부로 이루어지고 실리콘 질화막(3)과 실리콘 산화막(4)의 적층의 측벽(side wall)을 폐루프(closed loop) 형상으로 피복한다. 마스크로서 실리콘 산화막(2), 실리콘 질화막(3) 및 실리콘 산화막(4)의 적층 M과, 실리콘 산화막(2) 및 사이드 스페이서(4a)의 적층을 이용함으로써, 붕소 이온 B+가 기판(1)의 표면층에 주입되어 사이드 스페이서(4a)의 주변부에 채널 스토퍼용의 이온 주입 영역(5a)을 형성한다. 실리콘 산화막(4), 사이드 스페이서(4a) 및 실리콘 질화막(3)으로 피복되지 않은 실리콘 산화막(2)의 영역(점선으로 표시된 영역)이 플루오르화수소 산 함유 화학물(hydrofluoric acid containing chemical)에 의해 에칭되어 제거된다. 잔존하는 실리콘 산화막(2)과 실리콘 질화막(3)의 적층으로 피복되지 않은 기판(1)의 표면이 그에 따라 노출되고, 이온 주입 영역(5a)의 표면이 또한 노출된다.
도 7b에 도시된 공정에서, 실리콘 산화막(2)과 실리콘 질화막(3)의 적층을 마스크로서 이용하는 선택 산화에 의해 기판(1)의 표면 위에 소자 개구(6A)를 포함하는 필드 산화막(6)이 형성된다. 이 공정에서의 열처리에 의해, 이온 주입 영역(5a)에 기초하여 p-형 채널 스토퍼 영역(5)이 형성된다. 채널 스토퍼 영역(5)은 필드 산화막(6)의 바로 아래에 소자 개구(6A)로부터 이격되어 배치된다.
도 7c에 도시된 공정에서, 실리콘 질화막(3) 및 실리콘 산화막(2)은 순차적으로 에칭되고 제거되어 소자 개구(6A)에서 기판(1)의 표면부를 노출시킨다. 소자 개구(6A)에서의 실리콘 표면은 열적으로 산화되어 실리콘 산화막으로 이루어지는 게이트 절연막(7)을 형성하고, 그 후에 게이트 산화막(7) 위에 도핑된 폴리실리콘(doped polysilicon) 등으로 이루어지는 게이트 전극층(8)이 형성되며, 마스크로서 필드 절연막(6) 및 게이트 전극층(8)을 이용하여 불순물 이온을 주입하는 것에 의해 n+-형 소스/드레인 영역(9S 및 9D)을 형성한다. 그 결과, 소자 개구(6A) 내에는 MOS형 트랜지스터가 형성된다.
전술한 필드 산화막 형성 방법에 따르면, 채널 스토퍼 영역(5)은 필드 절연막(6)의 바로 아래에 소자 개구(6A)로부터 이격되어 형성된다. 그러므로, 도 7c에 도시된 바와 같이 소자 개구(6A)내에 MOS형 트랜지스터가 형성되는 경우에, (a) 소 스/드레인 영역(9S 및 9D)과 채널 스토퍼 영역(5)의 사이에 pn 접합이 형성되지 않아, pn 접합 내압(耐壓)(breakdown voltage)을 향상시킬 수 있고 접합 용량을 감소시킬 수 있으며, (b) 채널 길이 방향(소스/드레인 영역 사이에서 전류가 흐르는 방향)에 수직인 방향에 따른 채널 폭은 채널 스토퍼 영역(5)에 의해 좁혀지지 않으므로, 좁아진 채널폭에 의해 야기되는 트랜지스터 특성의 변동(소위, 좁은 채널 효과(narrow channel effect))을 회피할 수 있다는 장점이 있다.
그러나, 전술한 필드 산화막 형성 방법에 따르면, 도 7a에 도시된 공정에서 실리콘 산화막(4), 사이드 스페이서(4a) 및 점선으로 표시된 실리콘 산화막(2)의 일부가 플루오르화수소산 함유 화학물에 의해 에칭되고 제거되는 경우에, 실리콘 질화막(3) 바로 아래의 실리콘 산화막(2)에 언더커트(undercut)가 형성된다. 이를 회피하기 위해서, 도 8a 및 도 8b에 도시된 바와 같은 필드 산화막 형성 방법이 제안되어 왔다(예를 들면, JP-A-HEI-5-136123 참조).
도 8a에 도시된 공정에서, 도 7a를 참조하여 이루어진 전술한 설명과 유사하게, p-형 실리콘 기판(1)의 표면 위에 실리콘 산화막(2)과 실리콘 질화막(3)을 순차적으로 형성한 후, 실리콘 질화막(3)을 원하는 소자 개구 패턴으로 패터닝한다. 실리콘 산화막(2) 위에 CVD에 의해 실리콘 산화막(4A)을 형성하여, 잔존하는 실리콘 질화막(3)을 피복한다. 실리콘 산화막(4A)은 실리콘 산화막(2) 위의 실리콘 질화막(3)의 측벽을 피복하는 폐루프 부분(4b)을 가지도록 형성된다. 그 다음, 실리콘 산화막(2), 실리콘 질화막(3) 및 실리콘 산화막(4A)의 적층 M'과, 실리콘 산화막(2) 및 실리콘 산화막(4A)의 폐루프 부분의 적층을 마스크로서 이용하여, 붕소 이온 B+을 실리콘 산화막(2, 4A)의 적층을 통해서 기판(1)의 표면층에 주입하는 것에 의해, 실리콘 산화막(4A)의 폐루프 부분(4b)의 주변부에 채널 스토퍼용의 이온 주입 영역(5a)을 형성한다.
도 8b에 도시된 공정에서, 실리콘 산화막(2), 실리콘 질화막(3) 및 실리콘 산화막(4A)의 적층을 마스크로서 이용하는 선택 산화를 수행하여, 기판(1)의 표면 위에 소자 개구(5a)를 포함하는 필드 산화막(6)을 형성한다. 이 공정에서의 열처리에 의해, 이온 주입 영역(5a)에 기초하여 p-형 채널 스토퍼 영역(5)이 형성된다. 채널 스토퍼 영역(5)은 필드 산화막(6)의 바로 아래에 소자 개구(6A)로부터 이격되어 배치된다. 그 후, 실리콘 산화막(4A), 실리콘 질화막(3), 및 실리콘 산화막(2)이 순차적으로 제거되어, 도 7c를 참조하여 설명한 것과 유사한 방식으로 소자 개구(6A) 내에 MOS형 트랜지스터를 형성한다.
도 8a 및 도 8b를 참조하여 전술한 필드 산화막 형성 방법에 따르면, 도 8a에 도시된 이온 주입 공정 후에 실리콘 산화막들(2, 4A)이 제거되지 않으므로, 실리콘 산화막(2)의 언더커트에 의해 야기되는 버즈 비크(bird's beak) 길이의 증가 및 변동을 억제할 수 있다.
열적 산화에 의해 필드 산화막을 형성한 후, 열적 산화에 이용되는 산화 마스크를 이온 주입 마스크로서 이용하여, 필드 산화막을 통해 이온 주입을 수행하는 것에 의해 채널 스토퍼용의 이온 주입 영역을 형성하는 채널 스토퍼 영역 형성 방법이 알려져 있다(예를 들면, JP-A-HEI-6-5588 및 JP-A-HEI-6-85053 참조). 이 경 우, 버즈 비크의 형성을 억제하기 위해, 실리콘 질화물로 이루어지고 약 50nm의 두께를 가지는 측벽이 산화 마스크의 측벽 위에 형성된다(소위, 횡적으로 밀봉된 LOCOS(local oxidation of silicon)법이 채택된다). 그러나, 측벽의 존재만으로는, 필드 산화막의 소자 개구로부터 이격된 채널 스토퍼용의 이온 주입 영역을 형성하는 것이 어렵다.
JP-A-HEI-6-5588에 기재된 채널 스토퍼 영역 형성 방법에 따르면, 이온 주입 처리 전에, 폴리실리콘으로 이루어지고 실리콘 질화물의 측벽에 중첩된 약 50nm의 두께를 가지는 측벽을 형성함으로써, 채널 스토퍼용의 이온 주입 영역을 소자 개구로부터 이격하여 형성할 수 있다. JP-A-HEI-6-85053에 기재된 채널 스토퍼 영역 형성 방법에 따르면, 산화 마스크로서 아래로부터 순서대로 실리콘 산화막, 폴리실리콘막 및 실리콘 질화막을 중첩시킨 적층을 이용함과 함께, 열적 산화 처리 동안에 산화막 중의 폴리실리콘막의 측부를 산화시키는 것에 의해, 채널 스토퍼용의 이온 주입 영역을 소자 개구로부터 이격하여 형성할 수 있다.
도 9a 내지 도 9c에 도시된 바와 같이 레지스트 층이 이온 주입 마스크로서 이용되는 종래의 필드 산화막 형성 방법의 다른 예가 알려져 있다(예를 들면, JP-A-2000-12789 참조).
도 9a에 도시된 공정에서, 실리콘 기판의 주면 위에 n-형 웰 영역(1a) 및 p-형 웰 영역(1b)을 형성한 후, 해당 주면 위에 열적 산화에 의해 실리콘 산화막(2)을 형성하고, 실리콘 산화막(2) 위에 CVD에 의해 실리콘 질화막(3)을 형성한다. 웰 영역(1a) 위의 실리콘 질화막(3) 상에 원하는 소자 개구 패턴에 따라 포토리소 그래피 처리에 의해 레지스트 층(4B)을 형성한다. 그 다음, 레지스트 층(4B)을 마스크로서 이용하여, 건식 에칭에 의해 실리콘 질화막(3)을 패터닝하는 것에 의해 레지스트 층(4B)에 대응하는 패턴을 가지는 실리콘 질화막(3)을 잔존시킨다.
다음으로, 도 9b에 도시된 공정에서, 실리콘 산화막(2) 위에 포토리소그래피 처리에 의해 레지스트 층(4C)을 형성함으로써, 레지스트 층(4B) 및 그 근처의 실리콘 산화막 부분을 노출시키고 p-형 웰 영역(1b)을 피복한다. 레지스트 층(4B, 4C)을 마스크로서 이용하여, n-형 불순물 이온을 웰 영역(1a)에 주입하는 것에 의해 채널 스토퍼용의 이온 주입 영역(5b)을 형성한다. 그런 다음, 레지스트 층(4B, 4C)을 제거한다.
도 9c에 도시된 공정에서, 실리콘 산화막(2) 및 실리콘 질화막(3)의 적층을 마스크로서 이용하는 선택 산화를 수행하여 기판(1)의 상부 표면 위에 필드 산화막(6)을 형성한다. 그 결과, 필드 산화막(6)은 실리콘 질화막(3)에 대응하는 소자 개구(6A)를 가지도록 형성된다. 이 공정에서의 열처리에 의해, 이온 주입 영역(5b)에 기초하여 웰 영역(1a)의 표면층에 n-형 채널 스토퍼 영역(5B)이 형성된다. 채널 스토퍼 영역(5B)은, 내측 단부가 소자 개구(6A)에 배치되도록 형성된다. 그런 후, 도 7c를 참조하여 전술한 방법을 적용하여, 소자 개구(6A) 내에 MOS형 트랜지스터를 형성한다.
도 7a 내지 도 7c를 참조하여 설명된 필드 산화막 형성 방법에 따르면, 도 7a에 도시된 공정을, 100keV 이상의 가속 에너지로 붕소 이온 B+를 주입하는 통상의 이온 주입 처리로 간주한다면, 실리콘 산화막(2) 및 사이드 스페이서(4a)의 적층의 마스크 기능이 충분하지 않다(이온 관통(penetration)의 가능성이 있다). 적층 M 및 사이드 스페이서(4a)를 피복하는 레지스트 층을 추가적으로 형성하여 이온 주입 마스크를 강화할 필요가 있다. 이것은, 사이드 스페이서(4a)를 구성하는 실리콘 산화물의 이온 억제 능력이 낮기 때문이다. 또한, 도 8a에 도시된 이온 주입 공정에서, 실리콘 산화막(2) 및 폐루프 부분(4b)의 적층의 마스크 기능이 충분하지 않다. 적층 M' 및 폐루프 부분(4b)을 피복하는 레지스트 층을 추가적으로 형성하여 이온 주입 마스크를 강화할 필요가 있다. 레지스트 마스크를 추가적으로 형성하여 이온 주입 마스크를 강화하는 경우에는, 레지스트 필-오프(peel-off)와 같은 문제가 발생하여, 제조 수율의 저하를 초래할 수 있다.
도 8a 및 도 8b를 참조하여 전술한 필드 산화막 형성 방법에 따르면, 실리콘 산화막(2, 4A)의 적층을 통한 열적 산화를 행하기 때문에, 도 7a 내지 도 7c를 참조하여 전술한 필드 산화막 형성 방법에 비해, 처리 시간이 길어진다.
전술한 바와 같이, 필드 산화막이 형성된 후 필드 산화막을 통해 이온 주입이 수행되는 채널 스토퍼 영역 형성 방법에서는, 이온 주입이 약 600nm의 두꺼운 필드 산화막을 통해 수행되므로, 200keV 이상의 가속 에너지를 가지는 고가의 이온 주입기를 이용할 필요가 있다.
도 9a 내지 도 9c를 참조하여 전술한 필드 산화막 형성 방법에 따르면, 공정에 있어서는 간단하지만, 채널 스토퍼 영역(5B)이 소자 개구(6A) 내에 연장하도록 형성되므로, 전술한 작용 효과 (a) 및 (b)를 얻을 수가 없다.
본 발명의 목적은, 필드 산화막의 바로 아래에 소자 개구로부터 이격된 채널 스토퍼 영역을 용이하고 더 높은 정밀도로 형성할 수 있는 새로운 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 제1 반도체 장치의 제조 방법이 제공되며, 이 방법은, 한 도전형의 적어도 하나의 영역을 가지는 실리콘 기판을 준비하는 단계, 실리콘 기판의 주면에 아래로부터 순서대로 제1 실리콘 산화막, 실리콘 질화막 및 제2 실리콘 산화막을 적층하는 단계, 제1 실리콘 산화막, 실리콘 질화막 및 제2 실리콘 산화막 중에서 적어도 실리콘 질화막 및 제2 실리콘 산화막을 포함하는 적층을 원하는 소자 개구 패턴에 따라 패터닝하는 단계, 적층의 측부를 피복하고 실리콘 질화물로 이루어지는 사이드 스페이서를 형성하는 단계, 적층 및 사이드 스페이서를 마스크로서 이용하여 실리콘 기판의 주면에 하나의 도전형의 불순물 이온들을 주입하는 것에 의해 채널 스토퍼용의 이온 주입 영역을 형성하는 단계, 및 사이드 스페이서를 제거한 후, 적층을 마스크로서 이용하는 선택 산화에 의해 실리콘 기판의 주면 위에 적층에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 이온 주입 영역에 기초하여 하나의 도전형의 채널 스토퍼 영역을 형성하는 단계를 포함한다.
제1 반도체 장치 제조 방법에 따르면, 채널 스토퍼용의 이온 주입 영역은 적어도 실리콘 질화막 및 제2 실리콘 산화막의 적층과, 그 적층의 측부를 피복하는 실리콘 질화물의 사이드 스페이서를 마스크로서 이용하여 불순물 이온을 주입하는 것에 의해 형성된다. 적층의 측부 스페이서를 제거한 후, 적층을 마스크로서 이용하는 선택 산화에 의해 적층에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 이온 주입에 의해 채널 스토퍼 영역을 형성한다. 이온 주입은 사이드 스페이서를 마스크로서 이용하여 수행되므로, 필드 산화막의 바로 아래에 소자 개구로부터 이격되어 채널 스토퍼 영역을 형성한다. 이 경우에, 사이드 스페이서는 높은 이온 억제 능력을 가지는 실리콘 질화물로 이루어지고, 적층 내의 실리콘 질화막은 사이드 스페이서가 제거되는 동안에 측부 에칭(side etching)되므로, 채널 스토퍼 영역이 소자 개구로부터 신뢰성있게 이격될 수 있도록 할 수 있다. 따라서, 레지스트 층을 추가적으로 이용할 필요가 없고 공정을 단순화시킨다. 사이드 스페이서를 제거한 후에 적층을 마스크로서 이용하여 선택적 에칭이 수행되므로, 비교적 짧은 처리 시간에 필드 산화막 및 채널 스토퍼 영역을 형성할 수 있다.
제1 반도체 장치의 제조 방법에서, 제2 실리콘 산화막은 실리콘 질화막 위에 퇴적된 폴리실리콘막을 열적으로 산화시켜 형성되는 실리콘 산화막일 수 있다. 그러므로, 제2 실리콘 산화막의 이온 억제 능력이 향상되고 이온 침투로 인한 불량 발생을 방지할 수 있다. 이 경우, 실리콘 질화막 위에 폴리실리콘막을 퇴적하기 전에, 실리콘 질화막을 열처리에 의해 치밀화(緻密化) 할 수 있다. 그러므로, 폴리실리콘막과 실리콘 질화막 간의 밀접한 접착을 향상시키고 폴리실리콘 필-오프 등으로 인한 불량 발생을 방지할 수 있다.
제1 반도체 장치의 제조 방법에서, 제2 실리콘 산화막은 실리콘 질화막 위에 퇴적된 후 열처리에 의해 치밀화된 실리콘 산화막일 수 있다. 그러므로, 제2 실리 콘 산화막의 이온 억제 능력을 향상시키고 이온 침투로 인한 불량 발생을 방지할 수 있다.
제1 반도체 장치 제조 방법에 따르면, 채널 스토퍼용의 이온 주입 영역은 적어도 실리콘 질화막 및 제2 실리콘 산화막의 적층과, 그 적층의 측부를 피복하는 실리콘 질화물의 사이드 스페이서를 마스크로서 이용하여 불순물 이온을 주입하는 것에 의해 형성된다. 적층의 측부 스페이서를 제거한 후, 적층을 마스크로서 이용하는 선택 산화에 의해 적층에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 이온 주입에 의해 채널 스토퍼 영역을 형성한다. 따라서, 소자 개구로부터 이격된 채널 스토퍼 영역을 용이하게 높은 정밀도로 형성할 수 있다.
본 발명의 다른 양태에 따르면, 제2 반도체 장치의 제조 방법이 제공되면, 이 방법은, 주면 및 적어도 소자 형성 영역에 하나의 도전형 영역을 가지는 실리콘 기판을 준비하는 단계, 실리콘 기판의 주면 위에 소자 형성 영역을 피복하는 산화 마스크 재료층을 형성하는 단계, 산화 마스크 재료층 위에 소자 형성 영역의 일부에 대응하는 제1 소자 개구 패턴에 따라 제1 레지스트 층을 형성하는 단계, 하나의 도전형의 불순물 이온을 제1 레지스트 층을 마스크로서 이용하여 산화 마스크 재료층을 통해 실리콘 기판의 주면에 주입하는 것에 의해 채널 스토퍼용의 제1 이온 주입 영역을 형성하는 단계, 제1 이온 주입 영역을 형성한 후, 제1 레지스트 층을 등방성으로 에칭하여 제1 레지스트 층의 두께 및 평면적 사이즈를 소정량만큼 감소시키는 단계, 등방성 에칭 후에, 제1 레지스트 층을 마스크로 이용하는 에칭에 의해 산화 마스크 재료층을 패터닝하여, 산화 마스크 재료층의 잔존부로 이루어지는 제1 산화 마스크를 형성하는 단계, 및 제1 레지스트 층을 제거한 후, 제1 산화 마스크를 이용하는 선택 산화에 의해 실리콘 기판의 주면에 제1 산화 마스크에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 제1 이온 주입 영역에 대응하는 하나의 도전형의 제1 채널 스토퍼 영역을 형성하는 단계를 포함한다.
제2 반도체 장치의 제조 방법에 따르면, 레지스트 층을 마스크로서 이용하는 불순물 이온 주입에 의해 채널 스토퍼용의 이온 주입 영역을 형성한다. 레지스트 층을 등방성으로 에칭하여 레지스트 층의 두께 및 측면적(lateral) 사이즈를 소정량만큼 감소시킨 후에, 레지스트 층을 마스크로서 이용하여 산화 마스크층을 에칭하고 패터닝하는 것에 의해 산화 마스크를 형성한다. 레지스트 층을 제거한 후, 산화 마스크를 이용하는 선택 산화에 의해 산화 마스크에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 이온 주입에 의해 채널 스토퍼 영역을 형성한다. 소자 개구와 채널 스토퍼 영역 간의 거리에 따라 소정량을 미리 설정함으로써, 채널 스토퍼 영역은 필드 산화막의 바로 아래에 소자 개구로부터 원하는 거리만큼 이격되어 정확하게 형성될 수 있다.
본 발명의 또 다른 양태에 따르면, 제3 반도체 장치의 제조 방법이 제공되면, 이 방법은, 주면 및 하나의 도전형의 소자 형성 영역 및 하나의 도전형과 반대되는 반대 도전형의 웰 영역을 가지는 실리콘 기판을 준비하는 단계, 실리콘 기판의 주면 위에 소자 형성 영역 및 웰 영역을 피복하는 산화 마스크 재료층을 형성하는 단계, 산화 마스크 재료층 위에 소자 형성 영역의 일부에 대응하는 제1 소자 개구 패턴 및 웰 영역의 일부에 대응하는 제2 소자 개구 패턴에 따라 제1 및 제2 레 지스트 층들을 형성하는 단계, 제1 및 제2 레지스트 층들을 마스크로서 이용하여 산화 마스크 재료층을 통해 하나의 도전형의 불순물 이온을 실리콘 기판의 주면에 주입하는 것에 의해 채널 스토퍼용의 제1 이온 주입 영역을 형성하는 단계, 제1 이온 주입 영역을 형성한 후, 제1 및 제2 레지스트 층들을 등방성으로 에칭하여, 제1 및 제2 레지스트 층의 두께 및 평면적 사이즈를 소정량만큼 감소시키는 단계, 소자 형성 영역 및 제1 레지스트 층을 피복하는 제3 레지스트 층을 형성하고, 제1 이온 주입 영역의 일부로서 웰 영역 내에 존재하는 이온 주입 영역을 피복하지 않고 제2 산화 마스크의 측부 및 제2 레지스트 층을 피복하는 제4 레지스트 층을 형성하는 단계, 제3 및 제4 레지스트 층들을 마스크로서 이용하여 반대 도전형의 불순물 이온을 웰 영역에 주입하는 것에 의해 제1 이온 주입 영역의 일부로서 웰 영역 내에 존재하는 이온 주입 영역을 보상하여 채널 스토퍼용의 제2 이온 주입 영역을 형성하는 단계, 및 제3 및 제4 레지스트 층들과 제1 및 제2 레지스트 층들을 제거한 후, 제1 및 제2 산화 마스크들을 이용하는 선택 산화에 의해 실리콘 기판의 주면에 제1 및 제2 산화 마스크들에 대응하는 제1 및 제2 소자 개구들을 가지는 필드 산화막과, 제1 이온 주입 영역에 대응하고 하나의 도전형을 가지는 제1 채널 스토퍼 영역과, 제2 이온 주입 영역에 대응하고 반대 도전형을 가지는 제2 채널 스토퍼 영역을 형성하는 단계를 포함한다.
제3 반도체 장치의 제조 방법에서, 하나의 도전형은 p-형이고, p-형 소자 형성 영역 및 n-형 웰 영역을 가지는 실리콘 기판이 준비된다. p-형 소자 형성 영역에서, 제1 반도체 장치의 제조 방법과 유사하게, 산화 마스크 재료층을 형성하는 공정, 제1 레지스트 층을 형성하는 공정, 제1 이온 주입 영역을 형성하는 공정, 제1 레지스트 층의 두께와 평면적 사이즈를 감소시키는 공정, 제1 산화 마스크를 형성하는 공정, 및 제3 레지스트 층을 형성하는 공정을 포함하는 처리가 수행된다. n-형 웰 영역에서, 산화 마스크 재료층을 형성하는 공정, 제2 레지스트 층을 형성하는 공정, 제1 이온 주입 영역을 형성하는 공정, 제2 레지스트 층의 두께 및 측면적 사이즈를 감소시키는 공정, 제2 산화 마스크를 형성하는 공정 및 제4 레지스트 층을 형성하는 공정을 포함하는 처리가 p-형 소자 형성 영역과 공통으로 수행된다.
제3 및 제4 레지스트 층을 형성하는 공정에서, 소자 형성 영역 및 제1 레지스트 층을 피복하는 제3 레지스트 층을 형성하고, 제1 이온 주입 영역의 일부로서 n-형 웰 영역 내에 존재하는 이온 주입 영역을 피복하지 않고 제2 산화 마스크의 측부 및 제2 레지스트 층을 피복하는 제4 레지스트 층을 형성한다. n-형의 불순물 이온을 제3 및 제4 레지스트 층을 마스크로서 이용하여 n-형 웰 영역에 주입하는 것에 의해 제1 이온 주입 영역의 일부로서 n-형 웰 영역 내에 존재하는 이온 주입 영역을 보상하여 채널 스토퍼 영역용의 제2 이온 주입 영역을 형성한다.
제3 및 제4 레지스트 층들과 제1 및 제2 레지스트 층들을 제거한 후, 제1 및 제2 산화 마스크들을 이용하는 선택 산화에 의해 실리콘 기판의 주면에 제1 및 제2 산화 마스크들에 대응하는 제1 및 제2 소자 개구들을 가지는 필드 산화막과, 제1 이온 주입 영역에 대응하는 p-형 제1 채널 스토퍼 영역과, 제2 이온 주입 영역에 대응하는 n-형 제2 채널 스토퍼 영역을 형성한다. 제1 채널 스토퍼 영역은 필드 산화막의 바로 아래에 제1 소자 개구로부터 이격되어 정확하게 형성될 수 있고, 제 2 채널 스토퍼 영역은 필드 산화막의 바로 아래에 제2 소자 개구로부터 이격되어 정확하게 형성될 수 있다.
제2 반도체 장치의 제조 방법에 따르면, 하나의 도전형의 소자 형성 영역에서, 채널 스토퍼 영역은 필드 산화막의 바로 아래에 소자 개구로부터 이격되어 용이하게 높은 정밀도로 형성될 수 있다. 공정수가 작으므로, 제조 수율이 향상될 수 있고 비용 절감이 달성될 수 있다.
제3 반도체 장치의 제조 방법에 따르면, 하나의 도전형의 소자 형성 영역과 반대 도전형 웰 영역 둘다에서, 채널 스토퍼 영역은 필드 산화막의 바로 아래에 소자 개구로부터 이격되어 용이하게 높은 정밀도로 형성될 수 있다. 공정수의 증가가 억제될 수 있으므로, 제조 수율이 향상될 수 있고 비용 절감이 달성될 수 있다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 필드 산화막 형성 방법을 이용한 MOS형 IC의 제조 방법을 예시하고 있다. 도 1a 내지 도 1j에 대응하는 공정들이 순차적으로 설명될 것이다.
도 1a에 도시된 공정에서, p-형 실리콘 기판(10)의 주면 위에 p-형 웰 영역(12) 및 n-형 웰 영역(14, 16)을 공지된 방법에 의해 나란히 형성한다. n-형 웰 영역(14, 16)은 p-형 웰 영역(12)을 둘러싸는 하나의 웰 영역으로서 형성될 수 있다. 웰 영역들(12 내지 16)을 형성한 후, 기판(10)의 주면 위에 열적 산화에 의해 실리콘 산화막(스트레스(stress) 완화용의 패드 산화막)(18)을 형성한다. 실리콘 산화막(18)의 두께는 예를 들어, 30nm 내지 40nm의 범위일 수 있다. 실리콘 산화 막(18) 위에 CVD에 의해 실리콘 질화막(20)을 형성하고, 실리콘 질화막(20) 위에 CVD에 의해 폴리실리콘막(22)을 형성한다. 폴리실리콘막(22)의 두께는 이온 주입 조건 및 실리콘 질화막(20)의 두께를 고려하여 결정된다. 예를 들어, 붕소 이온 B+을 100keV의 가속 에너지로 주입하는 경우, 실리콘 질화막(20)의 두께는 170nm일 수 있고, 폴리실리콘막(22)의 두께는 200nm 내지 300nm(바람직하게는 250nm)일 수 있다.
실리콘 질화막(20) 위에 폴리실리콘막(22)을 퇴적하기 전에, 실리콘 질화막(22)을 산화성 분위기(oxidizing atmosphere)에서 열처리에 의해 치밀화 하는 것이 바람직하다. 이 열처리는, 실리콘 질화막(20)의 막질을 치밀화 하고, 실리콘 질화막(20)의 표면 위에 매우 얇은 실리콘 산화막을 형성한다. 따라서, 실리콘 질화막 위에 폴리실리콘막(22)을 퇴적할 때에, 실리콘 질화막(20)과 폴리실리콘막(22) 간의 밀접한 접착이 향상되어, 폴리실리콘 필-오프(peel-off)로 인한 불량 발생을 방지할 수 있다.
다음으로, 도 1b에 도시된 공정에서, 열적 산화에 의해 폴리실리콘막(22)을 산화시켜 실리콘 산화막(24)을 형성한다. 예를 들면, 열적 산화는 종형(縱型) 퍼니스(furnace)를 이용하여 950℃의 온도 및 O2/H2=13.3/7(l/min)의 가스 유량의 조건 하에서 수행될 수 있다. 폴리실리콘막(22)은 열적 산화에 의해 산화되므로, 높은 이온 억제 능력 및 높은 막질의 치밀화를 가지는 실리콘 산화막(24)이 형성될 수 있다. 실리콘 산화막(24)으로서, CVD에 의해 실리콘 질화막(20) 위에 퇴적되는 실리콘 산화막이 이용될 수 있다. 대안적으로, 실리콘 질화막(20) 위에 퇴적되고 열처리에 의해 치밀화된 실리콘 산화막이 이용될 수 있다. CVD에 의해 퇴적된 후 열처리에 의해 치밀화된 실리콘 산화막이 이용되는 경우, 이 실리콘 산화막은 높은 이온 억제 능력을 가진다.
도 1c에 도시된 공정에서, 실리콘 산화막(24) 위에 포토리소그래피 처리에 의해 소정의 소자 개구(활성 영역 형성 개구) 패턴에 따라 레지스트 층(26)을 형성한다. 도 1d에 도시된 공정에서, 실리콘 산화막(24), 실리콘 질화막(20) 및 실리콘 산화막(18)의 적층막을 레지스트 층(26)을 마스크로서 이용하는 에칭에 의해 패터닝하여, 적층막의 잔존부(막(18, 20 및 24)의 잔존부)로 이루어지는 마스크 적층(27)을 형성한다.
실리콘 산화막(24)은 건식 에칭에 의해 패터닝될 수 있다. 이 패터닝을 위해, 에칭 가스로서 Cl2/O2의 혼합 가스, CF4 가스 또는 SF6 가스를 이용하여 수 mTorr의 압력 조건 하에서 마이크로파 플라즈마 에칭(2.45MHz의 주파수) 또는 전자 사이클로트론 공명(electron cyclotron resonance: ECR) 플라즈마 에칭을 이용할 수 있다. 실리콘 질화막(20)은 건식 에칭에 의해 패터닝될 수 있다. 이 패터닝을 위해서는, 에칭 가스로서 CF4/CHF4의 혼합 가스를 이용하여 160mTorr의 압력 조건 하에서 무선 주파수(RF) 플라즈마 에칭을 이용할 수 있다. 이 경우에, RF 파워를 약 700W로 설정하고, 주파수를 13.56MHz로 설정할 수 있다.
실리콘 산화막(18)을 패터닝할 때, MOS형 트랜지스터와 같은 소자가 형성되 는 기판 표면에 불순물을 흡착하거나 손상층(damage layer)을 잔존시키는 에칭을 이용하지 않고, 기판 표면을 깨끗하게 유지할 수 있고 실리콘 질화막(20) 및 실리콘 기판(10)에 대해 높은 에칭 선택비를 제공할 수 있는 에칭을 이용하는 것이 바람직하다. 예를 들면, 실리콘 산화막(18)은 버퍼링된(buffered) 플루오르화수소산(HF+NH4F+(H2O)) 등을 이용하는 습식 에칭에 의해 에칭될 수 있다. 실리콘 산화막(18)은 패터닝되지 않고 잔존할 수 있다. 실리콘 산화막(18)이 잔존하는 경우, 실리콘 기판 표면의 오염(contamination) 문제가 발생하지 않으며, 이온 주입 동안에 채널링(channeling) 방지 효과를 기대할 수 있다.
에칭 후, 레지스트 층(26)은 O2 또는 O3 애싱(ashing)에 의해 제거된다. 황산+과산화수소수를 이용하는 화학 처리 및 순수 처리(pure water processing)가 순차적으로 수행되고 나서, 건조가 수행된다. 도 1e에 도시된 공정에서, 기판(10)의 표면 위에 적층(27)을 피복하는 사이드 스페이서 형성용의 실리콘 질화막(28)을 저압 CVD 등에 의해 형성한다. 실리콘 질화막(28)의 두께는 100nm 내지 250nm(바람직하게는 120nm 내지 180nm, 더욱 바람직하게는 150nm)이다. 실리콘 질화막(28)을 형성할 때, 실란계 가스(SiH4, Si2H8 등) 또는 TEOS(tetraethoxysilane)계 가스를 원료 가스로서, 산소(O2) 또는 오존(O3) 및 NOX의 혼합 가스를 반응 가스로서 이용하여 열분해형(pylolytic) CVD를 사용할 수 있다. 이 가스들을 이용한 플라즈마 여기형(plasma enhanced) CVD를 이용하거나, 또는 ECR 플라즈마와 같은 고밀도 플라즈마형의 CVD를 이용할 수 있다. 고밀도 플라즈마형 CVD로는, 저온에서 신속하 게 막을 형성할 수 있다.
다음으로, 실리콘 질화막(28)을 이방성 건식 에칭에 의해 에치백하여 사이드 스페이서(28a)를 형성한다. 사이드 스페이서(28a)는 실리콘 질화막(28)의 잔존부로 이루어지고, 기판(10)의 표면에 적층(27)의 측부를 피복하는 폐루프 형상으로 형성된다. 이방성 건식 에칭을 위해, 1:2의 혼합 비율로 된 CF4와 CHF3의 혼합 가스를 에칭 가스로서 이용하고 160mTorr의 압력 조건 하에서 RF 플라즈마 에칭을 수행할 수 있다. 이 경우에, RF 파워를 약 700W로 설정하고, 주파수를 13.56MHz로 설정할 수 있다. 적층(27)의 측부로부터 멀어지는 방향을 따르는 사이드 스페이서(28a)의 두께는 약 150nm로 설정될 수 있다. 전술한 바와 같이, 도 1d에 도시된 공정에서 실리콘 산화막(18)을 잔존시키는 경우, 실리콘 산화막(18)은 사이드 스페이서(28a)의 바로 아래에 잔존한다. 이 경우에, 사이드 스페이서(28a)의 바로 아래의 잔존부 바깥쪽의 실리콘 산화막(18)은 제거되거나 잔존할 수 있다(실리콘 산화막이 잔존하는 경우에 얻어지는 장점은 전술한 바와 동일하다).
도 1f에 도시된 공정에서, 기판(10)의 주면 위에 포토리소그래피 처리에 의해 레지스트 층(30)을 형성함으로써, n-형 웰 영역(14, 16)이 피복되고 p-형 웰 영역(12)이 노출된다. 마스크로서 레지스트 층(30), 적층(27) 및 사이드 스페이서(28a)를 이용하여 p-형 웰 영역(12)의 표면층에 붕소 이온 B+을 주입하는 것에 의해 채널 스토퍼용의 이온 주입 영역(32)을 형성한다. 이온 주입 조건은 100keV의 가속 에너지 및 1.5 x 1013 cm-2의 도즈량(dose)일 수 있다. 이온 주입 영역(32)은 사 이드 스페이서(28a)의 주변부에서 폐루프 형상으로 형성되고, 사이드 스페이서(28a)의 두께(예를 들면, 약 150nm)에 대응하는 거리만큼 적층의 측부로부터 이격된다.
도 1g에 도시된 공정에서, 레지스트 층(30)과 사이드 스페이서(28a)를 제거한다. 예를 들면, 사이드 스페이서(28a)는 160℃에서 뜨거운(hot) 인산을 이용하여 약 50분 동안의 등방성 습식 에칭에 의해 제거될 수 있다. 적층(27)을 구성하는 실리콘 질화막(20)은 측부 에칭되고 후퇴되어 이온 주입 영역(32)으로부터의 거리가 증가한다. 측부 에칭의 영향을 줄이기 위해, 다음의 조건 하에서 플라즈마 에처(etcher)를 이용하여 등방성 건식 에칭을 수행한다.
가스 유량: CF4/O2 = 100sccm 내지 200sccm(바람직하게는 150sccm)
압력: 0.5Torr 내지 1Torr
RF 파워: 250W 내지 500W
캐소드(cathode) 온도: 80℃
O2 가스의 용량비(volume ratio)는 CF4 가스에 비해 8% 내지 15%이다. CF4와 O2 혼합 가스의 가스 유량은 100sccm 내지 200sccm(바람직하게는 150sccm)이다.
이 조건 하에서, 실리콘 질화물의 에칭 레이트는 약 80nm/min이다.
실리콘 질화막(20)의 측부 에칭량의 제어성을 향상시키기 위해서는, 사이드 스페이서(28a)의 건식 에칭에서 이방성 건식 에칭을 먼저 수행한다. 이방성 건식 에칭의 조건은 다음과 같다.
가스 유량: CHF3/CF4/N2=60 내지 100/60 내지 100/10 내지 20sccm(바람직하게는 90/90/15sccm)
압력: 300mTorr 내지 500mTorr
RF 파워: 500W 내지 700W
에처로서는 평행평판형 플라즈마 에처 등이 이용될 수 있다. 이방성 건식 에칭에 의해 사이드 스페이서(28a)의 두께가 얕아지게 되는 단계에서, 전술한 등방성 에칭을 수행한다. 이와 같이, 이방성 건식 에칭 후에 등방성 에칭을 수행하는 경우, 등방성 건식 에칭의 처리 시간이 짧아지고 실리콘 질화막(20)의 측부 에칭량이 작아진다.
도 2는 사이드 스페이서부의 변형예를 도시하고 있다. 도 2에서, 도 1e에 도시된 것과 동일한 구성요소 등은 동일한 참조번호 및 기호로 나타내고, 그 설명은 생략한다. 이 예는, 사이드 스페이서(28a)와, 적층(27) 및 p-형 웰 영역(12)과의 사이에 얇은 실리콘 산화막(28b)이 배치되는 것을 특징으로 한다.
도 2에 도시된 사이드 스페이서 구조를 형성할 때, 도 1e에 도시된 공정에 있어서, 실리콘 질화막(28)을 퇴적하기 전에, 실리콘 산화막(28b)을 예를 들어, 30nm 내지 60nm(바람직하게는, 50nm)의 두께로 퇴적한다. 그런 후, 전술한 것과 유사한 방식으로, 실리콘 질화막(28)을 예를 들어, 90nm 내지 120nm(바람직하게는 100nm)의 두께로 퇴적한다. 또한, 실리콘 질화막을 필요에 따라, 예를 들어, 120nm 내지 150nm(바람직하게는 130nm)의 두께로 퇴적할 수 있다. 그런 다음, 전 술한 것과 유사한 방식으로, 실리콘 산화막(28b) 및 실리콘 질화막(28)의 적층을 에치백하여, 사이드 스페이서(28a)를 형성하고, 사이드 스페이서(28a)와, 적층(27) 및 p-형 웰 영역(12)과의 사이에 실리콘 산화막(28b)을 잔존시킨다.
도 2에 도시된 사이드 스페이서 구조에 따르면, 사이드 스페이서(28a)가 도 1g에 도시된 공정에서 습식 에칭에 의해 등방성으로 에칭되는 경우라도, 실리콘 산화막(28b)이 존재하기 때문에 실리콘 질화막(20)은 측부-에칭되지 않을 것이다. 그러므로, 사이즈 제어성이 향상된다. 사이드 스페이서(28a)를 제거한 후에 습식 에칭 등에 의해 실리콘 산화막(28b)만을 제거하는 것이 용이하다.
도 1h에 도시된 공정에서, 적층(27)을 마스크로서 이용하는 선택 산화에 의해 기판(10)의 표면에 소자 개구(34A)를 가지는 필드 산화막(34)을 형성한다. 이러한 공정에서의 열처리는, 필드 산화막(34)의 바로 아래에 소자 개구(36A)로부터 이격된 p-형 채널 스토퍼 영역(36)을 이온 주입 영역(32)에 기초하여 형성한다. 예를 들면, 선택 산화를 위해서는, 횡형 확산 퍼니스(lateral diffusion furnace)를 이용하여 1000℃의 온도에서 습식 열적 산화를 수행할 수 있고, 필드 산화막(34)으로서 350nm 내지 1000nm(바람직하게는 400nm 내지 600nm, 더욱 바람직하게는 500nm)의 두께를 가지는 실리콘 산화막을 형성할 수 있다.
도 1i에 도시된 공정에서, 적층(27)을 구성하는 실리콘 산화막(24), 실리콘 질화막(20) 및 실리콘 산화막(18)을 순차적으로 제거한다. 실리콘 산화막(24, 18)은 버퍼링된 플루오르화수소산을 이용하는 습식 에칭에 의해 제거될 수 있고, 실리콘 질화막(20)은 160℃의 온도에서 뜨거운 인산을 이용하여 약 60분 동안의 습식 에칭에 의해 제거될 수 있다.
소자 개구(34A) 내의 실리콘 산화막(18)이 제거된 실리콘 표면에는, 30nm 내지 50nm의 두께를 가지는 실리콘 산화막이 열적 산화에 의해 희생 산화막(sacrificial oxide film)으로서 형성된다. 열적 산화는 드라이 O2(또는 드라이 공기)에서 950℃의 온도로 수행될 수 있다. 희생 산화막으로서의 실리콘 산화막이 플루오르화수소산을 이용하여 제거된 후, 게이트 절연막(38)으로서의 실리콘 산화막이 열적 산화에 의해 소자 개구(34A)의 실리콘 표면 위에 형성된다. 열적 산화는 드라이 O2에서 950℃의 온도로 수행될 수 있다. 게이트 절연막(38)으로서의 실리콘 산화막의 두께는 6.5nm 내지 35nm(바람직하게는 12nm 내지 20nm, 더욱 바람직하게는 15nm)일 수 있다.
게이트 절연막(38)은 전술한 방식으로 형성된 단일 층 실리콘 산화막으로 한정되지 않고, 실리콘 산화막 및 그 실리콘 산화막 위에 중첩된 실리콘 질화막(또는 실리콘 산화질화막(silicon oxynitride film))의 적층, 탄탈 산화막(또는 고유전율막) 및 실리콘 산화막 또는 실리콘 질화막(또는 실리콘 산화질화막)의 적층, 또는 2개의 실리콘 산화물층 사이에 실리콘 질화막(또는 실리콘 산화질화막 또는 고유전율막)을 개재한 샌드위치 구조일 수 있다.
도 1j에 도시된 공정에서, 기판 상부 표면 위에 도핑된 폴리실리콘과 같은 게이트 전극 재료층을 퇴적한 후, 게이트 전극 재료층을 포토리소그래피 및 건식 에칭에 의해 패터닝하여 게이트 절연막(38) 위에 게이트 전극층(40)을 형성한다. 마스크로서 필드 산화막(34) 및 게이트 전극층(40)을 이용하여, 인 이온과 같은 n-형 불순물 이온을 p-형 웰 영역(12)의 표면층에 주입하고 주입된 불순물을 활성화하기 위해 어닐링(anneal)하는 것에 의해 n+-형 소스/드레인 영역(42, 44)을 형성한다. 그러므로, 소자 개구(34A) 내에 n-채널 MOS형 트랜지스터가 형성된다. MOS형 트랜지스터에 대한 구조 및 제조 방법은 전술한 것들로 한정되지 않고, 다양한 공지된 구조 및 제조 방법이 이용될 수 있다. 또한, 공지된 방법을 이용함으로써, n-형 웰 영역(14, 16)에 대응하는 소자 개구 내에 p-채널 MOS형 트랜지스터가 형성될 수 있다. MOS형 트랜지스터뿐만 아니라, MOS형 커패시터 및 저항 소자와 같은 회로 소자들이 소자 개구 내에 형성될 수 있다.
전술한 필드 산화막 형성 방법에 따르면, 도 1h에 도시된 바와 같이 채널 스토퍼 영역(36)이 필드 산화막(34)의 바로 아래에 소자 개구(34A)로부터 이격되어 형성되기 때문에, 도 1j에 도시된 바와 같이, 소스/드레인 영역(42, 44)과 채널 스토퍼 영역(36) 사이에 충분한 거리 ΔL이 유지될 수 있어, 접합 내압의 향상 및 접합 용량의 감소를 실현할 수 있다. 채널폭은 채널 스토퍼 영역(36)에 의해 좁아지지 않으므로, 좁은 채널 효과에 의해 야기되는 트랜지스터 특성의 저하(임계 전압의 증가 및 드레인 전류의 감소)를 방지할 수 있다. 더구나, 도 1e에 도시된 공정이 사이드 스페이서(28a)의 재료로서 높은 이온 억제 능력을 가지는 실리콘 질화물을 이용함으로써 충분한 마스크 기능을 제공하고, 도 1g에 도시된 공정이 실리콘 질화막(20)을 측부-에칭하므로, 도 1h에 도시된 공정은 채널 스토퍼 영역(36)이 소 자 개구(34A)로부터 신뢰성있게 이격되도록 할 수 있다. 또한, 실리콘 산화막(24)의 마스크 기능은, 사이드 스페이서(28a)의 마스크 기능의 향상과 실리콘 산화막(24)의 막질의 치밀화의 향상의 조합에 의해 향상되므로, 도 1f에 도시된 이온 주입 처리에서 적층(27) 및 사이드 스페이서(28a)를 피복하는 레지스트 층을 추가적으로 형성할 필요가 없게 됨으로써, 결과적으로, 공정이 간략화되고 제조 수율이 향상된다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 CMOS(complementary metal oxide semiconductor)형 IC의 n-채널 MOS형 트랜지스터 제조 방법을 예시하고 있다. 도 3a 내지 도 3h에 대응하는 공정들이 순차적으로 설명된다.
도 3a에 도시된 공정에서, p-형 실리콘 기판(110)의 주면 위에 공지된 방법에 의해 p-형 웰 영역(112) 및 n-형 웰 영역(114, 116)을 나란히 형성한다. n-형 웰 영역들(114, 116)은 p-형 웰 영역(112)을 둘러싸는 하나의 웰 영역으로서 형성될 수 있다. 웰 영역들(112 내지 116)을 형성한 후, 기판(110)의 주면 위에 열적 산화에 의해 실리콘 산화막(스트레스 완화용 패드 산화막)(118)을 형성한다. 실리콘 산화막(118)의 두께는 예를 들어, 30nm 내지 40nm의 범위일 수 있다. 실리콘 산화막(118) 위에 CVD에 의해 실리콘 질화막(120)을 형성한다. 실리콘 질화막(120)의 두께는 75nm 내지 150nm(바람직하게는 100nm)일 수 있다.
실리콘 질화막(120) 위에는, 레지스트 층(122a)을 소정의 소자 개구(활성 영역 형성 개구) 패턴에 따라 포토리소그래피 처리에 의해 형성한다. 레지스트 층(122a)의 재료는 노볼락(novolak)계 레지스트일 수 있고, 그 두께는 700nm 내지 1200nm(바람직하게는 900nm)일 수 있다.
다음으로, 도 3b에 도시된 공정에서, 마스크로서 레지스트 층(122a)을 이용함으로써, 실리콘 산화막(118) 및 실리콘 질화막(120)의 적층을 통해 웰 영역들(112 내지 116)의 표면층에 p-형 불순물 이온을 주입하여, 레지스트 층(122a)의 주변부에 폐루프 형상으로 채널 스토퍼용의 이온 주입 영역(124)을 형성한다. 예를 들면, 이 이온 주입 처리에서, 붕소 이온 B+는 100keV의 가속 에너지 및 1.5 x 1013cm-2의 도즈량의 조건 하에서 주입된다.
도 3c에 도시된 공정에서, 레지스트 층(122a)을 등방성으로 건식 에칭하여, 레지스트 층(122a)의 두께 및 평면적 사이즈를 소정량 Δt만큼 감소시킨다. 그러므로, 레지스트 층(122a)의 에지(edge) 위치는 이온 주입 영역(124)의 내측 단부로부터 에칭량 Δt에 대응하는 양만큼 후퇴하게 된다. 건식 에칭 조건은 다음과 같다.
가스 유량: O2 = 100sccm
압력: 0.3Torr
RF 파워: 125W
아래의 표 1은 전술한 조건 하의 레지스트 에칭 동안에 처리 시간(s)과 에칭량(레지스트 후퇴량) Δt(nm) 간의 관계를 도시하고 있다. 표 1에서, "에칭량"은 웨이퍼(기판(110))의 표면에 미리 결정된 9개의 측정점에서 측정된 에칭량의 평균값이다.
Figure 112006008352727-PAT00001
도 4는 표 1에 도시된 처리 시간과 에칭량 간의 관계를 도시한 그래프이다. 표 1 및 도 4로부터, 에칭량 Δt는 처리 시간에 거의 비례한다는 것을 알 수 있다. 도 3c에 도시된 공정에서 에칭량 Δt는 150nm보다 크거나 같은 범위일 수 있다. 이것은 표 2 및 도 5를 참조하여 나중에 설명될 것이다.
다음으로, 도 3d에 도시된 공정에서, 마스크로서 레지스트 층(122a)을 이용함으로써, 실리콘 질화막(120)을 이방성 건식 에칭에 의해 패터닝하여 실리콘 질화막(120)의 잔존부로 이루어지는 산화 마스크(120a)를 형성한다. 이 에칭은 다음의 에칭 조건 하에서 RF 플라즈마 에칭에 의해 수행될 수 있다.
에칭 가스: CF4/CHF4
압력: 160 mTorr
RF 파워: 700 W(13.56MHz)
산화 마스크(120a)를 형성한 후, 마스크로서 산화 마스크(120a) 및 레지스트 층(122a)의 적층을 이용함으로써, 산화 마스크(120a)로 피복되지 않은 실리콘 산화막(118)의 일부를 제거하여, 웰 영역들(112 내지 116)의 표면들을 노출시킨다. 그러나, 도시된 바와 같이 실리콘 산화막(118)을 에칭하지 않고 잔존시키는 경우, 실리콘 기판 표면의 오염을 방지할 수 있고, 이온 주입 동안에 채널링 방지 효과를 기대할 수 있다.
도 3e에 도시된 공정에서, 포토리소그래피 처리에 의해 실리콘 산화막(118) 위에 레지스트 층(126a)을 형성하여, 산화 마스크(120a), 레지스트 층(122a) 및 p-형 웰 영역(112)을 피복하고, n-형 웰 영역들(114, 116)을 피복하지 않는다. 레지스트 층(126a)이 후속 이온 주입 처리에서 이온 주입 마스크로서 이용되므로, 그 두께는 약 900nm 내지 1500nm(바람직하게는 약 1100nm)일 수 있다. 레지스트 층(122a)은 도 3a에 도시된 공정에서 큐어링(curing) 처리를 거쳤기 때문에, 레지스트 층(122a) 위에 레지스트 층(126a)을 중첩시켜 형성할 수 있다.
다음으로, 마스크로서 레지스트 층(126a)을 이용함으로써, n-형 불순물 이온을 실리콘 산화막(118)을 통해 n-형 웰 영역들(114, 116)의 표면층들에 주입하여, n-형 웰 영역들(114, 116)에 각각 채널 스토퍼용의 이온 주입 영역들(128, 130)을 형성한다. 이온 주입 영역들(128, 130)은 둘다 폐루프 패턴을 가지도록 형성된다. 대표로서 이온 주입 영역(130)에 대해서 도 6e를 참조하여 상세하게 후술될 것이다. 예를 들면, 이 이온 주입은 50keV의 가속 에너지 및 4.8 x 1012cm-2의 도즈량의 조건 하에서 인 이온 P+를 주입함으로써 수행된다. p-형 웰 영역(112)에 이온 주입 영역(124)의 일부(124a)가 잔존한다. p-채널 MOS 트랜지스터용의 채널 스토퍼 영역(불순물 도핑된 영역)이 n-형 웰 영역들(114, 116)에서는 필요하지 않은 경우, 도 3e에 도시된 레지스트 층 형성 공정 및 이온 주입 공정이 생략된다.
다음으로, 도 3f에 도시된 공정에서, 레지스트 층들(126a, 122a)은 O2 또는 O3 애싱에 의해 제거된다. 황산 + 과산화수소수를 이용한 화학 처리 및 순수 처리가 순차적으로 수행되고 나서, 건조가 수행된다. 그런 다음, 기판(110)의 표면 상에 소자 개구(132A)를 가지는 필드 산화막(132)이 산화 마스크(120a)를 이용하는 선택 산화에 의해 형성된다. 산화 마스크(120a)의 바닥부에는 실리콘 산화막(118)의 일부(118a)가 잔존한다. 이러한 열처리에 의해, 이온 주입 영역(124a)에 대응하는 p-형 채널 스토퍼 영역(134)이 필드 산화막(132)의 바로 아래에 소자 개구(132A)로부터 이격되어 형성되고, 이온 주입 영역들(128, 130)에 대응하는 n-형 채널 스토퍼 영역들(136, 138)은 n-형 웰 영역들(114, 116)에서 필드 산화막(132)의 바로 아래에 형성된다. 예를 들면, 선택 산화를 위해, 습식 열적 산화는 횡형 확산 퍼니스를 이용하여 1000℃의 온도에서 수행될 수 있고, 350nm 내지 1000nm(바람직하게는 400nm 내지 600nm, 더욱 바람직하게는 500nm)의 두께를 가지는 실리콘 산화막이 필드 산화막(132)으로서 형성될 수 있다.
도 3g에 도시된 공정에서, 산화 마스크(실리콘 질화막)(120a) 및 실리콘 산화막(118a)은 순차적으로 제거된다. 산화 마스크(120a)는 160℃의 온도에서 뜨거운 인산을 이용하여 약 60분 동안 습식 에칭에 의해 제거될 수 있고, 실리콘 산화막(118a)은 버퍼링된 플루오르화수소산을 이용하여 습식 에칭에 의해 제거될 수 있다.
소자 개구(132A) 내의 실리콘 산화막(118a)이 제거된 실리콘 표면에는, 30nm 내지 50nm의 두께를 가지는 실리콘 산화막이 열적 산화에 의해 희생 산화막으로서 형성된다. 열적 산화는 드라이 O2(또는 드라이 공기)에서 950℃의 온도로 수행될 수 있다. 플루오르화수소산을 이용하여 희생 산화막으로서의 실리콘 산화막을 제거한 후, 소자 개구(132A)의 실리콘 표면 위에 열적 산화에 의해 게이트 절연막(140A)으로서의 실리콘 산화막을 형성한다. 열적 산화는 드라이 O2에서 950℃의 온도로 수행될 수 있다. 게이트 절연막(140A)으로서의 실리콘 산화막의 두께는 6.5nm 내지 35nm(바람직하게는 12nm 내지 20nm, 더욱 바람직하게는 15nm)일 수 있다.
게이트 절연막(140A)은 전술한 방식으로 형성된 단일 층 실리콘 산화막으로 한정되지 않고, 실리콘 산화막과 그 실리콘 산화막 위에 중첩된 실리콘 질화막(또는 실리콘 산화질화막)의 적층, 탄탈 산화막(또는 고유전율막)과 실리콘 산화막 또는 실리콘 질화막(또는 실리콘 산화질화막)의 적층, 또는 2개의 실리콘 산화물층 사이에 실리콘 질화막(또는 실리콘 산화질화막 또는 고유전율막)을 개재한 샌드위치 구조일 수 있다.
도 3h에 도시된 공정에서, 기판 상부 표면 위에 도핑된 폴리실리콘과 같은 게이트 전극 재료층을 퇴적한 후, 포토리소그래피 및 건식 에칭에 의해 게이트 전극 재료층을 패터닝하여, 게이트 절연막(140A) 위에 게이트 전극층(142A)을 형성한다. 마스크로서 필드 산화막(132) 및 게이트 전극층(142A)을 이용함으로써, 인 이온과 같은 n-형 불순물 이온을 p-형 웰 영역(112)의 표면층에 주입하고 주입된 불순물을 활성화시키기 위해 어닐링하여, n+-형 소스/드레인 영역(144A, 146A)을 형성한다. 그러므로, n-채널 MOS형 트랜지스터가 소자 개구(34A) 내에 형성된다.
다음의 표 2는 도 3c에 도시된 레지스트 에칭 공정에서의 에칭량 Δt (nm)과, 도 3h에 도시된 n+-형 드레인 영역(146A)과 p-형 웰 영역(112) 간의 드레인 pn 접합의 접합 내압(V) 간의 관계를 도시하고 있다. 표 2에서, "MAX"는 최대값을 나타내고, "MIN"는 최소값을 나타내며, "AVG"은 평균값을 나타낸다.
Figure 112006008352727-PAT00002
도 5는 표 2에 도시된 에칭량 Δt와 접합 내압(V) 간의 관계를 도시한 그래프이다. 도 5에서, "R"은 21V 내지 27V의 허용가능한 접합 내압 범위를 나타낸다. 도 5로부터, 에칭량 Δt를 150nm보다 크거나 같은 범위로 설정함으로써 양호한 접합 내압이 얻어질 수 있다는 것을 알 수 있다.
전술한 필드 산화막 형성 방법에 따르면, 도 3f에 도시된 바와 같이 채널 스토퍼 영역(134)이 필드 산화막(132)의 바로 아래에 소자 개구(132A)로부터 이격되어 형성되기 때문에, 도 3h에 도시된 바와 같이, 소스/드레인 영역들(144A, 146A)과 채널 스토퍼 영역(134) 사이에 충분한 거리 ΔL이 유지될 수 있으므로, 접합 내압의 향상 및 접합 용량의 감소를 실현할 수 있다. 채널폭은 채널 스토퍼 영역(134)에 의해 좁아지지 않으므로, 좁은 채널 효과에 의해 야기되는 트랜지스터 특성의 저하(임계 전압의 증가 및 드레인 전류의 감소)를 방지할 수 있다. 더구나, 레지스트 층(122a)이 도 3b에 도시된 이온 주입 공정에서 마스크로서 이용되기 때문에, 다양한 절연막, 사이드 스페이서 등을 형성하는 처리를 이용할 필요가 없으므로, 결과적으로, 공정수의 감소, 제조 수율의 향상 및 비용 절감을 달성할 수 있다.
도 6a 내지 도 6h는 도 3a 내지 도 3h를 참조하여 설명된 CMOS형 IC의 p-채널 MOS형 트랜지스터의 제조 방법을 예시하고 있다. 도 6a 내지 도 6h에서는, 도 3a 내지 도 3h에 도시된 것과 동일한 구성요소들은 동일한 번호 및 기호를 이용하여 나타내고, 그 상세한 설명은 생략한다.
도 6a에 도시된 공정에서, 도 3a를 참조하여 설명된 p-형 웰 영역(112)을 형성하는 처리를 적용하여, p-형 실리콘 기판(110)의 주면 위에 n-형 웰 영역(116)과 나란히 배치되는 p-형 웰 영역(113)을 형성한다. 실리콘 산화막(118) 및 실리콘 질화막(120)은 도 3a를 참조하여 설명된 열적 산화 및 CVD에 의해 형성된다. 도 3a를 참조하여 설명된 레지스트 층(122a)을 형성하는 처리를 적용하여, 실리콘 질화막(120) 위에 원하는 소자 개구 패턴에 대응하는 레지스트 층(122b)을 형성한다.
도 6b에 도시된 공정에서, 도 3b를 참조하여 설명된 이온 주입 처리가 실행된다. 이 이온 주입 처리에서는, 마스크로서 레지스트 층(122a)과 함께 레지스트 층(122b)을 이용함으로써, 레지스트 층(122b)의 주변부에 p-형 불순물 이온을 포함하는 이온 주입 영역(124)을 폐루프 형상으로 형성한다.
도 6c에 도시된 공정에서, 도 3c를 참조하여 설명된 등방성 에칭을 적용함으로써, 레지스트 층(122b)의 두께 및 평면적 사이즈가 소정량 Δt만큼 감소된다. 그러므로, 레지스트 층(122b)의 에지 위치가 이온 주입 영역(124)의 내측 단부로부터 에칭량 Δt에 대응하는 양만큼 후퇴된다. 도 6d에 도시된 공정에서, 도 3d를 참조하여 설명된 이방성 건식 에칭이 실행된다. 이 건식 에칭에서는, 마스크로서 레지스트 층(122a)과 함께 레지스트 층(122b)을 이용함으로써, 실리콘 질화막(120)의 잔존부로 이루어지는 산화 마스크(120b)가 레지스트 층(122b)의 바닥부에 또한 형성된다. 실리콘 산화막(118)은, 산화 마스크(120b)로 피복되지 않은 부분에 있어서 일부 제거될 수 있지만, 도 3d를 참조하여 설명된 것과 유사한 방식으로 잔존하게 된다.
도 6e에 도시된 공정에서, 도 3e를 참조하여 설명된 레지스트 층(126a)의 형성 처리를 적용하여, 레지스트 층들(126b, 126c)을 형성한다. 산화 마스크(120b)의 측부 및 레지스트 층(122b)을 피복하고, 이온 주입 영역(124)의 일부로서 n-형 웰 영역(116)에 존재하는 이온 주입 영역(도 6d 참조)을 피복하지 않는 레지스트 층(126b)이 형성된다(이온이 다음 공정에서 부분적인 이온 주입 영역을 포함하는 n-형 웰 영역(116)으로 주입되도록 하기 위함). p-형 웰 영역(113)을 피복하는 레지스트 층(126c)이 형성된다.
다음으로, 도 3e를 참조하여 설명된 n-형 불순물 이온 주입 처리를 실행한다. 이 이온 주입 처리에서는, 마스크로서 레지스트 층(126a)과 함께, 레지스트 층들(126b, 126c)을 이용하여, n-형 불순물 이온을 포함하는 채널 스토퍼용의 이온 주입 영역(130)을 레지스트 층(126b)의 주변부에 형성한다. 그러므로, 이온 주입 영역(130)은, 도 6d에 도시된 바와 같이, 이온 주입 영역(124)의 일부로서 n-형 웰 영역(116)에 존재하는 이온 주입 영역을 보상함으로써 레지스트 층(126b)의 주변부에 형성된다. 이온 주입 영역(124)의 일부(124c)가 p-형 웰 영역(113)에 잔존한다.
도 6f에 도시된 공정에서, 도 3f를 참조하여 설명된 레지스트 층들(126a, 122a)의 제거 처리를 적용하여, 레지스트 층들(126b, 126c, 122b)을 제거한다. 도 3f를 참조하여 설명된 황산+과산화수소수를 이용한 화학 처리, 순수 처리 및 건조가 순차적으로 수행된다. 그런 다음, 도 3f를 참조하여 설명된 선택 산화가 수행된다. 선택 산화는 산화 마스크(120a)와 함께 산화 마스크(120b)를 이용하여, 기판(110)의 표면에 산화 마스크들(120a, 120b)에 대응하는 소자 개구들(132A, 132B)을 가지는 필드 산화막(132)을 형성한다. 산화 마스크(120b)의 바닥부에 실리콘 산화막(118)의 일부(118b)가 잔존한다. 이 열처리에 의해, p-형 채널 스토퍼 영역(134)은 도 3f를 참조하여 설명된 것과 유사한 방식으로 형성되고, 도 6f에 도시된 바와 같이, 이온 주입 영역(130)에 대응하는 n-형 채널 스토퍼 영역(138)이 필드 산화막(132)의 바로 아래에 소자 개구(132B)로부터 이격되어 형성된다. p-형 웰 영역(113)에서는, 이온 주입 영역(124c)에 대응하는 p-형 채널 스토퍼 영역(139)이 필드 산화막(132)의 바로 아래에 형성된다.
도 6g에 도시된 공정에서, 도 3g를 참조하여 설명된 산화 마스크(120a) 및 실리콘 산화막(118a)의 제거 처리를 적용하여, 산화 마스크(120b) 및 실리콘 산화막(118a)을 제거한다. 도 3g를 참조하여 설명된 열적 산화 및 플루오르화수소산 처리를 적용하여, 희생막을 형성하고 나서 제거한다. 그런 다음, 도 3g를 참조하여 설명된 게이트 절연막의 형성 처리를 적용하거나 독립적인 처리를 이용하여, 게이트 절연막(140B)을 소자 개구(132B) 내에 형성한다.
도 6h에 도시된 공정에서, 기판 상부 표면 위에 도핑된 폴리실리콘과 같은 게이트 전극 재료층을 퇴적한 후, 포토리소그래피 및 건식 에칭에 의해 게이트 전극 재료층을 패터닝하여, 게이트 절연막(140B) 위에 게이트 전극층(142B)을 형성한다. 마스크로서 필드 산화막(132) 및 게이트 전극층(142B)을 이용함으로써, BF2 이온과 같은 p-형 불순물 이온을 n-형 웰 영역(116)의 표면층에 주입하고 주입된 불순물 이온을 활성화하기 위해 어닐링하여 p+-형 소스/드레인 영역들(144B, 146B)을 형성한다. 그러므로, p-채널 MOS형 트랜지스터가 소자 개구(132B) 내에 형성된다.
도 6a 내지 도 6h를 참조하여 설명된 필드 산화막 형성 방법에 따르면, 도 6f에 도시된 바와 같이 채널 스토퍼 영역(138)이 필드 산화막(132)의 바로 아래에 소자 개구(132B)로부터 이격되어 형성되므로, 도 6h에 도시된 바와 같이, 소스/드레인 영역들(144B, 146B)과 채널 스토퍼 영역(138) 사이에 충분한 거리 ΔL이 유지될 수 있어, 접합 내압의 향상 및 접합 용량의 감소를 실현할 수 있다. 채널폭은 채널 스토퍼 영역(138)에 의해 좁아지지 않으므로, 좁은 채널 효과에 의해 야기되는 트랜지스터 특성의 저하(임계 전압의 증가 및 드레인 전류의 감소)를 방지할 수 있다. 더구나, n-형 웰 영역(116)을 형성하는 전용의 공정으로서는, 도 6e에 도시된 레지스트 층의 형성 공정 및 이온 주입 공정만이 추가적으로 이용되므로, 공정수의 증가가 억제되어, 결과적으로, 제조 수율의 향상 및 비용 절감을 달성할 수 있다.
MOS형 트랜지스터의 구조 및 제조 방법은 전술한 것들로 한정되지 않고, 다양한 공지의 구조 및 제조 방법이 또한 이용될 수 있다. 소자 개구 내에는 MOS형 트랜지스터뿐만 아니라 MOS형 커패시터 및 저항 소자 등의 회로 소자들을 형성할 수 있다.
본 발명은 바람직한 실시예들과 관련하여 설명되었다. 본 발명은 상기 실시예들만으로 한정되지 않는다. 다른 다양한 변경, 개량, 조합 등이 가능하다는 것은, 이 기술분야의 당업자에게 자명하다.
본 발명에 따르면, 채널 스토퍼 영역이 필드 산화막의 바로 아래에 소자 개구로부터 이격되어 용이하게 높은 정밀도로 형성될 수 있다. 따라서, 소자 개구 내에 MOS형 트랜지스터가 형성되는 경우에, (a) 소스/드레인 영역과 채널 스토퍼 영역의 사이에 pn 접합이 형성되지 않아, pn 접합 내압을 향상시킬 수 있고 접합 용량을 감소시킬 수 있으며, (b) 채널 길이 방향(소스/드레인 영역 사이에서 전류가 흐르는 방향)에 수직인 방향에 따른 채널 폭은 채널 스토퍼 영역에 의해 좁혀지지 않으므로, 좁아진 채널폭에 의해 야기되는 트랜지스터 특성의 변동(소위, 좁은 채널 효과)을 회피할 수 있다는 효과가 있다.

Claims (7)

  1. 반도체 장치의 제조 방법에 있어서,
    한 도전형의 적어도 하나의 영역을 가지는 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판의 주면에 아래로부터 순서대로 제1 실리콘 산화막, 실리콘 질화막 및 제2 실리콘 산화막을 적층하는 단계;
    상기 제1 실리콘 산화막, 상기 실리콘 질화막 및 상기 제2 실리콘 산화막 중에서 적어도 상기 실리콘 질화막 및 상기 제2 실리콘 산화막을 포함하는 적층(lamination)을 원하는 소자 개구(opening) 패턴에 따라 패터닝하는 단계;
    상기 적층의 측부를 피복하고 실리콘 질화물로 이루어지는 사이드 스페이서(side spacer)를 형성하는 단계;
    상기 적층 및 상기 사이드 스페이서를 마스크로서 이용하여 상기 실리콘 기판의 상기 주면에 상기 하나의 도전형의 불순물 이온들을 주입하는 것에 의해 채널 스토퍼용의 이온 주입 영역을 형성하는 단계; 및
    상기 사이드 스페이서를 제거한 후, 상기 적층을 마스크로서 이용하는 선택 산화에 의해 상기 실리콘 기판의 상기 주면에 상기 적층에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 상기 이온 주입 영역에 기초하여 상기 하나의 도전형의 채널 스토퍼 영역을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 실리콘 산화막은 상기 실리콘 질화막 위에 퇴적된 폴리실리콘막을 열적으로 산화시켜 형성되는 실리콘 산화막인 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘 질화막 위에 상기 폴리실리콘막을 퇴적하기 전에, 상기 실리콘 질화막을 열처리에 의해 치밀화(緻密化)하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 실리콘 산화막은, 상기 실리콘 질화막 위에 퇴적된 후 열처리에 의해 치밀화된 실리콘 산화막인 반도체 장치의 제조 방법.
  5. 반도체 장치의 제조 방법에 있어서,
    (a) 주면 및 적어도 소자 형성 영역에 하나의 도전형을 가지는 실리콘 기판을 준비하는 단계;
    (b) 상기 실리콘 기판의 상기 주면에 상기 소자 형성 영역을 피복하는 산화 마스크 재료층을 형성하는 단계;
    (c) 상기 산화 마스크 재료층 위에 상기 소자 형성 영역의 일부에 대응하는 제1 소자 개구 패턴에 따라 제1 레지스트 층을 형성하는 단계;
    (d) 상기 하나의 도전형의 불순물 이온들을 상기 제1 레지스트 층을 마스크 로서 이용하여 상기 산화 마스크 재료층을 통해 상기 실리콘 기판의 상기 주면에 주입하는 것에 의해 채널 스토퍼용의 제1 이온 주입 영역을 형성하는 단계;
    (e) 상기 제1 이온 주입 영역을 형성한 후, 상기 제1 레지스트 층을 등방성으로 에칭하여 상기 제1 레지스트 층의 두께 및 평면적(planar) 사이즈를 소정량만큼 감소시키는 단계;
    (f) 상기 등방성 에칭 후에, 상기 제1 레지스트 층을 마스크로 이용하는 에칭에 의해 상기 산화 마스크 재료층을 패터닝하여, 상기 산화 마스크 재료층의 잔존부로 이루어지는 제1 산화 마스크를 형성하는 단계; 및
    (g) 상기 제1 레지스트 층을 제거한 후, 상기 제1 산화 마스크를 이용하는 선택 산화에 의해 상기 실리콘 기판의 상기 주면에 상기 제1 산화 마스크에 대응하는 소자 개구를 가지는 필드 산화막을 형성하고, 상기 제1 이온 주입 영역에 대응하는 상기 하나의 도전형의 제1 채널 스토퍼 영역을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘 기판의 상기 주면 위에 상기 하나의 도전형과 반대되는 도전형의 웰 영역이 형성되고,
    상기 단계 (b)는 상기 웰 영역을 또한 피복하는 상기 산화 마스크 재료층을 형성하고,
    상기 단계 (c)는 상기 웰 영역의 일부에 대응하는 제2 소자 개구 패턴에 따 라 제2 레지스트 층을 또한 형성하고,
    상기 단계 (d)는 상기 제2 레지스트 층을 또한 마스크로서 이용하여 상기 제1 이온 주입 영역을 형성하고,
    상기 단계 (e)는 상기 제2 레지스트 층을 또한 등방성으로 에칭하여 상기 제2 레지스트 층의 두께 및 평면적 사이즈를 소정량만큼 감소시키고,
    상기 단계 (f)는 상기 제2 레지스트 층을 또한 마스크로서 이용하여 상기 산화 마스크 재료층을 패터닝하는 것에 의해 상기 제2 레지스트 층에 대응하는 상기 산화 마스크 재료층의 잔존부로 이루어지는 제2 산화 마스크를 형성하고,
    상기 단계 (f) 후, 상기 단계 (g) 전에,
    (h) 상기 소자 형성 영역 및 상기 제1 레지스트 층을 피복하는 제3 레지스트 층을 형성하고, 상기 제1 이온 주입 영역의 일부로서 상기 웰 영역 내에 존재하는 이온 주입 영역을 피복하지 않고 상기 제2 산화 마스크의 측부 및 상기 제2 레지스트 층을 피복하는 제4 레지스트 층을 형성하는 단계; 및
    (i) 상기 제3 및 제4 레지스트 층들을 마스크로서 이용하여 상기 하나의 도전형과 반대되는 상기 도전형의 불순물 이온들을 상기 웰 영역에 주입하는 것에 의해 상기 제1 이온 주입 영역의 일부로서 상기 웰 영역 내에 존재하는 상기 이온 주입 영역을 보상하여 채널 스토퍼용의 제2 이온 주입 영역을 형성하는 단계를 더 포함하고,
    상기 제3 및 제4 레지스트 층들과 상기 제1 및 제2 레지스트 층들을 제거한 후, 상기 단계 (g)는 상기 제1 및 제2 산화 마스크들을 이용하는 선택 산화에 의해 상기 실리콘 기판의 상기 주면에 상기 제1 및 제2 산화 마스크들에 대응하는 제1 및 제2 소자 개구들을 가지는 필드 산화막과, 상기 제1 이온 주입 영역에 대응하고 상기 하나의 도전형을 가지는 제1 채널 스토퍼 영역과, 상기 제2 이온 주입 영역에 대응하고 상기 하나의 도전형과 반대되는 상기 도전형을 가지는 제2 채널 스토퍼 영역을 형성하는 반도체 장치의 제조 방법.
  7. 반도체 장치의 제조 방법에 있어서,
    주면 및 하나의 도전형의 소자 형성 영역 및 상기 하나의 도전형과 반대되는 반대 도전형의 웰 영역을 가지는 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판의 상기 주면에 상기 소자 형성 영역 및 상기 웰 영역을 피복하는 산화 마스크 재료층을 형성하는 단계;
    상기 산화 마스크 재료층 위에 상기 소자 형성 영역의 일부에 대응하는 제1 소자 개구 패턴 및 상기 웰 영역의 일부에 대응하는 제2 소자 개구 패턴에 따라 제1 및 제2 레지스트 층들을 형성하는 단계;
    상기 제1 및 제2 레지스트 층들을 마스크로서 이용하여 상기 산화 마스크 재료층을 통해 상기 하나의 도전형의 불순물 이온들을 상기 실리콘 기판의 상기 주면에 주입하는 것에 의해 채널 스토퍼용의 제1 이온 주입 영역을 형성하는 단계;
    상기 제1 이온 주입 영역을 형성한 후, 상기 제1 및 제2 레지스트 층들을 등방성으로 에칭하여, 상기 제1 및 제2 레지스트 층의 두께 및 평면적 사이즈를 소정량만큼 감소시키는 단계;
    상기 소자 형성 영역 및 상기 제1 레지스트 층을 피복하는 제3 레지스트 층을 형성하고, 상기 제1 이온 주입 영역의 일부로서 상기 웰 영역 내에 존재하는 이온 주입 영역을 피복하지 않고 상기 제2 산화 마스크의 측부 및 상기 제2 레지스트 층을 피복하는 제4 레지스트 층을 형성하는 단계;
    상기 제3 및 제4 레지스트 층들을 마스크로서 이용하여 상기 반대 도전형의 불순물 이온들을 상기 웰 영역에 주입하는 것에 의해 상기 제1 이온 주입 영역의 일부로서 상기 웰 영역 내에 존재하는 상기 이온 주입 영역을 보상하여 채널 스토퍼용의 제2 이온 주입 영역을 형성하는 단계; 및
    상기 제3 및 제4 레지스트 층들과 상기 제1 및 제2 레지스트 층들을 제거한 후, 상기 제1 및 제2 산화 마스크들을 이용하는 선택 산화에 의해 상기 실리콘 기판의 상기 주면에 상기 제1 및 제2 산화 마스크들에 대응하는 제1 및 제2 소자 개구들을 가지는 필드 산화막과, 상기 제1 이온 주입 영역에 대응하고 상기 하나의 도전형을 가지는 제1 채널 스토퍼 영역과, 상기 제2 이온 주입 영역에 대응하고 상기 반대 도전형을 가지는 제2 채널 스토퍼 영역을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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