KR20060080303A - 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들 - Google Patents

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Abstract

패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 반도체 집적회로 소자들은 제1 및 제2 트랜지스터 영역들을 갖는 반도체 기판을 구비한다. 상기 반도체 기판은 제1 면 방위의 표면을 갖는다. 상기 반도체 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정한다. 상기 제1 활성영역 상에 적어도 하나의 에피택시얼 반도체 패턴이 제공된다. 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비한다. 상기 에피택시얼 반도체 패턴의 상부를 가로지르도록 제1 절연된 게이트 전극이 배치되고, 상기 제2 활성영역의 상부를 가로지르도록 제2 절연된 게이트 전극이 배치된다. 상기 반도체 집적회로 소자의 제조방법들 또한 제공된다.

Description

패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체 집적회로 소자들 및 그 제조방법들{Semiconductor integrated circuit devices employing a MOS transistor with facet channels and methods of fabricating the same}
도 1a는 여러 가지의 채널 면 방위들(channel plane orientations)에 따른 전자 이동도(electron mobility; Mn)를 도시한 그래프이다.
도 1b는 여러 가지의 채널 면 방위들에 따른 정공 이동도(hole mobility; Mp)를 도시한 그래프이다.
도 2는 본 발명의 실시예들에 따른 반도체 집적회로 소자를 도시한 사시도이다.
도 3은 본 발명의 다른 실시예들에 따른 반도체 집적회로 소자에 채택되는 모스 트랜지스터를 도시한 사시도이다.
도 4 내지 도 8은 도 2의 반도체 집적회로 소자를 제조하는 방법들을 설명하기 위한 수직 단면도들이다.
도 9 내지 도 11은 도 3의 모스 트랜지스터를 채택하는 반도체 집적회로 소자를 제조하는 방법들을 설명하기 위한 수직 단면도들이다.
본 발명은 반도체 집적회로 소자들 및 그 제조방법들에 관한 것으로, 특히 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체 집적회로 소자들 및 그 제조방법들에 관한 것이다.
대부분의 반도체 소자들은 스위칭 소자들과 같은 능동 소자들(active devices)로서 모스 트랜지스터들을 널리 채택하고 있다. 상기 모스 트랜지스터들은 전자들(electrons)이 캐리어들(carriers)의 역할을 하는 엔모스 트랜지스터와 정공들(holes)이 캐리어들의 역할을 하는 피모스 트랜지스터를 포함한다.
최근에, 상기 반도체소자들의 전력소모(power consumption)를 감소시키기 위하여 상기 엔모스 트랜지스터들 및 상기 피모스 트랜지스터들로 구성된 씨모스 집적회로가 널리 사용되고 있다. 상기 씨모스 집적회로의 전기적 특성을 향상시키기 위해서는, 상기 엔모스 트랜지스터들 및 상기 피모스 트랜지스터들의 전류 구동력(current drivability)이 증가되어야 한다. 상기 모스 트랜지스터들의 전류 구동력은 채널 영역에서의 캐리어 이동도(carrier mobility)에 직접적으로 영향을 받을 수 있다. 다시 말해서, 상기 모스 트랜지스터들의 전기적 특성(예를 들면, 스위칭 속도)은 상기 채널 영역 내에서의 캐리어 이동도와 밀접한 관계가 있다. 따라서, 고성능 반도체 집적회로 소자들(high performance semiconductor integrated circuit devices)을 구현하기 위해서는 상기 엔모스 트랜지스터들의 채널 영역에서의 전자 이동도(electron mobility) 및 상기 피모스 트랜지스터의 채널 영역에서의 정공 이동도(hole mobility) 모두를 증가시켜야 한다. 상기 캐리어 이동도는 상기 채널 영역의 면 방위(plane orientation)에 따라 다를 수 있다.
도 1a는 여러 가지의 면 방위들(plane orientations)에 따른 전자 이동도(electron mobility; Mn) 및 채널농도(channel concentration; Ninv) 사이의 관련성(relationship)를 도시한 그래프이고, 도 1b는 여러 가지의 면 방위들(plane orientations)에 따른 정공 이동도(hole mobility; Mp) 및 채널농도(channel concentration; Ninv) 사이의 관련성을 도시한 그래프이다.
도 1a 및 도 1b로부터 알 수 있듯이, (100) 면(plane)을 갖는 반도체 기판 상에 상기 엔모스 트랜지스터들 및 피모스 트랜지스터들을 형성하면, 상기 엔모스 트랜지스터들은 약 350 (㎠/Vㆍs)의 최대 전자 이동도(maximum electron mobility)를 보일 수 있는 반면에 상기 피모스 트랜지스터들은 약 75 (㎠/Vㆍs)의 낮은 정공 이동도(low hole mobility)를 보일 수 있다. 즉, 상기 전자 이동도(Mn)는 상기 (100) 면에서 최대 이동도를 보이고 상기 정공 이동도(Mp)는 상기 (100) 면에서 최소 이동도를 보이는 것으로 알려져 있다. 따라서, 상기 (100) 면 상에 형성되는 씨모스 게이트들(예를 들면, 씨모스 인버터들, 씨모스 낸드 게이트들 또는 씨모스 노아 게이트들)의 특성을 최적화시키기 위해서는, 상기 피모스 트랜지스터들이 상기 엔모스 트랜지스터들 보다 약 5배 큰 채널 비율(channel ratio; 채널 폭/채널 길이)을 갖도록 설계되어야 한다. 이 경우에, 상기 피모스 트랜지스터들이 차지하는 면적이 증가되어 상기 반도체 집적회로 소자의 집적도를 저하시킬 수 있다. 결과적으로, 상기 엔모스 트랜지스터들의 특성 및 상기 피모스 트랜지스터들의 특성 모두를 향상시키고 상기 반도체 집적회로 소자의 집적도를 증가시키기 위해서는, 상기 엔모스 트랜지스터들은 상기 (100) 면을 갖는 기판 상에 형성되어야 하고 상기 피모스 트랜지스터들은 상기 (100) 면과 다른 (110) 면을 갖는 기판 상에 형성되어야 한다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 전기적 특성들(electrical characteristics)을 최적화시키기 위한 씨모스 집적회로 소자(CMOS integrated circuit device)가 일본공개특허 공보(Japanese laid-open patent No.) 2002-359293A에 "반도체 장치(semiconductor device)"라는 제목으로 개시된 바 있다. 상기 일본공개특허 공보 2002-359293A에 따르면, (100) 면의 제1 표면을 갖는 기판의 소정영역을 리세스시키어 상기 (100) 면과 다른 제2 표면, 예를 들면 (110) 면 또는 (111) 면을 노출시킨다. 상기 제1 표면 상에 엔모스 트랜지스터를 형성하고, 상기 제2 표면 상에 피모스 트랜지스터를 형성한다. 결과적으로, 상기 엔모스 트랜지스터는 상기 (100) 면 상에 형성되어 최대 전자 이동도를 보일 수 있고, 상기 피모스 트랜지스터는 상기 (110) 면 또는 상기 (111) 면 상에 형성되어 상기 (100) 면 상에 형성된 피모스 트랜지스터 보다 큰 정공 이동도를 보일 수 있다. 그러나, 상기 (100) 면의 소정영역을 리세스시키어 상기 (110) 면 또는 상기 (111) 면과 같은 상기 제2 표면을 노출시키는 경우에, 매우 정밀한 식각 공정이 요구될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 최적화된 채널 구조들을 갖는 엔모스 트랜지스터들 및 피모스 트랜지스터들을 구비하는 반도체 집적회로 소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제한된 면적 내에서 엔모스 트랜지스터들 및 피모스 트랜지스터들의 특성을 최적화시킬 수 있는 반도체 집적회로 소자의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 본 발명은 엔모스 트랜지스터들 및 피모스 트랜지스터들을 구비하는 반도체 집적회로 소자들을 제공한다. 상기 반도체 집적회로 소자들은 제1 및 제2 트랜지스터 영역들을 갖고 제1 면 방위의 표면을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 소정영역에 소자분리막이 제공되어 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정한다. 상기 제1 활성영역 상에 적어도 하나의 에피택시얼 반도체 패턴이 제공되고, 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비한다. 상기 에피택시얼 반도체 패턴의 상부를 가로지르도록 제1 절연된 게이트 전극이 배치되고 상기 제1 절연된 게이트 전극은 상기 패싯의 적어도 일 부분을 덮는다. 상기 제2 활성영역의 상부를 가로지르도록 제2 절연된 게이트 전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 에피택시얼 반도체 패턴의 상기 패싯은 상기 제1 활성영역의 양 가장자리들에 접하고 서로 대향하는 한 쌍의 제1 패싯들을 포함할 수 있다. 상기 제1 및 제2 트랜지스터 영역들이 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 경우에, 상기 제1 면 방위는 (110)일 수 있고 상기 한 쌍의 패싯들은 (111)면, (113)면 또는 (100)면일 수 있다. 이와는 달리, 상기 제1 및 제2 트랜지스터 영역들이 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 경우에, 상기 제1 면 방위는 (100)일 수 있고 상기 한 쌍의 패싯들은 (311)면 또는 (111)면일 수 있다.
다른 실시예들에서, 상기 에피택시얼 반도체 패턴의 상기 패싯은 상기 제1 활성영역의 양 가장자리들에 접하면서 서로 대향하는 한 쌍의 제1 패싯들 및 상기 한 쌍의 제1 패싯들에 접하면서 서로 대향하는 한 쌍의 제2 패싯들을 포함할 수 있다. 상기 제1 및 제2 트랜지스터 영역들이 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역이고 상기 제1 면 방위가 (110)일 때, 상기 제1 패싯들은 (111)면 또는 (113)면일 수 있고 상기 제2 패싯들은 (100)면일 수 있다. 이 경우에, 상기 에피택시얼 반도체 패턴은 <110> 방향과 평행할 수 있고 상기 제2 활성영역은 <110>방향과 평행할 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역일 수 있다. 이 경우에, 상기 제1 면 방위가 (100)이면, 상기 제1 패싯들은 (311)면일 수 있고 상기 제2 패싯들은 (111)면일 수 있다. 또한, 상기 에피택시얼 반도체 패턴은 <112> 방향에 평행할 수 있고 상기 제2 활성영역은 <110>방향과 평행할 수 있다.
또 다른 실시예들에서, 상기 반도체 기판은 단결정 실리콘 기판, 단결정 실리콘 게르마늄(SiGe) 기판 또는 단결정 탄화 실리콘(SiC) 기판일 수 있다.
또 다른 실시예들에서, 상기 에피택시얼 반도체 패턴은 실리콘 패턴, 실리콘 게르마늄(SiGe) 패턴, 탄화 실리콘(SiC) 패턴 또는 게르마늄 패턴일 수 있다.
또 다른 실시예들에서, 상기 패싯 및 상기 제1 활성영역 사이의 각도는 90°보다 작을 수 있다.
또 다른 실시예들에서, 상기 에피택시얼 반도체 패턴은 상기 제1 활성영역 상에 성장된 하부 에피택시얼 반도체 패턴 및 상기 하부 에피택시얼 반도체 패턴의 표면을 덮는 상부 에피택시얼 반도체 패턴을 포함할 수 있다. 상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 작은 격자 상수를 가질 수 있다. 이와는 달리, 상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 큰 격자 상수를 가질 수 있다.
또 다른 실시예들에서, 상기 적어도 하나의 에피택시얼 반도체 패턴은 제1 및 제2 평행한 에피택시얼 반도체 패턴들을 포함할 수 있다. 이 경우에, 상기 제1 절연된 게이트 전극은 상기 제1 및 제2 에피택시얼 패턴들의 상부를 가로지르도록 배치될 수 있다.
본 발명의 다른 양태에 따르면, 엔모스 트랜지스터들 및 피모스 트랜지스터들을 구비하는 반도체 집적회로 소자의 제조방법들이 제공된다. 상기 반도체 집적회로 소자의 제조방법들은 제1 및 제2 트랜지스터 영역들을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판은 제1 면 방위를 보이는 표면을 갖는다. 상기 반도체 기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정한다. 상기 제1 활성영역 상에 선택적으로 적어도 하나의 에피택시얼 반도체 패턴을 형성한다. 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비하도록 형성된다. 상기 에피택시얼 반도체 패턴의 상부를 가로지르고 상기 패싯의 적어도 일 부분을 덮는 제1 절연된 게이트 전극 및 상기 제2 활성영역의 상부를 가로지르는 제2 절연된 게이트 전극을 형성한다.
본 발명의 또 다른 양태에 따르면, 상기 반도체 집적회로 소자의 제조방법들은 제1 및 제2 트랜지스터 영역들을 갖고 제1 면 방위의 표면을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판 상에 제1 및 제2 소자분리 패턴들(isolation patterns)을 형성한다. 상기 제1 및 제2 소자분리 패턴들은 각각 상기 제1 및 제2 트랜지스터 영역들 내에 형성된다. 상기 소자분리 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식각하여 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 평판형 활성영역들을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역을 채우는 소자분리막을 형성한다. 상기 제1 소자분리 패턴을 제거하여 상기 제1 평판형 활성영역을 노출시킨다. 상기 제1 평판형 활성영역 상에 선택적으로 에피택시얼 반도체 패턴을 형성한다. 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비하도록 형성된다. 상기 에피택시얼 반도체 패턴을 갖는 기판의 상기 제2 소자분리 패턴을 제거하여 상기 제2 평판형 활성영역을 노출시킨다. 상기 에피택시얼 반도체 패턴 및 상기 제2 평 판형 활성영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 기판 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 에피택시얼 반도체 패턴의 상부를 가로지르는 제1 게이트 전극 및 상기 제2 평판형 활성영역의 상부를 가로지르는 제2 게이트 전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 반도체 집적회로 소자를 도시한 사시도이다.
도 2를 참조하면, 제1 트랜지스터 영역(A) 및 제2 트랜지스터 영역(B)을 갖는 반도체 기판(1)이 제공된다. 상기 반도체 기판(1)은 단결정 실리콘 기판, 단결정 실리콘 게르마늄(SiGe) 기판 또는 단결정 탄화 실리콘(SiC) 기판과 같은 단결정 반도체 기판(single crystalline semiconductor substrate)일 수 있다. 상기 반도체 기판(1) 내에 제1 웰(3) 및 제2 웰(5)이 제공될 수 있다. 상기 제1 웰(3)은 상기 제1 트랜지스터 영역(A) 내에 위치하고, 상기 제2 웰(5)은 상기 제2 트랜지스터 영역(B) 내에 위치한다.
상기 제1 및 제2 트랜지스터 영역들(A, B)이 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 경우에, 상기 기판(1)의 표면(1p)은 (110)의 제1 면 방위(a first plane orientation)를 가질 수 있고, 상기 제1 및 제2 웰들(3, 5)은 각각 P웰 및 N웰일 수 있다. 이와는 달리, 상기 제1 및 제2 트랜지스터 영역들(A, B)이 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 경우에, 상기 기판(1)의 상기 표면(1p)은 (100)의 제1 면 방위(a first plane orientation)를 가질 수 있고, 상기 제1 및 제2 웰들(3, 5)은 각각 N웰 및 P웰일 수 있다.
상기 기판(1)의 소정영역에 소자분리막(13)이 제공된다. 상기 소자분리막(13)은 상기 제1 및 제2 트랜지스터 영역들(A, B) 내에 각각 제1 및 제2 활성영역들(11a, 11b)을 한정한다. 상기 소자분리막(13)은 도 2에 도시된 바와 같이 상기 활성영역들(11a, 11b)의 표면들과 실질적으로 동일한 레벨에 위치하는 표면을 가질 수 있다. 이와는 달리, 상기 소자분리막(13)의 표면은 상기 활성영역들(11a, 11b)의 표면들보다 높을 수도 있다.
상기 제1 및 제2 활성영역들(11a, 11b)은 도 2에 도시된 바와 같이 서로 평행하도록 배치될 수 있다. 즉, 상기 활성영역들(11a, 11b)은 동일한 길이 방향을 가질 수 있다. 이와는 달리, 상기 제1 활성영역(11a)의 길이방향은 상기 제2 활성영역(11b)의 길이방향과 다를 수도 있다.
상기 제1 활성영역(11a) 상에 패싯(facet)을 갖는 에피택시얼 반도체 패턴(20)이 제공된다. 상기 에피택시얼 반도체 패턴(20)은 상기 제1 활성영역(11a)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술에 의해 형성된 반도체 패턴일 수 있다. 따라서, 상기 에피택시얼 반도체 패턴(20)은 단결정 반도체 패턴일 수 있다.
상기 에피택시얼 반도체 패턴(20)은 상기 제1 활성영역(11a)의 상부면(1p)에 접촉하는 하부 에피택시얼 반도체 패턴(17) 및 상기 하부 에피택시얼 반도체 패턴(17)의 표면 상에 적층된 상부 에피택시얼 반도체 패턴(19)을 포함할 수 있다. 이 경우에, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)과 다른 격자상수(lattice constant)를 갖는 반도체층일 수 있다. 즉, 상기 에피택시얼 반도체 패턴(20)은 이종 에피택시얼 반도체 패턴(a heterogeneous epitaxial semiconductor pattern)일 수 있다. 이와는 달리, 상기 에피택시얼 반도체 패턴(20)은 상기 하부 에피택시얼 반도체 패턴(17)만으로 이루어진 단일 에피택시얼 반도체 패턴(a single epitaxial semiconductor pattern)일 수 있다.
상기 하부 에피택시얼 반도체 패턴(17)은 상기 제1 면 방위(상기 제1 활성영역(11a)의 면 방위)와 다른 제2 면 방위를 보이는 패싯들(facets)을 구비할 수 있다. 이에 더하여, 상기 하부 에피택시얼 반도체 패턴(17)은 상기 제1 활성영역(11a)의 표면과 평행하고 상기 제1 활성영역(11a)과 동일한 면 방위(즉, 상기 제1 면 방위)를 갖는 상부면(17t)을 구비할 수 있다.
상기 하부 에피택시얼 반도체 패턴(17)의 상기 패싯들은 상기 제1 활성영역(11a)의 양 가장자리들과 접촉하고 서로 대향하는 한 쌍의 제1 패싯들(a pair of first facets; 17f') 및 상기 제1 패싯들(17f')과 접하고 서로 대향하는 한 쌍의 제2 패싯들(a pair of second facets; 17f")을 포함할 수 있다. 이 경우에, 상기 제1 패싯들(17f')은 상기 제2 패싯들(17f")과 다른 면 방위를 보일 수 있다. 또한, 상기 제1 및 제2 패싯들(17f', 17f")의 모두는 상기 제1 활성영역(11a)의 표면에 대하여 90°보다 작은 각도를 갖는 양의 경사진 프로파일들(positive sloped profiles)을 보일 수 있다.
상기 제1 및 제2 패싯들(17f', 17f")의 면 방위들, 즉 상기 제2 면 방위들은 상기 제1 활성영역(11a)의 면 방위(즉, 상기 제1 면 방위) 및 길이 방향 등에 따라 결정될 수 있다. 예를 들면, 상기 제1 면 방위가 (100)일 때, 상기 제1 패싯들(17f')은 (311)의 면 방위를 보일 수 있고 상기 제2 패싯들(17f")은 (111)의 면 방위를 보일 수 있다. 이와는 달리, 상기 제1 면 방위가 (110)일 때, 상기 제1 패싯들(17f')은 (111) 또는 (113)의 면 방위를 보일 수 있고 상기 제2 패싯들(17f")은 (100)의 면 방위를 보일 수 있다.
본 발명의 또 다른 실시예들에서, 상기 하부 에피택시얼 반도체 패턴(17)의 상기 패싯들은 상기 제1 패싯들(17f') 및 상기 제2 패싯들(17f")중 어느 한 종류의 패싯들 만을 구비할 수 있다. 이 경우에, 상기 제1 면 방위가 (100)이면 상기 하부 에피택시얼 반도체 패턴(17)의 상기 패싯들은 (111) 또는 (311)의 면 방위를 보일 수 있고, 상기 제1 면 방위가 (110)이면 상기 하부 에피택시얼 반도체 패턴(17)의 상기 패싯들은 (100), (111) 또는 (113)의 면 방위를 보일 수 있다.
상기 에피택시얼 반도체 패턴(20)이 상기 이종 에피택시얼 반도체 패턴(a heterogeneous epitaxial semiconductor pattern)인 경우에, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 반도체층일 수 있다. 이에 따라, 상기 하부 에피택시얼 반도체 패턴(17)이 상기 제1 및 제2 패싯들(17f', 17f")을 포함하는 경우에, 상기 상부 에피택시얼 반도체 패턴(19) 역시 상기 제1 및 제2 패싯들(17f', 17f")과 각각 동일한 면 방위들을 갖는 제1 및 제2 패싯들(19f', 19f")을 구비할 수 있다. 이에 더하여, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)의 상기 상부면(17t)과 동일한 면 방위를 갖는 상부면(19t)을 구비할 수 있다.
한편, 상기 하부 에피택시얼 반도체 패턴(17)이 상기 제1 및 제2 패싯들(17f', 17f")중 어느 한 종류의 패싯들만을 구비하는 경우에, 상기 상부 에피택시얼 반도체 패턴(19) 역시 상기 하부 에피택시얼 반도체 패턴(17)의 상기 패싯들(17f' 또는 17f")에 상응하는 패싯들(19f' 또는 19f") 만을 구비할 수 있다.
본 발명의 또 다른 실시예들에서, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)보다 작은 격자 상수(lattice constant)를 갖는 반도체층일 수 있다. 예를 들면, 상기 하부 에피택시얼 반도체 패턴(17)이 실리콘 패턴일 때 상기 상부 에피택시얼 반도체 패턴(19)은 탄화 실리콘층일 수 있고, 상기 하부 에피택시얼 반도체 패턴(17)이 실리콘 게르마늄 패턴일 때 상기 상부 에피택시얼 반도체 패턴(19)은 실리콘층 또는 탄화 실리콘층일 수 있다. 이에 더하여, 상기 하부 에피택시얼 반도체 패턴(17)이 게르마늄 패턴일 때 상기 상부 에피택시얼 반도체 패턴(19)은 실리콘층, 탄화 실리콘층 또는 실리콘 게르마늄층일 수 있다. 이 경우에, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시 얼 반도체 패턴(17)과 일치하는 격자상수를 가지려는 경향이 있다. 즉, 상기 상부 에피택시얼 반도체 패턴(19)에 상기 하부 에피택시얼 반도체 패턴(17)에 비하여 상대적으로 인장 스트레스(tensile stress)가 인가될 수 있다. 그 결과, 상기 상부 에피택시얼 반도체 패턴(19)은 그 것의 고유 격자상수(own lattice constant)보다 큰 격자상수를 갖는 이완된 반도체층(strained semiconductor layer)으로 변형될 수 있다. 상기 이완된 상부 에피택시얼 반도체 패턴(19)을 통하여 흐르는 캐리어들의 이동도는 상기 하부 에피택시얼 반도체 패턴(17)을 통하여 흐르는 캐리어들의 이동도보다 높을 수 있다. 이에 따라, 상기 이완된 상부 에피택시얼 반도체 패턴(19)을 모스 트랜지스터의 채널 영역으로 사용하면, 상기 모스 트랜지스터의 전기적 특성을 더욱 향상시킬 수 있다. 특히, 상기 이완된 상부 에피택시얼 반도체 패턴(19)은 정공들의 이동도보다는 오히려 전자들의 이동도를 향상시키는 데 더욱 효과적이다. 따라서, 상기 이완된 상부 에피택시얼 반도체 패턴(19)은 피모스 트랜지스터의 채널층 보다는 엔모스 트랜지스터의 채널층으로 사용하는 것이 바람직하다.
한편, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)보다 큰 격자 상수(lattice constant)를 갖는 반도체층일 수 있다. 예를 들면, 상기 하부 에피택시얼 반도체 패턴(17)이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴(19)은 실리콘 게르마늄층 또는 게르마늄층일 수 있다. 이 경우에, 상기 상부 에피택시얼 반도체 패턴(19) 역시 상기 하부 에피택시얼 반도체 패턴(17)과 일치하는 격자상수를 가지려는 경향이 있다. 즉, 상기 상부 에피택시얼 반도체 패턴(19)에 상기 하부 에피택시얼 반도체 패턴(17)에 비하여 상대적으로 압 축 스트레스(compressive stress)가 인가될 수 있다. 그 결과, 상기 상부 에피택시얼 반도체 패턴(19)은 그 것의 고유 격자상수(own lattice constant)보다 작은 격자상수를 갖는 압축된 반도체층(compressive semiconductor layer)으로 변형될 수 있다. 특히, 상기 실리콘 게르마늄층 또는 게르마늄층에 압축된 스트레스가 인가되는 경우에, 상기 압축된 실리콘 게르마늄층 또는 상기 압축된 게르마늄층은 실리콘층과는 달리 정공의 이동도를 향상시킨다.
한편, 전술한 바와 같이, 상기 상부 에피택시얼 반도체 패턴(19)에 인장 스트레스가 인가될지라도, 상기 이완된 상부 에피택시얼 반도체 패턴(19) 내의 정공의 이동도는 향상될 수 있다. 그러나, 상기 이완된 상부 에피택시얼 반도체 패턴(19)은 정공의 이동도 보다는 전자의 이동도를 더욱 향상시킨다. 따라서, 상기 압축된 상부 에피택시얼 반도체 패턴(19; 압축된 실리콘 게르마늄층 또는 압축된 게르마늄층)을 피모스 트랜지스터의 채널 영역으로 사용하면, 상기 피모스 트랜지스터의 전기적 특성을 더욱 향상시킬 수 있다. 상기 압축된 실리콘 게르마늄층 내의 게르마늄 농도가 증가할수록, 상기 압축된 실리콘 게르마늄층 내에서의 정공의 이동도는 더욱 증가한다.
상기 하부 에피택시얼 반도체 패턴(17)의 상기 상부면(17t)은 상술한 바와 같이 상기 제1 활성영역(11a)의 면 방위(즉, 상기 제1 면 방위)와 동일한 결정 면(crystalline plane)을 갖는다. 따라서, 상기 패싯들(17f', 17f")을 모스 트랜지스터의 채널 영역으로 활용하는 경우에, 상기 상부면(17t)의 면적을 감소시키는 것이 바람직하다.
상기 에피택시얼 반도체 패턴(20)의 상부를 가로지르도록 제1 게이트 전극(23a)이 배치되고, 상기 제2 활성영역(11b)의 상부를 가로지르도록 제2 게이트 전극(23b)이 배치된다. 상기 제1 및 제2 게이트 전극들(23a, 23b)은 게이트 절연막(21)에 의해 상기 에피택시얼 반도체 패턴(20) 및 상기 제2 활성영역(11b)으로부터 절연된다.
상술한 바와 같이, 상기 기판(1)이 (100) 면(plane)을 갖는 경우에, 상기 에피택시얼 반도체 패턴(20)의 상기 패싯들은 (111) 및 (311)중 적어도 하나의 면 방위를 보일 수 있다. 따라서, 상기 제1 트랜지스터 영역(A)에 피모스 트랜지스터를 형성하고 상기 제2 트랜지스터 영역(B)에 엔모스 트랜지스터를 형성하는 것이 바람직하다. 이 경우에, 상기 제2 활성영역(11b)이 <110> 방향과 평행하면 상기 엔모스 트랜지스터는 약 350(㎠/Vㆍs)의 최대 전자 이동도(maximum electron mobility)를 보이는 채널 영역을 가질 수 있고, 상기 에피택시얼 반도체 패턴(20)이 (111)면의 패싯들을 갖고 <112> 방향과 평행하면 상기 피모스 트랜지스터는 상기 (100) 면을 갖는 상기 제1 활성영역(11a) 상에 직접 형성되는 피모스 트랜지스터의 정공 이동도(약 75(㎠/Vㆍs)) 보다 높은 약 115(㎠/Vㆍs)의 정공 이동도를 보이는 채널 영역을 가질 수 있다(도 1a 및 도 1b 참조). 특히, 상기 에피택시얼 반도체 패턴(20)이 상기 압축된 상부 에피택시얼 반도체 패턴(19; 압축된 게르마늄층 또는 압축된 실리콘 게르마늄층)을 포함하는 경우에, 상기 피모스 트랜지스터는 115(㎠/Vㆍs) 보다 더 높은 정공 이동도를 보이는 채널 영역을 가질 수 있다.
이와는 달리, 상기 기판(1)이 (110) 면을 갖는 경우에, 상기 에피택시얼 반 도체 패턴(20)의 상기 패싯들은 (100)면, (111)면 및 (113)면들중 적어도 하나의 면 방위를 가질 수 있다. 따라서, 상기 제1 트랜지스터 영역(A)에 엔모스 트랜지스터를 형성하고 상기 제2 트랜지스터 영역(B)에 피모스 트랜지스터를 형성하면, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 특성들을 최적화시킬 수 있다. 구체적으로, 상기 에피택시얼 반도체 패턴(20)이 (100)면의 패싯들을 갖고 <110> 방향에 평행하면 상기 엔모스 트랜지스터는 약 350(㎠/Vㆍs)의 전자 이동도(electron mobility)를 보이는 채널 영역을 가질 수 있고, 상기 제2 활성영역(11b)이 <110> 방향에 평행하면 상기 피모스 트랜지스터는 약 180 (㎠/Vㆍs)의 최대 정공 이동도를 보이는 채널 영역을 가질 수 있다(도 1a 및 도 1b 참조). 특히, 상기 에피택시얼 반도체 패턴(20)이 상기 이완된 상부 에피택시얼 반도체 패턴(19)을 포함하는 경우에, 상기 엔모스 트랜지스터는 350(㎠/Vㆍs) 보다 더 높은 전자 이동도를 보이는 채널 영역을 가질 수 있다.
이에 더하여, 상기 에피택시얼 반도체 패턴(20)은 3차원적인 형태를 갖는다. 따라서, 상기 에피택시얼 반도체 패턴(20)의 상기 패싯들을 모스 트랜지스터의 채널 영역으로 사용하면, 상기 모스 트랜지스터의 집적도를 향상시킬 수 있다. 결과적으로, 상기 제1 트랜지스터 영역(A) 내에 패싯 채널을 갖는 모스 트랜지스터가 제공되고, 상기 제2 트랜지스터 영역(B) 내에 평판형 채널을 갖는 모스 트랜지스터가 제공된다.
도 3은 본 발명의 다른 실시예들에 따른 반도체 집적회로 소자들에 채택되는 모스 트랜지스터들을 설명하기 위한 사시도이다. 본 실시예는 활성영역 상에 제공 되는 에피택시얼 반도체 패턴의 수량에 있어서 도 2에 보여진 실시예들과 다르다.
도 3을 참조하면, 제1 트랜지스터 영역(A)을 갖는 반도체 기판(51) 내에 웰(53)이 제공된다. 상기 반도체 기판(51)은 도 2의 실시예에서 설명된 상기 반도체 기판(1)과 동일한 기판일 수 있다. 즉, 상기 반도체 기판(51)은 단결정 실리콘 기판, 단결정 실리콘 게르마늄 기판 또는 단결정 탄화 실리콘 기판과 같은 단결정 반도체 기판일 수 있다.
상기 제1 트랜지스터 영역(A)이 엔모스 트랜지스터 영역인 경우에, 상기 기판(51)의 표면(51p)은 (110)의 제1 면 방위(a first plane orientation)를 가질 수 있고, 상기 웰(53)은 P웰일 수 있다. 이와는 달리, 상기 제1 트랜지스터 영역(A)이 피모스 트랜지스터 영역인 경우에, 상기 기판(51)의 상기 표면(51p)은 (100)의 제1 면 방위(a first plane orientation)를 가질 수 있고, 상기 웰(53)은 N웰일 수 있다.
상기 기판(51)의 소정영역에 소자분리막(63)이 제공된다. 상기 소자분리막(63)은 상기 제1 트랜지스터 영역(A) 내에 활성영역(61a)을 한정한다. 상기 소자분리막(63)은 도 3에 도시된 바와 같이 상기 활성영역(61a)의 표면과 실질적으로 동일한 레벨에 위치하는 표면을 가질 수 있다. 이와는 달리, 상기 소자분리막(63)의 표면은 상기 활성영역(61a)의 표면보다 높을 수도 있다.
상기 활성영역(61a) 상에 복수개의 에피택시얼 반도체 패턴들, 예컨대 제1 및 제2 평행한 에피택시얼 반도체 패턴들(70', 70")이 제공된다. 상기 에피택시얼 반도체 패턴들(70', 70")은 상기 활성영역(61a)에 평행하도록 배치된다. 상기 에피 택시얼 반도체 패턴들(70', 70")은 상기 활성영역(61a)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술에 의해 형성된 반도체 패턴들일 수 있다. 따라서, 상기 에피택시얼 반도체 패턴들(70', 70")은 단결정 반도체 패턴들일 수 있다.
상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")의 각각은 도 2에 보여진 상기 에피택시얼 반도체 패턴(20)과 동일한 구조를 가질 수 있다. 즉, 상기 제1 에피택시얼 반도체 패턴(70')은 제1 하부 에피택시얼 반도체 패턴(67') 및 제1 상부 에피택시얼 반도체 패턴(69')을 포함하는 이종 에피택시얼 반도체 패턴이거나 상기 제1 하부 에피택시얼 반도체 패턴(67')만으로 이루어진 단일 에피택시얼 반도체 패턴일 수 있다. 이와 마찬가지로, 상기 제2 에피택시얼 반도체 패턴(70") 역시 제2 하부 에피택시얼 반도체 패턴(67") 및 제2 상부 에피택시얼 반도체 패턴(69")을 포함하는 이종 에피택시얼 반도체 패턴이거나 상기 제2 하부 에피택시얼 반도체 패턴(67")만으로 이루어진 단일 에피택시얼 반도체 패턴일 수 있다.
이에 더하여, 상기 제1 및 제2 하부 에피택시얼 반도체 패턴들(67', 67")의 각각은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 제1 및 제2 패싯들(67f', 67f")과 아울러서 상기 활성영역(61a)과 동일한 면 방위(즉, 상기 제1 면 방위)를 보이는 상부면(67t)을 가질 수 있고, 상기 제1 및 제2 상부 에피택시얼 반도체 패턴들(69', 69")의 각각 역시 상기 제1 및 제2 패싯들(67f', 67f")과 동일한 면 방위를 보이는 제1 및 제2 패싯들(69f', 69f")과 아울러서 상기 활성영역(61a)과 동일한 면 방위(즉, 상기 제1 면 방위)를 보이는 상부면(69t)을 가질 수 있다.
더 나아가서, 상기 제1 및 제2 하부 에피택시얼 반도체 패턴들(67', 67")은 도 2의 상기 하부 에피택시얼 반도체 패턴(17)과 동일한 물질층일 수 있고, 상기 제1 및 제2 상부 에피택시얼 반도체 패턴들(69', 69")은 도 2의 상기 상부 에피택시얼 반도체 패턴(19)과 동일한 물질층일 수 있다.
상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")의 상부를 가로지르도록 게이트 전극(73a)이 배치된다. 상기 게이트 전극(73a)은 게이트 절연막(71)에 의해 상기 에피택시얼 반도체 패턴들(70', 70") 및 이들 사이의 상기 활성영역(61a)으로부터 절연된다.
본 발명은 상술한 실시예들에 한정되지 않고 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 상기 활성영역(61a)의 폭이 증가하면, 상기 활성영역(61a) 상에 3개 또는 더 많은(three or more) 평행한 에피택시얼 반도체 패턴들이 제공될 수 있다. 이는, 상기 에피택시얼 반도체 패턴들의 표면적을 증가시키기 위함이다. 이 경우에, 상기 게이트 전극(73a)과 중첩하는 채널 영역의 폭이 제한된 면적 내에서 증가되므로, 모스 트랜지스터의 전류 구동력(current drivability)이 더욱 개선될 수 있다.
이제, 도 4 내지 도 11을 참조하여 본 발명의 실시예들에 따른 반도체 집적회로 소자의 제조방법들을 설명하기로 한다.
도 4 내지 도 8은 도 2에 보여진 반도체 집적회로 소자를 제조하는 방법들을 설명하기 위하여 게이트 전극들의 길이방향을 따라 취해진 수직 단면도들이다.
도 4를 참조하면, 제1 및 제2 트랜지스터 영역들(A, B)을 갖는 반도체 기판(1)을 준비한다. 상기 반도체 기판(1)은 제1 면 방위를 보이는 표면(1p)을 가질 수 있다. 또한, 상기 반도체 기판(1)은 단결정 실리콘 기판, 단결정 실리콘 게르마늄 기판 또는 단결정 탄화 실리콘 기판과 같은 단결정 반도체 기판일 수 있다.
상기 반도체 기판(1) 내에 통상의 방법을 사용하여 제1 및 제2 웰들(3, 5)을 형성할 수 있다. 상기 제1 및 제2 웰들(3, 5)은 각각 상기 제1 및 제2 트랜지스터 영역들(A, B) 내에 형성된다. 상기 제1 및 제2 트랜지스터 영역들(A, B)이 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 경우에, 상기 제1 및 제2 웰들(3, 5)은 각각 P웰 및 N웰일 수 있고 상기 제1 면 방위는 (110)일 수 있다. 이와는 달리, 상기 제1 및 제2 트랜지스터 영역들(A, B)이 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 경우에, 상기 제1 및 제2 웰들(3, 5)은 각각 N웰 및 P웰일 수 있고 상기 제1 면 방위는 (100)일 수 있다.
상기 제1 및 제2 웰들(3, 5) 상에 각각 제1 및 제2 소자분리 패턴들(isolation patterns; 10a, 10b)을 형성한다. 상기 소자분리 패턴들(10a, 10b)은 상기 웰들(3, 5)을 갖는 기판 상에 패드 산화막 및 패드 질화막을 차례로 적층하고 상기 패드 질화막 및 상기 패드 산화막을 패터닝함으로써 형성될 수 있다. 그 결과, 상기 제1 소자분리 패턴(10a)은 차례로 적층된 제1 패드 산화막 패턴(7a) 및 제1 패드 질화막 패턴(9a)을 갖도록 형성될 수 있고, 상기 제2 소자분리 패턴(10b)은 차례로 적층된 제2 패드 산화막 패턴(7b) 및 제2 패드 질화막 패턴(9b)을 갖도록 형성될 수 있다.
도 5를 참조하면, 상기 소자분리 패턴들(10a, 10b)을 식각 마스크들로 사용하여 상기 반도체기판(1), 즉 상기 웰 영역들(3, 5)을 식각하여 트렌치 영역(11)을 형성한다. 그 결과, 상기 트렌치 영역(11)은 상기 제1 및 제2 트랜지스터 영역들(A, B) 내에 각각 제1 및 제2 활성영역들(11a, 11b)을 한정한다. 이어서, 상기 트렌치 영역(11)을 채우는 소자분리막(isolation layer; 13), 즉 필드 절연막(field insulating layer)을 형성한다. 상기 소자분리막(13)을 형성하는 공정은 상기 웰 영역들(3, 5)을 형성하기 전에 진행될 수도 있다.
상기 소자분리막(13)의 표면(13s)은 도 5에 도시된 바와 같이 상기 소자분리 패턴들(10a, 10b)의 상부면들과 실질적으로 동일한 레벨을 가질 수 있다. 이와는 달리, 상기 소자분리막(13)은 추가로 리세스될 수 있다. 이 경우에, 상기 소자분리막(13)의 표면(13s)은 상기 소자분리 패턴들(10a, 10b)의 상부면들보다 낮을 수 있다. 이어서, 상기 소자분리막(13)을 갖는 기판 상에 포토레지스트 패턴(15)을 형성한다. 상기 포토레지스트 패턴(15)은 상기 제1 트랜지스터 영역(A)을 개구시키고(open) 상기 제2 트랜지스터 영역(B)을 덮도록 형성될 수 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(15)을 식각 마스크로 사용하여 상기 제1 소자분리 패턴(10a)을 선택적으로 제거한다. 그 결과, 상기 제1 활성영역(11a)이 노출된다. 이어서, 상기 포토레지스트 패턴(15)을 제거한다. 상기 포토레지스트 패턴(15)의 제거 후에, 상기 소자분리막(13)은 상기 활성영역들(11a, 11b)의 표면들과 실질적으로 동일한 레벨에 위치하는 상부면(13s')을 갖도록 레세스될 수 있다.
계속해서, 상기 제1 활성영역(11a) 상에 에피택시얼 반도체 패턴(20)을 형성한다. 상기 에피택시얼 반도체 패턴(20)은 상기 제1 활성영역(11a) 상에 형성된 하 부 에피택시얼 반도체 패턴(17) 및 상기 하부 에피택시얼 반도체 패턴(17)의 표면 상에 적층된 상부 에피택시얼 반도체 패턴(19)을 구비하도록 형성될 수 있다. 이와는 달리, 상기 에피택시얼 반도체 패턴(20)은 상기 하부 에피택시얼 반도체 패턴(17)만으로 이루어진 단일 에피택시얼 반도체 패턴(a single epitaxial semiconductor pattern)을 구비하도록 형성될 수 있다. 다시 말해서, 상기 상부 에피택시얼 반도체 패턴(19)을 형성하는 공정을 생략할 수도 있다. 상기 하부 에피택시얼 반도체 패턴(17)은 상기 제1 활성영역(11a)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 탄화 실리콘(SiC)층, 실리콘층, 실리콘 게르마늄층 또는 게르마늄층과 같은 반도체층으로 형성될 수 있다. 그 결과, 상기 하부 에피택시얼 반도체 패턴(17)은 상기 제1 면 방위와 다른 제2 면 방위들을 갖는 패싯들을 구비하도록 형성될 수 있다. 구체적으로, 상기 하부 에피택시얼 반도체 패턴(17)은 상기 제1 활성영역(11a)의 양 가장자리들에 접하면서 서로 대향하는 한 쌍의 제1 패싯들(17f') 및 상기 제1 패싯들(17f')에 접하면서 서로 대향하는 한 쌍의 제2 패싯들(17f")을 구비하도록 형성될 수 있다. 이에 더하여, 상기 하부 에피택시얼 반도체 패턴(17)은 상기 제1 활성영역(11a)에 평행하고 상기 제1 면 방위를 갖는 상부면(17t)을 구비하도록 형성될 수 있다. 이와는 달리, 상기 하부 에피택시얼 반도체 패턴(17)의 상기 패싯들은 상기 제1 및 제2 패싯들(17f', 17f")중 어느 한 종류의 패싯들만을 구비하도록 형성될 수도 있다.
상기 제1 및 제2 패싯들(17f', 17f")은 상기 제1 활성영역(11a)의 표면들에 대하여 90°보다 작은 각도를 갖도록 형성될 수 있다. 즉, 상기 제1 및 제2 패싯들 (17f', 17f")은 양의 경사진 프로파일들을 보일 수 있다. 상기 제1 패싯들(17f') 및 상기 제1 활성영역(11a) 사이의 각도는 상기 제2 패싯들(17f")의 연장선 및 상기 제1 활성영역(11a)의 표면 사이의 각도보다 클 수 있다. 즉, 상기 제1 패싯들(17f')은 상기 제2 패싯들(17f")보다 더욱 가파를 수 있다. 그 결과, 상기 제1 및 제2 패싯들(17f', 17f")은 상기 제1 면 방위와 다른 제2 면 방위들을 보일 수 있다. 상기 패싯들(17f', 17f")의 면 방위들(즉, 상기 제2 면 방위들)은 상기 제1 활성영역(11a)의 면 방위(즉, 상기 제1 면 방위) 및 길이 방향 등에 따라 결정될 수 있다.
상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성될 수 있다. 이에 따라, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)의 제1 및 제2 패싯들(17f', 17f")에 각각 대응하는 제1 및 제2 패싯들(19f', 19f")을 갖도록 형성될 수 있다. 즉, 상기 상부 에피택시얼 반도체 패턴(19)의 상기 제1 및 제2 패싯들(19f', 19f")은 각각 상기 제1 및 제2 패싯들(17f', 17f")과 동일한 면 방위들을 갖도록 형성될 수 있다. 또한, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)의 상부면(17t) 상에 성장되고 상기 제1 면 방위를 보이는 상부면(19t)을 갖도록 형성될 수 있다.
상기 제1 면 방위가 (100)일 때, 상기 제1 패싯들(17f', 19f')은 (311)면을 갖도록 형성될 수 있고 상기 제2 패싯들(17f", 19f")은 (111)면을 갖도록 형성될 수 있다. 이 경우에, 상기 에피택시얼 반도체 패턴(20)은 <112> 방향과 평행하도록 형성되어 피모스 트랜지스터의 채널 영역으로 사용되는 것이 바람직하고, 상기 제2 활성영역(11b)은 <110> 방향에 평행하도록 형성되어 엔모스 트랜지스터의 채널 영역으로 사용되는 것이 바람직하다. 이와는 달리, 상기 제1 면 방위가 (110)일 때, 상기 제1 패싯들(17f', 19f')은 (111)면 또는 (113)면을 갖도록 형성될 수 있고 상기 제2 패싯들(17f", 19f")은 (100)면을 갖도록 형성될 수 있다. 이 경우에, 상기 에피택시얼 반도체 패턴(20)은 <110> 방향과 평행하도록 형성되어 엔모스 트랜지스터의 채널 영역으로 사용되는 것이 바람직하고, 상기 제2 활성영역(11b)은 <110> 방향에 평행하도록 형성되어 피모스 트랜지스터의 채널 영역으로 사용는 것이 바람직하다.
또한, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)과 다른 격자상수를 갖는 반도체 층으로 형성될 수 있다. 즉, 상기 에피택시얼 반도체 패턴(20)은 이종 에피택시얼 구조(heterogeneous epitaxial structure)를 갖도록 형성될 수 있다.
상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)보다 작은 격자 상수를 갖는 반도체층으로 형성될 수 있다. 예를 들면, 상기 하부 에피택시얼 반도체 패턴(17)이 실리콘층으로 형성될 때 상기 상부 에피택시얼 반도체 패턴(19)은 탄화 실리콘층으로 형성될 수 있고, 상기 하부 에피택시얼 반도체 패턴(17)이 실리콘 게르마늄층으로 형성될 때 상기 상부 에피택시얼 반도체 패턴(19)은 실리콘층 또는 탄화 실리콘층으로 형성될 수 있다. 이에 더하여, 상기 하부 에피택시얼 반도체 패턴(17)이 게르마늄층으로 형성될 때 상기 상부 에피택시얼 반도체 패턴(19)은 실리콘층, 탄화 실리콘층 또는 실리콘 게르마늄층으로 형성될 수 있다. 이 경우에, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)과 일치하는 격자상수를 가지려는 경향이 있다. 즉, 상기 상부 에피택시얼 반도체 패턴(19)에 상기 하부 에피택시얼 반도체 패턴(17)에 비하여 상대적으로 인장 스트레스(tensile stress)가 인가될 수 있다. 그 결과, 상기 상부 에피택시얼 반도체 패턴(19)은 그 것의 고유 격자상수(own lattice constant)보다 큰 격자상수를 갖는 이완된 반도체층(strained semiconductor layer)으로 변형될 수 있다. 상기 이완된 상부 에피택시얼 반도체 패턴(19)을 통하여 흐르는 캐리어들의 이동도는 상기 하부 에피택시얼 반도체 패턴(17)을 통하여 흐르는 캐리어들의 이동도보다 높을 수 있다. 특히, 상기 이완된 상부 에피택시얼 반도체 패턴(19)은 정공들의 이동도보다는 오히려 전자들의 이동도를 향상시키는 데 더욱 효과적이다. 따라서, 상기 이완된 상부 에피택시얼 반도체 패턴(19)은 피모스 트랜지스터의 채널층 보다는 엔모스 트랜지스터의 채널층으로 사용되는 것이 바람직하다.
한편, 상기 상부 에피택시얼 반도체 패턴(19)은 상기 하부 에피택시얼 반도체 패턴(17)보다 큰 격자 상수(lattice constant)를 갖는 반도체층으로 형성될 수 있다. 예를 들면, 상기 하부 에피택시얼 반도체 패턴(17)이 실리콘층으로 형성될 때, 상기 상부 에피택시얼 반도체 패턴(19)은 실리콘 게르마늄층 또는 게르마늄층으로 형성될 수 있다. 이 경우에, 상기 상부 에피택시얼 반도체 패턴(19) 역시 상기 하부 에피택시얼 반도체 패턴(17)과 일치하는 격자상수를 가지려는 경향이 있다. 즉, 상기 상부 에피택시얼 반도체 패턴(19)에 상기 하부 에피택시얼 반도체 패 턴(17)에 비하여 상대적으로 압축 스트레스(compressive stress)가 인가될 수 있다. 그 결과, 상기 상부 에피택시얼 반도체 패턴(19)은 그 것의 고유 격자상수(own lattice constant)보다 작은 격자상수를 갖는 압축된 반도체층(compressive semiconductor layer)으로 변형될 수 있다. 특히, 상기 실리콘 게르마늄층 또는 게르마늄층에 압축된 스트레스가 인가되는 경우에, 상기 압축된 실리콘 게르마늄층 또는 상기 압축된 게르마늄층은 실리콘층과는 달리 정공의 이동도를 향상시킨다. 이에 따라, 상기 압축된 상부 에피택시얼 반도체 패턴(19; 압축된 실리콘 게르마늄층 또는 압축된 게르마늄층)을 피모스 트랜지스터의 채널 영역으로 사용하면, 상기 피모스 트랜지스터의 전기적 특성을 더욱 향상시킬 수 있다. 상기 압축된 실리콘 게르마늄층 내의 게르마늄 농도가 증가할수록, 상기 압축된 실리콘 게르마늄층 내에서의 정공의 이동도는 더욱 증가한다.
한편, 상기 소자분리막(13)이 상기 활성영역들(11a, 11b)과 동일한 레벨에 위치하는 상기 상부면(13s')을 갖도록 리세스된 후에 상기 에피택시얼 반도체 패턴(20)을 형성하면, 상기 에피택시얼 반도체 패턴(20)은 종방향(vertical direction) 뿐만 아니라 횡방향(lateral direction)으로도 성장되어 상기 소자분리막(13)의 상기 상부면(13s')을 덮을 수 있다. 이 경우에, 상기 소자분리막(13) 상의 상기 에피택시얼 반도체 패턴(20)은 다결정 구조 또는 비정질 구조와 같은 비단결정 구조(non-single crystalline structure)를 보일 수 있다. 따라서, 상기 에피택시얼 반도체 패턴(20)을 모스 트랜지스터의 채널 영역으로 사용하는 경우에, 상기 모스 트랜지스터의 특성이 저하될 수 있다. 이에 따라, 상기 에피택시얼 반도체 패턴(20) 의 횡방향 성장(lateral growth)이 억제되는 것이 바람직하다.
상기 에피택시얼 반도체 패턴(20)의 횡방향 성장을 억제시키기 위해서는 순환 선택적 에피택시얼 성장 공정(cyclic selective epitaxial growth process)이 사용될 수 있다. 상기 순환 선택적 에피택시얼 성장 공정은 상기 제1 활성영역(11a)이 노출되고 상기 포토레지스트 패턴(15)이 제거된 기판 상에 메인 반도체 소스 가스 및 메인 식각 가스를 공급하여 상기 제1 활성영역(11a) 상에 단결정 에피택시얼 반도체층을 형성하는 제1 단계와 상기 단결정 에피택시얼 반도체층을 갖는 기판 상에 선택적 식각 가스를 공급하는 제2 단계를 적어도 2회 번갈아가면서 반복적으로 실시하는 것을 포함할 수 있다. 상기 제1 단계 후에 상기 소자분리막(13) 상에 비단결정 에피택시얼 반도체층이 잔존할 수 있다. 상기 소자분리막(13) 상의 상기 비단결정 에피택시얼 반도체층 내의 원자들은 상기 제1 활성영역(11a) 상에 형성된 상기 단결정 에피택시얼 반도체층 내의 원자들보다 약한 본딩 에너지를 갖는다. 따라서, 상기 선택적 식각 가스를 공급하는 상기 제2 단계 동안 상기 비단결정 에피택시얼 반도체층은 상기 단결정 에피택시얼 반도체층보다 빠른 식각률을 보일 수 있다. 그 결과, 상기 제2 단계 후에 상기 소자분리막(13)은 완전히 노출되는 반면에 상기 제1 활성영역(11a) 상의 상기 단결정 에피택시얼 반도체층은 여전히 잔존할 수 있다. 즉, 상기 순환 선택적 에피택시얼 성장 공정은 에피택시얼 성장 공정의 선택성을 향상시킨다. 다시 말해서, 상기 순환 선택적 에피택시얼 성장 공정은 상기 제1 활성영역(11a) 상에 형성되는 상기 에피택시얼 반도체층의 횡방향 성장을 억제시키는 데 매우 효과적일 수 있다.
상기 메인 식각 가스 및 상기 선택적 식각 가스로는 상기 에피택시얼 반도체층 내의 원자들(예를 들면, 실리콘 원자들 또는 게르마늄 원자들)과 쉽게 반응하는 할로겐 원소(halogen element)를 함유하는 가스가 사용될 수 있다. 예를 들면, 상기 메인 식각 가스 및 상기 선택적 식각 가스로는 염화수소(hydrogen chloride; HCl) 가스 또는 염소 가스가 사용될 수 있다.
도 7 및 도 8을 참조하면, 상기 제2 소자분리 패턴(10b)을 제거하여 상기 제2 활성영역(11b)을 노출시킨다. 이어서, 상기 에피택시얼 반도체 패턴(20) 및 상기 제2 활성영역(11b) 상에 게이트 절연막(21)을 형성한다. 상기 게이트 절연막(21)을 갖는 기판 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 에피택시얼 반도체 패턴(20) 및 상기 제2 활성영역(11b)의 상부를 각각 가로지르는 제1 및 제2 게이트 전극들(23a, 23b)을 형성한다.
계속해서, 도면에 도시하지는 않았지만, 상기 제1 게이트 전극(23a)을 이온주입 마스크로 사용하여 상기 에피택시얼 반도체 패턴(20) 내로 제1 도전형의 불순물 이온들을 주입하여 제1 도전형의 소오스/드레인 영역들을 형성할 수 있다. 이에 더하여, 상기 제2 게이트 전극(23b)을 이온주입 마스크로 사용하여 상기 제2 활성영역(11b) 내로 제2 도전형의 불순물 이온들을 주입하여 제2 도전형의 소오스/드레인 영역들을 형성할 수 있다. 상기 제1 도전형이 N형인 경우에 상기 제2 도전형은 P형일 수 있고, 상기 제1 도전형이 P형인 경우에 상기 제2 도전형은 N형일 수 있다.
결과적으로, 상기 제1 트랜지스터 영역(A) 내에 패싯 채널을 갖는 모스 트랜 지스터가 형성되고, 상기 제2 트랜지스터 영역(B) 내에 평판형 채널을 갖는 모스 트랜지스터가 형성된다.
도 9 내지 도 11은 도 3에 보여진 모스 트랜지스터를 채택하는 반도체 집적회로 소자를 제조하는 방법들을 설명하기 위하여 게이트 전극들의 길이방향을 따라 취해진 수직 단면도들이다.
도 9를 참조하면, 제1 및 제2 트랜지스터 영역들(A, B)을 갖는 반도체 기판(51)에 도 4 및 도 5를 참조하여 설명된 것과 동일한 방법들을 사용하여 제1 및 제2 웰들(53, 55), 제1 및 제2 소자분리 패턴들(60a, 60b), 트렌치 영역(61) 및 소자분리막(63)을 형성하여 제1 및 제2 활성영역들(61a, 61b)을 한정한다. 상기 반도체기판(51)은 제1 면 방위를 보이는 표면(51p)을 가질 수 있다. 또한, 상기 제1 소자분리 패턴(60a)은 차례로 적층된 제1 패드 산화막 패턴(57a) 및 제1 패드 질화막 패턴(59a)을 갖도록 형성될 수 있고, 상기 제2 소자분리 패턴(60b)은 차례로 적층된 제2 패드 산화막 패턴(57b) 및 제2 패드 질화막 패턴(59b)을 갖도록 형성될 수 있다.
상기 소자분리막(63)을 갖는 기판 상에 포토레지스트 패턴(65)을 형성한다. 상기 포토레지스트 패턴(65)은 상기 제2 소자분리 패턴(60b)의 전체 및 상기 제1 소자분리 패턴(60a)의 일 부분을 덮도록 형성된다. 구체적으로, 상기 포토레지스트 패턴(65)은 상기 제1 소자분리 패턴(60a)의 길이방향을 따라 상기 제1 소자분리 패턴(60a)의 상부를 가로지르는 제1 포토레지스트 패턴 및 상기 제2 트랜지스터 영역(B)을 덮는 제2 포토레지스트 패턴을 구비하도록 형성될 수 있다. 그 결과, 상기 포토레지스트 패턴(65)은 상기 제1 소자분리 패턴(60a)의 양 가장자리들을 노출시킨다.
도 10을 참조하면, 상기 포토레지스트 패턴(65) 및 상기 소자분리막(63)을 식각 마스크들로 사용하여 상기 제1 소자분리 패턴(60a)을 식각하여 상기 제1 활성영역(61a)의 상부를 가로지르는 격리 패턴(separating pattern; 60a')을 형성한다. 결과적으로, 상기 격리 패턴(60a')은 차례로 적층된 패드 산화막 패턴(57a') 및 패드 질화막 패턴(59a')을 갖도록 형성될 수 있다. 또한, 상기 격리 패턴(60a')은 상기 제1 활성영역(61a)의 양 가장자리들을 노출시킨다.
상기 포토레지스트 패턴(65)을 제거하고, 상기 제1 활성영역(61a)의 양 가장자리들 상에 선택적으로 제1 및 제2 평행한 에피택시얼 반도체 패턴들(70', 70")을 형성한다. 상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")은 도 6의 상기 에피택시얼 반도체 패턴(20)을 제작하기 위한 상기 선택적 에피택시얼 성장 기술(또는 상기 순환 선택적 에피택시얼 성장 기술)과 동일한 방법을 사용하여 형성될 수 있다. 이에 따라, 상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")의 각각은 도 6의 상기 에피택시얼 반도체 패턴(20)과 동일한 형태를 갖도록 형성될 수 있다. 즉, 상기 제1 에피택시얼 반도체 패턴(70')은 상기 제1 활성영역(61a)의 일 가장자리 상에 성장된 제1 하부 에피택시얼 반도체 패턴(67') 및 상기 제1 하부 에피택시얼 반도체 패턴(67')의 표면 상에 적층된 제1 상부 에피택시얼 반도체 패턴(69')을 구비하도록 형성될 수 있고, 상기 제2 에피택시얼 반도체 패턴(70")은 상기 제1 활성영역(61a)의 다른 가장자리 상에 성장된 제2 하부 에피택시얼 반도체 패턴(67") 및 상기 제2 하부 에피택시얼 반도체 패턴(67")의 표면 상에 적층된 제2 상부 에피택시얼 반도체 패턴(69")을 구비하도록 형성될 수 있다. 상기 제1 및 제2 상부 에피택시얼 반도체 패턴들(69', 69")을 형성하는 공정은 생략할 수도 있다.
더 나아가서, 상기 제1 및 제2 하부 에피택시얼 반도체 패턴들(67', 67")의 각각은 도 6의 상기 하부 에피택시얼 반도체 패턴(17)처럼 상기 제1 면 방위와 다른 제2 면 방위들을 보이는 제1 및 제2 패싯들(67f', 67f")과 아울러서 상기 제1 면 방위를 보이는 상부면(67t)을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 상부 에피택시얼 반도체 패턴들(69', 69")의 각각은 상기 하부 에피택시얼 반도체 패턴들(67', 67")의 상기 제1 및 제2 패싯들(67f', 67f")에 상응하는 제1 및 제2 패싯들(69f', 69f")과 아울러서 상기 상부면(67t)에 상응하는 상부면(69t)을 갖도록 형성될 수 있다.
이에 더하여, 상기 제1 및 제2 하부 에피택시얼 반도체 패턴들(67', 67")은 도 6의 상기 하부 에피택시얼 반도체 패턴(17)과 동일한 물질층으로 형성할 수 있고, 상기 제1 및 제2 상부 에피택시얼 반도체 패턴들(69', 69")은 도 6의 상기 상부 에피택시얼 반도체 패턴(19)과 동일한 물질층으로 형성할 수 있다.
결과적으로, 상기 제1 면 방위가 (100)일 때 상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")의 상기 패싯들은 (111)면 및 (311)면들 중 적어도 하나의 면 방위를 갖도록 형성될 수 있고, 상기 제1 면 방위가 (110)일 때 상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")의 상기 패싯들은 (100)면, (111)면 및 (113)면들 중 적어도 하나의 면 방위를 갖도록 형성될 수 있다.
상기 제1 활성영역(61a)의 폭이 더욱 증가하면, 상기 하나의 격리 패턴(60a') 대신에 복수개의 평행한 격리 패턴들이 형성될 수도 있다. 이 경우에, 상기 제1 활성영역(61a) 상에 적어도 3개의 평행한 에피택시얼 반도체 패턴들이 형성될 수 있다. 그 결과, 상기 에피택시얼 반도체 패턴들의 패싯들의 표면적을 더욱 증가시킬 수 있다.
도 11을 참조하면, 상기 격리 패턴(60a') 및 상기 제2 소자분리 패턴(60b)을 제거하여 상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70") 사이의 상기 제1 활성영역(61a)과 아울러서 상기 제2 활성영역(61b)을 노출시킨다. 이어서, 상기 에피택시얼 반도체 패턴들(70', 70"), 상기 에피택시얼 반도체 패턴들(70', 70") 사이의 상기 제1 활성영역(61a), 및 상기 제2 활성영역(61b) 상에 게이트 절연막(71)을 형성한다. 상기 게이트 절연막(71)을 갖는 기판 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 제1 및 제2 에피택시얼 반도체 패턴들(70', 70")의 상부를 가로지르는 제1 게이트 전극(73a) 및 상기 제2 활성영역(61b)의 상부를 가로지르는 제2 게이트 전극(73b)을 형성한다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 반도체 기판 상에 3차원적인 채널을 형성하여 모스 트랜지스터의 집적도는 물론 캐리어들의 이동도를 향상시킬 수 있다. 또한, 단일 반도체 기판 상에 엔모스 트랜지스터 및 피모스 트랜지스터를 형성하는 경우에, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터중 어느 하나가 상기 반도체 기판과 다른 면 방위를 보이는 패싯을 갖는 에피택시얼 반도체 패턴 상에 형성된다. 따라서, 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 전기적 특성들을 최적화시킬 수 있다.

Claims (62)

  1. 제1 및 제2 트랜지스터 영역들을 갖고 제1 면 방위의 표면을 갖는 반도체 기판;
    상기 반도체 기판의 소정영역에 형성되어 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 활성영역 상에 제공되고 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 포함하는 적어도 하나의 에피택시얼 반도체 패턴;
    상기 에피택시얼 반도체 패턴의 상부를 가로지르고 상기 패싯의 적어도 일 부분을 덮는 제1 절연된 게이트 전극; 및
    상기 제2 활성영역의 상부를 가로지르는 제2 절연된 게이트 전극을 포함하는 반도체 집적회로 소자.
  2. 제 1 항에 있어서, 상기 에피택시얼 반도체 패턴의 상기 패싯은
    상기 제1 활성영역에 접하면서 서로 대향하는 한 쌍의 제1 패싯들을 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자.
  4. 제 3 항에 있어서,
    상기 제1 면 방위는 (110)이고, 상기 제1 패싯들은 (100), (111) 또는 (113)의 면 방위를 갖는 것을 특징으로 하는 반도체 집적회로 소자.
  5. 제 4 항에 있어서,
    상기 에피택시얼 반도체 패턴은 <110> 방향과 평행하고 상기 제2 활성영역은 <110>방향과 평행한 것을 특징으로 하는 반도체 집적회로 소자.
  6. 제 2 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자.
  7. 제 6 항에 있어서,
    상기 제1 면 방위는 (100)이고, 상기 제1 패싯들은 (311) 또는 (111)의 면 방위를 갖는 것을 특징으로 하는 반도체 집적회로 소자.
  8. 제 7 항에 있어서,
    상기 에피택시얼 반도체 패턴은 <112> 방향과 평행하고 상기 제2 활성영역은 <110>방향과 평행한 것을 특징으로 하는 반도체 집적회로 소자.
  9. 제 2 항에 있어서,
    상기 에피택시얼 반도체 패턴은 상기 제1 패싯들과 접하면서 서로 대향하는 한 쌍의 제2 패싯들을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자.
  11. 제 10 항에 있어서,
    상기 제1 패싯들은 (111)면 또는 (113)면을 갖고, 상기 제2 패싯들은 (100)면을 갖는 것을 특징으로 하는 반도체 집적회로 소자.
  12. 제 9 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자.
  13. 제 12 항에 있어서,
    상기 제1 패싯들은 (311)면을 갖고, 상기 제2 패싯들은 (111)면을 갖는 것을 특징으로 하는 반도체 집적회로 소자.
  14. 제 1 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판, 단결정 실리콘 게르마늄(SiGe) 기판 또는 단결정 탄화 실리콘(SiC) 기판인 것을 특징으로 하는 반도체 집적회로 소자.
  15. 제 1 항에 있어서,
    상기 에피택시얼 반도체 패턴은 실리콘 패턴, 실리콘 게르마늄(SiGe) 패턴, 탄화 실리콘(SiC) 패턴 또는 게르마늄 패턴인 것을 특징으로 하는 반도체 집적회로 소자.
  16. 제 1 항에 있어서,
    상기 패싯 및 상기 제1 활성영역 사이의 각도는 90°보다 작은 것을 특징으로 하는 반도체 집적회로 소자.
  17. 제 1 항에 있어서, 상기 에피택시얼 반도체 패턴은
    상기 제1 활성영역 상에 성장된 하부 에피택시얼 반도체 패턴; 및
    상기 하부 에피택시얼 반도체 패턴의 표면을 덮는 상부 에피택시얼 반도체 패턴을 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  18. 제 17 항에 있어서,
    상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 작은 격자 상수를 갖고, 상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자.
  19. 제 18 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 탄화 실리콘층인 것을 특징으로 하는 반도체 집적회로 소자.
  20. 제 18 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 게르마늄 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 실리콘층 또는 탄화 실리콘층인 것을 특징으로 하는 반도체 집적회로 소자.
  21. 제 17 항에 있어서,
    상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 큰 격자 상수를 갖는 것을 특징으로 하는 반도체 집적회로 소자.
  22. 제 21 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 실리콘 게르마늄층 또는 게르마늄층인 것을 특징으로 하는 반도체 집적회로 소자.
  23. 제 1 항에 있어서,
    상기 적어도 하나의 에피택시얼 반도체 패턴은 제1 및 제2 평행한 에피택시얼 반도체 패턴들을 포함하되, 상기 제1 절연된 게이트 전극은 상기 제1 및 제2 에피택시얼 패턴들의 상부를 가로지르도록 배치된 것을 특징으로 하는 반도체 집적회로 소자.
  24. 제1 및 제2 트랜지스터 영역들을 갖고 제1 면 방위의 표면을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정하고,
    상기 제1 활성영역 상에 선택적으로 적어도 하나의 에피택시얼 반도체 패턴을 형성하되, 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비하도록 형성되고,
    상기 에피택시얼 반도체 패턴의 상부를 가로지르고 상기 패싯의 적어도 일 부분을 덮는 제1 절연된 게이트 전극 및 상기 제2 활성영역의 상부를 가로지르는 제2 절연된 게이트 전극을 형성하는 것을 포함하는 반도체 집적회로 소자의 제조방 법.
  25. 제 24 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판, 단결정 실리콘 게르마늄(SiGe) 기판 또는 단결정 탄화 실리콘(SiC) 기판인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 에피택시얼 반도체 패턴은 상기 제1 활성영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성하되, 상기 패싯은 상기 제1 활성영역에 접하면서 서로 대향하는 한 쌍의 제1 패싯들을 구비하도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 패싯들은 상기 제1 활성영역의 표면에 대하여 90°보다 작은 각도를 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  28. 제 26 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 제1 면 방위는 (110)이고, 상기 한 쌍의 제1 패싯들은 (100), (111) 또는 (113)의 면 방위를 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  30. 제 26 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 제1 면 방위는 (100)이고, 상기 한 쌍의 제1 패싯들은 (111) 또는 (311)의 면 방위를 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  32. 제 26 항에 있어서,
    상기 에피택시얼 반도체 패턴은 상기 제1 패싯들과 접하면서 서로 대향하는 한 쌍의 제2 패싯들을 더 구비하도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  33. 제 32 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  34. 제 33 항에 있어서,
    상기 제1 패싯들은 (111)면 또는 (113)면을 갖도록 형성되고, 상기 제2 패싯들은 (100)면을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  35. 제 32 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  36. 제 35 항에 있어서,
    상기 제1 패싯들은 (311)면을 갖도록 형성되고, 상기 제2 패싯들은 (111)면을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  37. 제 24 항에 있어서,
    상기 에피택시얼 반도체 패턴은 실리콘층, 실리콘 게르마늄(SiGe)층 또는 탄화 실리콘(SiC)층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조 방법.
  38. 제 24 항에 있어서, 상기 적어도 하나의 에피택시얼 반도체 패턴을 형성하는 것은
    상기 제1 활성영역 상에 선택적 에피택시얼 성장 기술을 사용하여 하부 에피택시얼 반도체 패턴을 형성하고,
    상기 하부 에피택시얼 반도체 패턴을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 하부 에피택시얼 반도체 패턴의 표면 상에 상부 에피택시얼 반도체 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 작은 격자 상수(lattice constant)를 갖는 반도체층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  40. 제 39 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 탄화 실리콘층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  41. 제 39 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 게르마늄 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 실리콘층 또는 탄화 실리콘층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  42. 제 38 항에 있어서,
    상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 큰 격자 상수(lattice constant)를 갖는 반도체층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  43. 제 42 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 실리콘 게르마늄층 또는 게르마늄층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  44. 제1 및 제2 트랜지스터 영역들을 갖고 제1 면 방위의 표면을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판 상에 제1 및 제2 소자분리 패턴들(isolation patterns)을 형성하되, 상기 제1 및 제2 소자분리 패턴들은 각각 상기 제1 및 제2 트랜지스터 영역들 내에 형성되고,
    상기 소자분리 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식각하여 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 평판형 활성영역들을 한정하는 트렌치 영역을 형성하고,
    상기 트렌치 영역을 채우는 소자분리막을 형성하고,
    상기 제1 소자분리 패턴을 제거하여 상기 제1 평판형 활성영역을 노출시키고,
    상기 제1 평판형 활성영역 상에 선택적으로 에피택시얼 반도체 패턴을 형성하되, 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비하도록 형성되고,
    상기 에피택시얼 반도체 패턴을 갖는 기판의 상기 제2 소자분리 패턴을 제거하여 상기 제2 평판형 활성영역을 노출시키고,
    상기 에피택시얼 반도체 패턴 및 상기 제2 평판형 활성영역 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막을 갖는 기판 상에 게이트 도전막을 형성하고,
    상기 게이트 도전막을 패터닝하여 상기 에피택시얼 반도체 패턴의 상부를 가로지르는 제1 게이트 전극 및 상기 제2 평판형 활성영역의 상부를 가로지르는 제2 게이트 전극을 형성하는 것을 포함하는 반도체 집적회로 소자의 제조방법.
  45. 제 44 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판, 단결정 실리콘 게르마늄(SiGe) 기판 또는 단결정 탄화 실리콘(SiC) 기판인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  46. 제 44 항에 있어서,
    상기 패싯은 상기 제1 평판형 활성영역의 표면에 대하여 90°보다 작은 각도를 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  47. 제 44 항에 있어서,
    상기 에피택시얼 반도체 패턴은 상기 제1 평판형 활성영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성하되, 상기 패싯은 상기 제1 평판형 활성영역의 양 가장자리와 접하면서 서로 대향하는 한 쌍의 제1 패싯들 및 상기 제1 패싯들과 접하면서 서로 대향하는 한 쌍의 제2 패싯들을 구비하도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  48. 제 47 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  49. 제 48 항에 있어서,
    상기 제2 평판형 활성영역이 (110)면을 갖는 경우에, 상기 제1 패싯들은 (111)면 또는 (113)면을 갖도록 형성되고 상기 제2 패싯들은 (100)면을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  50. 제 47 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  51. 제 50 항에 있어서,
    상기 제2 평판형 활성영역이 (100)면을 갖는 경우에, 상기 제1 패싯들은 (311)면을 갖도록 형성되고 상기 제2 패싯들은 (111)면을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  52. 제 44 항에 있어서,
    상기 에피택시얼 반도체 패턴은 상기 제1 평판형 활성영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성하되, 상기 패싯은 서로 대향하는 한 쌍의 패싯들을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  53. 제 52 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  54. 제 53 항에 있어서,
    상기 제2 평판형 활성영역이 (110)면을 갖는 경우에, 상기 한 쌍의 패싯들은 (100)면, (111)면 또는 (113)면을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  55. 제 52 항에 있어서,
    상기 제1 및 제2 트랜지스터 영역들은 각각 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  56. 제 55 항에 있어서,
    상기 제2 평판형 활성영역이 (100)면을 갖는 경우에, 상기 한 쌍의 패싯들은 (111)면 또는 (311)면을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  57. 제 44 항에 있어서, 상기 에피택시얼 반도체 패턴을 형성하는 것은
    상기 제1 평판형 활성영역 상에 선택적 에피택시얼 성장 기술을 사용하여 하부 에피택시얼 반도체 패턴을 형성하고,
    상기 하부 에피택시얼 반도체 패턴을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 하부 에피택시얼 반도체 패턴의 표면 상에 상부 에피택시얼 반도체 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  58. 제 57 항에 있어서,
    상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 작은 격자 상수(lattice constant)를 갖는 반도체층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  59. 제 58 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 탄화 실리콘층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  60. 제 58 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 게르마늄 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 실리콘층 또는 탄화 실리콘층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  61. 제 57 항에 있어서,
    상기 상부 에피택시얼 반도체 패턴은 상기 하부 에피택시얼 반도체 패턴보다 큰 격자 상수(lattice constant)를 갖는 반도체층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  62. 제 61 항에 있어서,
    상기 하부 에피택시얼 반도체 패턴이 실리콘 패턴일 때, 상기 상부 에피택시얼 반도체 패턴은 실리콘 게르마늄층 또는 게르마늄층으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
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