KR20060077641A - Ｒｆ 모스 반도체 소자의 제조 방법 - Google Patents

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Abstract

RF 모스 반도체 소자의 제조 방법을 제공한다. 본 발명은 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막으로 구성되는 게이트 스택을 형성한다. 상기 게이트 스택의 양측벽에 얼라인되어 상기 실리콘 기판에 소오스/드레인을 형성한다. 상기 게이트 스택을 구성하는 게이트 폴리실리콘막의 양측벽의 상부 부분을 노출시키면서 상기 게이트 스택의 양측벽에 스페이서를 형성한다. 상기 소오스/드레인의 표면, 상기 게이트 폴리실리콘막의 표면, 상기 게이트 폴리실리콘막의 양측벽의 상부 부분에 금속 실리사이드를 형성하여 게이트의 직렬저항을 줄이는 것을 특징으로 한다.
RF 모스 반도체, 게이트 직렬 저항

Description

ＲＦ 모스 반도체 소자의 제조 방법{Method for fabricating RF MOS semiconductor device}
도 1 내지 7은 종래 기술에 의한 RF 모스 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 8 내지 14는 본 발명에 의한 RF 모스 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 RF 모스 반도체 소자의 제조 방법에 관한 것이다.
RF 모스 반도체 소자는 주파수 응답특성은 우수하나, 이에 상응하는 고주파에서의 잡음 특성 및 파워 이득 특성이 화합물 반도체 소자에 비하여 떨어진다. 특히, 반도체 소자가 축소됨에 따라 잡음 특성의 주요한 인자인 게이트의 직렬 저항이 그에 비례하여 증가함에 따라 특성의 향상을 얻을 수 없다.
도 1 내지 7은 종래 기술에 의한 RF 모스 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다. 특히, 도 1 내지 도 7은 RF 씨모스(CMOS) 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, NMOS 영역 및 PMOS 영역으로 한정된 실리콘 기판(10)에 트랜치 산화막(14)을 형성하여 액티브 영역을 한정한다. 상기 실리콘 기판(10)의 액티브 영역에 게이트 산화막(16) 및 게이트 폴리실리콘막(18)을 순차적으로 형성하여 게이트 스택(20)을 형성한다. 상기 게이트 폴리실리콘막(18)은 약 2000Å의 두께로 형성한다. 도 1에서, 참조번호 12는 트랜치 내벽에 형성되는 라이너막을 나타낸다.
도 2를 참조하면, 게이트 스택(20)이 형성된 실리콘 기판(10)을 산화시켜 제1 산화막(22)을 형성한다. 이어서, 상기 실리콘 기판(10)의 PMOS 영역을 제1 포토레지스트 패턴(24)으로 덮고, NMOS 영역에 N형 불순물을 주입하여 상기 NMOS 영역의 게이트 스택의 양측벽에 얼라인되어 실리콘 기판(10)에 얕은 깊이의 N-불순물 영역(26, N형 LDD 영역)을 형성한다.
도 3을 참조하면, 상기 제1 포토레지스트 패턴(24)을 제거한다. 실리콘 기판(10)의 전면에 제2 산화막(32)을 형성한 다음, 상기 실리콘 기판(10)의 NMOS 영역을 제2 포토레지스트 패턴(28)으로 덮는다. 이어서, 상기 PMOS 영역에 P형 불순물을 주입하여 상기 PMOS 영역의 게이트 스택(20)의 양측벽에 얼라인되어 실리콘 기판(10)에 얕은 깊이의 P-불순물 영역(30, P형 LDD 영역)을 형성한다. 여기서, 상기 제2 산화막(32)을 형성한 다음, P형 불순물을 주입하는 것으로 설명되어 있으나, 필요에 따라 P형 불순물을 주입한 후, 제2 산화막(32)을 형성할 수도 있다.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(28)을 제거한다. 이어서, 상 기 실리콘 기판(10)의 전면에 질화막을 형성한 후 이방성 식각한다. 이렇게 되면, 게이트 스택의 양측벽에 제1 산화막(22), 제2 산화막(32) 및 질화막 패턴(34)으로 구성된 스페이서가 형성된다.
도 5를 참조하면, 상기 실리콘 기판(10)의 PMOS 영역을 제3 포토레지스트 패턴(36)으로 덮고, NMOS 영역에 N형 불순물을 주입하여 상기 NMOS 영역의 게이트 스택(20)의 양측벽에 얼라인되어 실리콘 기판(10)에 깊은 깊이의 N+ 불순물 영역(38)을 형성한다. 이에 따라, N- 불순물 영역(26) 및 N+ 불순물 영역(38)으로 NMOS 영역의 소오스/드레인을 구성한다.
도 6을 참조하면, 상기 제3 포토레지스트 패턴(36)을 제거한다. 이어서, 상기 실리콘 기판(10)의 NMOS 영역을 제4 포토레지스트 패턴(40)으로 덮고, PMOS 영역에 P형 불순물을 주입하여 상기 PMOS 영역의 게이트 스택(20)의 양측벽에 얼라인되어 실리콘 기판(10)에 깊은 깊이의 P+ 불순물 영역(42)을 형성한다. 이에 따라, P- 불순물 영역(30) 및 P+ 불순물 영역(42)으로 PMOS 영역의 소오스/드레인을 구성한다.
도 7을 참조하면, 상기 제4 포토레지스트 패턴(40)을 제거한다. 이어서, 상기 게이트 폴리실리콘막(18)의 표면 및 N-/P- 불순물 영역(26, 30)의 표면에 후속 공정의 콘택 형성을 위해 금속 실리사이드(44)를 형성한다.
그런데, 종래의 RF 씨모스 반도체 소자의 제조 방법은 게이트 폴리실리콘막(18)의 표면상에만 금속 실리사이드를 형성하여 게이트의 직렬 저항을 줄인다. 그러나, 게이트 폴리실리콘막(18)의 표면에만 금속 실리사이드를 형성할 경우에는 게이트의 직렬 저항을 줄이는 데 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자의 크기가 감소함에도 불구하고 기존의 MOS 공정을 이용하여 게이트의 직렬 저항을 줄일 수 있는 RF 모스 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 RF 모스 반도체 소자의 제조 방법은 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막으로 구성되는 게이트 스택을 형성한다. 상기 게이트 스택의 양측벽에 얼라인되어 상기 실리콘 기판에 소오스/드레인을 형성한다.
상기 게이트 스택을 구성하는 게이트 폴리실리콘막의 양측벽의 상부 부분을 노출시키면서 상기 게이트 스택의 양측벽에 스페이서를 형성한다. 상기 소오스/드레인의 표면, 상기 게이트 폴리실리콘막의 표면, 상기 게이트 폴리실리콘막의 양측벽의 상부 부분에 금속 실리사이드를 형성하여 게이트 직렬 저항을 줄이는 것을 특징으로 한다. 상기 금속 실리사이드는 코발트 실리사이드 또는 티타늄 실리사이드로 형성할 수 있다.
또한, 본 발명의 다른 예에 의한 RF 모스 반도체 소자의 제조 방법은 NMOS 영역 및 PMOS 영역으로 구성된 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막으로 구성되는 게이트 스택을 형성한다. 상기 게이트 스택의 양측벽에 얼라인되어 상기 NMOS 영역의 실리콘 기판에 얕은 깊이의 N- 불순물 영역을 형성하고, 상기 PMOS 영역의 실리콘 기판에 얕은 깊이의 P- 불순물 영역을 형성한다.
상기 게이트 스택을 구성하는 게이트 폴리실리콘막의 양측벽의 상부 부분을 노출시키면서 상기 게이트 스택의 양측벽에 스페이서를 형성한다. 상기 게이트 스택 양측벽의 게이트 스페이서에 얼라인되어 상기 NMOS 영역의 실리콘 기판에 깊은 깊이의 N+ 불순물 영역을 형성하고, 상기 PMOS 영역의 실리콘 기판에 깊은 깊이의 P+ 불순물 영역을 형성한다.
상기 N-/P- 불순물 영역의 표면, 상기 게이트 폴리실리콘막의 표면, 상기 게이트 폴리실리콘막의 양측벽의 상부 부분에 금속 실리사이드를 형성하여 게이트 직렬 저항을 줄이는 것을 특징으로 한다. 상기 금속 실리사이드는 코발트 실리사이드 또는 티타늄 실리사이드로 형성할 수 있다. 상기 금속 실리사이드는 상기 N+ 불순물 영역 및 P+ 불순물 영역 형성 후에 형성할 수 있다.
이상과 같이 본 발명은 게이트 폴리실리콘막의 표면 및 양측벽 상부 부분에 금속 실리사이드를 형성하여 게이트의 직렬 저항을 줄일 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 8 내지 14는 본 발명에 의한 RF 모스 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다. 특히, 도 8 내지 도 14는 RF 씨모스(CMOS) 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 8을 참조하면, NMOS 영역 및 PMOS 영역으로 한정된 실리콘 기판(100)에 트랜치 산화막(104)을 형성하여 액티브 영역을 한정한다. 상기 실리콘 기판(100)의 액티브 영역에 게이트 산화막(106) 및 게이트 폴리실리콘막(108)을 순차적으로 형 성하여 게이트 스택(110)을 형성한다. 상기 게이트 폴리실리콘막(108)은 약 3000Å의 두께로 종래의 게이트 폴리실리콘막(18)보다 두껍게 형성한다. 도 1에서, 참조번호 102는 트랜치 내벽에 형성되는 라이너막을 나타낸다.
도 9를 참조하면, 게이트 스택(110)이 형성된 실리콘 기판(100)을 산화시켜 제1 산화막(112)을 형성한다. 이어서, 상기 실리콘 기판(100)의 PMOS 영역을 제1 포토레지스트 패턴(114)으로 덮고, NMOS 영역에 N형 불순물을 주입하여 상기 NMOS 영역의 게이트 스택(110)의 양측벽에 얼라인되어 실리콘 기판(100)에 얕은 깊이의 N-불순물 영역(116, N형 LDD 영역)을 형성한다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(114)을 제거한다. 실리콘 기판(100)의 전면에 제2 산화막(122)을 형성한 다음, 상기 실리콘 기판(100)의 NMOS 영역을 제2 포토레지스트 패턴(118)으로 덮는다. 이어서, 상기 PMOS 영역에 P형 불순물을 주입하여 상기 PMOS 영역의 게이트 스택(110)의 양측벽에 얼라인되어 실리콘 기판(100)에 얕은 깊이의 P-불순물 영역(120, P형 LDD 영역)을 형성한다. 여기서, 상기 제2 산화막(122)을 형성한 다음, P형 불순물을 주입하는 것으로 설명되어 있으나, 필요에 따라 P형 불순물을 주입한 후, 제2 산화막(122)을 형성할 수 도 있다.
도 11을 참조하면, 상기 제2 포토레지스트 패턴(118)을 제거한다. 이어서, 상기 실리콘 기판(100)의 전면에 질화막을 형성한 후 이방성식각한다. 이렇게 되면, 게이트 스택(110)의 양측벽에 제1 산화막(112), 제2 산화막(122) 및 질화막 패턴(124)으로 구성된 스페이서가 형성된다.
그런데, 본 발명에서는 게이트 스택(110)의 양측벽에 스페이서를 형성할 때 질화막을 더 식각하여 게이트 스택(110)의 양측벽의 상부 부분이 노출되도록 형성한다. 다시 말해, 종래 기술과 비교하여 볼 때 게이트 폴리실리콘막(108)이 두껍게 형성한 두께만큼 질화막을 식각한다. 상기 질화막의 식각시에 게이트 스택(110)의 양측벽의 상부 부분에 형성된 제1 산화막(112) 및 제2 산화막(122)을 식각할 수 있다. 물론, 상기 질화막 식각 후에 상기 게이트 스택(110)의 양측벽의 상부 부분에 형성된 제1 산화막(112) 및 제2 산화막(122)을 따로 식각할 수 도 있다.
도 12를 참조하면, 상기 실리콘 기판(100)의 PMOS 영역을 제3 포토레지스트 패턴(126)으로 덮고, NMOS 영역에 N형 불순물을 주입하여 상기 NMOS 영역의 게이트 스택(110)의 양측벽 형성된 스페이서에 얼라인되어 실리콘 기판(100)에 깊은 깊이의 N+ 불순물 영역(128)을 형성한다. 이에 따라, N- 불순물 영역(116) 및 N+ 불순물 영역(128)으로 NMOS 영역의 소오스/드레인을 구성한다.
도 13을 참조하면, 상기 제3 포토레지스트 패턴(126)을 제거한다. 이어서, 상기 실리콘 기판(100)의 NMOS 영역을 제4 포토레지스트 패턴(130)으로 덮고, PMOS 영역에 P형 불순물을 주입하여 상기 PMOS 영역의 게이트 스택(110)의 양측벽에 형성된 스페이서에 얼라인되어 실리콘 기판(100)에 깊은 깊이의 P+ 불순물 영역(132)을 형성한다. 이에 따라, P- 불순물 영역(120) 및 P+ 불순물 영역(132)으로 PMOS 영역의 소오스/드레인을 구성한다.
여기서, 본 실시예에서는 N+ 불순물 영역(128) 및 P+ 불순물 영역(132)을 형성하기 전에 산화막이나 질화막을 식각하여 게이트 폴리실리콘막(108) 양측벽의 상 부 부분을 노출시켰다. 그러나, 편의에 따라 상기 N+ 불순물 영역(128) 및 P+ 불순물 영역(132)을 형성한 후에 상기 게이트 폴리실리콘막(108) 양측벽의 상부 부분을 노출시킬 수도 있다.
도 14를 참조하면, 상기 제4 포토레지스트 패턴(130)을 제거한다. 이어서, 상기 게이트 폴리실리콘막(108)의 표면, 상기 게이트 폴리실리콘막(108)의 양측벽 상부 부분 및 N-/P- 불순물 영역(116, 120)의 표면에 후속 공정의 콘택 형성을 위해 금속 실리사이드(134)를 형성한다. 상기 금속 실리사이드막(134)은 코발트 실리사이드막 또는 티타늄 실리사이드로 형성한다. 상기 금속 실리사이드(134)는 실리콘 기판(100)의 전면에 코발트나 티타늄 등의 금속막을 형성, 1차 열처리, 반응하지 않은 금속막을 습식액으로 제거 및 2차 열처리를 통하여 형성한다.
여기서, 본 발명은 게이트 폴리실리콘막(108)의 표면에 금속 실리사이드를 형성할 뿐만 아니라 게이트 폴리실리콘막(108)의 양측벽 상부 부분을 노출시켜 금속 실리사이드(134)를 추가로 형성한다. 이에 따라, 본 발명은 금속 실리사이드(134)의 형성 면적이 넓어져 게이트의 직렬 저항을 줄일 수 있다. 결과적으로, 본 발명은 게이트의 직렬 저항 감소로 인해 소자의 주파수에 대한 파워 이득의 증가 및 잡음 특성을 개선할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다.
상술한 바와 같이 본 발명은 게이트 폴리실리콘막의 양측벽 상부를 노출시킨 후, 게이트 폴리실리콘막의 표면 및 양측벽 상부 부분에 금속 실리사이드를 형성하여 게이트의 직렬 저항을 줄일 수 있다.
이렇게 본 발명은 게이트 직렬 저항을 줄어 소자의 주파수에 대한 파워 이득의 증가 및 잡음 특성을 개선할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막으로 구성되는 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 양측벽에 얼라인되어 실리콘 기판에 소오스/드레인을 형성하는 단계;
    상기 게이트 스택을 구성하는 게이트 폴리실리콘막의 양측벽의 상부 부분을 노출시키면서 상기 게이트 스택의 양측벽에 스페이서를 형성하는 단계; 및
    상기 소오스/드레인의 표면, 상기 게이트 폴리실리콘막의 표면, 상기 게이트 폴리실리콘막의 양측벽의 상부 부분에 금속 실리사이드를 형성하여 게이트 직렬 저항을 줄이는 것을 특징으로 하는 RF 모스 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 금속 실리사이드는 코발트 실리사이드 또는 티타늄 실리사이드로 형성하는 것을 특징으로 하는 RF 모스 반도체 소자의 제조 방법.
  3. NMOS 영역 및 PMOS 영역으로 구성된 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막으로 구성되는 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 양측벽에 얼라인되어 상기 NMOS 영역의 실리콘 기판에 얕은 깊이의 N- 불순물 영역을 형성하고, 상기 PMOS 영역의 실리콘 기판에 얕은 깊이의 P- 불순물 영역을 형성하는 단계;
    상기 게이트 스택을 구성하는 게이트 폴리실리콘막의 양측벽의 상부 부분을 노출시키면서 상기 게이트 스택의 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 스택의 양측벽에 형성된 게이트 스페이서에 얼라인되어 상기 NMOS 영역의 실리콘 기판에 깊은 깊이의 N+ 불순물 영역을 형성하고, 상기 PMOS 영역의 실리콘 기판에 깊은 깊이의 P+ 불순물 영역을 형성하는 단계; 및
    상기 N-/P- 불순물 영역의 표면, 상기 게이트 폴리실리콘막의 표면, 상기 게이트 폴리실리콘막의 양측벽의 상부 부분에 금속 실리사이드를 형성하여 게이트 직렬 저항을 줄이는 것을 특징으로 하는 RF 모스 반도체 소자의 제조 방법.
  4. 제 3항에 있어서, 상기 금속 실리사이드는 코발트 실리사이드 또는 티타늄 실리사이드로 형성하는 것을 특징으로 하는 RF 모스 반도체 소자의 제조 방법.
  5. 제 3항에 있어서, 상기 금속 실리사이드는 상기 N+ 불순물 영역 및 P+ 불순물 영역 형성 후에 형성하는 것을 특징으로 하는 RF 모스 반도체 소자의 제조 방법.
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