JPWO2006137437A1 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 125000001475 halogen functional group Chemical group 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000007687 exposure technique Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
ゲート電極504の周囲のライナー506を等方的にエッチングし、それにより形成された空洞に自己整合的選択成長シリコン膜508を成長させることにより、ゲート絶縁膜503よりも高いソース・ドレインエクステンション領域508と同時にソース・ドレイン領域509を形成する。さらに、ゲート側壁507を除去した後、イオン注入技術によりソース・ドレインエクステンション領域508をCMOSで形成する。これにより、寄生抵抗の増大を招くことなく、短チャネル化を実現するMISFET半導体装置が提供される。
Description
本発明は半導体装置及びその製造方法に関し、特に、MISFET(Metal−Insulator−Silicon Field Effect Transistor:金属−絶縁膜−シリコン型電界効果トランジスタ)半導体装置及びその製造方法に関する。
近年、MISFETの分野においては、比例縮小則(スケーリング則)に基づくゲート長の微細化による高集積度化が進められており、集積度は年々増加している。
MISFETは、微細化して集積度を上げると、回路の動作速度が増し、回路あたりの消費電力が減少するという特長を有しており、このため、MISFETのさらなる微細化が進められている。
一方、素子の微細化が進むと、短チャネル効果という問題が生じる。この短チャネル効果を抑制するためには、ソース・ドレインエクステンション領域とチャネル領域との間の浅接合化が必要となる。
しかしながら、ソース・ドレインエクステンション領域とチャネル領域とを浅接合化すると、寄生抵抗の上昇という新たな問題を生じることになる。
寄生抵抗の上昇を抑制するためには、ソース・ドレインエクステンション領域を高濃度化させることが必要であるが、不純物のシリコン中への固溶限界に起因して、ソース・ドレインエクステンション領域の高濃度化による寄生抵抗の上昇抑制は困難である。
そこで、寄生抵抗の上昇を抑制するための一手段として、ソース・ドレインエクステンション領域を上方に形成することが考えられる。
図3は、非特許文献1に示されている従来のCMOSFET100の断面図である。
図3に示すCMOSFET100はNMOSFET110とPMOSFET120とから構成されている。
NMOSFET110とPMOSFET120とは同一の構造を有しているので、以下、NMOSFET110の構造を説明する。
NMOSFET110は、シリコン基板101と、素子を形成する領域を画定する素子分離領域102と、シリコン基板101上に形成されたゲート絶縁膜103と、ゲート絶縁膜103上に形成されたゲート電極104と、ゲート絶縁膜103及びゲート電極104の側壁を覆う窒化シリコン膜からなるオフセットスペーサー105と、オフセットスペーサー105を覆う酸化シリコン膜からなるゲート側壁106と、シリコン基板101の表面及び内部においてオフセットスペーサー105の周囲に形成されたソース・ドレインエクステンション領域109と、シリコン基板101の内部においてゲート絶縁膜103の周囲に、かつ、ソース・ドレインエクステンション領域109の下方に形成されたハロー領域108と、ソース・ドレインエクステンション領域109の外側にソース・ドレインエクステンション領域109と連続して形成されたソース・ドレイン領域107と、から構成されている。
図4(a)乃至(f)は図3に示したCMOSFET100の各製造過程を示す断面図である。
以下、図4(a)乃至(f)を参照して、図3に示したCMOSFET100の製造方法を説明する。
先ず、図4(a)に示すように、周知の技術により、シリコン基板101に素子分離領域102を形成する。
次いで、周知のイオン注入技術により、シリコン基板101にウェル(図示せず)およびチャネル部(図示せず)を形成する。
次いで、周知の技術により、シリコン基板101上に酸窒化シリコン膜からなるゲート絶縁膜103を形成する。
次いで、周知の技術により、多結晶シリコンをゲート絶縁膜103上に堆積する。
次いで、周知の露光技術及びドライエッチング技術により、多結晶シリコンをゲート電極104の形状にパターニングする。
次いで、周知のCVD技術により、窒化シリコン膜を等方的に成膜し、さらに、異方的なドライエッチング技術により、窒化シリコン膜をオフセットスペーサー105の形状にパターニングする。
次いで、周知の選択エピタキシャル成長技術により、シリコン基板101上にシリコン膜107Aを堆積する。
次いで、図4(b)に示すように、PMOSFET120を形成する領域をフォトレジスト130で覆う。
次いで、周知のイオン注入技術により、NMOSFET110のゲート電極104の周囲のNMOSハロー領域108となる領域に対してp型イオンを注入し、続けて、NMOSソース・ドレインエクステンション領域109となる領域に対してn型イオンを注入する。
この後、フォトレジスト130を除去する。
次いで、図4(c)に示すように、NMOSFET110を形成する領域をフォトレジスト131で覆う。
次いで、図4(b)に示した工程と同様に、周知のイオン注入技術により、PMOSFET120のゲート電極104の周囲のPMOSハロー領域121となる領域に対してn型イオンを注入し、続けて、PMOSソース・ドレインエクステンション領域122となる領域に対してp型イオンを注入する。
この後、フォトレジスト131を除去する。
次いで、NMOSハロー領域108及びPMOSハロー領域121に対してそれぞれ注入したp型イオン及びn型イオンを活性化するためのアニーリングを行う。
次いで、図4(d)に示すように、オフセットスペーサー105の周囲に酸化シリコン膜を等方的に堆積し、さらに、異方性ドライエッチングにより、酸化シリコン膜をゲート側壁106の形状にパターニングする。
次いで、図4(e)に示すように、PMOSFET120を形成する領域をフォトレジスト132で覆う。
次いで、周知のイオン注入技術により、NMOSFET110のゲート電極104及びソース・ドレイン領域107に対してn型イオンを注入する。
この後、フォトレジスト132を除去する。
次いで、図4(f)に示すように、NMOSFET110を形成する領域をフォトレジスト133で覆う。
次いで、図4(e)に示した工程と同様に、周知のイオン注入技術により、PMOSFET120のゲート電極104及びソース・ドレイン領域123に対してp型イオンを注入する。
この後、フォトレジスト133を除去する。
次いで、NMOSFET110のゲート電極104及びソース・ドレイン領域107に対して注入されたn型イオン並びにPMOSFET120のゲート電極104及びソース・ドレイン領域123に対して注入されたp型イオンを活性化するためのアニーリングを行う。
これにより、図3に示したCMOSFET100が完成する。
図4に示したCMOSFET100の製造方法においては、ゲート電極104及び比較的薄いゲート側壁としてのオフセットスペーサー105を形成した後、選択シリコン成長を行い(図4(b))、その後に、ソース・ドレインエクステンション領域109、122に対してイオン注入が行われる(図4(b)及び図4(c))。
次いで、比較的厚いゲート側壁106を形成した後、ソース・ドレイン領域112、123に対してイオン注入を行い、その後、イオンを活性化させるための熱処理が行われていた。
また、特許文献1には、2層のゲート側壁層を用いて、ソース・ドレインエクステンション領域の膜厚を自己整合的に制御する方法が示されている。
さらに、特許文献2には、ゲート電極側壁の欠け部を充填するようにシリコン膜を形成する方法が示されている。
特開2002−231942号公報
特開2000−91561号公報
2004 VLSI symposium on Technology, pp. 84-85, "A hp22 nm Node Low Operating Power (LOP) Technology with Sub-10 nm Gate Length Planar Bulk CMOS Devices", N. Yasutake et al.
図4に示した従来のCMOS製造方法においては、ソース・ドレインエクステンション領域109、122の膜厚に対する制御性が低いという問題があった。
すなわち、シリコン基板101中におけるソース・ドレインエクステンション領域109、122の深さが選択成長シリコン膜107Aの厚さの制御性に左右されるという問題があった。
さらに、図4に示した従来のCMOS製造方法においては、ソース・ドレインエクステンション領域109、122に対して不純物を導入した後に、ゲート側壁106の形成時において、不純物に対して付加的に熱処理が作用するという問題もあった。
また、上述の特許文献1及び2においては、ソース・ドレインエクステンション領域またはシリコン膜への不純物導入方法に問題があった。
すなわち、上述の特許文献1及び2においては、選択シリコン成長時においてソース・ドレインエクステンション領域またはシリコン膜に不純物が導入されるが、この方法ではCMOSトランジスタを形成することが困難であった。
本発明は、以上のような従来の半導体及びその製造方法における問題点に鑑みてなされたものであり、微細なゲート電極長を持つMISFETにおいて、短チャネル効果を抑制することにより、向上された性能を有するMISFET半導体装置及びその製造方法を提供することを目的とする。
この目的を達成するため、本発明は、シリコン基板と、前記シリコン基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側壁を覆うゲート電極側壁と、前記ゲート電極側壁と前記シリコン基板の間に形成されたシリコン膜と、からなり、前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有しているMISFET半導体装置を提供する。
ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とは前記シリコン膜からなり、前記ソース・ドレイン領域の表面は前記ソース・ドレインエクステンション領域と前記ゲート電極側壁との界面より上方に位置することが好ましい。
また、ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とは前記シリコン膜からなり、前記ゲート電極側壁の最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側にあることが好ましい。
前記シリコン膜に代えて、シリコン・ゲルマニウム膜またはゲルマニウム膜を用いることができる。
前記ゲート電極側壁は、例えば、前記ゲート電極の側壁に設けられたオフセットスペーサーと、前記オフセットスペーサーの少なくとも一部に接するライナー膜と、前記ライナー膜を覆うゲート側壁と、からなる。
さらに、本発明は、NMOSトランジスタとPMOSトランジスタとを備えるMISFET半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する第一の過程と、前記ゲート絶縁膜上にゲート電極を形成する第二の過程と、前記ゲート絶縁膜及び前記ゲート電極の周囲にオフセットスペーサーを形成する第三の過程と、前記オフセットスペーサーの周囲にライナーを形成する第四の過程と、前記ライナーの周囲にゲート側壁を形成する第五の過程と、前記ライナーをエッチングし、前記ゲート側壁と前記シリコン基板との間に空洞を形成する第六の過程と、前記空洞にシリコン膜を選択成長させる第七の過程と、前記NMOSトランジスタのソース・ドレイン領域及び前記PMOSトランジスタのソース・ドレイン領域にそれぞれ不純物を注入する第八の過程と、前記ゲート側壁を除去する第九の過程と、NMOSトランジスタのソース・ドレインエクステンション領域及びPMOSトランジスタのソース・ドレインエクステンション領域にそれぞれ不純物を注入する第十の過程と、前記ゲート電極の周囲にゲート側壁を形成する第十一の過程と、を備えるMISFET半導体装置の製造方法を提供する。
前記第七の過程において、前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有するように形成されることが好ましい。
前記NMOSトランジスタ及び前記PMOSトランジスタのソース・ドレイン領域はそれらの表面が前記ソース・ドレインエクステンション領域と前記ゲート側壁との界面より上方に位置するように形成されることが好ましい。
前記第十一の過程において、前記ゲート側壁は、その最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側に位置するように形成されることが好ましい。
前記第七の過程において、前記シリコン膜に代えて、シリコン・ゲルマニウム膜またはゲルマニウム膜を前記空洞に選択成長させることができる。
本発明に係るMISFET半導体装置またはその製造方法においては、ゲート側壁とシリコン基板との間に形成されるシリコン膜は少なくともゲート絶縁膜よりも上方に及ぶ膜厚を有するように形成される。
これにより、第1の効果として、NMOSトランジスタ及びPMOSトランジスタにおけるソース・ドレインエクステンション領域の基板への侵入深さを浅くすることができ、短チャネル効果を抑制することが可能になる。
さらに、ソース・ドレインエクステンション領域の厚さを厚く維持できることから、MISFETの直列寄生抵抗を低く維持することができ、駆動電流を高く維持することが可能になる。
本発明に係るMISFET半導体装置またはその製造方法においては、シリコン膜は、ソース・ドレイン領域と、ソース・ドレイン領域からゲート電極に向かって延びるソース・ドレインエクステンション領域とを形成しており、ソース・ドレイン領域はその表面がソース・ドレインエクステンション領域とゲート電極側壁との界面より上方に位置するように形成される。
これにより、第2の効果として、寄生抵抗を低減することが可能になる。
本発明に係るMISFET半導体装置またはその製造方法においては、ゲート電極側壁は、その最も外側の端部が、ソース・ドレインエクステンション領域の表面とソース・ドレイン領域の表面とからなる段差よりも外側に位置するように形成される。
これにより、第3の効果として、後の高融点シリサイド膜形成に起因するソース・ドレイン領域とウェルとの間の接合リーク特性が改善されることを期待することができる。
本発明に係るMISFET半導体装置またはその製造方法においては、シリコン膜に代えて、シリコン・ゲルマニウム膜又はゲルマニウム膜を選択することができる。
これにより、第4の効果として、本発明に係るMISFET半導体装置の構成要素である自己整合的選択成長膜を構成する材料の選択の幅を広げることができる。
以上のように、本発明に係るMISFET半導体装置またはその製造方法によれば、ソース・ドレインエクステンション領域を上方にせり上げて形成し、ソース・ドレインエクステンション領域の基板への侵入深さを浅くすることにより、短チャネル効果を抑制することができる。さらに、ソース・ドレインエクステンション領域の実際の厚さを厚く保つことができるため、寄生抵抗の増大を招くことなく、駆動電流を高く維持することができる。
500 本発明の第一の実施形態に係るMISFET半導体装置
501 シリコン基板
502 素子分離領域
503 ゲート絶縁膜
504 ゲート電極
505 オフセットスペーサー
506 ライナー
506a エッチング前のライナー
507 ゲート側壁
513 使い捨てゲート側壁
508 ソース・ドレインエクステンション領域
509 ソース・ドレイン領域
510 NMOSトランジスタ
511 ハロー領域
512 選択成長シリコン膜
520 PMOSトランジスタ
530、531、532、533 フォトレジスト
501 シリコン基板
502 素子分離領域
503 ゲート絶縁膜
504 ゲート電極
505 オフセットスペーサー
506 ライナー
506a エッチング前のライナー
507 ゲート側壁
513 使い捨てゲート側壁
508 ソース・ドレインエクステンション領域
509 ソース・ドレイン領域
510 NMOSトランジスタ
511 ハロー領域
512 選択成長シリコン膜
520 PMOSトランジスタ
530、531、532、533 フォトレジスト
図1は本発明の第一の実施形態に係るMISFET半導体装置500の断面図である。
図1に示すMISFET半導体装置500はNMOSFET510とPMOSFET520とから構成されている。
NMOSFET510とPMOSFET520とは同一の構造を有しているので、以下、NMOSFET510の構造を説明する。
NMOSFET510は、シリコン基板501と、素子を形成する領域を画定する素子分離領域502と、シリコン基板501上に形成されたゲート絶縁膜503と、ゲート絶縁膜503上に形成されたゲート電極504と、ゲート絶縁膜503及びゲート電極504の側壁を覆う窒化シリコン膜からなるオフセットスペーサー505と、オフセットスペーサー505上に部分的に形成されている酸化シリコン膜からなるライナー506と、オフセットスペーサー505及びライナー506を覆う酸化シリコン膜からなるゲート側壁507と、シリコン基板501の表面及び内部においてオフセットスペーサー505の周囲に形成されたソース・ドレインエクステンション領域508と、ソース・ドレインエクステンション領域508の外側に、ソース・ドレインエクステンション領域508と連続して形成されたソース・ドレイン領域509と、シリコン基板501の内部においてゲート絶縁膜503の周囲に、かつ、ソース・ドレインエクステンション領域508の下方に形成されたハロー領域511と、から構成されている。
ソース・ドレインエクステンション領域508とソース・ドレイン領域509とは、少なくともその一部が自己整合的選択成長シリコン膜により形成されている。
なお、本実施形態に係るMISFET半導体装置500はハロー領域511を有するものとして形成されているが、ハロー領域511を形成することは必ずしも必要ではなく、ハロー領域511を形成しないことも可能である。
本発明の第一の実施形態に係るMISFET半導体装置500においては、ゲート側壁507とシリコン基板501の間に形成される自己整合的選択成長シリコン膜を含んでなるソース・ドレインエクステンション領域508はゲート絶縁膜503よりも上方に及ぶ膜厚を有している。これにより、ソース・ドレインエクステンション領域508がシリコン基板501に侵入する深さを浅くすることができ、ひいては、短チャネル効果を抑制することが可能になる。
さらに、ソース・ドレインエクステンション領域508の厚さを厚く維持できることから、MISFETの直列寄生抵抗を低く維持することができ、駆動電流を高く維持することが可能になる。
また、本発明の第一の実施形態に係るMISFET半導体装置500においては、自己整合的選択成長シリコン膜は、ソース・ドレイン領域509と、ソース・ドレイン領域509からゲート電極503に向かって延びるソース・ドレインエクステンション領域508とを形成しており、ソース・ドレイン領域509は、その表面509aがソース・ドレインエクステンション領域508とゲート側壁507との界面508aよりも上方に位置するように形成されている。これにより、MISFET半導体装置500の寄生抵抗を低減することが可能になっている。
また、本発明の第一の実施形態に係るMISFET半導体装置500においては、ゲート側壁507は、その最も外側の端部507aが、ソース・ドレインエクステンション領域508の表面とソース・ドレイン領域509の表面とからなる段差508bよりも外側に位置するように形成されている。これにより、後の高融点シリサイド膜形成に起因するソース・ドレイン領域509とウェルとの間の接合リーク特性を改善することができる。
以上のように、本発明の第一の実施形態に係るMISFET半導体装置500によれば、ソース・ドレインエクステンション領域508を上方にせり上げて形成し、ソース・ドレインエクステンション領域508の実効深さを浅くすることにより、短チャネル効果を抑制することができる。
さらに、ソース・ドレインエクステンション領域508の実際の厚さを厚く保つことができるため、寄生抵抗の増大を招くことなく、MISFET半導体装置500の駆動電流を高く維持することができる。
図2(a)乃至(g)は、図1に示した本発明の第一の実施形態に係るMISFET半導体装置500の製造方法の各過程における断面図である。
以下、図2(a)乃至(g)を参照して、本発明の第一の実施形態に係るMISFET半導体装置500の製造方法を説明する。
まず、図2(a)に示すように、シリコン基板501に、周知の技術により素子分離膜502を形成し、素子を形成する領域を画定する。
次いで、周知のイオン注入技術により、シリコン基板501にウェル(図示せず)及びチャネル部(図示せず)を形成する。
次いで、周知の技術により、シリコン基板501上にゲート絶縁膜503を形成する。
ゲート絶縁膜503は、例えば、1.0nmの厚さを有する酸窒化シリコン膜からなる。
次いで、周知の技術により、ゲート絶縁膜503上に多結晶シリコンを堆積する。この多結晶シリコンは、例えば、100nmの厚さを有している。
次いで、周知の露光技術及びドライエッチング技術により、多結晶シリコンをゲート電極504の形状にパターニングする。
次いで、周知のCVD技術により、ゲート絶縁膜503及びゲート電極504の周囲に窒化シリコン膜を等方的に成膜する。
この窒化シリコン膜は、例えば、5nmの厚さを有している。
次いで、異方的なドライエッチング技術により、窒化シリコン膜をオフセットスペーサー505の形状にパターニングする。
次いで、周知のCVD技術により、オフセットスペーサー505の周囲及びシリコン基板501上に酸化シリコン膜からなるライナー506aを等方的に成膜する。
この酸化シリコン膜からなるライナー506aは、例えば、5nmの厚さを有している。
さらに、CVD技術により、ライナー506a上に窒化シリコン膜を等方的に成膜する。
この窒化シリコン膜は、例えば、30nmの厚さを有している。
次いで、異方的なドライエッチング技術を用いたエッチバックにより、窒化シリコン膜を使い捨てゲート側壁513の形状にパターニングする。
図2(a)はこの段階における断面図である。
次いで、図2(b)に示すように、周知の弗酸溶液のウェットエッチング技術により、酸化シリコン膜からなるライナー506aを等方的にエッチングし、エッチング後のライナー506を形成する。
この場合のライナー506aのエッチング量は窒化シリコン膜からなるゲート側壁507の膜厚以上であり、例えば、約30nmである。
ライナー506はオフセットスペーサー505上に部分的にのみ存在し、ライナー506aの上方部分が存在していたオフセットスペーサー505とゲート側壁507との間は空洞となる。同様に、ライナー506aの下方部分が存在していたゲート側壁507とシリコン基板501との間も空洞となる。
この時、一般に、ゲート側壁507の膜厚よりもゲート電極504の膜厚の方が厚いことから、周知の弗酸溶液のウェットエッチング技術により、ゲート側壁507がリフトオフされることはない。
次いで、平均自由工程の長い超高真空CVD技術により、エッチング前のライナー506aの膜厚によって高さが規定された、ゲート側壁507の下方にある空洞内に自己整合的に選択成長シリコン膜512を形成する。
選択成長シリコン膜512は少なくともゲート絶縁膜503よりも上方に及ぶ膜厚を有するように形成される。
この選択成長シリコン膜512のゲート側壁507の下方における厚さは、自動的にエッチング前のライナー506aの膜厚と等しくなる。すなわち、エッチング前のライナー506aの膜厚が、例えば、30nmであったとすれば、選択成長シリコン膜512のゲート側壁507の下方における厚さも30nmになる。
一般に、選択シリコン成長工程における膜厚の制御性よりもCVDにおける膜厚の制御性の方が高いことが知られている。このため、超高真空CVD技術を用いて自己整合的に選択成長シリコン膜512を形成することにより、実効的なソース・ドレインエクステンション領域508の深さのばらつきを小さくすることができる。
図2(b)はこの段階における断面図である。
次いで、図2(c)に示すように、周知の露光技術を用い、PMOSトランジスタ520の形成領域のみをフォトレジスト530で覆う。
次いで、周知のイオン注入技術により、NMOSトランジスタ510のソース・ドレイン領域509及びゲート電極504に対してn型イオンを注入する。
例えば、ヒ素を10keV、3E15cm−2でイオン注入する。
この場合、ライナー506と使い捨てゲート側壁513がマスクとなって、ソース・ドレインエクステンション領域508が形成されるべき領域にはn型イオンは注入されない。
図2(c)はこの段階における断面図である。
この後、フォトレジスト530を除去する。
次いで、図2(d)に示すように、周知の露光技術を用い、NMOSトランジスタ510の形成領域のみをフォトレジスト531で覆う。
次いで、周知のイオン注入技術により、PMOSトランジスタ520のソース・ドレイン領域509及びゲート電極504に対してp型イオンを注入する。
例えば、ボロンを2keV、3E15cm−2でイオン注入する。
この場合、ライナー506と使い捨てゲート側壁513とがマスクとなって、ソース・ドレインエクステンション領域508が形成されるべき領域にはp型イオンが注入されない。
次いで、これらのイオンを活性化させるための加熱処理として、例えば、摂氏1050度、0秒のスパイクアニールを行い、NMOSトランジスタ510及びPMOSトランジスタ520における多結晶シリコンからなるゲート電極504及びソース・ドレイン領域509の不純物活性化を行う。
図2(d)はこの段階における断面図である。
この後、フォトレジスト531を除去する。
次いで、図2(e)に示すように、NMOSトランジスタ510及びPMOSトランジスタ520の使い捨てゲート側壁5013を等方的に除去する。
使い捨てゲート側壁513の除去は、例えば、摂氏160度の燐酸溶液を用いて行う。
次いで、図2(e)に示すように、周知の露光技術を用い、pMOSトランジスタ520の形成領域のみをフォトレジスト532で覆う。
次いで、周知のイオン注入技術により、NMOSトランジスタ510のハロー領域511に対してp型イオンを注入し、さらに、PnMOSトランジスタ510のソース・ドレインエクステンション領域508に対してn型イオンを注入する。
例えば、それぞれ、p型イオンとしてボロンを20keV、1E13cm−2で、n型イオンとしてヒ素を2keV、1E15cm−2でイオン注入する。
図2(e)はこの段階における断面図である。
この後、フォトレジスト532を除去する。
次いで、図2(f)に示すように、周知の露光技術を用い、NMOSトランジスタ510の形成領域のみをフォトレジスト533で覆う。
次いで、周知のイオン注入技術により、PMOSトランジスタ520のハロー領域508に対してn型イオンを注入し、さらに、PMOSトランジスタ520のソース・ドレインエクステンション領域511に対してp型イオンを注入する。
例えば、それぞれ、n型イオンとしてヒ素を40keV、1E13cm−2でイオン注入し、p型イオンとしてボロンを0.3keV、1E15cm−2でイオン注入する。
図2(f)はこの段階における断面図である。
この後、フォトレジスト533を除去する。
次いで、シリコン基板501上に酸化シリコン膜を等方的に堆積させる。
この酸化シリコン膜の膜厚は、例えば、50nmである。
次いで、異方性ドライエッチングにより、酸化シリコン膜をゲート側壁507の形状にパターニングする。
ゲート側壁507はオフセットスペーサー505、ライナー506及びソース・ドレインエクステンション領域508を全体的に覆っており、さらに、ソース・ドレイン領域509を部分的に覆っている。
ソース・ドレイン領域509の表面509aはソース・ドレインエクステンション領域508とゲート側壁507との界面508aよりも上方に位置している。これにより、ソース・ドレイン領域509は厚く形成されるので抵抗が低減される。
また、ソース・ドレインエクステンション領域508はあまり厚く形成すると、ゲート電極504との間の寄生容量が増すので好ましくない。このため、ソース・ドレインエクステンション領域508はソース・ドレイン領域509よりは薄く形成し、低抵抗にはなるが、寄生容量があまり大きくならないようにする。
また、ゲート側壁507の最も外側の端部507aは、ソース・ドレインエクステンション領域508の表面とソース・ドレイン領域509の表面とからなる段差508bよりも外側に位置している。
次いで、ソース・ドレインエクステンション領域508の不純物を活性化させるための熱処理を行う。
熱処理としては、例えば、昇温300度/秒、降温100度/秒において、摂氏1050度、0秒のスパイクアニールを行う。
図2(g)はこの段階における断面図である。
次いで、周知の工程により、ゲート電極504とソース・ドレイン領域509上にのみ自己整合的にシリサイド膜の形成を行う。
例えば、通常のスパッタ法により、約10nmの膜厚を有するニッケル膜を形成し、摂氏500度、30秒の熱処理を行い、次に、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次いで、通常のCVD法を用いて、例えば、シリコン酸化膜からなる層間絶縁膜を形成し、さらに、コンタクトや配線を形成して、本実施形態に係るMISFET500が完成する。
なお、本実施形態に係るMISFET半導体装置500においては、ソース・ドレイン領域509及びソース・ドレインエクステンション領域508として、自己整合的選択成長シリコン膜を用いたが、これに代わり、自己整合的選択成長シリコン・ゲルマニウム膜又は自己整合的選択成長ゲルマニウム膜を用いることも可能である。
Claims (12)
- シリコン基板と、
前記シリコン基板の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側壁を覆うゲート電極側壁と、
前記ゲート電極側壁と前記シリコン基板の間に形成されたシリコン膜と、
からなり、
前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有しているMISFET(Metal−Insulator−Silicon Field Effect Transistor:金属−絶縁膜−シリコン型電界効果トランジスタ)半導体装置。 - 前記シリコン膜は、ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とを形成しており、
前記ソース・ドレイン領域の表面は前記ソース・ドレインエクステンション領域と前記ゲート電極側壁との界面より上方に位置することを特徴とする請求項1に記載のMISFET半導体装置。 - 前記シリコン膜は、ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とを形成しており、
前記ゲート電極側壁の最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側にあることを特徴とする請求項1または2に記載のMISFET半導体装置。 - 前記シリコン膜に代わり、シリコン・ゲルマニウム膜を有することを特徴とする請求項1乃至3のいずれか一項に記載のMISFET半導体装置。
- 前記シリコン膜に代わり、ゲルマニウム膜を有することを特徴とする請求項1乃至3のいずれか一項に記載のMISFET半導体装置。
- 前記ゲート電極側壁は、
前記ゲート電極の側壁に設けられたオフセットスペーサーと、
前記オフセットスペーサーの少なくとも一部に接するライナー膜と、
前記ライナー膜を覆うゲート側壁と、
からなることを特長とする請求項1乃至5のいずれか一項に記載のMISFET半導体装置。 - NMOSトランジスタとPMOSトランジスタとを備えるMISFET半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する第一の過程と、
前記ゲート絶縁膜上にゲート電極を形成する第二の過程と、
前記ゲート絶縁膜及び前記ゲート電極の周囲にオフセットスペーサーを形成する第三の過程と、
前記オフセットスペーサーの周囲にライナーを形成する第四の過程と、
前記ライナーの周囲にゲート側壁を形成する第五の過程と、
前記ライナーをエッチングし、前記ゲート側壁と前記シリコン基板との間に空洞を形成する第六の過程と、
前記空洞にシリコン膜を選択成長させる第七の過程と、
前記NMOSトランジスタのソース・ドレイン領域及び前記PMOSトランジスタのソース・ドレイン領域にそれぞれ不純物を注入する第八の過程と、
前記ゲート側壁を除去する第九の過程と、
NMOSトランジスタのソース・ドレインエクステンション領域及びPMOSトランジスタのソース・ドレインエクステンション領域にそれぞれ不純物を注入する第十の過程と、
前記ゲート電極の周囲にゲート側壁を形成する第十一の過程と、
を備えるMISFET半導体装置の製造方法。 - 前記第七の過程において、前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有するように形成されることを特長とする請求項7に記載のMISFET半導体装置の製造方法。
- 前記NMOSトランジスタ及び前記PMOSトランジスタのソース・ドレイン領域はそれらの表面が前記ソース・ドレインエクステンション領域と前記ゲート側壁との界面より上方に位置するように形成されることを特徴とする請求項7または8に記載のMISFET半導体装置の製造方法。
- 前記第十一の過程において、前記ゲート側壁は、その最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側に位置するように形成されることを特徴とする請求項7乃至9のいずれか一項に記載のMISFET半導体装置の製造方法。
- 前記第七の過程において、前記シリコン膜に代わり、シリコン・ゲルマニウム膜を前記空洞に選択成長させることを特長とする請求項7乃至10のいずれか一項に記載のMISFET半導体装置の製造方法。
- 前記第七の過程において、前記シリコン膜に代わり、ゲルマニウム膜を前記空洞に選択成長させることを特長とする請求項7乃至10のいずれか一項に記載のMISFET半導体装置の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005183942 | 2005-06-23 | ||
JP2005183942 | 2005-06-23 | ||
PCT/JP2006/312407 WO2006137437A1 (ja) | 2005-06-23 | 2006-06-21 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2006137437A1 true JPWO2006137437A1 (ja) | 2009-01-22 |
Family
ID=37570465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007522315A Withdrawn JPWO2006137437A1 (ja) | 2005-06-23 | 2006-06-21 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2006137437A1 (ja) |
WO (1) | WO2006137437A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4757549B2 (ja) * | 2005-06-24 | 2011-08-24 | 富士通セミコンダクター株式会社 | 高歪みmosトランジスタを含む半導体装置 |
KR102271030B1 (ko) * | 2019-12-20 | 2021-07-01 | 서울대학교산학협력단 | 선택적 영역 성장을 이용한 cmos 소자의 제조 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3725465B2 (ja) * | 2000-11-28 | 2005-12-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
2006
- 2006-06-21 WO PCT/JP2006/312407 patent/WO2006137437A1/ja active Application Filing
- 2006-06-21 JP JP2007522315A patent/JPWO2006137437A1/ja not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
WO2006137437A1 (ja) | 2006-12-28 |
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