KR20060064631A - 증가된 캐리어 이동도를 갖는 전계 효과 트랜지스터 - Google Patents
증가된 캐리어 이동도를 갖는 전계 효과 트랜지스터 Download PDFInfo
- Publication number
- KR20060064631A KR20060064631A KR1020067003107A KR20067003107A KR20060064631A KR 20060064631 A KR20060064631 A KR 20060064631A KR 1020067003107 A KR1020067003107 A KR 1020067003107A KR 20067003107 A KR20067003107 A KR 20067003107A KR 20060064631 A KR20060064631 A KR 20060064631A
- Authority
- KR
- South Korea
- Prior art keywords
- coefficient
- thermal expansion
- gate
- channel
- gate dielectric
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 230000006835 compression Effects 0.000 claims description 5
- 238000007906 compression Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/938—Lattice strain control or utilization
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
일 예시적인 실시예에 따르면, 기판(104) 위에 위치한 FET은 기판(104)에 위치한 채널(112)을 포함한다. FET은 또한 상기 채널(112) 위에 놓인 제 1 게이트 유전체(116)를 포함하며, 여기서 상기 제 1 게이트 유전체(116)는 제 1 열팽창 계수를 갖는다. 상기 FET은 또한 상기 제 1 게이트 유전체(116) 위에 위치한 제 1 게이트 전극(114)을 포함하며, 여기서 상기 제 1 게이트 전극(114)은 제 2 열팽창 계수를 갖고, 그리고 상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수와 달라 FET에서 캐리어 이동도를 증가시킨다. 예를 들면, 상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수보다 클 수 있다. 캐리어 이동도의 증가는 예를 들면 채널(112)에서 생성된 인장변형에 의해 야기된다.
Description
본 발명은 일반적으로 반도체 디바이스 분야에 관한 것이다. 더욱 상세하게, 본 발명은 반도체 전계 효과 트랜지스("FET")의 제조 분야에 관한 것이다.
대규모 집적회로("VLSI")와 같은 고성능 집적회로("IC")에 대한 요구가 지속되고 있다. 결과적으로, 반도체 제조자들은 IC에서 이용되는 n-채널 전계 효과 트랜지스터("NFET") 또는 p-채널 전계 효과 트랜지스터("PFET")와 같은 트랜지스터들의 성능을 개선하고자 한다.
전계 효가 트랜지스터("FET') 성능의 한가지 중요한 표준은 속도이며, 이러한 속도는 FET의 전류와 관계가 있다. 전형적인 FET은 게이트 유전체 위에 위치한 게이트 전극을 포함하는 게이트 스택과, 소스 및 드레인과, 그리고 실리콘 기판 내의 소스 및 드레인 사이에 위치한 채널을 포함한다. 상기 채널은 또한 게이트 유전체 아래에 위치하며, 상기 게이트 유전체는 실리콘 기판과 같은 기판 위에 위치한다. 임계전압(threshold voltage) 보다 큰 전압이 게이트 전극에 인가되면, 채널에서 이동 전하 캐리어들의 층, 예컨대 NFET에서 전자들 및 PFET에서 정공들(holes)의 층이 생성된다. FET의 드레인에 전압을 인가함으로써, 전류가 드레인과 소스 사 이에 흐를 수 있다.
전술한 FET에서, 캐리어의 이동도(mobility)는, 또한 본 출원에서 FET 전류로도 지칭되는, 드레인과 소스 사이에 흐르는 전류에 직접 관련이 있으므로, 이는 FET의 속도와 직접 관련이 있다. 캐리어 이동도는 특히, 온도와, 게이트 전압에 의해 게이트 전극과 채널 사이에 생성된 전계와, 그리고 도펀트 농도의 함수이다. 캐리어 이동도를 증가시킴으로써, FET 전류 및 이에 따른 FET 속도가 증가될 수 있다. 따라서, 캐리어 이동도를 증가시킴으로써 FET 성능이 바람직하게 개선될 수 있다.
따라서, FET 성능을 증가시키기 위해 증가된 캐리어 이동도를 구비한 FET이 필요하다.
본 발명은 증가된 캐리어 이동도를 구비한 전계 효과 트랜지스터("FET")에 관한 것이다. 본 발명은 FET 성능을 증가시키기 위한 증가된 캐리어 이동도를 구비한 FET에 대한 요구에 대처하고 이를 해결한다.
예시적인 실시예에 따르면, 기판 위에 위치한 FET은 기판 내에 위치한 채널을 포함한다. FET은 채널 위에 위치한 제 1 게이트 유전체를 포함하며, 여기서 상기 제 1 게이트 유전체는 제 1 열팽창 계수(first coefficient of thermal expansion)을 갖는다. FET은 또한 상기 제 1 게이트 유전체 위에 위치한 제 1 게이트 전극을 포함하며, 여기서 상기 제 1 게이트 전극은 제 2 열팽창 계수를 갖고, 여기서 상기 제 2 열팽창 계수는 제 1 열팽창 계수와 달라(different) FET에서 캐리어 이동도를 증가시킨다. 예를 들어 제 2 열팽창 계수는 제 1 열팽창 계수보다 크다. 캐리어 이동도의 증가는 예를 들면 채널에서 생성된 인장변형(tensile strain)에 의해 야기된다.
상기 예시적인 실시예에 따르면, FET은 제 1 게이트 유전체에 인접하여 위치한 "게이트 라이너(gate liner)"와 상기 게이트 라이너에 인접하여 위치한 "게이트 스페이서(gate spacer)"를 포함하며, 여기서 상기 게이트 라이너는 제 3 열팽창 계수를 갖고 상기 게이트 스페이서는 제 4 열팽창 계수를 가지며, 그리고 상기 제 4 열팽창 계수는 상기 제 3 열팽창 계수보다 커서 채널에서 인장변형을 야기한다.
일 예시적인 실시예에서, FET은 제 1 게이트 전극과 제 1 게이트 유전체 사이에 위치한 제 2 게이트 전극을 더 포함하며, 여기서 상기 제 2 게이트 전극은 제 3 열팽창 계수를 갖고, 여기서 상기 제 3 열팽창 계수는 상기 제 1 열팽창 계수보다 크고 상기 제 3 열팽창 계수는 상기 제 2 열팽창 계수보다 작아 채널에서 인장변형을 야기하며, 그리고 여기서 상기 인장변형은 캐리어 이동도를 증가시킨다. 본 발명의 다른 특징 및 장점들이 하기의 상세한 설명 및 첨부된 도면을 숙지한 당업자에게 더욱 용이하게 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 구조의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 구조의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 구조의 단면도이다.
본 발명은 증가된 캐리어 이동도를 갖는 전계 효과 트랜지스터("FET")에 관한 것이다. 하기의 상세한 설명은 본 발명의 실시에 관한 세부적인 정보를 포함한다. 기술분야의 당업자는 본 발명이 본 출원에서 특정하게 기술된 방법과 다른 방식으로 실시될 수 있음을 인식할 것이다. 게다가, 본 발명의 특정 세부사항들 중 일부는 본 발명을 모호하게 하지 않기 위해 기술하지 않는다.
본 출원의 도면들 및 이들의 상세한 설명은 단지 본 발명의 예시적인 실시예들에 관한 것이다. 간결함을 위해, 본 발명의 다른 실시예들은 본 출원에서 상세하게 기술되지 않고 본 출원의 도면에서 상세하게 도시되지 않는다.
도 1은 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 예시적인 구조의 단면도이다. 구조(100)는 기판(104) 상에 위치한 FET(102)을 포함한다. FET(102)은 게이트 전극 층(114)과 게이트 유전체 층(116)을 포함하는 게이트 스택(106)과, 소스(108), 및 채널(112)을 포함한다. 본 실시예에서, FET(102)은 NFET이나 PFET일 수 있다.
도 1에 도시된 바와 같이, 기술분야에서 공지된 방식으로 형성된 소스(108) 및 드레인(110)은 기판(104) 내에 위치하고 채널(112)은 상기 소스(108) 및 드레인 (110) 사이에 위치한다. 도 1에 또한 도시된 바와 같이, 게이트 유전체 층(116)은 기판(104)의 상부 표면(118) 상의 채널(112) 위에 위치한다. 예시로서, 게이트 유전체 층(116)은 10.0Å 내지 15.0Å의 두께를 갖는다. 또한 도 1에 도시된 바와 같이, 게이트 전극 층(114)은 게이트 유전체 층(116) 위에 위치한다. 예시로서, 게이트 전극 층(114)은 500.0Å 내지 2000.0Å의 두께를 갖는다. 게이트 전극 층(114)은 화학 기상 증착("CVD") 공정 또는 다른 적당한 공정들을 이용하여 고온에서 게이트 유전체 층(116) 위에 증착될 수 있다.
본 실시예에서, 게이트 전극 층(114) 및 게이트 유전체 층(116)은 게이트 전극 층(114)이 게이트 유전체 층(116)의 열팽창 계수("CTE")보다 큰 열팽창 계수("CTE")를 갖도록 선택된다. 따라서, 게이트 전극 층(114)이 고온에서 증착된 후에 구조(100)를 포함하는 웨이퍼가 냉각되면, 게이트 전극 층(114)은 게이트 유전체 층(116)보다 크기가 더 많이 축소한다(즉, 더 수축한다). 결과적으로, 인장변형이 채널(112)에서 생성되고, 이는 FET(102)에서 캐리어 이동도를 증가시킨다. 일 실시예에서, FET(102)은 PFET으로 게이트 유전체 층(116) 및 게이트 전극 층(114)은 게이트 유전체 층(116)이 게이트 전극 층(114)의 CTE보다 더 큰 CTE를 갖도록 선택된다. 이러한 실시예에서, 채널(112)에서 압축변형(compressive strain)이 생성되고, 이는 PFET에서 캐리어 이동도를 증가시킨다.
도 2는 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 예시적인 구조의 단면도이다. 구조(200)는 기판(204) 상에 위치한 FET(202)을 포함한다. FET(202)은 게이트 전극 층들(222 및 220)과 게이트 유전체 층(216)을 포함하는 게 이트 스택(206)과, 소스(208)와, 드레인(210)과, 그리고 채널(212)을 포함한다. FET(102)과 유사하게, FET(202)은 NFET이나 PFET일 수 있다. 도 2의 구조(200)에서, 기판(204), 소스(208), 드레인(210) 및 채널(212)은 각각 구조(100)의 기판(104), 소스(108), 드레인(110) 및 채널(112)에 대응한다.
도 2에 도시된 바와 같이, 게이트 유전체 층(216)은 기판(204)의 상부 표면(218) 상의 채널(212) 위에 위치한다. 예시로서, 게이트 유전체 층(216)은 10.0Å 내지 15.0Å의 두께를 가질 수 있다. 또한 도 2에 도시된 바와 같이, 게이트 전극 층(220)은 게이트 유전체 층(216) 위에 위치하며 예를 들면 다결정 실리콘(polycrystalline silicon) 또는 다른 적당한 물질을 포함한다. 예시로서, 게이트 전극 층(220)은 100.0Å 내지 500.0Å의 두께를 가질 수 있다. 또한 도 2에 도시된 바와 같이, 게이트 전극 층(222)은 게이트 전극 층(220) 위에 위치하고 예를 들면 실리사이드(silicide) 또는 다른 적당한 물질을 포함한다. 예시로서, 게이트 전극 층(222)은 400.0Å 내지 1500.0Å의 두께를 가질 수 있다. 게이트 전극 층(222)은 CVD 공정 또는 다른 적당한 공정을 이용하여 고온에서 게이트 전극 층(220) 위에 증착될 수 있다.
도 2의 본 발명의 실시예에서, 게이트 전극 층들(220 및 222) 및 게이트 유전체 층(216)은 게이트 전극 층(222)이 게이트 전극 층(222)의 CTE보다 큰 CTE를 갖고, 게이트 전극 층(220)의 CTE가 게이트 유전체 층(216)의 CTE보다 크도록 선택된다. 따라서, 게이트 전극 층(222)이 고온에서 증착된 후에 구조(200)를 포함하는 웨이퍼가 냉각되면, 게이트 전극 층(222)이 게이트 전극 층(220)보다 크기가 더 많 이 축소하고 게이트 전극 층(220)이 게이트 유전체 층(210)보다 크기가 더 많이 축소한다. 결과적으로, 인장변형이 채널(212)에 생성되고, 이는 FET(202)에서 캐리어 이동도를 증가시킨다. 일 실시예에서, FET(202)은 PFET이고 게이트 유전체 층(216) 및 게이트 전극 층들(220 및 222)은 게이트 유전체 층(216)이 게이트 전극 층(220)의 CTE보다 큰 CTE를 갖고, 게이트 전극 층(220)의 CTE가 게이트 전극 층(222)의 CTE보다 크도록 선택된다. 이러한 실시예에서, 압축변형이 채널(212)에서 생성되며, 이는 PFET에서 캐리어 이동도를 증가시킨다.
도 3은 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 예시적인 구조의 단면도이다. 구조(300)는 기판(304) 위에 위치한 FET(302)을 포함한다. FET(302)은 게이트 전극 층(314) 및 게이트 유전체 층들(316 및 324)을 포함하는 게이트 스택(306)과, 소스(308)와, 드레인(310)과, 그리고 채널(312)을 포함한다. FET(102)과 유사하게, FET(302)은 NFET 또는 PFET일 수 있다. 도 3의 구조(300)에서, 기판(304), 소스(308), 드레인(310) 및 채널(312)은 각각 구조(100)의 기판(104), 소스(108), 드레인(110) 및 채널(112)에 대응한다.
도 3에 도시된 바와 같이, 게이트 유전체 층(316)은 기판(304)의 상부 표면(318) 상의 채널(312) 위에 위치하며 실리콘 다이옥사이드(silicon dioxide) 또는 다른 적당한 유전체를 포함한다. 도 3에 도시된 바와 같이, 게이트 유전체 층(324)은 게이트 유전체 층(316) 위에 위치하며 실리콘 나이트라이드(silicon nitride) 또는 다른 적당한 유전체를 포함한다. 또한 도 3에 도시된 바와 같이, 게이트 전극 층(314)은 게이트 유전체 층(324) 위에 놓인다. 게이트 전극 층(314)은 CVD 공정 또는 다른 적당한 공정을 이용하여 고온에서 게이트 유전체 층(324) 위에 증착될 수 있다.
본 실시예에서, 게이트 전극 층(314) 및 게이트 유전체 층들(316 및 324)은 게이트 전극 층(314)이 게이트 유전체 층(324)의 CTE 보다 큰 CTE를 갖고, 게이트 유전체 층(324)이 게이트 유전체 층(316)의 CTE보다 큰 CTE를 갖도록 선택된다. 따라서, 게이트 전극 층(314)이 고온에서 증착된 후에 구조(300)를 포함하는 웨이퍼가 냉각되면, 게이트 전극 층(314)은 게이트 유전체 층(324) 보다 크기가 더 많이 축소하고 게이트 유전체 층(324)은 게이트 유전체 층(316) 보다 크기가 더 많이 축소한다. 결과적으로, 인장변형이 채널(312)에 생성되고, 이는 FET(302)에서 캐리어 이동도를 증가시킨다. 일 실시예에서, FET(302)은 PFET이고, 게이트 유전체 층들(316 및 324) 및 게이트 전극 층(314)은 게이트 유전체 층(316)이 게이트 유전체 층(324)의 CTE보다 큰 CTE를 갖고, 게이트 유전체 층(324)이 게이트 전극 층(314)의 CTE보다 큰 CTE를 갖도록 선택된다. 이러한 실시예에서, 압축변형이 채널(312)에 생성되며, 이는 PFET에서 캐리어 이동도를 증가시킨다.
도 4는 본 발명의 일 실시예에 따른 예시적인 FET을 포함하는 예시적인 구조의 단면도이다. 구조(400)는 기판(404) 위에 위치한 FET(402)을 포함한다. FET(402)은 게이트 스택(406)과, 소스(408)와, 드레인(410)과, 채널(412)과, "게이트 라이너"(426)와, 그리고 "게이트 스페이서"(428)를 포함한다. FET(102)과 유사하게, FET(402)은 NFET 또는 PFET일 수 있다. 도 4의 구조(400)에서, 기판(404), 소스(408), 드레인(210), 및 채널(212)은 각각 구조(100)의 기판(104), 소스(108), 드레인(110), 및 채널(112)에 대응한다.
도 4에 도시된 바와 같이, 게이트 스택(406)은 기판(404) 위에 위치한다. 게이트 스택(406)은 도 1의 게이트 스택(106), 도 2의 게이트 스택(206), 또는 도 3의 게이트 스택(306)일 수 있다. 또한 도 4에 도시된 바와 같이, 게이트 라이너들(426 및 428)은 기판(404) 위에 위치하고 또한 게이트 스택(406)의 각 측면들에 인접하여 위치한다. 예시로서, 게이트 라이너들(426 및 428)은 50.0Å 내지 200.0Å의 두께를 가질 수 있다. 또한 도 4에 도시된 바와 같이, 게이트 스페이서들(430 및 432)은 게이트 라이너들(426 및 428)에 각각 인접하여 위치한다. 따라서, 게이트 라이너들(426 및 428)은 게이트 스페이서들(430 및 432)과 게이트 스택(406)의 측면들 사이에 각각 위치하며, 또한 각각의 게이트 스페이서들(430 및 432)과 기판(404) 사이에 위치한다.
본 실시예에서, 게이트 라이너들(426 및 428) 및 게이트 스페이서들(430 및 432)은 게이트 스페이서들(430 및 432)이 각각 게이트 라이너들(426 및 428)의 각각의 CTE보다 큰 CTE를 갖도록 선택된다. 결과적으로, 전술한 것과 유사한 이유로, 인장변형이 채널(412)에 생성되고, 이는 FET(402)의 캐리어 이동도를 증가시킨다. 일 실시예에서, FET(302)은 PFET이고, 게이트 라이너들(426 및 428) 및 게이트 스페이서들(430 및 432)은 게이트 라이너들(426 및 428)이 각각 게이트 스페이서들(430 및 432)의 각각의 CTE보다 큰 CTE를 갖도록 선택된다. 결과적으로, 압축변형이 채널(412)에 생성되고, 이는 PFET에서 캐리어 이동도를 증가시킨다.
전술한 바와 같이, 게이트 스택의 게이트 전극 및 유전체 층들이 각각 적당 한 열팽창 계수를 갖도록 선택함으로써, 본 발명은 FET, 즉, FET(101, 102, 103 또는 104)의 채널에서 인장변형을 증가시킬 수 있다. 결과적으로, 본 발명은 유리하게 FET에서 캐리어 이동도를 증가시켜, FET 성능을 개선한다. 추가로, 게이트 스택의 게이트 전극 및 유전체 층들이 각각 적당한 열팽창 계수를 갖도록 선택함으로써, 본 발명은 PFET의 채널에서 압축변형을 증가시킬 수 있으며, 결과적으로 캐리어 이동도가 증가되어 PFET의 성능을 개선한다.
본 발명의 예시적인 실시예들의 상기 설명으로부터, 본 발명의 범위를 벗어남이 없이 본 발명의 사상을 구현하는데 다양한 기술들이 사용될 수 있음이 명백하다. 게다가, 본 발명이 특정 실시예들을 특히 참조하여 기술하였지만 기술분야의 당업자는 본 발명의 범위 및 사상을 벗어남이 없이 형태 및 세부사항이 변경될 수 있음을 인식할 것이다. 전술한 예시적인 실시예들은 모두 설명적인 것이며 제한적인 것으로 간주되어서는 안된다. 본 발명은 본 명세서에 개시된 특정 예시적인 실시예들로 제한되지 않고, 본 발명의 범위를 벗어남이 없이 수많은 재배치, 수정, 및 치환이 가능함을 이해해야 한다.
상기와 같이, 증가된 캐리어 이동도를 구비한 전계 효과 트랜지스터("FET")가 개시되었다.
Claims (10)
- 기판(104) 위에 위치한 전계 효과 트랜지스터로서:상기 기판(104) 내에 위치한 채널(112)과;상기 채널(112) 위에 위치한 제 1 게이트 유전체(116)와, 여기서 상기 제 1 게이트 유전체(116)는 제 1 열팽창 계수를 가지며; 그리고상기 제 1 게이트 유전체(116) 위에 위치한 제 1 게이트 전극(114)을 포함하며,여기서 상기 제 1 게이트 전극(114)은 제 2 열팽창 계수를 가지며,상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수와 달라 상기 전계 효과 트랜지스터에서 캐리어 이동도를 증가시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1항에 있어서, 상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수보다 큰 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 2항에 있어서, 상기 캐리어 이동도의 증가는 상기 채널(112)에서 생성된 인장변형에 의해 야기되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 기판(104) 위에 위치하며, 상기 기판(104) 내에 위치한 채널(112)과; 상기 채널(112) 위에 위치한 제 1 게이트 유전체(116)와; 그리고 상기 제 1 게이트 유전체(116) 위에 위치한 제 1 게이트 전극(114) - 여기서 상기 제 1 게이트 유전체(116)는 제 1 열팽창 계수를 갖고, 상기 제 1 게이트 전극(114)은 제 2 열팽창 계수를 갖는다 - 을 포함하는 전계 효과 트랜지스터에 있어서:상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수와 달라 상기 전계 효과 트랜지스터에서 캐리어 이동도를 증가시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수보다 커서 상기 채널(112)에 인장변형을 야기하며,상기 인장변형은 상기 캐리어 이동도를 증가시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 제 1 게이트 전극(222)과 상기 제 1 게이트 유전체(216) 사이에 위치한 제 2 게이트 전극(220)을 더 포함하며,상기 제 2 게이트 전극(220)은 제 3 열팽창 계수를 갖고,상기 제 3 열팽창 계수는 상기 제 1 열팽창 계수보다 크고 그리고 상기 제 2 열팽창 계수보다 작아 상기 채널(212)에서 인장변형을 야기하며,상기 인장변형은 상기 캐리어 이동도를 증가시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 제 1 게이트 유전체(316)와 상기 기판(304) 사이에 위치한 제 2 게이트 유전체(324)를 더 포함하며,상기 제 2 게이트 유전체(324)는 제 3 열팽창 계수를 갖고,상기 제 3 열팽창 계수는 상기 제 1 열팽창 계수보다 작고 그리고 상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수보다 커서 상기 채널(312)에서 인장변형을 야기하며,상기 인장변형은 상기 캐리어 이동도를 증가시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 전계 효과 트랜지스터는 PFET이고,상기 제 1 열팽창 계수는 상기 제 2 열팽창 계수보다 커서 상기 채널(112)에서 압축변형을 야기하며,상기 압축변형은 상기 캐리어 이동도를 증가시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 제 1 게이트 유전체(116)에 인접하여 위치한 게이트 라이너(426 및 428)와 상기 게이트 라이너(426 및 428)에 인접하여 위치한 게이트 스페이서(430 및 432)를 더 포함하며,상기 게이트 라이너(426 및 428)는 제 3 열팽창 계수를 갖고 상기 게이트 스페이서(430 및 432)는 제 4 열팽창 계수를 가지며,상기 제 4 열팽창 계수는 상기 제 3 열팽창 계수보다 커서 상기 채널(412)에서 인장변형을 야기하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 기판(104) 위에 위치한 전계 효과 트랜지스터로서:상기 기판(104) 내에 위치한 채널(112)과;상기 채널(112) 위에 위치한 게이트 스택(106)과;상기 게이트 스택(106) 내에 위치한 제 1 게이트 유전체(116)와, 여기서 상기 제 1 게이트 유전체(116)는 제 1 열팽창 계수를 가지며; 그리고상기 제 1 게이트 유전체(116) 위에 위치한 제 1 게이트 전극(114)을 포함하며,여기서 상기 제 1 게이트 전극(114)은 제 2 열팽창 계수를 가지며,상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수와 서로 달라 상기 채널(112)에서 변형을 야기하고,상기 변형은 상기 전계 효과 트랜지스터에서 캐리어 이동도를 증가시키는 것 을 특징으로 하는 전계 효과 트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/643,461 | 2003-08-18 | ||
| US10/643,461 US7923785B2 (en) | 2003-08-18 | 2003-08-18 | Field effect transistor having increased carrier mobility |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060064631A true KR20060064631A (ko) | 2006-06-13 |
Family
ID=34193882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067003107A KR20060064631A (ko) | 2003-08-18 | 2004-08-05 | 증가된 캐리어 이동도를 갖는 전계 효과 트랜지스터 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7923785B2 (ko) |
| JP (1) | JP2007503117A (ko) |
| KR (1) | KR20060064631A (ko) |
| CN (1) | CN1839480B (ko) |
| DE (1) | DE112004001489B4 (ko) |
| GB (1) | GB2420228B (ko) |
| TW (1) | TWI365510B (ko) |
| WO (1) | WO2005020323A2 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365015B2 (en) * | 2004-07-13 | 2008-04-29 | Lsi Logic Corporation | Damascene replacement metal gate process with controlled gate profile and length using Si1-xGex as sacrificial material |
| US7902058B2 (en) * | 2004-09-29 | 2011-03-08 | Intel Corporation | Inducing strain in the channels of metal gate transistors |
| US20070108529A1 (en) * | 2005-11-14 | 2007-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained gate electrodes in semiconductor devices |
| US7842977B2 (en) * | 2007-02-15 | 2010-11-30 | Qimonda Ag | Gate electrode structure, MOS field effect transistors and methods of manufacturing the same |
| US7745847B2 (en) | 2007-08-09 | 2010-06-29 | United Microelectronics Corp. | Metal oxide semiconductor transistor |
| WO2018035086A1 (en) * | 2016-08-15 | 2018-02-22 | Integrated Nano-Technologies, Inc. | Systems and methods for electrical sensing of biomolecular targets |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150980A (en) | 1975-06-20 | 1976-12-24 | Hitachi Ltd | Semiconductor device |
| JPS524789A (en) | 1975-06-30 | 1977-01-14 | Fujitsu Ltd | Semiconductor equipment |
| JPS5882569A (ja) * | 1981-11-12 | 1983-05-18 | Toshiba Corp | 電界効果トランジスタ |
| JPS62239582A (ja) | 1986-04-10 | 1987-10-20 | Nec Corp | 耐放射線性が強化された半導体装置の製造方法 |
| US5557136A (en) * | 1991-04-26 | 1996-09-17 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| US5267194A (en) * | 1991-08-30 | 1993-11-30 | Winbond Electronics Corporation | Electrically erasable programmable read-only-memory cell with side-wall floating gate |
| JP3068270B2 (ja) | 1991-09-24 | 2000-07-24 | 日本電気株式会社 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPH0590516A (ja) * | 1991-09-26 | 1993-04-09 | Nissan Motor Co Ltd | Ｍｏｓ型半導体差動増幅回路 |
| JPH06104268A (ja) | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| JPH07142719A (ja) * | 1993-06-17 | 1995-06-02 | Kawasaki Steel Corp | Ｍｏｓトランジスタの製造方法 |
| JPH07135208A (ja) * | 1993-11-10 | 1995-05-23 | Sony Corp | 絶縁膜の形成方法 |
| JP3253438B2 (ja) * | 1993-12-21 | 2002-02-04 | 株式会社東芝 | 半導体装置 |
| JP2643833B2 (ja) * | 1994-05-30 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US6399970B2 (en) * | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
| US6262462B1 (en) | 1998-06-22 | 2001-07-17 | Motorola, Inc. | Enhanced dielectric constant gate insulator |
| JP2000223703A (ja) | 1999-01-29 | 2000-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6391732B1 (en) | 2000-06-16 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form self-aligned, L-shaped sidewall spacers |
| JP3875477B2 (ja) | 2000-09-25 | 2007-01-31 | 株式会社東芝 | 半導体素子 |
| US20020100942A1 (en) * | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2002246591A (ja) * | 2001-02-19 | 2002-08-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| US6603181B2 (en) * | 2001-01-16 | 2003-08-05 | International Business Machines Corporation | MOS device having a passivated semiconductor-dielectric interface |
| KR100493206B1 (ko) | 2001-01-16 | 2005-06-03 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
| JP3594140B2 (ja) * | 2002-06-26 | 2004-11-24 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| KR101030068B1 (ko) * | 2002-07-08 | 2011-04-19 | 니치아 카가쿠 고교 가부시키가이샤 | 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자 |
| US6864556B1 (en) * | 2002-07-31 | 2005-03-08 | Advanced Micro Devices, Inc. | CVD organic polymer film for advanced gate patterning |
| US6982433B2 (en) | 2003-06-12 | 2006-01-03 | Intel Corporation | Gate-induced strain for MOS performance improvement |
| US20090099553A1 (en) * | 2006-04-26 | 2009-04-16 | Koninklijde Philips Electronics N.V. | Device for the controlled release of a substance and method of releasing a substance |
| US7643202B2 (en) * | 2007-05-09 | 2010-01-05 | Qualcomm Mems Technologies, Inc. | Microelectromechanical system having a dielectric movable membrane and a mirror |
-
2003
- 2003-08-18 US US10/643,461 patent/US7923785B2/en not_active Expired - Lifetime
-
2004
- 2004-08-05 JP JP2006523895A patent/JP2007503117A/ja active Pending
- 2004-08-05 KR KR1020067003107A patent/KR20060064631A/ko not_active Application Discontinuation
- 2004-08-05 CN CN2004800239021A patent/CN1839480B/zh active Active
- 2004-08-05 DE DE112004001489.1T patent/DE112004001489B4/de active Active
- 2004-08-05 GB GB0602327A patent/GB2420228B/en not_active Expired - Fee Related
- 2004-08-05 WO PCT/US2004/025565 patent/WO2005020323A2/en active Application Filing
- 2004-08-12 TW TW093124153A patent/TWI365510B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200509310A (en) | 2005-03-01 |
| WO2005020323A2 (en) | 2005-03-03 |
| CN1839480A (zh) | 2006-09-27 |
| DE112004001489T5 (de) | 2006-07-20 |
| GB2420228A (en) | 2006-05-17 |
| GB2420228B (en) | 2007-05-16 |
| WO2005020323A3 (en) | 2005-05-06 |
| GB0602327D0 (en) | 2006-03-15 |
| DE112004001489B4 (de) | 2017-10-05 |
| JP2007503117A (ja) | 2007-02-15 |
| US7923785B2 (en) | 2011-04-12 |
| TWI365510B (en) | 2012-06-01 |
| US20050040477A1 (en) | 2005-02-24 |
| CN1839480B (zh) | 2013-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7338847B2 (en) | Methods of manufacturing a stressed MOS transistor structure | |
| KR101025761B1 (ko) | 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법 | |
| US8896055B2 (en) | Accumulation type FinFET, circuits and fabrication method thereof | |
| US7288451B2 (en) | Method and structure for forming self-aligned, dual stress liner for CMOS devices | |
| US9450092B2 (en) | Stress in trigate devices using complimentary gate fill materials | |
| US8119461B2 (en) | Reducing the creation of charge traps at gate dielectrics in MOS transistors by performing a hydrogen treatment | |
| US8067291B2 (en) | MOS field-effect transistor and manufacturing method thereof | |
| US7964894B2 (en) | Integrated circuit system employing stress memorization transfer | |
| US8815673B2 (en) | Methods of forming MOSFET devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses | |
| US20100193870A1 (en) | Techniques for improving transistor-to-transistor stress uniformity | |
| US20050266632A1 (en) | Integrated circuit with strained and non-strained transistors, and method of forming thereof | |
| KR20060064631A (ko) | 증가된 캐리어 이동도를 갖는 전계 효과 트랜지스터 | |
| US20110156156A1 (en) | Semiconductor device | |
| US20060079046A1 (en) | Method and structure for improving cmos device reliability using combinations of insulating materials | |
| CN102420191B (zh) | 应力记忆作用的半导体器件及其制造方法 | |
| US6835611B1 (en) | Structure of metal oxide semiconductor field effect transistor | |
| US8877576B2 (en) | Integrated circuit including a first channel and a second channel | |
| KR100666933B1 (ko) | 반도체 장치의 제조방법 | |
| US20030189226A1 (en) | Structure of metal oxide semiconductor field effect transistor | |
| US20050118758A1 (en) | Method for arranging layout of CMOS device | |
| Schram et al. | Wafer scale integration of $\mathbf {MX} _ {2} $ based NMOS only ring oscillators on 300 mm wafers | |
| JPS6235667A (ja) | 半導体装置の製造方法 | |
| US20150179740A1 (en) | Transistor device with strained layer | |
| Xu et al. | A Physical Modeling Study of Mobility Enhancement in Stressed Ge-on-insulator pMOSFET | |
| JP2000299474A (ja) | 可変のスレッショルド電圧を有するトランジスタおよびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |