KR20060062644A - 반투과형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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KR20060062644A
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Abstract

본 발명은 공정을 단순화할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 반투과형 박막 트랜지스터 기판은 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인, 데이터 라인, 박막 트랜지스터를 덮도록 형성되며 상기 화소 영역 내에서 투과홀을 갖는 유기 절연막과; 상기 투과홀을 경유하여 상기 화소 영역의 유기 절연막 위에 형성되며 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 화소 전극과 그의 에지부와 같거나 안쪽에 위치하는 에지부를 갖도록 중첩되며 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 구비한다.

Description

반투과형 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate of Transflective Type And Method for Fabricating The Same}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 3a 및 도 3b는 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8f는 하프 톤 마스크를 이용한 본 발명의 제4 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 9는 본 발명의 제4 마스크 공정에서 부분 노광 마스크를 이용한 경우를 설명하기 위한 단면도.
도 10은 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판을 주변부 위주로 개략적으로 도시한 평면도.
도 11a 내지 도 11c는 도 10에 도시된 데이터 라인 및 데이터 링크의 컨택 영역을 구체적으로 도시한 평면도 및 단면도.
도 12a 및 도 12b는 도 11a 및 도 11b에 도시된 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 13a 및 도 13b는 도 11a 및 도 11b에 도시된 반투과형 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 14a 및 도 14b는 도 11a 및 도 11b에 도시된 반투과형 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 15a 및 도 15b는 도 11a 및 도 11b에 도시된 반투과형 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 상부 유리 기판 4 : 블랙 매트릭스
6, R, G, B : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
108 : 게이트 전극 110 : 소스 전극
112 : 드레인 전극 114 : 드레인 컨택홀
116 : 활성층 130, 138 : 컨택홀
120 : 스토리지 캐패시터 126 : 게이트 패드
128 : 게이트 패드 하부 전극 132 : 게이트 패드 상부 전극
134 : 데이터 패드 136 : 데이터 패드 하부 전극
140 : 데이터 패드 상부 전극 142 : 기판
144 : 게이트 절연막 146 : 오믹 접촉층
150 : 보호막 156 : 반사 전극
160, 166, 168 : 컨택 전극 170 : 투과홀
230, 250, 260 : 마스크 232, 252, 262 : 석영 기판
236 : 하프 톤 투과층 234, 254, 264 : 차단층
239 : 포토레지스트 240, 240A, 240B : 포토레지스 패턴
본 발명은 반투과형 액정 표시 장치의 박막 트랜지스터 기판에 관한 것으로, 특히 공정을 단순화할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전 극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(14)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다. 스페이서로는 볼 스페이서 또는 칼럼 스페이서가 이용된다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다. 특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
나아가, 액정 패널은 백라이트 유닛(Back light unit)으로부터 입사된 광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형과, 투과형 및 반사형의 장점을 이용한 반투과형으로 대별된다.
투과형은 백라이트 유닛의 전력 소모가 크고, 반사형은 외부광에 의존함에 따라 어두운 환경에서는 화상을 표시할 수 없는 문제점이 있다. 반면에, 반투과형은 외부광이 충분하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작하게 되므로 투과형 보다 소비 전력을 줄일 수 있으면서 반사형과 달리 외부광 제약을 받지 않게 된다.
이를 위하여, 반투과형 액정 패널은 각 화소가 반사 영역 및 투과 영역으로 구분된다. 따라서, 반투과형 박막 트랜지스터 기판에는 도 1에 도시된 박막 트랜지스터 기판(20)과 대비하여 반사 영역에 형성된 반사 전극과, 반사 영역과 투과 영역의 광 경로를 같게 하기 위하여 절연막 등이 추가되어야만 한다. 이 결과, 마스크 공정수가 증가되어야만 하므로 종래의 반투과형 박막 트랜지스터 기판은 제조 공정이 복잡한 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판은 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인, 데이터 라인, 박막 트랜지스터를 덮도록 형성되며 상기 화소 영역 내에서 투과홀을 갖는 유기 절연막과; 상기 투과홀을 경유하여 상기 화소 영역의 유기 절연막 위에 형성되며 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 화소 전극과 그의 에지부와 같거나 안쪽에 위치하는 에지부를 갖도록 중첩되며 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 구비한다.
그리고, 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 라인을 형성하는 제1 마스크 공정과; 상기 게이트 라인을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 형성하는 제2 마스크 공정과; 상기 데이터 라인, 소스 전극, 드레인 전극을 덮는 유기 절연막을 형성하고, 상기 화소 영역 내에서 상기 유기 절연막을 관통하는 투과홀을 형성하는 제3 마스크 공정과; 상기 드레인 전극과 접속되고 상기 화소 영역의 유기 절연막과 투과홀을 경유하는 화소 전극과, 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 상기 화소 전극 위에 형성하는 제4 마스크 공정을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 15b를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도 시한 평면도이고, 도 3은 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)과 접속된 박막 트랜지스터(106), 각 화소 영역에 형성되어 박막 트랜지스터(TFT)와 접속된 화소 전극(118), 각 화소의 반사 영역에 화소 전극(118)과 중첩되게 형성된 반사 전극(156)을 구비한다. 이에 따라, 각 화소 영역은 반사 전극(156) 및 화소 전극(118)이 형성된 반사 영역과, 반사 전극(156)의 개구부를 통해 화소 전극(118)이 노출된 투과 영역으로 구분된다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(116), 활성층(116)과 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(116) 위에 형성된 오믹 접촉층(146)을 구비한다.
그리고, 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)은 공정상 데이터 라인(104)과 중첩되게 형성된다.
화소 전극(118)은 게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 화소 영역에 형성된다. 구체적으로, 화소 전극(118)은 화소 영역에서 유기 절연막(154) 및 보호막(150)을 관통하는 드레인 컨택홀(114)과, 유기 절연막(154)으로부터 게이트 절연막(144)까지 관통하는 투과홀(170)을 경유하면서 유기 절연막(154) 위에 형성된다. 이에 따라, 화소 전극(118)은 드레인 컨택홀(114)을 통해 드레인 전극(112)과 접속되고, 투과홀(170)을 통해 기판(142)과도 접촉하게 된다. 또한, 화소 전극(118)은 반사 영역에서는 그 위에 형성되는 반사 전극(156)과 중첩되고, 투과 영역에서는 반사 전극(156)의 개구부를 통해 노출되어 빛을 투과시키게 된다. 이러한 화소 전극(118)은 박막 트랜지스터(TFT)를 통해 공급된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 반사 영역과 투과 영역 각각의 액정층을 경유하는 광의 투과율을 조절하므로 상기 비디오 신호에 따라 휘도가 달라지게 된다.
반사 전극(156)은 외부광을 반사시키기 위하여 각 화소의 반사 영역에 형성된다. 구체적으로, 반사 전극(156)은 투과홀(170)에 형성된 화소 전극(118)이 노출되게 하여 투과 영역을 정의하고, 그 투과 영역을 감싸는 화소 전극(118)의 나머지 부분과 중첩되어 반사 영역을 정의한다. 그리고, 반사 전극(156)은 화소 전극(118)과 함께 데이터 라인(104) 및 게이트 라인(102)과 같은 신호 라인 상에서 인접 화소의 반사 전극(156) 및 화소 전극(118)과 분리되게 형성된다. 이때, 반사 전극(156)은 화소 전극(118)과 동일한 에지부를 같거나, 반사 전극(156)의 에지부가 화소 전극(118)의 에지부 보다 약간 안쪽에 위치하게 된다. 이러한 반사 전극 (156)은 화소 전극(118)과 함께 유기 절연막(154)의 표면을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.
여기서, 투과홀(170)은 상대적으로 두꺼운 유기 절연막(154)과, 그 아래의 보호막(150) 및 게이트 절연막(144)까지 관통하여 형성됨으로써 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일해지게 한다. 이에 따라, 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.
그리고, 본 발명의 박막 트랜지스터 기판은 화소 전극(118)에 공급된 비디오 신호가 안정적으로 유지되게 하기 위하여 드레인 전극(112)과 접속된 스토리지 캐패시터(120)를 더 구비한다. 스토리지 캐패시터(120)를 위하여 게이트 라인(102)과 나란한 스토리지 라인(122)이 형성되고, 드레인 전극(112)이 연장되어 그 스토리지 라인(122)과 게이트 절연막(144)을 사이에 두고 중첩됨으로써 형성된다. 이때, 스토리지 라인(122)과 중첩된 드레인 전극(112) 아래에는 공정상 반도체 패턴(148)이 더 중첩된다. 그리고, 화소 전극(118)은 스토리지 라인(122) 상에서 컨택홀(114)을 통해 드레인 전극(112)과 접속된다.
게이트 라인(102)은 게이트 패드(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(126)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)과, 유기 절연막(154)으로부터 게이트 절연막(144)까지 관통하는 제1 컨택홀(130)을 통해 게이트 패드 하부 전극(128)과 접속된 게이트 패드 상부 전극(132)을 구비한다.
데이터 라인(104)은 데이터 패드(134)를 통해 데이터 드라이버(도시하지 않 음)와 접속된다. 데이터 패드(134)는 전술한 게이트 패드(126)와 같은 구조로 형성된다. 구체적으로, 데이터 패드(134)는 기판(142) 상에 형성된 데이터 패드 하부 전극(136)과, 유기 절연막(154)으로부터 게이트 절연막(144)까지 관통하는 제2 컨택홀(138)을 통해 데이터 패드 하부 전극(136)과 접속된 데이터 패드 상부 전극(140)을 구비한다. 이러한 데이터 패드(134)의 데이터 패드 하부 전극(136)은 별도의 컨택 전극(미도시)를 통해 게이트 절연막(144) 위에 반도체 패턴(148)과 함께 형성된 데이터 라인(104)과 접속된다.
여기서, 도 3a에 도시된 보호막(150)은 도 3b에 도시된 바와 같이 삭제되기도 한다.
이러한 구성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 4마스크 공정으로 형성된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102) 및 스토리지 라인(122), 게이트 라인(102)과 접속된 게이트 패드 하부 전극(128), 데이터 패드 하부 전극(136)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Cu, Al, Ti, Cr, Mo 합금, AlNd 등의 Al합금, Cu 합금이 단일층 구조로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금 등과 같이 이중 이상의 복층 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 스토리지 라인(122), 게이트 패드 하부 전극(128), 데이터 패드 하부 전극(136)을 포함하는 게이트 금속 패턴이 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
게이트 금속 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 소스/드레인 금속 패턴과, 소스/드레인 금속 패턴을 따라 그 아래에 중첩된 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)이 형성된다. 이러한 반도체 패턴(148)과 소스/드레인 패턴은 회절 노광 마스크 또는 하프 톤(Half Tone)를 이용한 하나의 마스크 공정으로 형성된다. 이하, 회절 노광 마스크를 이용한 경우만을 예로 들어 설명하기로 한다.
구체적으로, 게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 비정질 실리콘층, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(144), 비정질 실리콘층, 불순물 도핑된 비정질 실리콘층은 PECVD 방법으로, 소스/드레인 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Mo, Cu, Al, Ti, Cr, Mo 합금, AlNd 등의 Al합금, Cu 합금이 단일층 구조로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금 등과 같이 이중 이상의 복층 구조로 이용된다.
그리고, 소스/드레인 금속층 위에 회절 노광 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 반도체 패턴 및 소스/드레인 패턴이 형성되어야 하는 영역에는 상대적으로 두껍게 형성되고, 박막 트랜지스터의 채널이 형성될 영역에는 상대적으로 얇게 형성된다.
이러한 단차를 갖는 포토레지스트 패턴을 이용한 식각 공정으로 데이터 라인(104), 소스 전극(110)과 일체화된 드레인 전극(122)을 포함하는 소스/드레인 금속 패턴과, 그 아래의 반도체 패턴(148)이 형성된다.
그 다음, 애싱 공정으로 포토레지스트 패턴의 얇은 부분은 제거되고 두꺼운 부분은 얇아지게 하고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 소스 전극(110)과 드레인 전극(112)은 분리되고 그 아래의 오믹 접촉층(146)이 제거되게 한다. 이어서, 스트립 공정으로 소스/드레인 금속 패턴 위에 잔존하는 포토레지스트 패턴이 제거된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제3 마스크 공정으로 소스/드레인 금속 패턴을 덮는 보호막(150) 및 유기 절연막(154)이 형성되고, 그들을 관통하는 투과홀(170), 드레인 컨택홀(114), 제1 및 제2 컨택홀(130, 138)이 형성된다. 여기서, 보호막(150)은 삭제되기도 한다.
구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착 방법으로 보호막(150)이 형성된다. 보호막(150)으로는 게이트 절연막(144)과 같은 무기 절연 물질이 이용된다.
이어서, 보호막(150) 위에 반사 영역에서 엠보싱 표면을 갖고 투과홀(170), 드레인 컨택홀(114), 제1 및 제2 컨택홀(130, 138)을 갖는 유기막(154)이 형성된다. 유기 절연막(154)은 포토 아크릴 등과 같은 감광성 유기 물질을 스핀 코팅 방법 등으로 보호막(150) 위에 코팅함으로써 형성된다. 그 다음, 제3 마스크를 이용한 포토리소그래피 공정으로 유기막(154)을 패터닝함으로써 제3 마스크의 투과부에 대응하여, 유기 절연막(154)을 관통하는 투과홀(170), 드레인 컨택홀(114), 제1 및 제2 컨택홀(130, 138)이 형성된다. 또한, 제3 마스크에서 투과부를 제외한 나머지 부분이 차단부와 회절 노광부(또는 반투과부)가 반복되는 구조를 갖게 되고, 이에 대응하여 유기 절연막(154)은 반사 영역에서 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기막(154)을 소성함으로써 반사 영역에서 유기막(154)의 표면은 엠보싱 형상을 갖게 된다.
이러한 유기막(154)을 마스크로 이용하여 그 아래의 보호막(150) 및 게이트 절연막(144)을 패터닝함으로써 투과홀(170)과 제1 및 제2 컨택홀(130), 138)은 게 이트 절연막(144)까지 관통하도록, 드레인 컨택홀(114)은 보호막(150)까지 관통하도록 연장된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 8a 내지 도 8f는 본 발명의 제4 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
엠보싱 형상을 갖는 유기 절연막(154) 위에 제4 마스크 공정으로 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(138)을 포함하는 투명 도전 패턴과, 반사 전극(156)이 형성된다. 이러한 투명 도전 패턴과 반사 전극(156)은 회절 노광 마스크, 하프 톤 마스크, 부분 투과 마스크를 이용하여 형성된다.
도 8a를 참조하면, 스퍼터링 등과 같은 증착 방법으로 유기 절연막(154)을 덮도록 투명 도전막(117) 및 반사 금속층(155)이 적층된다. 투명 도전막(117)으로는 ITO, TO, IZO, ITZO 등이 이용되고, 반사 금속층(155)으로는 Al, AlNd 등과 같이 반사율이 높은 금속이 이용되거나, AlNd/Mo 등과 같이 이중 구조로 이용된다. 이어서, 반사 금속층(155) 위에 포토레지스트(239)가 도포된 다음, 하프 톤 마스크(230)를 이용한 포토리소그래피 공정으로 노광 및 현상됨으로써 도 8b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(240)이 형성된다.
구체적으로, 하프 톤 마스크(230)는 투명한 석영 기판(232)과, 그 위에 형성된 하프 톤 투과층(236) 및 차단층(234)을 구비한다. 차단층(234)은 Cr, CrOx 등 과 같은 금속으로, 하프 톤 투과층(236)은 MoSix 등으로 형성된다. 여기서, 하프 톤 투과층(236) 및 그와 중첩된 차단층(234)이 위치하는 차단부(P1)는 자외선(UV)을 차단함으로써 반사 금속층(155) 및 투명 도전막(117)이 모두 존재해야 하는 영역에 도 8b와 같이 제1 포토레지스트 패턴(240A)이 남게 한다. 하프 톤 투과층(236)이 위치하는 부분 투과부(P2)는 자외선(UV)을 부분적으로 투과시킴으로써 투명 도전막(117)만 존재해야 하는 영역에 도 8b와 같이 제1 포토레지스트 패턴(240A) 보다 얇은 제2 포토레지스트 패턴(240B)이 남게 한다. 그리고, 석영 기판(232)이 노출된 풀 투과부(P3)는 자외선(UV)을 모두 투과시킴으로써 반사 금속층(155) 및 투명 도전막(117)이 모두 제거되어야 하는 영역에서 도 8b와 같이 포토레지스트 패턴(240)이 존재하지 않게 한다.
도 8c를 참조하면, 포토레지스트 패턴(240)을 마스크로 이용한 식각 공정, 예를 들면 습식 식각 공정으로 반사 금속층(155) 및 투명 도전막(117)이 패터닝됨으로써 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140)을 포함하는 투명 도전 패턴과, 그 투명 도전 패턴과 중첩된 반사 전극(156)이 같은 에지부를 갖도록 형성된다. 화소 전극(118) 및 반사 전극(156)은 화소 영역에서 투과홀(170)을 경유하면서 유기 절연막(154)과 중첩되게 형성되고, 드레인 컨택홀(114)을 경유하여 드레인 전극(112)과 접속된다. 이때, 유기 절연막(154)의 표면이 엠보싱 형상을 갖으므로 그 위에 형성된 화소 전극(118) 및 반사 전극(156)도 엠보싱 형상을 갖게 된다. 게이트 패드 상부 전극(132) 및 데이터 패드 상부 전극(140)은 제1 및 제2 컨택홀(130, 138) 각각을 통해 게이트 패드 하부 전극(128) 및 데이터 패드 하부 전극(136)과 각각 접속된다.
도 8d를 참조하면, 애싱 공정으로 제1 포토레지스트 패턴(240A)은 두께가 얇아지게 되고, 제2 포토레지스 패턴(240B)은 제거된다.
도 8e를 참조하면, 애싱된 제1 포토레지스트 패턴(240A)을 마스크로 이용한 습식 식각 공정으로 노출된 반사 전극(156)이 식각됨으로써 투과홀(170) 내의 화소 전극(118)과, 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140)이 노출된다. 이때, 애싱된 제1 포토레지스트 패턴(240A)의 에지부를 따라 화소 전극(118) 위의 반사 전극(156)의 에지부가 노출되어 식각되기도 한다. 이에 따라, 반사 전극(156)의 에지부가 화소 전극(118)의 에지부 보다 안쪽에 위치하기도 한다.
도 8f를 참조하면, 도 8e에서 반사 전극(156) 위에 잔존하던 제1 포토레지스트 패턴(240A)이 스트립 공정으로 제거된다.
한편, 도 8b에 도시된 바와 같이 두께가 서로 다른 제1 및 제2 포토레지스트 패턴(240A, 240B)을 포함하는 포토레지스트 패턴(240)은 도 9에 도시된 바와 같이 2장의 노광 부족(Under Exposure)을 이용한 마스크(이하, 부분 노광 마스크라 함)를 연속적으로 이용한 2회 노광 방법으로 형성되기도 한다.
도 9를 참조하면, 제1 부분 노광 마스크(250)는 석영 기판(252)과, 그 위에 부분적으로 형성된 차단층(254)을 구비한다. 제2 부분 노광 마스크(260)는 석영 기판(262)과, 그 위에 부분적으로 형성된 차단층(264)을 구비한다. 이러한 제1 및 제2 부분 노광 마스크(250, 260)를 순차적으로 이용하여 포토레지스트(239)를 2번 연속 노광하게 된다. 이에 따라, 2번 노광량의 합에 따라 포토레지스트(239)의 현 상액(Developer) 반응량이 달라짐으로써 도 8b와 같이 두께가 서로 다른 제1 및 제2 포토레지스트 패턴(240A, 240B)이 형성된다.
구체적으로, 제1 및 제2 부분 투과 마스크(250, 260)의 차단층(254, 264)이 위치하는 차단부(P1)는 2번 노광에서 자외선(UV)을 모두 차단함으로써 반사 금속층(155) 및 투명 도전막(117)이 모두 존재해야 하는 영역에 도 8b와 같이 제1 포토레지스트 패턴(240A)이 남게 한다. 제1 부분 투과 마스크(250)의 차단층(254)만 위치하는 부분 투과부(P2)는 2번 노광 중 두번째 자외선(UV)만 투과시킴으로써 투명 도전막(117)만 존재해야 하는 영역에 도 8b와 같이 제1 포토레지스트 패턴(240A) 보다 얇은 제2 포토레지스트 패턴(240B)이 남게 한다. 그리고, 제1 및 제2 부분 투과 마스크(250, 260)의 석영 기판(252, 262)이 위치하는 풀 투과부(P3)는 2번 노광에서 자외선(UV)을 모두 투과시킴으로써 반사 금속층(155) 및 투명 도전막(117)이 모두 제거되어야 하는 영역에서 도 8b와 같이 포토레지스트 패턴(240)이 존재하지 않게 한다.
이와 같이, 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 4마스크 공정으로 형성되므로 공정을 단순화할 수 있게 된다.
도 10은 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 주변부를 개략적으로 도시한 것이다.
도 10에 도시된 반투과형 박막 트랜지스터 기판(100)은 게이트 패드(126)와 동일층에 형성된 데이터 패드(134)를 데이터 라인(104)과 접속시키기 위한 컨택 전극(160)을 구비한다. 다시 말하여, 컨택 전극(160)은 데이터 패드(138)로부터 신 장된 데이터 링크(135)와 데이터 라인(104)을 접속시킨다. 여기서, 컨택 전극(160)은 액티브 영역(182)에 형성되는 화소 전극(118)과 동일한 투명 도전막으로 형성되거나, 반사 전극(156)과 동일한 반사 금속층으로 형성되거나, 또는 투명 도전막 및 반사 금속층이 적층된 이중 구조로 된다. 여기서, 컨택 전극(160)이 반사 금속층으로 형성된 경우 외부로 노출되면 전식 문제가 있으므로 실링재(180)에 의해 밀봉되는 영역, 즉 실링재(180)와 액티브 영역(182) 사이에 위치하여 부식을 방지할 수 있다.
도 11a는 도 10에 도시된 데이터 라인(104)과 데이터 링크(135)의 컨택부를 확대 도시한 평면도이고, 도 11b 및 도 11c는 도 11a에 도시된 컨택부를 Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 11a 및 도 11b에 도시된 데이터 링크(135)는 데이터 패드(134), 즉 데이터 패드 하부 전극(136)으로부터 신장되어 실링재(180)로 밀봉되어질 영역에 위치하는 데이터 라인(104)의 인접하게 되거나, 중첩된다.
제3 컨택홀(162)은 유기 절연막(154)으로부터 게이트 절연막(144)까지 관통하여 데이터 링크(136)를 노출시키고, 제4 컨택홀(164)은 유기 절연막(154) 및 보호막(150)을 관통하여 데이터 라인(104)을 노출시킨다.
컨택 전극(160)은 데이터 패드 상부 전극(140)과 같이 투명 도전층으로 형성된 제1 컨택 전극(166)과, 반사 금속층으로 형성되어 제1 컨택 전극(166)을 포획하는 제2 컨택 전극(168)으로 구성된다. 이와 달리, 컨택 전극(160)은 제1 컨택 전극(166)으로만 형성되거나, 또는 제2 컨택 전극(168)으로만 형성되기도 한다. 이 러한 컨택 전극(160)은 제3 및 제4 컨택홀(162, 164)을 경유하여 데이터 링크(136)와 데이터 라인(104)을 접속시킨다.
여기서, 도 11b에 도시된 보호막(150)은 도 11c와 같이 삭제되기도 한다.
이러한 반투과형 박막 트랜지스터 기판의 주변부, 즉 데이터 라인(104)과 데이터 링크(135)의 컨택부는 전술한 바와 같이 5마스크 공정으로 형성한다. 이를 도 12a 내지 도 15b를 참조하여 설명하기로 한다.
도 12a 및 도 12b를 참조하면, 제1 마스크 공정으로 하부 기판(142) 상에 데이터 패드 하부 전극(136)과 함께 데이터 링크(135)를 포함하는 게이트 금속 패턴이 형성된다. 이러한 제1 마스크 공정은 도 4a 및 도 4b에서 전술한 바와 같다.
도 13a 및 도 13b를 참조하면, 제2 마스크 공정으로 게이트 절연막(144)이 형성되고, 그 위에 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)과, 데이터 라인(104)이 적층된다. 이러한 제2 마스크 공정은 도 6a 내지 도 5b에서 전술한 바와 같다.
도 14a 및 도 14b를 참조하면, 제3 마스크 공정으로 보호막(150) 및 유기 절연막(154)이 형성되고, 그들을 관통하는 제3 및 제4 컨택홀(162, 164)이 형성된다. 제3 컨택홀(162)은 유기 절연막(154)에서 게이트 절연막(144)까지 관통하여 데이터 링크(135)를 노출시키고, 제4 컨택홀(164)은 유기 절연막(154) 및 보호막(150)을 관통하여 데이터 라인(104)을 노출시키는 제4 컨택홀(164)이 형성된다. 여기서, 보호막(150)은 삭제되기도 한다. 이러한 제3 마스크 공정은 도 6a 및 도 6b에서 전술한 바와 같다.
도 15a 및 도 15b를 참조하면, 제4 마스크 공정으로 데이터 패드 상부 전극(140)과 함께 제1 및 제2 컨택 전극(166, 168)을 포함하는 컨택 전극(160)이 형성된다. 컨택 전극(166)은 제1 및 제2 컨택홀(162, 164)을 경유하여 데이터 링크(135) 및 데이터 라인(104)을 접속시킨다. 제1 컨택 전극(166)은 데이터 패드 상부 전극(140)과 동일한 투명 도전막으로, 제2 컨택 전극(168)은 전술한 반사 전극(156)과 동일한 반사 금속층으로 형성된다. 이러한 컨택 전극(160)은 도 8b에 도시된 바와 같은 차단부(P1)의 제1 포토레지스트 패턴(240A)에 대응하여 형성된다. 이때, 제2 컨택 전극(168)은 제1 컨택 전극(166)과 동일하거나 안쪽에 위치하는 에지부를 갖게 된다.
이와 달리, 컨택 전극(160)은 투명 도전막인 제1 컨택 전극(166)으로만 형성되기도 한다. 이 경우 컨택 전극(160)은 도 8b에 도시된 바와 같은 부분 투과부(P2)의 제2 포토레지스트 패턴(240B)에 대응하여 형성된다.
상술한 바와 같이, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법은 하나의 마스크 공정으로 유기 절연막을 패터닝함과 아울러 다수의 컨택홀들을 형성할 수 있게 된다. 또한, 다른 하나의 마스크 공정으로 화소 전극을 포함하는 투명 도전 패턴과, 반사 전극을 형성하게 된다. 이에 따라, 본 발명의 반투과형 박막 트랜지스터 기판의 제조 방법은 4마스크 공정으로 공정을 단순화할 수 있게 된다.
또한, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법은 게이트 패드와 데이터 패드를 동일한 구조로 형성하면서, 투명 도전막 및 반사 금속층 중 적어도 하나를 포함하는 컨택 전극으로 서로 다른 층에 형성된 데이터 링크 및 데이터 라인을 접속시키게 된다. 이때, 컨택 전극은 실링재에 의해 밀봉되는 영역 내에 형성함으로써 반사 금속층으로 형성된 컨택 전극의 노출로 인한 전식 문제는 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (31)

  1. 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 게이트 라인, 데이터 라인, 박막 트랜지스터를 덮도록 형성되며 상기 화소 영역 내에서 투과홀을 갖는 유기 절연막과;
    상기 투과홀을 경유하여 상기 화소 영역의 유기 절연막 위에 형성되며 상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 화소 전극과 그의 에지부와 같거나 안쪽에 위치하는 에지부를 갖도록 중첩되며 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 반사 전극이 엠보싱 표면을 갖도록 상기 유기 절연막 및 화소 전극이 엠보싱 표면을 갖는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 반사 전극은 상기 화소 전극과 접속되며, 상기 투과홀의 측면을 감싸도 록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 유기 절연막 아래에 무기 절연 물질의 보호막을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 투과홀은 상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 화소 전극은 상기 유기 절연막을 관통하는 드레인 컨택홀을 경유하여 상기 박막 트랜지스터의 드레인 전극과 접속된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 반사 전극 및 화소 전극은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 화소 영역을 가로질러 상기 데이터 라인과 교차하는 스토리지 라인과;
    상기 스토리지 라인이 상기 게이트 절연막을 사이에 두고 상기 박막 트랜지스터로부터 연장된 드레인 전극과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 데이터 라인 및 박막 트랜지스터와 중첩된 반도체 패턴을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인과 접속된 패드를 추가로 구비하고;
    상기 패드는
    상기 적어도 어느 한 라인과 접속된 패드 하부 전극과;
    상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀과;
    상기 컨택홀을 통해 상기 패드 하부 전극과 접속된 패드 상부 전극을 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 패드 하부 전극으로부터 상기 데이터 라인의 인접하도록 신장된 데이터 링크와,
    상기 데이터 링크 및 데이터 라인을 각각 노출시키는 다수의 컨택홀과;
    상기 다수의 컨택홀을 경유하여 상기 데이터 링크 및 데이터 라인을 접속시키는 컨택 전극을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 컨택 전극은 상기 화소 전극과 동일한 투명 도전막과, 상기 반사 전극과 동일한 반사 금속층 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  13. 제 12 항에 있어서,
    상기 컨택 전극이 상기 투명 도전막 및 반사 금속층이 적층된 구조로 형성된 경우, 상기 반사 금속층은 상기 투명 도전막의 에지부와 동일하거나 안쪽에 위치하는 에지부를 갖도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  14. 제 11 항에 있어서,
    상기 컨택 전극은 실링재에 의해 밀봉되어질 영역에 위치하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  15. 제 10 항에 있어서,
    상기 패드는 게이트 패드 또는 데이터 패드로 동일 구조로 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  16. 기판 위에 게이트 라인을 형성하는 제1 마스크 공정과;
    상기 게이트 라인을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 형성하는 제2 마스크 공정과;
    상기 데이터 라인, 소스 전극, 드레인 전극을 덮는 유기 절연막을 형성하고, 상기 화소 영역 내에서 상기 유기 절연막을 관통하는 투과홀을 형성하는 제3 마스크 공정과;
    상기 드레인 전극과 접속되고 상기 화소 영역의 유기 절연막과 투과홀을 경유하는 화소 전극과, 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 상기 화소 전극 위에 형성하는 제4 마스크 공정을 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 마스크 공정은 상기 기판 상에 상기 게이트 라인과 나란한 스토리지 라인을 형성하는 단계를,
    상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되도록 상기 드레인 전극 및 반도체 패턴을 신장시켜 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제1 마스크 공정은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인과 접속되어질 패드 하부 전극을 형성하는 단계를;
    상기 제3 마스크 공정은 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계를;
    상기 제4 마스크 공정은 상기 컨택홀을 통해 상기 패드 하부 전극과 접속된 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제1 마스크 공정은 상기 데이터 라인과 접속되어질 패드 하부 전극으로부터 신장된 데이터 링크를 형성하는 단계를,
    상기 제3 마스크 공정은 상기 데이터 링크 및 데이터 라인을 각각 노출시키 는 다수의 컨택홀을 형성하는 단계를;
    상기 제4 마스크 공정은 상기 다수의 컨택홀을 경유하여 상기 데이터 링크 및 데이터 라인을 접속시키는 컨택 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  20. 제 19 항에 있어서,
    상기 컨택 전극은 상기 화소 전극과 동일한 투명 도전막과, 상기 반사 전극과 동일한 반사 금속층 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  21. 제 19 항에 있어서,
    상기 컨택 전극은 실링재에 의해 밀봉되어질 영역에 위치하도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  22. 제 16 항에 있어서,
    상기 반사 전극은 상기 화소 전극과 접속되며, 상기 투과홀의 측면을 감싸도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  23. 제 19 항에 있어서,
    상기 제4 마스크 공정은
    상기 유기 절연막을 덮도록 투명 도전막 및 반사 금속층을 적층하는 단계와;
    상기 반사 금속층 위에 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 투명 도전막 및 반사 금속층을 패터닝하여 상기 화소 전극, 패드 상부 전극, 컨택 전극을 포함하는 투명 도전 패턴과, 그 투명 도전 패턴과 동일한 에지부를 갖는 반사 전극을 형성하는 단계와;
    상기 제1 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 투과홀 내의 화소 전극, 상기 패드 상부 전극 위의 반사 전극을 제거하는 단계와;
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 포토레지스트 패턴은 회절 노광 마스크, 하프 톤 마스크, 부분 노광 마스크 중 어느 하나를 이용한 포토리소그래피 공정으로 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  25. 제 24 항에 있어서,
    상기 포토리소그래피 공정은
    상기 부분 노광 마스크를 이용하는 경우 제1 및 제2 부분 노광 마스크를 이 용한 2번 노광 공정을 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  26. 제 24 항에 있어서,
    상기 제1 포토레지스트 패턴은 상기 제1 및 제2 부분 노광 마스크에 모두 포함된 차단층에 대응하여 형성되고,
    상기 제2 포토레지스트 패턴은 상기 제1 부분 노광 마스크에만 포함된 차단층에 대응하여 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  27. 제 16 항에 있어서,
    상기 제3 마스크 공정은 상기 유기 절연막 아래에 무기 절연 물질의 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  28. 제 16 항 및 제 27 항 중 어느 한 항에 있어서,
    상기 투과홀은 상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  29. 제 16 항에 있어서,
    상기 제3 마스크 공정은 상기 유기 절연막을 관통하여 상기 드레인 전극을 노출시키는 드레인 컨택홀을 형성하는 단계를 추가로 포함하며,
    상기 화소 전극은 상기 드레인 컨택홀을 경유하여 상기 드레인 전극과 접속된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  30. 제 16 항에 있어서,
    상기 반사 전극 및 화소 전극은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  31. 제 16 항에 있어서,
    상기 화소 전극의 에지부와 상기 반사 전극의 에지부는 다르게 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
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