KR20060053442A - 고전압소자의 형성방법 - Google Patents

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Abstract

본 발명은 고전압소자의 소자격리막 형성에 있어서, 트렌치 깊이 및 너비를 조절하여 고전압 격리를 위한 면적을 최소화하여 고밀도 구현이 가능하고 랫치-업 불량을 제거할 수 있는 고전압소자의 형성방법에 관해 개시한 것이다.
개시된 본 발명에 따른 고전압소자의 형성방법은 필드영역 및 액티브영역이 정의된 웨이퍼를 제공하는 단계와, 웨이퍼에 에피층을 형성하는 단계와, 에피층을 포함한 웨이퍼에 각각의 웰을 형성하는 단계와, 필드영역 및 액티브영역이 정의된 에피 웨이퍼를 제공하는 단계와, 웨이퍼에 각각의 웰을 형성하는 단계와, 웰을 포함한 웨이퍼에 산화막, 질화막 및 제 1HLD산화막을 차례로 형성하는 단계와, 제 1HLD산화막 위에 필드영역의 양측 가장자리 부위를 노출시키는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로하여 상기 제 1HLD산화막 및 질화막을 식각하는 단계와, 감광막패턴을 제거하는 단계와, 잔류된 질화막을 마스크로 하여 상기 웨이퍼를 식각하여 각각의 트렌치를 형성하는 단계와, 잔류된 제 1HLD산화막을 제거하는 단계와, 그로부터 얻어지는 결과물에 어닐공정을 진행하는 단계와, 어닐공정이 완료된 기판 전면에 제 2HLD막 및 다결정실리콘막을 차례로 형성하는 단계와, 제 2HLD막이 노출되는 시점까지 상기 다결정실리콘막을 에치백하는 단계와, 제 2HLD산화막 및 상기 잔류된 질화막을 식각하여 각각의 기둥형상의 격리패턴을 형성하는 단계와, 기판 결과물 상의 필드영역에 격리패턴과 연결되는 소자격리막을 형성하는 단계와, 액티브영역에 고전압 MOS소자를 형성하는 단계를 포함한다.

Description

고전압소자의 형성방법{method for fabricating high voltage device}
도 1a 내지 도 1f는 본 발명에 따른 고전압소자의 제조방법을 설명하기 위한 공정별 단면도.
본 발명은 고전압소자의 형성방법에 관한 것으로서, 보다 구체적으로는 고전압소자의 소자격리막 형성에 있어서, 트렌치 깊이 및 너비를 조절하여 고전압 격리를 위한 면적을 최소화하여 고밀도 구현이 가능하고 랫치-업 불량을 제거할 수 있는 고전압소자의 형성방법에 관한 것이다.
최근에, 반도체 회로의 고집적화에 따라 다양한 기능의 집적회로가 동일 제품에 공존하면서 다중 전압/전류 구동용 고전압 트랜지스터(High Voltage Transistor)가 요구되고 있다. 한편, 박막트랜지스터 액정 디스플레이 소자(Thin Film Transistor-Liquid Crystal Device ; TEF-LCD)는 구동회로와 제어회로로 구성되는데, 제어회로는 5V로직으로 구동부는 30V이상의 고전압 트랜지스터로 구성되어 있어 표준 CMOS(Complementary Metal Oxide Semiconductor FET)공정으로는 제조가 불가능하며 고전압 소자의 제조 공정을 적용할 경우 제어회로의 전력소모가 크고 제품의 크기도 증가하는 문제점이 있다.
이러한 문제점을 해결하기 위해 1.2㎛ 로직기술에 고전압 트랜지스터를 적용하기 위해 마스크 공정과 이온주입공정을 추가하여 로직소자의 특성은 변하지 않고 전압과 전류수준을 용이하게 조절할 수 있는 방법이 제안되고 있다.
한편, 일반적인 고전압 소자의 경우 고전압을 견디기 위해 깊은 웰(deep well)이 적용된다. 그러나, 웰의 깊이가 깊어질수록 웰 및 상기 웰과 이웃하는 웰 간의 불로킹할 수 있는 전압(breakdown)을 만족하기 위한 소자의 격리방법이 문제시 된다.
종래의 80∼50V이하의 고전압 소자에서는, SOI 웨이퍼에 LOCOS 또는 STI공정을 적용하여 소자격리막을 형성한다. 그러나, 상기의 LOCOS 또는 STI 공정을 적용하게 되면, 블록킹할 수 있는 전압이 제한적이며, 고전압의 격리를 위해서는 면적(80V 고전압 소자에서 50㎛ 이상 필요)이 증가하게 되어 랫치-업(latch-up) 등의 문제가 있다. 또한, SOI 웨이퍼 사용에 따른 제조비용 증가 및 제조공정이 복잡해지는 문제점도 있다.
따라서, 이러한 문제점을 해결하기 위해, 본 발명의 목적은 기존의 SOI웨이퍼 대신 에피층을 적용시켜 제조비용을 절감하고 제조공정을 단순화할 수 있는 고전압소자의 형성방법을 제공하려는 것이다.
본 발명의 다른 목적은 트렌치 깊이 및 너비를 조절함으로써, 고전압 격리를 위한 면적을 최소화하여 고밀도 구현이 가능하고 랫치-업 불량을 제거할 수 있는 고전압소자의 형성방법을 제공하려는 것이다.
상기 목적들을 달성하기 위해, 본 발명에 따른 고전압소자의 형성방법은 필드영역 및 액티브영역이 정의된 웨이퍼를 제공하는 단계와, 웨이퍼에 에피층을 형성하는 단계와, 에피층을 포함한 웨이퍼에 각각의 웰을 형성하는 단계와, 필드영역 및 액티브영역이 정의된 에피 웨이퍼를 제공하는 단계와, 웨이퍼에 각각의 웰을 형성하는 단계와, 웰을 포함한 웨이퍼에 산화막, 질화막 및 제 1HLD산화막을 차례로 형성하는 단계와, 제 1HLD산화막 위에 필드영역의 양측 가장자리 부위를 노출시키는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로하여 상기 제 1HLD산화막 및 질화막을 식각하는 단계와, 감광막패턴을 제거하는 단계와, 잔류된 질화막을 마스크로 하여 상기 웨이퍼를 식각하여 각각의 트렌치를 형성하는 단계와, 잔류된 제 1HLD산화막을 제거하는 단계와, 그로부터 얻어지는 결과물에 어닐공정을 진행하는 단계와, 어닐공정이 완료된 기판 전면에 제 2HLD막 및 다결정실리콘막을 차례로 형성하는 단계와, 제 2HLD막이 노출되는 시점까지 상기 다결정실리콘막을 에치백하는 단계와, 제 2HLD산화막 및 상기 잔류된 질화막을 식각하여 각각의 기둥형상의 격리패턴을 형성하는 단계와, 기판 결과물 상의 필드영역에 격리패턴과 연결되는 소자격리막을 형성하는 단계와, 액티브영역에 고전압 MOS소자를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 산화막은 100∼200Å, 질화막은 1600∼2000Å, 제 1HLD산화막은 1.8㎛ 두께로 각각 형성하는 것이 바람직하다.
상기 어닐공정은 1000∼1100℃온도에서 60분동안 진행하는 것이 바람직하다.
상기 트렌치는 상기 웰의 깊이와 같거나 크게 형성하는 것이 바람직하다.
상기 격리패턴은 상기 격리패턴과 이웃하는 격리패턴 간의 거리가 2㎛를 유지하도록 패터닝하는 것이 바람직하다.
상기 격리패턴은 상기 고전압 MOS소자와의 거리가 1㎛를 유지하도록 패터닝하는 것이 바람직하다.
상기 제 2HLD산화막은 4000∼6000Å두께로 형성하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 다른 실시예에 대해 자세하게 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 고전압소자의 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 고전압소자의 형성방법은, 도 1a에 도시된 바와 같이, 먼저 필드영역(미도시)과 액티브영역(미도시)이 구비된 웨이퍼(31)를 제공한다. 이어, 상기 웨이퍼(31)에 에피층(33)을 형성하고 나서, 이온주입을 통해 각각의 고전압용 P웰(35) 및 N웰(37)을 형성한다. 그런다음, 상기 P웰(35) 및 N웰(37)을 포함한 웨이퍼에 산화막(39), 질화막(41) 및 제 1HLD산화막(43)을 차례로 형성한다. 이때, 산화막(39)은 100∼200Å, 질화막(41)은 1600∼2000Å, 제 1HLD산화막(43)은 1.8㎛두께로 각각 형성한다. 이후, 제 1HLD산화막(43) 위에 감광막을 도포하고 노광 및 현상하여 필드영역의 양측 가장자리 부위를 노출시키는 감광막패턴(45)을 형성한 다.
이어, 도 1b에 도시된 바와 같이, 감광막패턴을 마스크로하여 상기 제 1HLD산화막 및 질화막을 식각하여 제거하고 나서, 감광막패턴을 제거한다.
그런다음, 상기 잔류된 제 1HLD산화막을 마스크로하여 상기 웨이퍼를 식각하여 트렌치(47)를 형성한다. 이때, 상기 트렌치(47)는 P형 웰(35) 및 N형 웰(37)의 깊이와 동일하거나 더 깊게 형성한다. 따라서, 상기 트렌치(47)에 의해, P형 웰(35) 또는 N형 웰(37) 깊이 만큼을 블로킹함으로써, 고전압 소자 간의 완벽한 격리가 가능하다.
이후, 도 1c에 도시된 바와 같이, 상기 잔류된 제 1HLD산화막을 제거하고 나서, 기판 결과물에 어닐공정(49)을 진행하여 트렌치(47) 식각공정 후 실리콘 격벽의 손상으로 인한 표면 리키지(surface leakage)를 제거한다. 이때, 상기 어닐 공정(49)은 1000∼1100℃온도에서 60분동안 진행한다.
이어, 도 1d에 도시된 바와 같이, 어닐공정이 완료된 기판 전면에 제 2HLD막(51)및 다결정실리콘막(53)을 차례로 형성한다. 이때, 제 2HLD산화막(51)은 4000∼6000Å두께로 형성하여, 트렌치(47)의 내측벽 및 바닥면에 얇게 형성되도록 한다. 또한, 다결정실리콘막(53)은 제 2HLD산화막(51)을 포함한 트렌치 내부 구조를 매립시키도록 한다.
그런다음, 도 1e에 도시된 바와 같이, 상기 제 2HLD막(51)이 노출되는 시점까지 다결정실리콘막을 에치백한 다음, 제 2HLD산화막 및 상기 잔류된 질화막을 식각하여 각각의 기둥형상의 격리패턴(55)을 형성한다. 이후, 기판 결과물 상의 필드 영역에 상기 격리패턴(55)과 연결되는 소자격리막(57)을 형성한다.
이어, 도 1f에 도시된 바와 같이, 상기 액티브영역에 각각의 N드리프트 및 P드리프트를 포함한 고전압 MOS소자를 형성한다.
하기 <표 1>은 격리패턴과 이웃하는 격리패턴 간의 거리(Y) 및 격리패턴과 고전압 MOS소자간의 거리(X)에 대한 실험치 및 트렌치 깊이에 따른 문턱전압을 보인 것이다.
하기 <표 1>에서 처럼, 80V이상의 고전압 소자에 있어서, 바람직하게는, 격리패턴(55)은 격리패턴과 이웃하는 격리패턴 간의 거리(Y)가 2㎛를 유지하도록 패터닝하고, 고전압 MOS소자와의 거리(X)가 1㎛를 유지하도록 패터닝한다.
<표 1>
거리 트렌치 깊이에 따른 문턱전압[V]
X Y 8㎛ 10㎛ 12㎛
1㎛ 2㎛ 123 125 139
1㎛ 4㎛ 120 134 142
1㎛ 6㎛ 123 146 149
2㎛ 2㎛ 130 138 146
2㎛ 4㎛ 130 137 146
2㎛ 6㎛ 140 144 148
3㎛ 2㎛ 130 133 143
3㎛ 4㎛ 146 146 152
상술한 바와 같이, 기존의 고전압소자에서는 고전압소자와 고전압소자 간의 거리가 50㎛ 이상 필요한데 반하여, 본 발명에서는 격리패턴 간의 거리(Y)와 고전압 MOS소자와의 거리(X)가 총 4㎛이면 충분하므로, 고밀도 구현이 가능하다.
본 발명은 웨이퍼에 기존의 SOI 대신 에피층을 적용함으로써, 제조비용이 절감되고 제조공정이 단순화된다.
또한, 본 발명은 격리패턴 간의 거리(Y)와 고전압 MOS소자와의 거리(X)가 총 4㎛이면 충분하므로, 기존의 공정에 비해 디자인 룰(design rule)의 손실이 없어 고밀도 구현이 가능하다.
한편, 본 발명은 트렌치 깊이 및 너비(X+Y)를 조절함으로써, 랫치-업 등의 불량을 제거하며, 고전압소자의 모든 영역에 걸쳐 적용가능하다.

Claims (8)

  1. 필드영역 및 액티브영역이 정의된 웨이퍼를 제공하는 단계와,
    상기 웨이퍼에 에피층을 형성하는 단계와,
    상기 에피층을 포함한 웨이퍼에 각각의 웰을 형성하는 단계와,
    상기 웰을 포함한 웨이퍼에 산화막, 질화막 및 제 1HLD산화막을 차례로 형성하는 단계와,
    상기 제 1HLD산화막 위에 필드영역의 양측 가장자리 부위를 노출시키는 감광막패턴을 형성하는 단계와,
    상기 감광막패턴을 마스크로하여 상기 제 1HLD산화막 및 질화막을 식각하는 단계와,
    상기 감광막패턴을 제거하는 단계와,
    상기 잔류된 질화막을 마스크로 하여 상기 웨이퍼를 식각하여 각각의 트렌치를 형성하는 단계와,
    상기 잔류된 제 1HLD산화막을 제거하는 단계와,
    그로부터 얻어지는 결과물에 어닐공정을 진행하는 단계와,
    상기 어닐공정이 완료된 기판 전면에 제 2HLD막 및 다결정실리콘막을 차례로 형성하는 단계와,
    상기 제 2HLD막이 노출되는 시점까지 상기 다결정실리콘막을 에치백하는 단계와,
    상기 제 2HLD산화막 및 상기 잔류된 질화막을 식각하여 각각의 기둥형상의 격리패턴을 형성하는 단계와,
    상기 기판 결과물 상의 필드영역에 상기 격리패턴과 연결되는 소자격리막을 형성하는 단계와,
    상기 액티브영역에 고전압 MOS소자를 형성하는 단계를 포함하는 것을 특징으로 하는 고전압소자의 형성방법.
  2. 제 1항에 있어서, 상기 산화막은 100∼200Å, 상기 질화막은 1600∼2000Å 두께로 형성하는 것을 특징으로 하는 고전압소자의 형성방법.
  3. 제 1항에 있어서, 상기 제 1HLD산화막은 1.8㎛ 두께로 형성하는 것을 특징으로 하는 고전압소자의 형성방법.
  4. 제 1항에 있어서, 상기 어닐공정은 1000∼1100℃온도에서 60분동안 진행하는 것을 특징으로 하는 고전압소자의 형성방법.
  5. 제 1항에 있어서, 상기 트렌치는 상기 웰의 깊이와 같거나 크게 형성하는 것을 특징으로 하는 고전압소자의 형성방법.
  6. 제 1항에 있어서, 상기 격리패턴은 상기 격리패턴과 이웃하는 격리패턴 간의 거리가 2㎛를 유지하도록 패터닝하는 것을 특징으로 하는 고전압소자의 형성방법.
  7. 제 1항에 있어서, 상기 격리패턴은 상기 고전압 MOS소자와의 거리가 1㎛를 유지하도록 패터닝하는 것을 특징으로 하는 고전압소자의 형성방법.
  8. 제 1항에 있어서, 상기 제 2HLD산화막은 4000∼6000Å두께로 형성하는 것을 특징으로 하는 고전압소자의 형성방법.
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