KR20060051673A - 반도체 장치, 전파 정류 회로 및 반파 정류 회로 - Google Patents

반도체 장치, 전파 정류 회로 및 반파 정류 회로 Download PDF

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KR20060051673A
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Abstract

다이오드에 순방향 전류를 흘릴 때에, 불필요한 전류가 반도체 기판에 누설되는 것을 방지한다. P형 반도체 기판(31)의 표면에 N형 웰 영역(32)이 형성되고, N형 웰 영역(32) 내에, 또한 P형 웰 영역(33)이 형성되어 있다. P형 웰 영역(33) 밖의 N형 웰 영역(32)의 표면에는 N+형 확산층(34)이 형성되어 있다. P형 웰 영역(33)의 표면에는, P+형 확산층(35)과, N+형 확산층(36)이 형성되어 있다. N형 웰 영역(32)의 표면에 형성된 N+형 확산층(34)과, P형 웰 영역(33)의 표면에 형성된 P+형 확산층(35)은 알루미늄 등으로 이루어지는 배선(37)에 의해 전기적으로 접속되고, 이 배선(37)에 애노드 전극(38)이 접속되어 있다. N+형 확산층(36)에는 캐소드 전극(39)이 접속되어 있다.
웰 영역, 확산층, 정류 소자, 애노드 전극, 캐소드 전극, 다이오드, 컨덴서

Description

반도체 장치, 전파 정류 회로 및 반파 정류 회로{SEMICONDUCTOR DEVICE, FULL-WAVE RECTIFYING CIRCUIT, AND HALF-WAVE RECTIFYING CIRCUIT}
도 1은 본 발명의 반도체 장치의 구조를 도시하는 단면도.
도 2는 본 발명의 반파 정류 회로를 도시하는 회로도.
도 3은 본 발명의 반도체 장치의 구조를 도시하는 단면도.
도 4는 전파 정류 회로를 도시하는 회로도.
도 5는 종래의 반도체 장치를 도시하는 단면도.
도 6은 종래의 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
31 : P형 반도체 기판
32 : N형 웰 영역
33 : P형 웰 영역
34 : N+형 확산층
35 : P+형 확산층
36 : N+형 확산층
37 : 배선
38 : 애노드 전극
39 : 캐소드 전극
40 : P형 웰 영역
D1, D2, D3, D4 : 다이오드
70 : 안테나
71 : 코일
72, 74 : 컨덴서
[특허 문헌1] 일본 특개평8-251925호 공보
[특허 문헌2] 일본 특개평8-88586호 공보
본 발명은, 반도체 장치, 전파 정류 회로, 반파 정류 회로에 관한 것으로, 예를 들면, RF 태그의 정류 회로에 적용할 수 있는 것이다.
최근, 소정 대역의 주파수를 갖는 RF 신호(무선 신호)를 이용하여, 정보 처리 장치와의 사이에서 정보 통신을 행할 수 있는 RF 태그가 개발되어 있다. RF 태그는 바코드 대신에 대상물에 식별 정보 기록 매체로서 접착됨으로써, RF 회로, 대상물에 관한 식별 정보를 기억하는 메모리 회로나, 로직 회로 등이 내장되어 있다.
일반적으로, RF 태그의 내부에는, RF 신호를 수신하는 안테나가 내장되어 있 지만, 배터리를 구비하고 있지 않은 RF 태그에서는, 이 안테나로 수신한 RF 신호를 정류 회로에 의해 직류 전압으로 변환하고, 이 직류 전압을 RF 태그에 내장된 회로의 전원 전압으로서 이용하고 있다.
도 4에 RF 태그의 전원 회로를 도시한다. 참조 부호 50은 코일(51)과 컨덴서(52)를 병렬 접속한 공진 회로로 이루어지는 안테나이다. 참조 부호 60은 안테나(50)로 수신된 RF 신호를 전파 정류하는 전파 정류 회로이다. 이 전파 정류 회로(60)는, 제1 다이오드 D1, 제2 다이오드 D2, 제3 다이오드 D3 및 제4 다이오드 D4를 브릿지형으로 접속한 회로이다. 안테나(50)는, D1과 D2의 접속 노드 IN+, D3과 D4의 접속 노드 IN- 사이에 접속되며, D1과 D3의 접속 노드로부터 마이너스 출력 단자 OUT-가 취출되고, D2와 D4의 접속 노드로부터 플러스 출력 단자 OUT+가 취출된다. 마이너스 출력 단자 OUT-는 일반적으로 접지되므로, 플러스 출력 단자 OUT+로부터 전파 정류된 신호가 얻어진다. 또한, 참조 부호 61은 플러스 출력 단자 OUT+와 마이너스 출력 단자 OUT- 사이에 접속된 출력 컨덴서이다.
이하에서, 이 전원 회로의 동작을 설명한다. 외부로부터의 RF 신호가 안테나(50)에 의해 수신된다. RF 신호는 교류 신호이기 때문에, RF 신호의 플러스의 반주기(노드 IN+의 전위가 노드 IN-의 전위보다 높음)에서는, 도 4의 일점쇄선으로 나타낸 바와 같이, D2, 출력 컨덴서(61), D3을 통과하는 경로로 전류가 흘러, 출력 컨덴서(61)가 충전된다. RF 신호의 마이너스의 반주기(노드 IN-의 전위가 노드 IN+의 전위보다 높음)에서는, 도 3의 점선으로 나타낸 바와 같이, D4, 출력 컨덴서(61), D1을 통과하는 경로로 전류가 흘러, 출력 컨덴서(61)가 충전된다. 이렇게 해서, RF 신호의 전주기에 걸쳐 정류가 행해져, 출력 컨덴서(61)에 직류 전압이 충전된다.
다음으로, 제1 다이오드 D1, 제2 다이오드 D2, 제3 다이오드 D3 및 제4 다이오드 D4를 RF 태그의 반도체 집적 회로 칩에 내장한 구조에 대하여 도 5 및 도 6을 참조하여 설명한다.
도 5는 제2 다이오드 D2, 제4 다이오드 D4의 구조를 도시하는 단면도이다. P형 반도체 기판(10)의 표면에 N형 웰 영역(11)이 형성되고, 이 N형 웰 영역(11)의 표면에 P+형 확산층(12)과, N+형 확산층(13)이 형성되어 있다. P+형 확산층(12)에는 애노드 전극(14)이 접속되고, N+형 확산층(13)에는 캐소드 전극(15)이 접속되어, PN형 다이오드 구조를 이루고 있다.
도 6은 제1 다이오드 D1, 제3 다이오드 D3의 구조를 도시하는 단면도이다. P형 반도체 기판(10)의 표면에 P형 웰 영역(21)이 형성되고, 이 P형 웰 영역(21)의 표면에 N+형 확산층(22)과, P+형 확산층(23)이 형성되어 있다. N+형 확산층(22)에 캐소드 전극(24)이 접속되고, P+형 확산층(23)에는 애노드 전극(25)이 접속되어, PN형 다이오드 구조를 이루고 있다. 이 구조에서는 P형 반도체 기판(10)이 애노드의 일부를 구성하고 있다. P형 반도체 기판(10)은 일반적으로는 접지된다.
상술한 제2 다이오드 D2, 제4 다이오드 D4에서는, 애노드의 전위가 P형 반도 체 기판(10)의 전위보다 높아질 때가 있기 때문에, 전파 정류 회로를 정상적으로 동작시키기 위해, 도 5에 도시한 바와 같이, P형 반도체 기판(10)의 표면에 형성된 N형 웰 영역(11) 내에 다이오드가 형성되어 있다.
그러나, 도 5의 구조에서는, P+형 확산층(12)을 에미터로 하고, N+형 확산층(13) 및 N형 웰 영역(11)을 베이스로 하며, P형 반도체 기판(10)을 콜렉터로 하는 PNP형의 기생 바이폴라 트랜지스터가 존재하기 때문에, 애노드 전극(14)으로부터 캐소드 전극(15)에 다이오드의 순방향 전류를 흘리면, 이 순방향 전류는 기생 바이폴라 트랜지스터의 베이스 전류 IB에 상당하기 때문에, 이 기생 바이폴라 트랜지스터가 턴 온한다.
그렇게 하면, P+형 확산층(12)(에미터)으로부터 P형 반도체 기판(10)(콜렉터)에 콜렉터 전류 IC가, 누설 전류로서 흘러나오게 되며, 이 흘러나온 콜렉터 전류 IC는 출력 컨덴서(61)의 충전에 기여하지 않기 때문에, 전파 정류 회로의 전력 효율이 저하된다고 하는 문제가 있었다. 또한, 제1 다이오드 D1, 제3 다이오드 D3에 대해서는, 도 6에 도시한 바와 같이, 기생 바이폴라 트랜지스터는 존재하지 않기 때문에, 상술한 바와 같은 문제는 발생하지 않는다.
또한, 도 5의 제2 다이오드 D2와 도 6의 제3 다이오드 D3을 동일한 P형 반도체 기판(10) 상에 형성하면, 기생 사이리스터가 형성되며, 이것이 턴 온함으로써 래치 업을 발생시킬 우려가 있었다. 래치 업이 발생하면, 전파 정류 회로의 전력 효율이 저하되거나, 오동작이 발생한다고 하는 문제가 있었다.
따라서, 본 발명의 반도체 장치는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과, 상기 제1 웰 영역의 표면에 형성된 제2 도전형의 제1 확산층과, 상기 제2 웰 영역의 표면에 형성된 제1 도전형의 제2 확산층과, 상기 제2 웰 영역의 표면에 형성된 제2 도전형의 제3 확산층을 구비하고, 상기 제1 확산층과 상기 제2 확산층을 전기적으로 접속한 것을 특징으로 하는 것이다.
또한, 본 발명의 전파 정류 회로는, 4개의 정류 소자가 브릿지형으로 접속된 전파 정류 회로에서, 적어도 1개의 정류 소자는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과, 상기 제1 웰 영역의 표면에 형성된 제2 도전형의 제1 확산층과, 상기 제2 웰 영역의 표면에 형성된 제1 도전형의 제2 확산층과, 상기 제2 웰 영역의 표면에 형성된 제2 도전형의 제3 확산층을 구비하고, 상기 제1 확산층과 상기 제2 확산층을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 것이다.
또한, 본 발명의 반파 정류 회로는 1개의 정류 소자를 구비하는 반파 정류 회로에서, 상기 정류 소자는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과, 상기 제1 웰 영역의 표면에 형성된 제2 도전형의 제1 확산층 과, 상기 제2 웰 영역의 표면에 형성된 제1 도전형의 제2 확산층과, 상기 제2 웰 영역의 표면에 형성된 제2 도전형의 제3 확산층을 구비하고, 상기 제1 확산층과 상기 제2 확산층을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 것이다.
<실시예>
다음으로, 본 발명의 전파 정류 회로 및 그것에 이용되는 다이오드의 구조에 대하여 설명한다. 이 전파 정류 회로는, 도 4에 도시한 회로와 동일하지만, 제2 다이오드 D2 및 제4 다이오드 D4의 구조가 도 5의 구조와는 다르다. 제4 다이오드 D4에 대해서도 제2 다이오드 D2와 동일한 구조를 채용할 수 있기 때문에, 이하에서는 제2 다이오드 D2의 구조에 대하여 도 1을 참조하면서 설명한다.
P형 반도체 기판(31)의 표면에 N형 웰 영역(32)이 형성되고, 이 N형 웰 영역(32) 내에, 또한 P형 웰 영역(33)이 형성되어 있다. 즉, P형 웰 영역(33)은, N형 웰 영역(32)보다 얕게 형성된다. P형 웰 영역(33) 밖의 N형 웰 영역(32)의 표면에는 N+형 확산층(34)이 형성되어 있다. 또한, P형 웰 영역(33)의 표면에는, P+형 확산층(35)과, N+형 확산층(36)이 형성되어 있다.
N형 웰 영역(32)의 표면에 형성된 N+형 확산층(34)과, P형 웰 영역(33)의 표면에 형성된 P+형 확산층(35)은 알루미늄 등으로 이루어지는 배선(37)에 의해 전기적으로 접속되며, 이 배선(37)에 애노드 전극(38)이 접속되어 있다. 또한, N+형 확산층(36)에는 캐소드 전극(39)이 접속되어 있다. P형 반도체 기판(31)은 접지되는 것이 바람직하다. 이 구조에 따르면, P+형 확산층(35), P형 웰 영역(33)과 N+형 확산층(36)으로 PN형 다이오드가 구성된다.
또한, N+형 확산층(36)을 에미터로 하고, P+형 확산층(35) 및 P형 웰 영역(33)을 베이스로 하며, N+형 확산층(34)을 콜렉터로 하는 NPN형의 기생 바이폴라 트랜지스터가 존재하고, 애노드 전극(38)으로부터 캐소드 전극(39)으로 다이오드의 순방향 전류를 흘리면, 이 순방향 전류는 기생 바이폴라 트랜지스터의 베이스 전류 IB에 상당하기 때문에, 이 기생 바이폴라 트랜지스터는 턴 온한다.
그러나, N+형 확산층(34)으로부터의 콜렉터 전류 IC는, P형 웰 영역(33)에 유입되며, 또한 에미터인 N+형 확산층(36)에 흡수되어, 캐소드 전극(39)에 유입된다. 따라서, 종래예와 같이, 전류가 P형 반도체 기판(31)에 누설되지 않기 때문에, 전파 정류 회로의 전력 효율을 향상시킬 수 있다. 또한, 종래예와 같이 래치 업이 발생할 우려가 없다.
또한, N형 웰 영역(32)에 인접한 P형 반도체 기판(31)의 표면에 P+형 확산층(41)을 형성함으로써, 제2 다이오드 D2 외에, 이것과 직렬로 접속된 제1 다이오드 D1을 형성할 수 있다. 도 1에서는, P+형 확산층(41)은 N형 웰 영역(32)에 인접하여 형성된 P형 웰 영역(40)의 표면에 형성되어 있지만, P형 웰 영역(40)은 없어도 된 다. P+형 확산층(41)에는 제1 다이오드 D1의 애노드 전극(42)이 형성되어 있다. N형 웰 영역(32)의 표면에 형성된 N+형 확산층(34)은, 제1 다이오드 D1의 캐소드로서도 이용되고 있다.
따라서, 이 구조에 따르면, N 웰 영역(32)을 형성함으로써, 그 옆에 제1 다이오드 D1을 특별한 공정을 추가하지 않고 형성할 수 있다. 또한, 제1 및 제2 다이오드 D1, D2의 패턴 면적을 작게 할 수 있다고 하는 이점도 갖는다. 상술한 제1 및 제2 다이오드 D1, D2의 구조는, 제3 및 제4 다이오드 D3, D4의 구조에도 그대로 이용할 수 있다.
본 발명의 반파 정류 회로 및 그것에 이용되는 다이오드의 구조에 대하여 설명한다. 도 2는 반파 정류 회로를 도시하는 회로도이다. 참조 부호 70은 코일(71)과 컨덴서(72)를 병렬 접속한 공진 회로로 이루어지는 안테나이다. 참조 부호 73은, 안테나(70)에 의해 수신된 RF 신호를 반파 정류하는 반파 정류 회로를 구성하는 다이오드이다. 참조 부호 74는 출력 컨덴서로서, 플러스 출력 단자 OUT+와 마이너스 출력 단자 OUT- 사이에 접속되어 있다. 이 반파 정류 회로는, 전파 정류 회로와 마찬가지로, RF 태그의 전원 회로에 이용할 수 있다.
이하, 이 회로의 동작을 설명한다. 마이너스 출력 단자 OUT-는 접지되어 있는 것으로 한다. 외부로부터의 RF 신호가 안테나(50)에 의해 수신되면, RF 신호의 플러스의 반주기(노드 IN+의 전위가 노드 IN-의 전위보다 높음)에서는, 다이오드(73)의 순방향 전류가 흘러, 출력 컨덴서(74)가 충전된다. RF 신호의 마이너스의 반주기(노드 IN-의 전위가 노드 IN+의 전위보다 높음)에서는, 다이오드(73)는 역바이어스되기 때문에 순방향 전류는 흐르지 않아, 출력 컨덴서(74)의 충전은 행해지지 않는다. 따라서 출력 단자 OUT+에는, 반파 정류된 직류 전압이 나타난다.
이 다이오드(73)로서 도 5의 구조의 다이오드를 이용하면, 상술한 전파 정류 회로의 문제점과 마찬가지로, P+형 확산층(12)(에미터)으로부터 P형 반도체 기판(10)(콜렉터)에 콜렉터 전류 IC가, 누설 전류로서 흘러나오게 되며, 이 흘러나온 콜렉터 전류 IC는 출력 컨덴서(74)의 충전에 기여하지 않기 때문에, 반파 정류 회로의 전력 효율이 저하된다. 따라서, 다이오드(73)를 도 3에 도시한 바와 같이 상술한 도 1의 제2 다이오드 D2와 동일한 구조로 함으로써, 전류가 P형 반도체 기판(31)에 누설되는 것을 방지하여, 반파 정류 회로의 전력 효율을 향상시킬 수 있다.
본 발명의 반도체 장치에 따르면, 다이오드에 순방향 전류를 흘릴 때에, 불필요한 전류가 반도체 기판에 누설되는 것이 방지된다. 또한, 래치 업의 발생도 방지할 수 있다. 이에 의해, 본 발명의 반도체 장치를 정류 회로의 정류 소자로서 이용함으로써, 정류 회로의 전력 효율을 향상시킬 수 있다.
또한, 본 발명의 전파 정류 회로에 따르면, 정류 소자(다이오드)에 순방향 전류를 흘릴 때에, 불필요한 전류가 반도체 기판에 누설되는 것이 방지되어, 전파 정류 회로의 전력 효율을 향상시킬 수 있다.
또한, 본 발명의 반파 정류 회로에 따르면, 정류 소자(다이오드)에 순방향 전류를 흘릴 때에, 불필요한 전류가 반도체 기판에 누설되는 것이 방지되어, 반파 정류 회로의 전력 효율을 향상시킬 수 있다.

Claims (5)

  1. 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 영역과,
    상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과,
    상기 제1 웰 영역의 표면에 형성된 제2 도전형의 제1 확산층과,
    상기 제2 웰 영역의 표면에 형성된 제1 도전형의 제2 확산층과,
    상기 제2 웰 영역의 표면에 형성된 제2 도전형의 제3 확산층
    을 구비하고,
    상기 제1 확산층과 상기 제2 확산층을 전기적으로 접속한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 웰 영역에 인접한 상기 반도체 기판의 표면에 제1 도전형의 제4 확산층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 4개의 정류 소자가 브릿지형으로 접속된 전파 정류 회로에 있어서,
    적어도 1개의 정류 소자는,
    제1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 영역과,
    상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과,
    상기 제1 웰 영역의 표면에 형성된 제2 도전형의 제1 확산층과,
    상기 제2 웰 영역의 표면에 형성된 제1 도전형의 제2 확산층과,
    상기 제2 웰 영역의 표면에 형성된 제2 도전형의 제3 확산층
    을 구비하고,
    상기 제1 확산층과 상기 제2 확산층을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 전파 정류 회로.
  4. 제3항에 있어서,
    상기 정류 소자와 직렬로 접속된 다른 정류 소자는 상기 제1 웰 영역에 인접한 상기 반도체 기판의 표면에 제1 도전형의 제4 확산층을 구비하는 것을 특징으로 하는 전파 정류 회로.
  5. 1개의 정류 소자를 구비하는 반파 정류 회로에 있어서,
    상기 정류 소자는,
    제1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 제2 도전형의 제1 웰 영역과,
    상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과,
    상기 제1 웰 영역의 표면에 형성된 제2 도전형의 제1 확산층과,
    상기 제2 웰 영역의 표면에 형성된 제1 도전형의 제2 확산층과,
    상기 제2 웰 영역의 표면에 형성된 제2 도전형의 제3 확산층
    을 구비하고,
    상기 제1 확산층과 상기 제2 확산층을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 반파 정류 회로.
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