KR20060046146A - 스위칭회로 및 반도체장치 - Google Patents

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KR20060046146A
KR20060046146A KR1020050043490A KR20050043490A KR20060046146A KR 20060046146 A KR20060046146 A KR 20060046146A KR 1020050043490 A KR1020050043490 A KR 1020050043490A KR 20050043490 A KR20050043490 A KR 20050043490A KR 20060046146 A KR20060046146 A KR 20060046146A
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KR1020050043490A
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다다요시 나카츠카
신지 후쿠모토
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 멀티게이트 FET를 이용한 경우에도 고주파신호 격리성(isolation)의 열화 및 고조파왜곡의 증대를 방지할 수 있도록 하는 동시에, 온 상태에서의 삽입손실이 작은 스위칭회로를 실현하도록 하는 것이다.
3 개의 게이트가 형성된 멀티게이트 FET인 제 1 FET(101)와 제 2 FET(102)로 구성되는 2 입력 1 출력형 고주파스위칭회로에 있어서, 제 1 FET(101)의 제 1 게이트(51A)에서 제 3 게이트(51C) 및 제 2 FET(102)의 게이트간 영역(402A) 및 게이트간 영역(402B)은, 각각 제 1 제어배선(701)과 접속되며, 제 2 FET(102)의 제 1 게이트(52A)에서 제 3 게이트(52C) 및 제 1 FET(101)의 게이트간 영역(401A) 및 게이트간 영역(401B)은, 각각 제 2 제어배선(702)과 접속된다.

Description

스위칭회로 및 반도체장치{SWITCHING CIRCUIT AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제 1 실시예에 관한 고주파스위칭회로를 나타내는 회로도.
도 2는 본 발명의 제 1 실시예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내는 평면도.
도 3의 (a) 및 (b)는, 본 발명의 제 1 실시예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내며, (a)는 도 2의 Ⅲa-Ⅲa선에서의 단면도이고, (b)는 도 2의 Ⅲb-Ⅲb선에서의 단면도.
도 4는 본 발명의 제 1 실시예에 관한 고주파스위칭회로의, 입력전력과 고조파왜곡의 상관을 나타내는 그래프.
도 5는 본 발명의 제 1 실시예에 관한 고주파스위칭회로의 게이트간 영역에 인가할 전압을 변화시킨 경우의 고조파왜곡 및 삽입손실의 변화를 나타내는 그래프.
도 6은 본 발명 제 1 실시예의 제 1 변형예에 관한 고주파스위칭회로를 나타내는 회로도.
도 7은 본 발명 제 1 실시예의 제 2 변형예에 관한 고주파스위칭회로를 나타내는 회로도.
도 8은 본 발명의 제 2 실시예에 관한 고주파스위칭회로를 나타내는 회로도.
도 9는 본 발명의 제 2 실시예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내는 평면도.
도 10의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내는 도 9의 Ⅹ-Ⅹ선을 나타내며, (a)는 한 트랜지스터의 오프 상태를 나타내는 단면도이고, (b)는 한 트랜지스터의 온 상태를 나타내는 단면도
도 11은 본 발명 제 2 실시예의 제 1 변형예에 관한 고주파스위칭회로를 나타내는 회로도.
도 12는 본 발명 제 2 실시예의 제 2 변형예에 관한 고주파스위칭회로를 나타내는 회로도.
도 13은 본 발명 제 2 실시예의 제 2 변형예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내는 평면도.
도 14의 (a) 및 (b)는, 본 발명 제 2 실시예의 제 2 변형예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내는 도 13의 ⅩⅣ-ⅩⅣ선을 나타내며, (a)는 어떤 트랜지스터의 오프 상태를 나타내는 단면도이고, (b)는 어떤 트랜지스터의 온 상태를 나타내는 단면도
도 15는 본 발명의 제 3 실시예에 관한 고주파스위칭회로를 나타내는 회로도.
도 16은 본 발명의 제 4 실시예에 관한 반도체장치를 나타내는 블록도.
도 17은 종래예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내는 평면도.
도 18의 (a) 및 (b)는, 종래예에 관한 고주파스위칭회로를 집적화한 반도체기판을 나타내며, (a)는 도 17의 ⅩⅧa-ⅩⅧa선에서의 단면도이고, (b)는 도 17의 ⅩⅧb-ⅩⅧb선에서의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
12 : 비도프층 13 : 캡층
13A : 제 1 FET의 제 1 게이트간 캡층
13B : 제 1 FET의 제 2 게이트간 캡층
13C : 제 2 FET의 제 1 게이트간 캡층
13D : 제 2 FET의 제 2 게이트간 캡층
18, 18a, 18b : 공핍층
31 : 제 1 FET의 소스 32 : 제 2 FET의 소스
41 : 제 1 FET의 드레인 42 : 제 2 FET의 드레인
50A : 제 1 금속배선 50B : 제 2 금속배선
51A : 제 1 FET의 제 1 게이트 51B : 제 1 FET의 제 2 게이트
51C : 제 1 FET의 제 3 게이트 52A : 제 2 FET의 제 1 게이트
52B : 제 2 FET의 제 2 게이트 52C : 제 2 FET의 제 3 게이트
53A : 제 3 FET의 제 1 게이트 53B : 제 3 FET의 제 2 게이트
53C : 제 3 FET의 제 3 게이트 54A : 제 4 FET의 제 1 게이트
54B : 제 4 FET의 제 2 게이트 54C : 제 4 FET의 제 3 게이트
61A : 제 1 FET의 제 1 바이어스용 게이트
61B : 제 1 FET의 제 2 바이어스용 게이트
62A : 제 2 FET의 제 1 바이어스용 게이트
62B : 제 2 FET의 제 2 바이어스용 게이트
63A : 제 3 FET의 제 1 바이어스용 게이트
63B : 제 3 FET의 제 2 바이어스용 게이트
64A : 제 4 FET의 제 1 바이어스용 게이트
64B : 제 4 FET의 제 2 바이어스용 게이트
101 : 제 1 FET 102 : 제 2 FET
103 : 제 3 FET 104 : 제 4 FET
131 : 레벨시프트회로 141 : 다이오드
151, 152 : 레벨시프트용 다이오드 161, 162 : 분류회로(shunt)
201, 202, 203 : 저항
204, 205 : 바이어스전압 조정용 저항
401A, 401B : 제 1 FET의 게이트간 영역
402A, 402B : 제 2 FET의 게이트간 영역
501 : 제 1 입출력단자 502 : 제 2 입출력단자
503 : 제 3 입출력단자 601 : 제 1 제어단자
602 : 제 2 제어단자
603 : 바이어스용 단자(제 3 제어단자)
701 : 제 1 제어배선 702 : 제 2 제어배선
703 : 바이어스용 배선 801 : 콘덴서
1001 : 고주파스위칭회로 1002 : 고주파 증폭회로
1003 : 정합회로 1004 : 반도체장치
1014 : 안테나단자 1015 : 입력단자
1016 : 출력단자 1017 : 제 1 제어단자
1018 : 제 2 제어단자
C1a, C1b, C2a, C2b, C3a, C3b, C4a, C4b, C5a, C5b, C6a, C6b
: 공핍층 용량
본 발명은, 이동통신기기 등에서 신호의 절환을 실행하는 스위칭회로 및 반도체장치에 관한 것이다.
최근, 휴대전화로 대표되는 이동통신 시스템에서, 전계효과 트랜지스터(FET)를 이용한 고성능의 고주파스위치에의 기대가 높아지고 있다. 그러나 FET를 이용한 고주파스위치는, 대전력 입력 시에 고주파특성이 열화된다는 단점이 있으며, 이를 개선하기 위해 복수의 FET를 직렬로 접속하는 방법이 이용되고 있다. 또 반도체 칩의 크기를 축소시켜 원가를 저감하기 위해, 복수의 FET를 직렬로 접속하는 대신에 드레인전극과 소스전극 사이에 복수의 게이트전극을 갖는 멀티게이트 FET를 이용하 는 기술이 제안되었다.
이하에, 종래의 멀티게이트 FET를 이용한 고주파스위칭회로의 고주파특성을 개선하는 방법에 대하여 도면을 참조하면서 설명한다(일특개 2000-183362호 공보 참조).
도 17은 종래의 듀얼게이트 FET로 구성된 스위칭회로의 반도체기판 상 배치를 나타내며, 도 18의 (a) 및 (b)는 각각 도 17의 ⅩⅧa-ⅩⅧa선 및 ⅩⅧb-ⅩⅧb선의 단면구조를 나타낸다.
도 17에 나타내는 바와 같이, 반도체기판(2) 상에 형성된 활성층(3) 상에, 간격을 두고 2 개의 오믹전극(4A 및 4B)이 형성된다. 오믹전극(4A)과 오믹전극(4B) 사이에는, 쇼트키전극인 2 개의 게이트(5A 및 5B)가 형성되며, 게이트(5A 및 5B)에는 각각 게이트패드(6)가 접속된다. 또 활성층(3)에서 게이트(5A)와 게이트(5B) 사이 영역인 게이트간 영역(3A)은, 오믹전극(4A)과 접속용패턴(7)에 의해 접속된다.
다음으로 종래예의 스위칭회로 동작에 대하여 설명한다. 예를 들어, FET를 온 상태로 하는 고레벨전압을 전원전압과 동등한 3V, 오프 상태로 하는 저레벨전압을 접지전압과 동등한 0V로 하면, 오믹전극(4A) 및 오믹전극(4B)에 3V의 전압을 인가하고, 게이트패드(6)를 경유하여 게이트(5A 및 5B)에 0V의 전압을 인가하면, 도 18의 (a)에 나타내는 바와 같이, 활성층(3)에서 게이트(5A) 및 게이트(5B)의 하측영역에 공핍층(8a)이 확대되므로 채널이 폐쇄되어 FET는 오프 상태로 된다.
도 17에 나타내는 스위칭회로에서는, 또 게이트(5A)와 게이트(5B) 사이 게이트간 영역(3A)의 직류전위가, 접속용 패턴(7)에 의해 오믹전극(4A)의 직류전위와 거의 동등하게 구성된다. 이로써 게이트(5A) 및 게이트(5B)는 역방향 바이어스가 인가된 상태로 되므로, 접속용 패턴(7)이 없는 경우에 비해 공핍층(8a)이 확대되기 쉬우며, 공핍층 용량(C11a∼C14a)은 서로 동등해진다. 그 결과, 오믹전극(4A)과 오믹전극(4B) 사이의 고주파신호 격리성(isolation)이 향상된다.
그러나 실제로 FET의 동작 시에 오믹전극에 인가되는 전압은 전원전압과 동일하지 않으며, 전압강하의 영향을 받으므로 전원전압의 90% 정도 전압이다. 또 게이트간 영역(3A)의 저항값이 오믹전극(4A)에 비해 2자리 정도 높기 때문에, 접속용 패턴(7)에서 떨어진 ⅩⅧb-ⅩⅧb선의 위치에서 오프 상태에 있는 FET의 게이트는 역방향으로 바이어스가 충분히 인가되지 않아, 도 18의 (b)에 나타내는 바와 같이 공핍층(8b)이 불완전한 것으로 된다. 따라서 공핍층 용량(C11b) 및 공핍층 용량(C14b)이 공핍층 용량(C12b) 및 공핍층 용량(C13b)에 비해 작아지고, 그 결과 고주파신호의 격리도가 불충분해진다는 문제가 있다.
또 게이트의 하측영역에서 공핍층의 확대가 불충분할 경우에는, 비교적 낮은 신호입력에서 고주파스위칭회로가 오프 상태를 유지하기가 불가능해지고, 이 때문에 발생하는 파형 왜곡에 의해 고조파왜곡이 증대된다는 문제도 있다.
한편, 오믹전극에 직접 바이어스전압을 인가하여, 오믹전극의 전위를 전원전압으로 고정시킨 경우에는, 게이트에 접지전압을 인가하는 오프 상태에서는 게이트가 충분히 역방향으로 바이어스되지만, 게이트에 전원전압을 인가한 경우에 게이트와 소스 사이의 전위차가 0V로 되어, 충분한 순방향전압을 얻지 못하므로, 온 상태 에서의 삽입손실이 커진다는 문제가 있다.
본 발명은 상기 종래의 문제를 해결하여, 멀티게이트 FET를 이용한 경우에도 고주파신호 격리성의 열화 및 고조파왜곡의 증대를 방지할 수 있도록 하는 동시에, 온 상태에서의 삽입손실이 작은 스위칭회로를 실현할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 멀티게이트 전계효과트랜지스터를 구비하는 고주파스위칭회로를, 멀티게이트 전계효과트랜지스터 반도체층의 게이트간 영역에, 게이트에 인가되는 전압과 다른 레벨의 바이어스전압이 인가되는 구성으로 한다.
구체적으로 제 1 고주파스위칭회로는, 고주파신호를 입출력하는 복수의 입출력단자와, 입출력단자간의 전기적인 접속을 개폐하는 스위치부를 구비하는 고주파스위칭회로를 대상으로 하며, 스위치부는, 반도체층 상에 서로 간격을 두고 형성된 소스와 드레인 사이에 복수의 게이트가 형성된 멀티게이트 전계효과트랜지스터로 구성되고, 반도체층에서 각 게이트 사이의 영역인 게이트간 영역에는 바이어스전압이 인가되며, 바이어스전압은, 멀티게이트 전계효과트랜지스터가 온 상태에 있을 경우에는 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 90% 이하의 전압이며, 오프 상태에 있을 경우에는 고레벨전압의 80% 이상이고 또 고레벨전압 이하인 것을 특징으로 한다.
제 1 고주파스위칭회로에 의하면, 멀티게이트 전계효과트랜지스터가 오프 상 태에 있을 경우에는, 고주파스위칭회로를 구성하는 멀티게이트 전계효과트랜지스터의 게이트간 영역에, 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이며 전원전압 이하의 바이어스전압이 인가되므로, 각 게이트가 충분히 역방향으로 바이어스된다. 따라서 반도체층의 각 게이트 하측 영역에 공핍층이 충분히 확대되므로, 게이트와 드레인 사이 및 게이트와 소스 사이의 부유용량을 충분히 작고 또 균일하게 할 수 있게 된다. 그 결과, 우수한 격리성 및 고주파특성을 갖는 고주파스위칭회로를 실현할 수 있다. 한편, 온 상태에 있을 경우에는, 트랜지스터의 게이트간 영역에 인가되는 전압은 고레벨전압의 90% 이하이므로, 게이트와, 게이트간 영역과의 전위차를 충분히 취할 수 있으므로, 게이트에 순방향 바이어스를 인가할 수 있어, 온 저항을 작게 할 수 있다.
제 1 고주파스위칭회로는, 복수의 입출력단자가 3 개이며, 각 입출력단자 상호간에 각각 1 개의 멀티게이트 전계효과트랜지스터가 접속된 2 입력 1 출력형의 고주파스위칭회로이고, 2 개의 멀티게이트 전계효과트랜지스터 중 한쪽 트랜지스터의 각 게이트와, 다른 쪽 트랜지스터의 게이트간 영역에 접속된 제어배선을 추가로 구비하는 것이 바람직하다.
이와 같은 구성으로 함으로써, 게이트간 영역에 바이어스전압을 확실하게 인가할 수 있다.
또 제어배선과 게이트간 영역 사이에, 음극이 게이트간 영역과 접속된 다이오드를 추가로 구비해도 된다.
이와 같은 구성으로 함으로써, 각 게이트를 흐르는 순방향 전류를 저감할 수 있으므로, 소비전력이 적은 고성능의 고주파스위칭회로를 실현할 수 있다.
또한 복수의 입출력단자는 3 개이며, 각 입출력단자 상호간에 각각 1 개의 멀티게이트 전계효과트랜지스터가 접속된 2 입력 1 출력형의 고주파스위칭회로이고, 2 개의 멀티게이트 전계효과트랜지스터 사이의 게이트간 영역은, 서로 접속되어도 된다. 이로써, 간단한 구성으로 고성능의 고주파스위칭회로를 실현할 수 있다.
본 발명에 관한 제 2 고주파스위칭회로는, 고주파신호를 입출력하는 복수의 입출력단자와, 입출력단자간의 전기적인 접속을 개폐하는 스위치부를 구비하는 고주파스위칭회로를 대상으로 하며, 스위치부는, 반도체층 상에 서로 간격을 두고 형성된 소스와 드레인 사이에 복수의 게이트가 형성된 멀티게이트 전계효과트랜지스터로 구성되고, 멀티게이트 전계효과트랜지스터는, 바이어스전압을 인가하는 바이어스용 게이트가 각 게이트 상호간에 형성되는 것을 특징으로 한다.
본 발명의 제 2 고주파스위칭회로에 의하면, 고주파스위칭회로를 구성하는 멀티게이트 전계효과트랜지스터에는, 각 게이트 사이에, 반도체층에 바이어스전압을 인가하는 바이어스용 게이트가 형성되며, 바이어스용 게이트에 바이어스전압을 인가함으로써, 각 게이트에 충분한 역방향 바이어스를 인가하기가 가능해진다. 이로써, 반도체층에 있어서 게이트의 하측 영역에 공핍층을 충분히 확대할 수 있으므로, 게이트와 드레인 사이 및 게이트와 소스 사이의 부유용량을 충분히 작고 또 균일하게 할 수 있고, 그 결과, 우수한 격리성 및 고주파특성을 갖는 고주파스위칭회로의 실현이 가능해진다.
제 2 고주파스위칭회로에 있어서, 바이어스용 게이트에는, 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이고 또 고레벨전압 이하의 전압이 인가되는 것이 바람직하다. 이로써 고주파스위칭회로가 오프 상태일 경우, 각 게이트에 역방향 바이어스를 확실하게 인가할 수 있으므로, 격리성을 높일 수 있다.
또 제 2 고주파스위칭회로에 있어서 바이어스용 게이트에는, 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이며 또 고레벨전압의 90% 이하 전압이 인가되는 것이 바람직하다. 이와 같은 구성을 취함으로써, 고주파스위칭회로의 오프 상태에서는 격리도를 높일 수 있으며, 온 상태에서는 고레벨전압을 인가하는 경우에 비해 온 저항을 저감할 수 있다.
본 발명의 제 2 고주파스위칭회로에 있어서, 복수의 입출력단자는 3 개이며, 각 입출력단자 상호간에 각각 1 개의 멀티게이트 전계효과트랜지스터가 접속된 2 입력 1 출력형의 고주파스위칭회로이고, 2 개의 멀티게이트 전계효과트랜지스터의 바이어스용 게이트가 서로 접속된 바이어스용 배선을 추가로 구비하는 것이 바람직하다. 이와 같이 함으로써, 바이어스용 게이트에 바이어스전압을 확실하게 인가할 수 있다.
또한 2 개의 멀티게이트 전계효과 트랜지스터의 한쪽과 접속된 입출력단자를 고주파적으로 접지시키는 2 개의 분류회로를 추가로 구비하며, 각 분류회로는, 입출력단자와 접지 사이에 접속되어, 바이어스용 게이트를 갖는 멀티게이트 전계효과 트랜지스터로 구성되고, 분류회로를 구성하는 멀티게이트 전계효과 트랜지스터 의 바이어스용 게이트는, 바이어스용 배선과 접속되는 것이 바람직하다. 이와 같은 구성으로 함으로써 입출력단자를 고주파적으로 접지시킬 수 있으므로, 고주파스위칭회로의 격리성을 더욱 향상시킬 수 있다.
또 바이어스용 배선에는, 멀티게이트 전계효과 트랜지스터를 온 상태로 하는 고레벨전압과 동등한 전압이 인가되는 것이 바람직하다. 이와 같이 함으로써, 오프 상태에서 멀티게이트 전계효과 트랜지스터의 각 게이트에 역방향 바이어스를 확실하게 인가할 수 있다.
또한 바이어스용 배선은, 2 개의 멀티게이트 전계효과 트랜지스터가 서로 접속된 입출력단자와 접속되어도 된다. 이와 같이 함으로써, 별도로 전원회로를 구성시키는 일없이 바이어스용 게이트에 확실하게 바이어스전압을 인가할 수 있다.
바이어스용 배선은, 멀티게이트 전계효과 트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이며 또 90% 이하의 전압을 발생시키는 레벨시프트회로를 추가로 구비하는 것이 바람직하다. 이와 같이 함으로써, 온 상태에서는, 멀티게이트 전계효과 트랜지스터의 각 게이트에 순방향 바이어스를 인가할 수 있으며, 오프 상태에서는, 각 게이트에 역방향 바이어스를 인가할 수 있다.
이 경우에 있어서 레벨시프트회로는, 2 개의 멀티게이트 전계효과 트랜지스터의 각 게이트를 제어하는 한 쌍의 제어배선 각각에 양극이 접속되며, 바이어스용 배선에 음극이 접속된 2 개의 레벨시프트용 다이오드와, 한 쌍의 제어배선 각각에 한쪽 단자가 접속되고, 바이어스용 배선에 다른 한쪽 단자가 접속된 2 개의 바이어스전압조정용 저항으로 구성되는 것이 바람직하다.
본 발명의 제 1 고주파스위칭회로 및 제 2 고주파스위칭회로에 있어서, 고레벨전압은 전원전압인 것이 바람직하다.
본 발명에 관한 반도체장치는, 본 발명의 고주파스위칭회로를 반도체기판 상에 집적화한 것을 특징으로 한다.
본 발명의 반도체장치에 의하면, 격리성 및 고주파특성이 우수한 고주파스위칭회로가 반도체기판 상에 집적화되므로, 고성능이며 소형의 고주파용 반도체장치를 실현할 수 있다.
본 발명의 반도체장치는, 고주파전력을 증폭시키는 고주파증폭회로가 추가로 구성되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 접속부에서의 손실을 저감할 수 있으므로, 저소비전력이며 소형의 고주파용 반도체장치를 실현할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
(제 1 실시예)
본 발명에 관한 제 1 실시예에 대해 도면을 참조하면서 설명한다. 도 1은 본 발명 제 1 실시예 고주파스위칭회로의 등가회로를 나타낸다. 도 1에 나타내는 바와 같이, 제 1 입출력단자(501)와 제 2 입출력단자(502) 사이에, 3 개의 게이트가 형성된 멀티게이트 전계효과트랜지스터(FET)인 제 1 FET(101)가 접속된다. 또 제 1 입출력단자(501)와 제 3 입출력단자(503) 사이에는, 제 1 FET(101)와 마찬가지로 3 개의 게이트가 형성된 멀티게이트 FET인 제 2 FET(102)가 접속되며, 2 입력 1 출력 형의 고주파스위칭회로가 형성된다.
제 1 FET(101)의 제 1 게이트(51A), 제 2 게이트(51B), 및 제 3 게이트(51C)는 각각 저항기(201)를 개재하고 제 1 제어배선(701)과 접속되며, 제 2 FET(102)의 제 1 게이트(52A), 제 2 게이트(52B), 및 제 3 게이트(52C)는 각각 저항기(201)를 개재하고 제 2 제어배선(701)과 접속된다.
한편, 제 1 FET(101)의 게이트간 영역(401A) 및 게이트간 영역(401B)은, 각각 저항기(202)를 개재하고 제 2 제어배선(702)과 접속되며, 제 2 FET(102)의 게이트간 영역(402A) 및 게이트간 영역(402B)은, 각각 저항기(202)를 개재하고 제 1 제어배선(701)과 접속되고, 제 1 제어배선(701) 및 제 2 제어배선(702)에는 각각 제 1 제어단자(601)와 제 2 제어단자(602)가 접속된다.
다음으로 본 실시예의 고주파스위칭회로를 집적화한 반도체장치에 대하여 설명한다. 도 2는 본 실시예의 고주파스위칭회로를 집적화한 반도체기판의 평면구성을 나타낸다.
도 2에 나타내는 바와 같이, 반도체기판(90) 상에 제 1 입출력단자(501), 제 2 입출력단자(502), 및 제 3 입출력단자(503)가 형성된다. 반도체기판(90)에서 제 1 입출력단자(501)와 제 2 입출력단자(502) 사이의 영역에는 평면 장방형의 제 1 활성층(21)이 형성되며, 제 1 입출력단자(501)와 제 3 입출력단자(503) 사이의 영역에는 평면 장방형의 제 2 활성층(22)이 형성된다.
제 1 활성층(21)의 긴 변 방향 중앙부분에, 제 1 게이트에서 제 3 게이트(51A∼51C)가 서로 등간격으로 형성되며, 제 1 활성층(21)의 긴 변 방향 양 측부에 각각 소스(31) 및 드레인(41)이 형성됨으로써, 제 1 FET(101)가 형성된다. 마찬가지로 하여, 제 2 활성층(22) 상에는 제 2 FET(102)가 형성된다.
제 1 FET(101)의 드레인(41)은 금속배선(50A)을 개재하고 제 1 입출력단자(501)와 접속되며, 소스(31)는 금속배선(50B)을 개재하고 제 2 입출력단자(502)와 접속된다. 한편, 제 2 FET(102)의 드레인(42)은 금속배선(50A)을 개재하고 제 1 입출력단자(501)와 접속되며, 소스(32)는 금속배선(50B)을 개재하고 제 3 입출력단자(503)와 접속된다.
제 1 FET(101)의 제 1 게이트에서 제 3 게이트(51A∼51C)는 각각 저항기(201)를 개재시켜 금속배선인 제 1 제어배선(701)과 접속되며, 제 2 FET(102)의 게이트간 영역(402A 및 402B)은, 각각 저항기(202)를 개재하고 제 1 제어배선(701)과 접속되고, 제 1 제어배선(701)은 제 1 제어단자(601)와 접속된다.
마찬가지로, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52C∼52A) 그리고 제 1 FET(101)의 게이트간 영역(401A 및 401B)은, 각각 제 2 제어배선(702)과 접속되며, 제 2 제어배선(702)은 제 2 제어단자(602)와 접속된다.
도 3의 (a) 및 (b)는, 도 2의 Ⅲa-Ⅲa선 및 Ⅲb-Ⅲb선에서의 단면구조를 나타낸다. 도 3에 나타내는 바와 같이 제 2 FET(102)는, 반도체기판(90) 상에 버퍼층(14), 활성층(22) 및 비도프층(12)이 차례로 적층되어, 비도프층(12) 상에 캡층(13)이 형성된 구성이다. 또 캡층(13)에는, 비도프층(12)을 노출시키는 개구부가 등간격으로 형성되며, 각 개구부에는 각각 쇼트키전극인 제 1 게이트에서 제 3 게이트(52A∼52C)가 형성된다.
다음으로, 제 2 입출력단자(502)에 입력된 고주파신호를 제 1 입출력단자(501)로부터 출력하는 경우의 본 실시예의 고주파스위칭회로 동작에 대하여 설명한다. 또 본 실시예에서 제 1 FET(101) 및 제 2 FET(102)를 온 상태로 할 경우에 각 게이트에 인가하는 고레벨전압은 전원전압과 동등한 3V로 하며, 오프 상태로 할 경우에 각 게이트에 인가하는 저레벨전압은 접지전압과 동등한 0V로 한다.
제 2 입출력단자(502)에 입력된 신호를 제 1 입출력단자(501)로부터 출력할 경우에는, 제 1 제어단자(601)에 3V를 인가하고, 제 2 제어단자(602)에 0V를 인가한다. 이로써, 제 1 FET(101)의 제 1 게이트(51A)에서 제 3 게이트(51C)에는 3V의 전압이 인가되므로, 제 1 FET(101)는 온 상태로 된다. 한편, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)에는, 0V의 전압이 인가되므로 제 2 FET는 오프 상태로 된다.
또 온 상태인 제 1 FET(101)의 게이트간 영역(401A 및 401B)에는 0V의 전압이 인가되기 때문에, 제 1 FET(101)의 제 1 게이트에서 제 3 게이트(51A∼51C)에는 충분한 순방향 바이어스가 인가되므로, 온 저항이 낮아져 삽입손실을 작게 할 수 있다.
한편, 오프 상태인 제 2 FET(102)의 게이트간 영역(402A 및 402B)에는 3V의 전압이 인가되기 때문에, 제 2 FET(102)의 제 1 게이트(52A)에서 제 3 게이트(52C)에는 충분한 역방향 바이어스가 인가된다. 따라서 도 3의 (a) 및 (b)에 나타내는 바와 같이, 활성층(22)에 있어서 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)의 하측영역 전체에 걸쳐 각각 공핍층(18a)이 충분히 형성된다. 이로써 공핍층 용량(C1a∼C6a) 및 공핍층 용량(C1b∼C6b)의 용량이 거의 동등해지므로, 오프 상태인 제 2 FET에 인가되는 고주파전압이 공핍층 용량에 의해 균일하게 분할된다. 따라서 제 1 입출력단자(501)와 제 3 입출력단자(503) 사이의 격리성 및 고주파특성을 향상시킬 수 있다.
도 4는 입력전력과 고조파왜곡의 관계를 나타내는 도이다. 도 4에서 가로축은 입력전력값(㏈m)을 표시하며, 세로축은 고조파왜곡(㏈m)을 표시한다. 도 4에 나타내는 바와 같이, 실선으로 나타내는 본 실시예의 고조파스위치의 경우에는, 점선으로 나타내는 종래 고조파스위치의 경우에 비해, 통상 고조파왜곡의 규격값 －30㏈m를 달성하는 입력전력값이 약 2㏈m 개선되었다.
도 5는 게이트간 영역에 인가하는 바이어스전압을 변화시킨 경우의 고조파왜곡의 변화 및 삽입손실 변화를 나타낸다. 도 5에서 가로축은 오프 상태 FET의 게이트간 영역에 인가할 바이어스전압과 온 상태의 게이트에 인가할 고레벨전압과의 비(%)를 나타내며, 왼쪽 세로축은 고조파왜곡(㏈m)을 나타내고, 오른쪽 세로축은 삽입손실(㏈)을 나타낸다. 도 5에서 실선으로 나타내는 고조파왜곡은, 바이어스전압이 낮아짐에 따라 악화되며, 고레벨전압의 80%보다 작을 경우에는, 일반적인 규격값인 －30㏈m를 만족시킬 수 없다. 이는 바이어스전압이 지나치게 낮아 충분한 역방향 바이어스가 인가되지 못하므로, 공핍층이 충분히 확대되지 않기 때문이다.
한편, 점선으로 나타내는 삽입손실은, 바이어스전압이 고레벨전압의 90%를 초과하면 급격하게 악화되어, 일반적인 규격값인 －0.5㏈을 초과해버린다. 이는 바이어스전압이 지나치게 높으므로 충분한 순방향 바이어스가 인가되지 못하기 때문 이다.
따라서 오프 상태 FET의 각 게이트에 충분한 역방향 바이어스를 인가하여 격리성을 향상시키는 동시에, 온 상태 FET의 각 게이트에 순방향 바이어스를 인가하여 삽입손실을 작게 하기 위해서는, FET가 오프 상태일 경우에 고레벨전압의 80% 이상 전압을 인가하며, FET가 온 상태일 경우에 고레벨전압의 90% 이상 전압을 인가하는 것이 바람직하다.
본 실시예의 고주파스위칭회로에 의하면, FET가 오프 상태일 경우에는 게이트간 영역에 고레벨전압이 인가되며, FET가 온 상태일 경우에는 게이트간 영역에 저레벨전압이 인가된다. 따라서 오프상태 FET의 각 게이트에는 충분한 역방향 바이어스가 균일하게 인가되므로, 격리성 및 고주파특성을 향상시킬 수 있다. 또 온 상태 FET의 각 게이트에는 순방향 바이어스가 인가되므로, 삽입손실을 작게 할 수 있어, 고주파스위칭회로 전체적으로 대전력신호를 입력하는 경우의 고조파왜곡 특성을 향상시킬 수 있다.
(제 1 실시예의 제 1 변형예)
이하에, 본 발명에 관한 제 1 실시예의 제 1 변형예에 대해 도면을 참조하면서 설명한다. 도 6은 본 변형예 고주파스위칭회로의 등가회로를 나타낸다. 또 도 6에서 도 1과 마찬가지의 구성요소에 대해서는 동일 부호를 부여함으로써 설명을 생략한다.
도 6에 나타내는 바와 같이 본 변형예의 고조파 스위칭회로에서, 제 1 FET(101)의 게이트간 영역(401A 및 401B)에는, 각 다이오드(141)의 각 음극이 접속 되며, 다이오드(141)의 각 양극은 각각 저항기(202)를 개재하고 제 2 제어배선(702)과 접속된다. 마찬가지로, 제 2 FET(102)의 게이트간 영역(402A 및 402B)에는, 각 다이오드(141)의 각 음극이 접속되며, 다이오드(141)의 각 양극은 각각 저항기(202)를 개재하고 제 1 제어배선(701)과 접속된다.
본 변형예에서는, 예를 들어 제 2 제어단자(602)에 0V의 전압을 인가한 경우, 게이트간 영역(401A 및 401B)에 다이오드(141)의 음극이 접속되어있으므로, 제 1 FET(101)의 제 1 게이트에서 제 3 게이트(51A∼51C)의 순방향 전류를 저감할 수 있다.
따라서 본 변형예에서는 고조파왜곡의 저감 및 격리도의 향상에 더불어 소비전력의 저감을 실현할 수 있다.
(제 1 실시예의 제 2 변형예)
이하에, 본 발명에 관한 제 1 실시예의 제 2 변형예에 대해 도 7을 참조하면서 설명한다. 도 7은 본 변형예 고주파스위칭회로의 등가회로를 나타낸다. 또 도 7에서 도 1과 마찬가지의 구성요소에 대해서는 동일 부호를 부여함으로써 설명을 생략한다.
도 7에 나타내는 바와 같이 본 변형예의 고조파 스위칭회로에서는, 제 1 FET(101)의 게이트간 영역(401A 및 401B)과, 제 2 FET(102)의 게이트간 영역(402A 및 402B)이 각각 저항기(202)를 개재하고 접속된다.
본 변형예의 고주파스위치에 의하면, 예를 들어 제 2 입출력단자(502)에 입력된 고주파신호를 제 1 입출력단자(501)로부터 출력하는 경우에 있어서, 제 1 FET(101)를 온 상태로 하고 제 2 FET를 오프 상태로 하면, 제 1 FET(101)의 게이트간 영역(401A 및 401B) 전위는, 인가된 고주파신호에 의해 상승한다. 따라서 저항을 개재하고 제 1 FET(101)의 게이트간 영역(401A 및 401B)과 접속된 제 2 FET(102)의 게이트간 영역(402A 및 402B)도 상승한다. 그 결과, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)는 역방향으로 바이어스되므로, 고조파왜곡의 저감 및 격리성 향상을 실현할 수 있다. 또 회로구성을 간단하게 할 수 있으므로 칩 치수의 저감이 가능해진다.
(제 2 실시예)
본 발명에 관한 제 2 실시예에 대하여 도면을 참조하면서 설명한다. 도 8은 본 발명 제 2 실시예 고주파스위칭회로의 등가회로를 나타낸다. 도 8에 나타내는 바와 같이, 제 1 입출력단자(501)와 제 2 입출력단자(502) 사이에, 3 개의 게이트와, 2 개의 바이어스용 게이트가 형성된 제 1 FET(101)가 접속된다. 또 제 1 입출력단자(501)와 제 3 입출력단자(503) 사이에는, 제 1 FET(101)와 마찬가지로 3 개의 게이트와 2 개의 바이어스용 게이트가 형성된 제 2 FET(102)가 접속되며, 2 입력 1 출력형의 고주파스위칭회로가 형성된다.
제 1 FET(101)의 제 1 게이트(51A), 제 2 게이트(51B), 및 제 3 게이트(51C)는 각각 저항기(201)를 개재하고 제 1 제어배선(701)과 접속되며, 제 1 제어배선(701)은 제어단자(601)와 접속된다. 마찬가지로, 제 2 FET(102)의 제 1 게이트(52A), 제 2 게이트(52B), 및 제 3 게이트(52C)는 각각 저항기(201)를 개재하고 제 2 제어배선(702)과 접속되며, 제 2 제어배선(702)은 제어단자(602)와 접속된다.
한편, 제 1 FET(101)의 제 1 바이어스용 게이트(61A) 및 제 2 바이어스용 게이트(61B) 그리고 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)는, 각각 저항기(202)를 개재하고 바이어스용 배선(703)과 접속되며, 바이어스용 배선(703)은 바이어스용 단자(603)와 접속된다.
다음으로, 본 실시예의 고주파스위칭회로를 집적화한 반도체장치에 대하여 설명한다. 도 9는 본 실시예의 고주파스위칭회로를 집적화한 반도체기판의 평면구성을 나타낸다.
도 9에 나타내는 바와 같이, 반도체기판(90) 상에 제 1 입출력단자에서 제 3 입출력단자(501∼503), 제 1 제어단자(601) 및 제 2 제어단자(602) 그리고 제 3 제어단자(바이어스용 단자)(603)가 형성된다. 반도체기판(90)에서 제 1 입출력단자(501)와 제 2 입출력단자(502) 사이의 영역에는 평면 장방형인 제 1 활성층(21)이 형성되며, 제 1 입출력단자(501)와 제 3 입출력단자(503) 사이의 영역에는 평면 장방형인 제 2 활성층(22)이 형성된다.
제 1 활성층(21)의 긴 변 방향 중앙부분에는, 제 1 게이트에서 제 3 게이트(51A∼51C)가 서로 등간격으로 형성되며, 제 1 활성층(21)의 긴 변 방향 양 측부에는 각각 소스(31) 및 드레인(41)이 형성된다. 또 제 1 게이트(51A)와 제 2 게이트(51B) 사이, 및 제 2 게이트(51B)와 제 3 게이트(51C) 사이에는, 각각 제 1 바이어스용 게이트(61A) 및 제 2 바이어스용 게이트(61B)가 형성됨으로써, 제 1 FET(101)가 형성된다. 마찬가지로, 제 2 활성층(22) 상에는 제 2 FET(102)가 형성된다.
제 1 FET(101)의 드레인(41)은 금속배선(50A)을 개재하고 제 1 입출력단자 (501)와 접속되며, 소스(31)는 금속배선(50B)을 개재하고 제 2 입출력단자(502)와 접속된다. 한편, 제 2 FET(102)의 드레인(42)은 금속배선(50A)을 개재하고 제 1 입출력단자(501)와 접속되며, 소스(32)는 금속배선(50B)을 개재시켜 제 3 입출력단자(503)와 접속된다.
또 제 1 FET(101)의 제 1 게이트(51A)에서 제 3 게이트(51C)는, 각각 저항기(201)를 개재하고 금속배선인 제 1 제어배선(701)과 접속되며, 제 1 제어배선(701)은 제 1 제어단자(601)와 접속된다.
마찬가지로, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)는, 각각 저항기(201)를 개재하고 제 2 제어배선(702)과 접속되며, 제 2 제어배선(702)은 제 2 제어단자(602)와 접속된다.
그리고 제 1 FET(101)의 제 1 바이어스용 게이트(61A) 및 제 2 바이어스용 게이트(61B) 그리고 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)는, 각각 저항기(202)를 개재시켜 바이어스용 배선(703)과 접속되며, 바이어스용 배선(703)은 바이어스용 단자(603)와 접속된다.
다음으로, 본 실시예의 고주파스위칭회로 동작에 대하여 설명한다. 도 10은 도 9의 Ⅹ-Ⅹ선 단면에서의 상태를 나타내며, 도 10의 (a) 및 (b)는 각각 제 2 FET(102)가 오프 상태일 경우 및 온 상태일 경우를 나타낸다. 또 본 실시예에서, 제 1 FET(101) 및 제 2 FET(102)를 온 상태로 할 경우에 각 게이트에 인가하는 고레벨전압은 전원전압과 동등한 3V로 하며, 오프 상태로 할 경우에 각 게이트에 인가하는 저레벨전압은 접지전압과 동등한 0V로 한다.
제 2 입출력단자(502)에 입력된 신호를 제 1 입출력단자(501)로부터 출력할 경우에는, 제 1 제어단자(601)에 3V를 인가하고, 제 2 제어단자(602)에 0V를 인가한다. 이로써, 제 1 FET(101)의 제 1 게이트에서 제 3 게이트(51A∼51C)에는 3V의 전압이 인가되므로 제 1 FET(101)는 온 상태로 되며, 제 2 FET(101)의 제 1 게이트에서 제 3 게이트(52A∼52C)에는, 0V의 전압이 인가되므로 제 2 FET(102)는 오프 상태로 된다.
이 경우에서 제 3 제어단자(603)에 3V의 전압을 인가하면, 오프 상태인 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)에 순방향의 바이어스전압이 인가되는 동시에 순방향 전류가 흐른다. 이로써 제 2 FET의 제 1 게이트에서 제 3 게이트(52A∼52C)에는 역방향 바이어스가 인가되므로, 도 10의 (a)에 나타내는 바와 같이, 제 2 활성층(22)의 제 1 게이트에서 제 3 게이트(52A∼52C)의 하측영역에 충분한 공핍층(18)이 형성된다. 그 결과, 공핍층 용량(C1∼C6)이 모두 동등해져, 제 2 FET(102)에 인가되는 고주파전압은 각 게이트에 균등하게 분할되므로, 종래의 멀티게이트 FET에 비해 커다란 입력전력에 있어서도, 높은 격리도와 저 왜곡성을 유지할 수 있다.
한편, 제 1 제어단자(601)에 0V를 인가하고 제 2 제어단자(602)에 3V를 인가함으로써 제 2 FET(102)를 온 상태로 한 경우에는, 제 1 게이트에서 제 3 게이트(52A∼52C)와, 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B) 모두에 3V가 인가되므로, 도 10의 (b)에 나타내는 바와 같이 통상의 온 상태를 실현할 수 있다.
여기서, 본 실시예에서 제 3 제어단자(603)에 고레벨전압인 3V를 인가하는 경우에 대해 설명했지만, 고레벨전압의 80% 이상의 전압을 인가하면 각 게이트에 역방향 바이어스를 인가할 수 있으므로, 마찬가지의 효과를 얻을 수 있다.
(제 2 실시예의 제 1 변형예)
이하에, 본 발명에 관한 제 2 실시예의 제 1 변형예에 대하여 도면을 참조하면서 설명한다. 도 11은 본 변형예 고주파스위칭회로의 등가회로를 나타낸다. 또 도 11에서 도 8과 동일한 구성요소에 대해서는 동일부호를 부여함으로써 설명을 생략한다.
도 11에 나타내는 바와 같이, 본 변형예에서 바이어스용 배선(703)은, 저항기(203)를 개재하고 제 1 입출력단자(501)와 접속된다.
제 1 FET(101)와 제 2 FET(102)가 서로 접속된 2 입력 1 출력형의 고주파스위칭회로에서, 제 1 FET(101)와 제 2 FET(102)가 접속된 노드인 입출력단자(501)의 직류전압은, 제 1 제어단자(601) 및 제 2 제어단자(602)에 인가된 전압 중 높은 쪽의 전압과 거의 동등하다. 고주파스위칭회로가 동작 중일 경우에는, 제 1 FET(101) 또는 제 2 FET(102) 중 한쪽은 반드시 온 상태이다. 따라서 제 1 제어단자(601) 또는 제 2 제어단자(602) 중 한쪽에는 반드시 3V의 전압이 인가된 상태이므로, 제 1 입출력단자(501)의 직류전압은 항상 3V와 거의 동등하다.
따라서 제 1 입출력단자(501)와 접속된, 제 1 FET(101)의 제 1 바이어스용 게이트(61A) 및 제 2 바이어스용 게이트(61B), 그리고 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)에는 항상 고레벨전압인 3V와 거의 동등한 전압이 인가된다.
이로써, 오프상태인 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)에 순방향 바이어스전압이 인가되는 동시에, 순방향 전류가 흐른다. 따라서 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)에 역방향 바이어스가 인가되므로, 제 2 활성층의 제 1 게이트에서 제 3 게이트(52A∼52C) 하측 영역에 충분한 공핍층(18)이 형성된다. 그 결과, 공핍층 용량(C1∼C6)이 모두 동등해져, 제 2 FET(102)에 인가되는 고주파전압은 각 게이트에 균등하게 분할되므로, 종래의 멀티게이트 FET에 비해 큰 입력전력에서도, 높은 격리도와 저 왜곡성을 유지할 수 있다.
한편, 온 상태인 제 1 FET(101)에서는, 제 1 게이트(51A)에서 제 3 게이트(52C), 그리고 제 1 바이어스용 게이트(61A) 및 제 2 바이어스용 게이트(61B) 모두에 3V의 전압이 인가되어있으므로, 통상의 온 상태를 실현할 수 있다.
또 이와 같은 구성으로 함으로써, 바이어스용 전원을 외부에 구성시킬 필요가 없으므로, 장치를 작게 하기가 가능해진다.
(제 2 실시예의 제 2 변형예)
이하에, 본 발명에 관한 제 2 실시예의 제 2 변형예에 대하여 도면을 참조하면서 설명한다. 도 12는 본 변형예 고주파스위칭회로의 등가회로를 나타낸다. 또 도 12에서 도 8과 동일한 구성요소에 대해서는 동일부호를 부여함으로써 설명을 생략한다.
도 12에 나타내는 바와 같이 본 변형예에서는, 바이어스용 배선(703)에 레벨 시프트회로(131)가 접속된다. 레벨시프트회로(131)는, 레벨시프트용 다이오드(151 및 152)와 바이어스전압조정용 저항(204 및 205)으로 구성되며, 레벨시프트용 다이오드(151 및 152)의 음극, 그리고 바이어스전압조정용 저항(204) 및 바이어스전압조정용 저항(205) 중 한쪽 단자가 바이어스용 배선(703)과 접속된다. 또 레벨시프트용 다이오드(151)의 양극 및 바이어스전압조정용 저항(205)의 다른 쪽 단자가 제 1 제어배선(701)과 접속되며, 레벨시프트용 다이오드(152)의 양극 및 바이어스전압조정용 저항(204)의 다른 쪽 단자가 제 2 제어배선(702)과 접속된다.
다음으로, 본 실시예의 고주파스위칭회로를 집적화한 반도체장치에 대하여 설명한다. 도 13은 본 실시예의 고주파스위칭회로를 집적화한 반도체장치의 평면구성을 나타낸다. 또 도 13에서 도 9와 동일한 구성요소에는 동일 부호를 부여함으로써 설명을 생략한다.
도 13에 나타내는 바와 같이, 반도체기판(90) 표면의 바이어스용 배선(703)에 인접하는 영역에 레벨시프트회로(131)가 형성된다. 레벨시프트회로(131)는, 레벨시프트용 다이오드(151 및 152)가 형성되며, 레벨시프트용 다이오드(151)의 음극은 바이어스용 배선(703)과 접속되는 동시에, 바이어스전압조정용 저항(204)을 개재하고 제 2 제어배선(702)과 접속되며, 양극은 제 1 제어배선(701)과 접속된다. 한편, 레벨시프트용 다이오드(152)의 음극은 바이어스용 배선(703)과 접속되는 동시에, 바이어스전압조정용 저항(205)을 개재하고 제 1 제어배선(701)과 접속되며, 양극은 제 2 제어배선(702)과 접속된다.
다음에, 제 2 입출력단자(502)에 입력된 고주파신호를 제 1 입출력단자(501) 로부터 출력하는 경우의 본 실시예 고주파스위칭회로의 동작에 대하여 설명한다. 도 14는 도 13의 ⅩⅣ-ⅩⅣ선에서의 단면 상태를 나타내며, 도 14의 (a) 및 (b)는 각각 제 2 FET(102)가 오프 상태일 경우 및 온 상태일 경우를 나타낸다.
그리고 본 변형예에서, 제 1 FET(101) 및 제 2 FET(102)를 온 상태로 할 경우에 각 게이트에 인가되는 고레벨전압은 전원전압과 동등한 3V로 하며, 오프 상태로 할 경우에 각 게이트에 인가되는 저레벨전압은 접지전압과 동등한 0V로 한다. 또 레벨시프트용 다이오드(151 및 152)의 순방향 상승전압은 0.5V로 한다.
이 경우에 제 1 제어단자(601)에 3V를 인가하고, 제 2 제어단자(602)에 0V를 인가하여 제 2 FET(102)를 오프 상태로 하면, 제 2 FET(102)의 제 1 게이트(52A)에서 제 3 게이트(52C)에는 0V가 인가되며, 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)에는, 제 1 제어단자(601)에 인가된 3V와 레벨시프트용 다이오드(151)의 순방향 상승전압 0.5V와의 차인 2.5V의 전압이 인가된다.
따라서 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)에는 역방향 바이어스가 인가되므로, 도 14의 (a)에 나타내는 바와 같이 제 1 게이트에서 제 3 게이트(52A∼52C) 밑에는 공핍층(18)이 확대되므로, 격리성이 개선됨과 동시에 고조파왜곡도 저감된다.
한편, 제 1 제어단자(601)에 0V를 인가하고, 제 2 제어단자(602)에 3V를 인가하여 제 2 FET(102)를 온 상태로 하면, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)에는 3V가 인가되며, 제 2 FET(102)의 제 1 바이어스용 게이트 (62A) 및 제 2 바이어스용 게이트(62B)에는, 제 2 제어단자(602)에 인가된 3V와 레벨시프트용 다이오드(152)의 순방향 상승전압 0.5V와의 차인 2.5V의 전압이 인가된다.
이와 같이, 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B)에 인가된 전압이 고레벨전압인 3V보다 약간 낮기 때문에, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C)에 순방향 바이어스가 인가되므로, 도 14의 (b)에 나타내는 바와 같이 제 1 게이트에서 제 3 게이트(52A∼52C) 하측에는 공핍층(18)이 확대되지 않으므로, 온 저항을 저감할 수 있다.
본 변형예에서, 레벨시프트용 다이오드(151 및 152)로서 순방향 상승전압이 0.5V인 것을 이용하지만, 각 바이어스용 게이트에 고레벨전압의 80% 이상이며 90% 이하의 전압을 인가할 수 있는 범위의 것을 사용할 수 있다.
(제 3 실시예)
이하에, 본 발명에 관한 제 3 실시예에 대하여 도면을 참조하면서 설명한다. 도 15는 본 실시예 고주파스위칭회로의 등가회로를 나타낸다. 그리고 도 15에서 도 12와 동일한 구성요소에 대해서는 동일 부호를 부여함으로써 설명을 생략한다.
도 15에 나타내는 바와 같이, 제 2 입출력회로(502)와 접지 사이 및 제 3 입출력회로(503)와 접지 사이에 각각 3 개의 게이트와 2 개의 바이어스용 게이트를 갖는 제 3 FET(103)로 이루어지는 분류회로(shunt)(161) 및 3 개의 게이트와 2 개의 바이어스용 게이트를 갖는 제 4 FET(104)로 이루어지는 분류회로(162)가 구성된다.
제 3 FET(103)의 제 1 게이트(53A)에서 제 3 게이트(53C)는 저항기(201)를 개재시켜 제 2 제어배선(702)과 접속되며, 제 4 FET(104)의 제 1 게이트(54A)에서 제 3 게이트(54C)는 저항기(201)를 개재시켜 제 1 제어배선(701)과 접속된다. 또 제 3 FET(103)의 제 1 바이어스용 게이트(63A) 및 제 2 바이어스용 게이트(63B), 그리고 제 4 FET(104)의 제 1 바이어스용 게이트(64A) 및 제 2 바이어스용 게이트(64B)는 저항기(202)를 개재시켜 바이어스용 배선(703)과 접속된다.
또 제 3 FET(103) 및 제 4 FET(104)의 드레인은 각각 콘덴서(801)를 개재하고 접지되며, 제 2 입출력단자(502) 및 제 3 입출력단자(503)를 고주파적으로 접지시킬 수 있는 구성이다.
다음으로, 제 2 입출력단자(502)에 입력된 고주파신호를 제 1 입출력단자(501)로부터 출력할 경우의 본 실시예 고주파스위칭회로 동작에 대하여 설명한다. 또 본 실시예에서, 제 1 FET(101)에서 제 4 FET(104)를 온 상태로 할 경우에 각 게이트에 인가하는 고레벨전압은 전원전압과 동등한 3V로 하며, 오프 상태로 할 경우에 각 게이트에 인가하는 저레벨전압은 접지전압과 동등한 0V로 한다.
제 2 입출력단자(502)에 입력된 신호를 제 1 입출력단자(501)로부터 출력할 경우에는, 제 1 제어단자(601)에 3V를 인가하고, 제 2 제어단자(602)에 0V를 인가한다. 이로써, 제 1 FET(101)의 제 1 게이트에서 제 3 게이트(51A∼51C), 및 제 4 FET(104)의 제 1 게이트에서 제 3 게이트(54A∼54C)에 3V의 전압이 인가되며, 제 2 FET(102)의 제 1 게이트에서 제 3 게이트(52A∼52C), 및 제 3 FET(103)의 제 1 게이트에서 제 3 게이트(53A∼53C)에 0V의 전압이 인가된다.
또 바이어스용 배선(703)에는, 제 1 제어단자(601)에 인가된 3V와 레벨시프트용 다이오드(151)의 상승전압 0.5V와의 차인 2.5V가 인가되므로, 제 1 FET(101)의 제 1 바이어스용 게이트(61A) 및 제 2 바이어스용 게이트(61B), 제 2 FET(102)의 제 1 바이어스용 게이트(62A) 및 제 2 바이어스용 게이트(62B), 제 3 FET(103)의 제 1 바이어스용 게이트(63A) 및 제 2 바이어스용 게이트(63B), 그리고 제 4 FET(104)의 제 1 바이어스용 게이트(64A) 및 제 2 바이어스용 게이트(64B)에는 각각 2.5V가 인가된다.
따라서 온 상태인 제 1 FET(101) 및 제 4 FET(104)에서의 삽입손실은 저감되며, 오프 상태인 제 2 FET(102) 및 제 3 FET(103)에서의 격리도 및 고주파특성은 향상된다.
또 제 3 입출력단자(503)는 분류회로(162)에 의해 고주파적으로 접지되므로, 제 1 입출력단자(501)와 제 3 입출력단자(503) 사이의 격리도를 더욱 향상시킬 수 있다.
본 실시예에서는 제 2 실시예의 제 2 변형예에 있어서 고주파스위칭회로에 분류회로를 조합하는 구성으로 하지만, 제 2 실시예 및 제 2 실시예 제 1 변형예의 고주파스위칭회로에 분류회로를 조합하는 구성으로 해도 된다.
제 1 실시예에서 제 3 실시예 및 그 변형예에서, 제 2 입출력단자(502)에 입력된 고주파신호를 제 1 입출력단자(501)로부터 출력하는 경우에 대하여 설명했지만, 제 3 입출력단자(503)에 입력된 고주파신호를 제 1 입출력단자(501)로부터 출력하는 경우도 마찬가지의 효과를 갖는다. 또 입력과 출력을 역으로 한 경우도 마 찬가지이다. 또한 멀티게이트 FET로서 3 개의 게이트를 갖는 것을 이용했지만, 2 개 이상의 게이트를 갖는 멀티게이트 FET라면 마찬가지의 효과를 얻을 수 있다.
(제 4 실시예)
이하에, 본 발명의 제 4 실시예에 대하여 도면을 참조하면서 설명한다. 도 16은 본 실시예의 고주파스위칭회로를 구비하는 반도체장치의 블록도를 나타낸다. 도 16에 나타내는 바와 같이, 반도체장치(1004)에는, 제 2 실시예 제 2 변형예의 고주파스위칭회로(1001) 및 고주파 증폭회로(1002)가 구성되며, 고주파스위칭회로(1001)와 고주파 증폭회로(1002)는 정합회로(1003)를 개재하고 접속된다. 고주파스위칭회로(1001)에는 안테나단자(1014), 출력단자(1016), 제 1 제어단자(1017) 및 제 2 제어단자(1018)가 접속되며, 고주파 증폭회로(1002)에는 입력단자(1015)가 접속된다. 또 안테나단자(1014)에는 안테나(1020)가 접속된다.
다음으로, 본 실시예의 반도체장치 동작을 설명한다. 송신 시에는, 제 1 제어단자(1017)를 고레벨전압으로 하고, 제 2 제어단자(1018)를 저레벨전압으로 한다. 이로써 안테나단자(1014)와 입력단자(1015) 사이가 고주파적으로 도통된 상태로 되어, 안테나단자(1014)와 출력단자(1016) 사이가 고주파적으로 절연된 상태로 된다. 따라서 입력단자(1015)로부터 입력된 고주파신호는 고주파 증폭회로(1002)에 의해 증폭되며, 정합회로(1003) 및 고주파스위칭회로(1001)를 거쳐 안테나(1020)로부터 출력된다.
수신 시에는, 송신 시와 역으로 제 1 제어단자(1017)를 저레벨전압으로 하고 제 2 제어단자(1018)를 고레벨전압으로 함으로써, 안테나(1020)에 입력된 고주 파신호가 고주파스위칭회로(1001)를 거쳐 출력단자(1015)로부터 출력된다.
이와 같이, 격리성이 우수한 본 발명에 관한 고주파스위칭회로와 정합회로 및 고주파 증폭회로를 동일 반도체장치 내에 형성함으로써, 소형이며 또 송신회로와 수신회로와의 격리성이 우수한 고주파용 반도체장치를 얻을 수 있다. 또 접속부에서의 손실을 저감할 수 있으므로, 고주파 증폭회로의 전력효율을 개선할 수 있어, 저소비전력의 고주파회로를 실현할 수 있다.
그리고 본 실시예에서 고주파스위칭회로로서 제 2 실시예 제 2 변형예의 고주파스위칭회로를 이용했지만, 다른 실시예 및 변형예의 고주파스위칭회로를 이용해도 마찬가지의 효과를 얻을 수 있다.
각 실시예 및 변형예에서 고레벨전압으로서 전원전압, 저레벨전압으로서 접지전압의 예를 나타냈지만, 고레벨전압은 FET를 온 상태로 할 수 있는 전압이면 되며, 저레벨전압은 FET를 오프 상태로 할 수 있는 전압이면 된다.
본 발명에 관한 스위칭회로 및 반도체장치에 의하면, 멀티게이트 FET를 이용한 경우에도 고주파신호의 격리성 열화 및 고조파왜곡의 증대가 발생하지 않으며, 또 온 상태에서의 삽입손실이 작은 고주파스위칭회로의 실현이 가능해진다.
또 본 발명에 관한 스위칭회로 및 반도체장치는, 멀티게이트 FET를 이용한 경우에도 고주파신호의 격리성 열화 및 고조파왜곡 열화가 발생하지 않으며, 또 온 상태에서의 삽입손실이 작은 고주파스위칭회로를 실현할 수 있으므로, 이동통신기기 등에서 신호의 절환을 행하는 스위칭회로 및 반도체장치 등에 유용하다.

Claims (18)

  1. 고주파신호를 입출력하는 복수의 입출력단자와,
    상기 입출력단자간의 전기적인 접속을 개폐하는 스위치부를 구비하는 고주파스위칭회로이며,
    상기 스위치부는, 반도체층 상에 서로 간격을 두고 형성된 소스와 드레인 사이에 복수의 게이트가 형성된 멀티게이트 전계효과트랜지스터로 구성되고,
    상기 반도체층에서 상기 각 게이트 사이의 영역인 게이트간 영역에는, 바이어스전압이 인가되며,
    상기 바이어스전압은, 상기 멀티게이트 전계효과트랜지스터가 온 상태에 있을 경우에는 상기 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 90% 이하이며, 오프 상태에 있을 경우에는 상기 고레벨전압의 80% 이상이고 또 상기 고레벨전압 이하인 것을 특징으로 하는 고주파스위칭회로.
  2. 제 1 항에 있어서,
    상기 복수의 입출력단자는 3 개이며,
    상기 각 입출력단자 상호간에 각각 1 개의 상기 멀티게이트 전계효과트랜지스터가 접속된 2 입력 1 출력형의 고주파스위칭회로이고,
    상기 2 개의 멀티게이트 전계효과트랜지스터 중 한쪽 트랜지스터의 상기 각 게이트와, 다른 쪽 트랜지스터의 상기 게이트간 영역에 접속된 제어배선을 추가로 구비하는 것을 특징으로 하는 고주파스위칭회로.
  3. 제 2 항에 있어서,
    상기 제어배선과 상기 게이트간 영역 사이에, 음극이 상기 게이트간 영역과 접속된 다이오드를 추가로 구비하는 것을 특징으로 하는 고주파스위칭회로.
  4. 제 1 항에 있어서,
    상기 복수의 입출력단자는 3 개이며,
    상기 각 입출력단자 상호간에 각각 1 개의 상기 멀티게이트 전계효과트랜지스터가 접속된 2 입력 1 출력형의 고주파스위칭회로이고,
    상기 2 개의 멀티게이트 전계효과트랜지스터 사이의 상기 게이트간 영역은, 서로 접속되는 것을 특징으로 하는 고주파스위칭회로.
  5. 제 1 항에 있어서,
    상기 고레벨전압은, 전원전압인 것을 특징으로 하는 고주파스위칭회로.
  6. 고주파신호를 입출력하는 복수의 입출력단자와,
    상기 입출력단자간의 전기적인 접속을 개폐하는 스위치부를 구비하는 고주파스위칭회로이며,
    상기 스위치부는, 반도체층 상에 서로 간격을 두고 형성된 소스와 드레인 사 이에 복수의 게이트가 형성된 멀티게이트 전계효과트랜지스터로 구성되고,
    상기 멀티게이트 전계효과트랜지스터는, 바이어스전압을 인가하는 바이어스용 게이트가 상기 각 게이트 상호간에 형성되는 것을 특징으로 하는 고주파스위칭회로.
  7. 제 6 항에 있어서,
    상기 바이어스용 게이트에는, 상기 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이며 또 상기 고레벨전압 이하의 전압이 인가되는 것을 특징으로 하는 고주파스위칭회로.
  8. 제 6 항에 있어서,
    상기 바이어스용 게이트에는, 상기 멀티게이트 전계효과트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이며 또 상기 고레벨전압의 90% 이하 전압이 인가되는 것을 특징으로 하는 고주파스위칭회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 고레벨전압은, 전원전압인 것을 특징으로 하는 고주파스위칭회로.
  10. 제 6 항에 있어서,
    상기 복수의 입출력단자는 3 개이며,
    상기 각 입출력단자 상호간에 각각 1 개의 상기 멀티게이트 전계효과트랜지스터가 접속된 2 입력 1 출력형의 고주파스위칭회로이고,
    상기 2 개의 멀티게이트 전계효과트랜지스터의 상기 각 바이어스용 게이트가 서로 접속된 바이어스용 배선을 추가로 구비하는 것을 특징으로 하는 고주파스위칭회로.
  11. 제 10 항에 있어서,
    상기 2 개의 멀티게이트 전계효과 트랜지스터의 한쪽과 접속된 상기 입출력단자를 고주파적으로 접지시키는 2 개의 분류회로(shunt)를 추가로 구비하며,
    상기 각 분류회로는, 상기 입출력단자와 접지 사이에 접속되어, 바이어스용 게이트를 갖는 멀티게이트 전계효과 트랜지스터로 구성되고,
    상기 분류회로를 구성하는 멀티게이트 전계효과 트랜지스터의 상기 바이어스용 게이트는, 상기 바이어스용 배선과 접속되는 것을 특징으로 하는 고주파스위칭회로.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 바이어스용 배선에는, 상기 멀티게이트 전계효과 트랜지스터를 온 상태로 하는 고레벨전압과 동등한 전압이 인가되는 것을 특징으로 하는 고주파스위칭회로.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 바이어스용 배선은, 상기 2 개의 멀티게이트 전계효과 트랜지스터가 서로 접속된 상기 입출력단자와 접속되는 것을 특징으로 하는 고주파스위칭회로.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 바이어스용 배선은, 상기 멀티게이트 전계효과 트랜지스터를 온 상태로 하는 고레벨전압의 80% 이상이며 90% 이하의 전압을 발생시키는 레벨시프트회로를 추가로 구비하는 것을 특징으로 하는 고주파스위칭회로.
  15. 제 14 항에 있어서,
    상기 고레벨전압은, 전원전압인 것을 특징으로 하는 고주파스위칭회로.
  16. 제 14 항에 있어서,
    상기 레벨시프트회로는,
    상기 2 개의 멀티게이트 전계효과 트랜지스터의 각 게이트를 제어하는 한 쌍의 제어배선 각각에 양극이 접속되며, 상기 바이어스용 배선에 음극이 접속된 2 개의 레벨시프트용 다이오드와,
    상기 한 쌍의 제어배선 각각에 한쪽 단자가 접속되며, 상기 바이어스용 배선에 다른 한쪽 단자가 접속된 2 개의 바이어스전압 조정용 저항으로 구성되는 것을 특징으로 하는 고주파스위칭회로.
  17. 제 1 항 또는 제 6 항에 기재된 고주파스위칭회로를 반도체기판 상에 집적화한 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서,
    고주파전력의 증폭을 행하는 고주파증폭회로가 추가로 구성되는 것을 특징으로 하는 반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945418B1 (ko) * 2007-03-01 2010-03-04 인피니언 테크놀로지스 아게 멀티게이트 전계 효과 트랜지스터 전원 스위치

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
KR20060048619A (ko) * 2004-06-30 2006-05-18 마츠시타 덴끼 산교 가부시키가이샤 고주파 스위치 회로장치
JP4272142B2 (ja) * 2004-12-07 2009-06-03 株式会社ルネサステクノロジ スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
GB0612794D0 (en) * 2006-06-28 2006-08-09 Filtronic Compound Semiconduct A linear antenna switch arm and a field effect transistor
GB2439622B (en) * 2006-06-28 2011-03-30 Filtronic Compound Semiconductors Ltd A linear antenna switch arm
GB0623252D0 (en) * 2006-11-22 2007-01-03 Filtronic Compound Semiconduct A multigate schottky diode
JP5057804B2 (ja) 2007-03-12 2012-10-24 株式会社東芝 半導体装置
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
EP2255443B1 (en) 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
EP2421132A2 (en) 2008-07-18 2012-02-22 Peregrine Semiconductor Corporation Charge pump with a plurality of transfer control switches
US9030248B2 (en) 2008-07-18 2015-05-12 Peregrine Semiconductor Corporation Level shifter with output spike reduction
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US20100171179A1 (en) * 2009-01-06 2010-07-08 Win Semiconductors Corp. Full periphery multi-gate transistor with ohmic strip
JP2011024094A (ja) * 2009-07-17 2011-02-03 Panasonic Corp 半導体装置、高周波回路、および高周波電力増幅装置
JP2011030110A (ja) * 2009-07-28 2011-02-10 Panasonic Corp 半導体装置およびそれを用いた高周波スイッチ並びに高周波モジュール
DE102010040512B4 (de) * 2010-09-09 2016-03-10 Infineon Technologies Ag Chip mit einer Hochfrequenzschalteranordnung und Schaltungsanordnung, Verfahren zur Herstellung einer Hochfrequenzschaltungsanordnung
JP2012134219A (ja) * 2010-12-20 2012-07-12 Toshiba Corp 半導体スイッチ及びその測定方法
US9413362B2 (en) 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
CN103219974B (zh) * 2012-01-19 2016-05-11 三星电机株式会社 高频开关
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9140735B2 (en) * 2013-05-03 2015-09-22 Infineon Technologies Ag Integration of current measurement in wiring structure of an electronic circuit
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
JP2017183839A (ja) * 2016-03-28 2017-10-05 株式会社村田製作所 電力増幅回路
US9871029B2 (en) * 2016-05-06 2018-01-16 Analog Devices Global Bus driver / line driver
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10326440B1 (en) 2018-02-28 2019-06-18 Nxp Usa, Inc. RF switches, integrated circuits, and devices with multi-gate field effect transistors and voltage leveling circuits, and methods of their fabrication
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10784862B1 (en) 2019-09-10 2020-09-22 Nxp Usa, Inc. High speed switching radio frequency switches
US10972091B1 (en) 2019-12-03 2021-04-06 Nxp Usa, Inc. Radio frequency switches with voltage equalization
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
US11368180B2 (en) 2020-07-31 2022-06-21 Nxp Usa, Inc. Switch circuits with parallel transistor stacks and methods of their operation
US11683028B2 (en) 2021-03-03 2023-06-20 Nxp Usa, Inc. Radio frequency switches with voltage equalization

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931870B2 (ja) * 1976-02-20 1984-08-04 日本電気株式会社 双ゲ−ト・シヨツトキ障壁ゲ−ト型電界効果トランジスタとその製造方法およびその駆動方法
JPS54161891A (en) * 1978-06-12 1979-12-21 Nec Corp Field effect transistor
JPS57207379A (en) * 1981-06-16 1982-12-20 Nec Corp Field-effect transistor
JPS58161376A (ja) * 1982-03-18 1983-09-24 Toshiba Corp 半導体装置およびその製造方法
US5304948A (en) * 1992-12-11 1994-04-19 Nokia Mobile Phones Ltd. RF amplifier with linear gain control
US5422931A (en) * 1993-09-22 1995-06-06 Hughes Aircraft Company Dual mode portable cellular telephone having switch control of the rf signal path to effectuate power savings
US6218890B1 (en) * 1998-07-14 2001-04-17 Sanyo Electric Co., Ltd. Switching circuit device and semiconductor device
JP3772562B2 (ja) * 1998-12-15 2006-05-10 株式会社村田製作所 半導体装置
JP2002164441A (ja) * 2000-11-27 2002-06-07 Matsushita Electric Ind Co Ltd 高周波スイッチ回路装置
TWI252582B (en) * 2001-02-27 2006-04-01 Sanyo Electric Co Switch circuit device
JP2003086767A (ja) * 2001-09-14 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置
JP2003309130A (ja) * 2002-04-17 2003-10-31 Sanyo Electric Co Ltd 半導体スイッチ回路装置
JP4236442B2 (ja) * 2002-10-17 2009-03-11 三洋電機株式会社 スイッチ回路装置
JP2004296680A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置、静電気保護回路及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945418B1 (ko) * 2007-03-01 2010-03-04 인피니언 테크놀로지스 아게 멀티게이트 전계 효과 트랜지스터 전원 스위치

Also Published As

Publication number Publication date
CN1705231A (zh) 2005-12-07
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