KR20060043203A

KR20060043203A - 저 드롭아웃 전압 조정기

Info

Publication number: KR20060043203A
Application number: KR1020050016167A
Authority: KR
Inventors: 첸 지웨이; 리 구오싱
Original assignee: 오투 마이크로, 인코포레이티드
Priority date: 2004-02-25
Filing date: 2005-02-25
Publication date: 2006-05-15
Also published as: CN1677299A; TW200534070A; US20050184711A1; US7173402B2; JP2005276190A; CN2793792Y; TWI257036B; CN100409137C

Abstract

저 드롭아웃 전압 조정기(LDO)는 전압 조정회로, 증폭기 및 제1 보상 경로를 포함한다. 전압 조정회로는 입력 터미널, 출력 터미널 및 제어 터미널을 구비하며, 제어 터미널에서 수신하는 제어 신호에 응답하여 입력 터미널에서 입력신호를 수신하고 출력 터미널에서 출력신호를 제한다. 증폭기는 제1 및 제2 입력 터미널과 출력 터미널을 구비하며, 제1 입력 터미널은 제1 입력 경로에 연결되고, 출력 터미널은 제어신호를 제공하는 경로를 경유하여 조정회로의 제어 터미널에 연결된다. 제1 보상 경로는 제1 입력 경로상의 제1 노드와 증폭기의 출력 터미널을 조정 회로의 제어 터미널에 연결하는 경로상의 제1 노드 사이에 연결되며, 제1 보상 경로는 제1 보상 커패시터를 포함한다.

드롭아웃 전압 조정기, 증폭기, 보상 회로, 보상 커패시터

Description

저 드롭아웃 전압 조정기{LOW DROPOUT VOLTAGE REGULAT0R}

도 1은 저 드롭아웃 전압 조정기를 구비하는 전자 디바이스의 블록도이다.

도 2는 도 1의 드롭아웃 전압 조정기의 회로 다이어그램이다.

도 3은 도 2의 저 드롭아웃 전압 조정기의 실시예의 극점과 0(제로) 위치들을 나타내는 동일한 주파수 범위상에서 예시한 이득 커브 플롯과 관련 위상 쉬프트 플롯의 그래프이다.

도 4는 저 드롭아웃 전압 조정기가 제공하는 실제 로드 전류가 최소에서 최대 레벨까지 변화하는 동안, 도 2의 저 드롭아웃 전압 조정기의 안정성 특성을 나타내는 몇 개의 플롯 그래프이다.

도 5는 저 드롭아웃 전압 조정기가 제공하는 실제 로드 전류가 최소에서 최대 레벨까지 변화하는 동안, 도 2의 저 드롭아웃 전압 조정기의 출력 전압의 과도기 응답을 나타내는 그래프이다.

본 발명은 저 드롭아웃 전압 조정기(Low Dropout Voltage Regulators, LDOs, 이하에서는, 경우에 따라 LDO로 약칭하기도 한다)에 관한 것이다.

저 드롭아웃 전압 조정기는 노트북, 이동통신 단말기, 휴대용 단말기 등뿐만 아니라 여러 분야의 전자 디바이스에서 사용된다. 저 드롭아웃 전압 조정기는 전자 디바이스의 특정 로드에 대한 조정된 전압 레벨이 공급 전압 소스로부터 이용가능하지 않을 때 및/또는 공급 전압의 질이 특정 로드에 대해 충분하게 크지 않을 때 사용될 수 있다. 일반적으로 LDO는 LDO에 대하여 상대적으로 작은 전압 강하를 가지면서 그러한 조정된 출력 전압을 제공한다.

LDO는 네거티브(negative) 피드백 시스템으로서, 일반적으로 안정성을 위해 주파수 보상이 필요하다. 그러나 많은 종래의 기술들은 그러한 주파수 보상을 위하여 LDO 외부에 커패시터와 같은 부품을 사용하였다. 그러한 외부 부품의 사용은 적어도 본딩 패드, 컨덕터 및 핀등을 필요로 하며, 따라서 비용이 증가된다. 부가하여 외부 부품은 공간이 매우 귀중한 경우에도 공간을 차지한다. 몇몇 종래의 보상 기술은 LDO에 의해 제공되는 넓은 범위의 소스 전류에 대하여 안정성을 제공하지 못한다.

아래에서 도면과 상세한 설명을 통하여 본 발명에서 나타내는 실시예들의 구성과 장점을 살펴본다. 이하에서 동일한 숫자는 동일한 구성요소를 나타낸다.

이하에서 도면을 참조하여 본 발명의 구성을 상세히 설명한다.

도 1에서, 간단히 블록화한 전자 디바이스(100)는 전원(power source) (102), LDO(106) 및, 로드(load)(108)를 가진다. 전자 디바이스(100)는 휴대용 컴퓨터, 이동통신 단말기(portable phone), 휴대정보 단말기 등이다. 전원(102)은 LDO(106)에 불규칙한 직류 전압을 공급하기 위한 배터리, 예를 들어, 리튬 배터리일 수 있다. 여러 가지 다른 구성요소, 예를 들어 직류 변환기(DC to DC converter)가 전원(102)과 LDO(106) 사이에서 사용될 수 있다. 명확성을 위하여, 단지 하나의 LDO(106)와 관련 로드(108)를 나타내었지만, 전자 디바이스(100)에서 다수의 로드를 위한 다수의 LDO가 사용될 수 있다. LDO(106)은 로드(108)와 함께 집적 회로(IC)(110)로 구현이 가능하다. 여기서 사용되는 "집적 회로(integrated circuit)"는 예를 들어 반도체 집적 회로 칩(semiconductor integrated circuit chip)과 같은 반도체 디바이스(semiconductor device) 및/또는 마이크로 전자 디바이스(microelectronic device)를 의미한다.

도 2는 도 1의 LDO(106) 블록을 도시한 도면이다. LDO(106)는 터미널(201)에서 입력 전압을 수신하여 터미널(209)에서 조정된(regulated) 출력 전압을 제공한다. LDO(106)는 조정 회로(208)와 증폭기(212)를 가질 수 있다. 조정 회로(208)는 터미널(201)로부터 입력 전압 신호를 수신하는 입력 터미널, 터미널(209)에서 조정된 출력 전압 레벨을 제공하는 출력 터미널, 및 증폭기(212)의 출력으로부터 제어 신호를 받아들이는 제어 터미널을 가질 수 있다. 도 2에 도시된 바와 같이, 조정 회로(208)는 p-형 금속 옥사이드 반도체 필드 효과 트랜지스터(MOSFET ;metal oxide semiconductor field effect transistor) MP1과 같은 패스 요소를 포함할 수 있다. 트랜지스터 MP1는 입력 터미널(201)에 연결된 소스(source)와 출력 터미널(209)에 연결된 드레인(drain)을 가질 수 있다. 트랜지스터 MP1의 게이트는 경로(218)을 경유하여 증폭기(212)의 출력에 연결될 수 있다.

증폭기(212)로는 OTA(operational transconductance amplifier)를 사용할 수 있다. 증폭기(212)는 기준 전압 신호를 수신하기 위해 입력 경로(203)에 연결된 반전(inverting) 입력을 가질 수 있다. 기준 전압 신호는 전압 기준 공급원(202)에 의하여 공급받는다. 레지스터 R_S는 또한 기준 공급원(202)과 증폭기(212)의 반전 입력 터미널 사이에서 입력 경로(203)에 연결될 수 있다. 증폭기(212)는 노드(215)에 연결된 다른 입력 또는 비반전(noninverting) 입력을 가질 수 있다.

피드백 네트워크(242)는 트랜지스터 MP1의 드레인과 증폭기(212)의 비반전 입력 사이에서 연결될 수 있다. 피드백 네트워크는 LDO(106)의 출력 전압 V_OUT를 출력 전압을 나타내는 보다 낮은 전압 레벨 V_P로 단위를 낮추기 위해 전압 분배기를 형성하는 레지스터 R1 과 R2를 포함할 수 있다. 레지스터 R1은 노드(287)과 노드(215)사이에서 연결되는 반면, 레지스터 R2는 V_P = V_OUT(R2/R1+R2)로서 노드(215)와 그라운드 사이에서 연결될 수 있다.

유리하게는, 제1 보상 경로(280)는 노드(283)와 노드(211)사이를 연결한다. 여기서, 상기 노드(283)는 상기 제1 보상 경로(280)가 입력 경로(203)과 연결되는 접합점이고, 상기 노드(211)는 상기 제1 보상 경로(280)가 경로(218)에 연결되는 접합점이다. 상기 경로(218)는 증폭기(212)의 출력을 트랜지스터 MP1의 제어 터미 널로 연결한다. 또한, 상기 제1 보상 경로(280)는 제1 보상 커패시터(C1)을 포함한다. 제2 보상 경로(282)는 노드(287)와 노드(207)사이를 연결한다. 여기서, 상기 노드(287)는 상기 제2 보상 경로(282)가 경로(290)에 연결되는 접합점이다. 상기 경로(290)는 상기 트랜지스터 MP1의 드레인과 연결된다. 상기 노드(207)은 상기 제2 보상 경로(282)가 경로(218)에 연결되는 접합점이다. 또한, 상기 제2 보상 경로(282)는 제2 보상 커패시터(C2)를 포함한다. 여기서, 상기 제1 보상 커패시터(C1)와 제2 보상 커패시터(C2)는 MIM(Matal Insulator Matal), PIP(Poly Insulator Poly), active MOS 커패시터 등과 같은 커패시터일 수 있다.

DC 작동에서, LDO(106)는 터미널(209)에서 조정된 출력 DC 전압을 공급한다. 피드백 네트워크(242)는 증폭기(212)의 비반전 입력 터미널로 상기 터미널(209)에서의 출력 전압 레벨을 나타내는 전압 레벨 Vp를 공급할 수 있다. 또한, 상기 증폭기(212)는 입력 경로(203)를 경유하여 반전 입력 터미널에서 기준 전압 신호를 수신할 수도 있다. 이러한 기준 전압 신호는 전압 기준 소스(202)를 포함하는 여러 공급원에 의해 공급될 수 있다. 하나의 실시예로서, 상기 전압 기준 소스(202)는 밴드갭(bandgap) 회로이다.

증폭기(212)는 기준 전압 신호와 전압 레벨 Vp를 비교하는 에러 증폭기의 기능을 수행하고, 전압신호 또는 전압 에러 신호(Verr)의 차이를 기초로 하여 경로(218)을 통해 조정회로(208)에 적정한 출력 제어 신호를 공급한다. 조정 회로(208)는 이 제어 신호에 대응하여 출력 전압 레벨(V_out)을 변경함으로써 전압 에러 신호 (Verr)를 가능한 한 0(zero)에 가깝게 하도록 하는 필요한 조정을 하게 한다.

예를 들어, 만약 터미널(209)의 출력 전압(V_OUT)이 요구하는 조정 전압 레벨보다 크게 증가시키면, 상기 전압 레벨 V_P도 또한 증가한다. 이와 같이 증폭기(212)의 입력사이의 에러 전압(Verr)은 트랜지스터 MP1의 게이트 터미널에 의해서 볼 수 있듯이 증폭기로부터의 출력 전압을 증가하게 한다. 결과적으로, 트랜지스터 MP1은 안정된 출력 전압을 유지하도록 출력전압을 줄이는 적은 전류를 전도한다. 반면에, 만약 터미널(209)의 출력 전압(V_OUT)이 요구하는 조정 전압 레벨보다 낮게 감소하면, 상기 전압레벨 V_P도 감소한다. 이와 같이 증폭기(212)의 입력사이의 에러 전압(Verr)은 트랜지스터 MP1의 게이트 터미널에 의해서 볼 수 있듯이 증폭기로부터의 출력 전압을 감소하게 한다. 결과적으로, 상기 트랜지스터 MP1은 안정된 출력 전압을 유지하도록 출력전압을 증가시키는 많은 전류를 전도한다.

경로(291)을 통해 증폭기(212)의 비반전 입력 터미널에 제공되는 피드백 신호는 부궤환(negative feedback) 신호일 수 있다. 여기서, 상기 부궤환 신호는 상기 반전 입력 터미널에 수신되는 소스 신호의 극성과 반대이다. 그러나 상기 피드백 신호는 경로(290, 291)을 경유하여 피드백 루프(feedback loop)의 주위를 움직일 때 위상 쉬프트(phase shift)를 발생시킬 수 있다. 위상 쉬프트는 피드백 신호가 피드백 루프 주위를 움직일때 피드백 신호에 입력되는 위상 변화의 총 량으로 규정된다. 이상적인 부궤환은 소스 신호와 180도 차이가 난다. 따라서 이 이상적인 위치로부터의 어떠한 변화도 위상 쉬프트의 크기에 따라 LDO의 안정성에 영향을 준 다. 이상적인 위치로부터의 위상 쉬프트가 180이면, (포지티브 또는 네거티브) 피드백 신호는 소스 신호와 위상이 같아져(in phase with) LDO를 불안정하게 한다. LDO의 안정성을 위하여 유니티(unity) 이득 주파수에서 피드백 신호의 전체 위상 쉬프트와 소스 신호로부터 이상적으로 180 디그리(degrees) 사이의 디그리(degrees)의 차이로 규정되는 위상 마진은 최소 레벨 이상이 되어야 한다.

LDO(106)의 안정성은 주파수 보상에 의해 영향을 받는다. 복소 주파수 도메인의 LDO(106)의 트랜스퍼(transfer) 함수의 극점과 영점들은 이의 주파수 응답을 나타낸다. 주파수(Hertz)에 대한 루프 이득(dB)의 주파수 응답 플롯은 극점과 영점의 영향을 분석하는데 이용된다. 극점은 -20dB/decade로 이득커브의 기울기를 변화하며, 영점은 +20dB/decade로 이득커브의기울기를 변화한다. 극점 또는 영점에 의해 야기되는 위상 쉬프트는 주파수에 의존하고, 극점과 영점에 의해 더해진 거의 모든 위상 쉬프트는 극점 또는 영점의 한(one) 데케이드(decade) 위 또는 한(one) 데케이드(decade) 아래의 주파수 범위내에서 발생한다.

저 드롭아웃 전압 조정기에 대해 제1 주 극점은 아래의 수학식 1에 의해 주어지는 주파수 레벨에서 발생한다.

위 수학식 1에서 f_P1은 Hz로 나타낸 제1 주 극점의 주파수 레벨이다. 이 f_P1극점 위치는 다른 극점이나 영점(zero)보다 저 드롭아웃 전압 조정기 행태 (behaviour)에 더 큰 영향을 미치므로 "주(dominant)" 극점이라고 명명한다. 변수 R_s 는 입력 경로 203에 연결된 레지스터 R_s의 값이다. 변수 A는 증폭기(212)의 전압 이득이다. 변수 r₀₁은 증폭기(212)의 출력 임피던스이다. 트랜지스터 MP1과 레지스터 R1과 R2로 형성되는 전압 분배기(divider)를 포함하는 피드백 네트워크는 -B 전압 이득값을 갖는 제2 스테이지 회로를 형성한다. 변수 C1은 제1 보상 경로(280)의 제1 보상 커패시터 C1의 값이다. 변수 C2은 제2 보상 경로(282)의 제2 보상 커패시터 C2의 값이다.

레지스터 R_s와 커패시터 C1은 아래의 수학식 2에 의해 주어지는 주파수 레벨에서 영점으로 된다(introduce). 여기에서 변수 R_s와 C1은 수학식1의 대응되는 변수값과 유사하다.

제2 기생(parasitic) 극점은 아래의 수학식 3에서 주어지는 주파수 레벨에서 발생한다. 여기에서 모든 변수들은 수학식1에서 규정한 대응되는 변수값과 유사하다.

수학식 1에서 수학식3까지 에서 기술한 바와 같이 저 드롭아웃 전압 조정기는 제2 기생 극점 f_p2의 주파수 레벨 보다 약간 작은 주파수 레벨에서 0(zero) f_z1을 주며(introduce), 따라서 부분적으로 제2 기생 극점의 영향을 제거하고 위상 마진을 증가시킨다.

도 3은 상기 도 2의 한 실시예의 LDO에 의한 주파수 응답을 나타내는 그래프이다. 이하 설명에서, Rs=110㏀, R1=1㏀, R2=33㏀, C1=C2=0.9㎊, A=115, B=14, r01=500㏀, Vin=5V, Vout=3.3V로 정의하고, 제 1 주 극점 fp1은 7.9㎑에서 발생하고, 영점 fz1는 1.57㎒에서 발생한다. 또한, 제2 기생(parasitic) 극점 fp2는 2.83㎒에서 발생한다.

이득 곡선 플롯(302)는 7.9kHz에서 제 1 주 극점의 위치에서 20dB/decade로 감소하기 시작하는 경사면을 가진다. 바람직하게는 1.57MHz에서 영점 f_z1은 2.83MHz에서의 기생 극점 f_p2에 충분히 가까우며, 영점에 의해 생성된 +20dB/decade 경사가 기생 극점에 의해 생성된 -20dB/decade 경사에 의해 상쇄된다. 그러므로 이득 곡선 플롯 302는 효과적으로 약 7.9kHz에서 약 21MHz에서의 ULGF(unity loop gain frequency)까지 -20dB/decade 경사를 가지게 된다. ULGF는 루프 이득이 0dB일 때의 주파수 레벨이다. 다시 말해, 이득 곡선 플롯 302는 효과적으로 제1 극점 시스템으로 동작할 수 있다.

위상 이동 플롯(304)은, 제 1주 극점 아래로 한(one) 데케이드(decade) (f_p1/10)로부터 제1 주 극점 위로 한(one) 데케이드(decade) (10f_p1)까지의 주파수 범위에서 약 45°/데케이드 만큼 위상 쉬프트를 감소함으로써 제 1 주 극점 f_p1의 위치에 의해 영향을 받는다. 더욱이, 1.57MHz에서 영점 f_z1에 의한 위상 쉬프트는 약 f_z1/10부터 약 10f_z1까지의 주파수 영역에서 45°/decade로 위상 쉬프트가 증가하고, 반면에 2.83MHz에서 기생 극점에 의해 나타난 위상 이동이 f_p2/10부터 10f_p2까지의 주파수 영역에서 45°/decade로 감소한다. 영점 f_z1과 기생 극점 f_p2의 위치가 q비교적 서로 가까우므로 영점 f_z1과 기생 극점 f_p2에 의해 생긴 위상 쉬프트는 적어도 서로 부분적으로 제거한다. 결과적으로, 위상 쉬프트 플롯(304)은 f_z1/10부터 10f_p2까지의 주파수 영역에서 상대적으로 안정적이다. 이러한 예에서, 위상 쉬프트는 약 5 MHz에서 약 21MHz에서의 ULGF까지 위상 이동이 약간 감소하며, 따라서 위상 쉬프트는 여전히 ULGF에서 증가된 위상 마진을 제공하기에 충분하게 높다..

바람직하게는, LDO(106)은, 안정성을 위해 예를 들어 커패시터와 같은 외부 부품(구성요소)가 필요하지 않다. 만약 LDO(106)이 관련 로드(108)를 가진 동일한 IC(110)으로 집적된다면, LDO(106)은 무한 용량 로드를 구동하도록 요구받지 않는다. 더욱이, LDO(106)은 LDO(106)에 의해 제공된 전류 레벨의 넓은 영역에 걸쳐 안정적이다. 예를 들어, 실시예에서, 가벼운(light) 로드 조건에서는 최저 전류 레벨은 40nA가 될 수 있고, 반면 무거운(heavy) 로드 조건에서는 최고 전류 레벨은 40mA가 될 수 있다.

도 4는 저 드롭아웃 전압 조정기가 제공하는 실제 전류 로드가 최소 40nA에 서 최대 40mA까지 변화할 때 도 2의 저 드롭아웃 전압 조정기의 시뮬레이션한 특성을 나타내는 몇 개의 플롯을 나타낸다. 플롯(402)은 이러한 넓은 전류 범위 상에서 도(degrees)로 나타낸 시뮬레이션 한 위상 마진을 나타낸다. 플롯(402)이 나타내는 바와 같이 지정된 전류 범위 내에서는 위상 마진은 약 64 도(degrees) 이상에서 유지된다. 부가하여 전체 전류 범위에서의 위상 마진 변화는 최대 약 69도의 위상 마진에서 최소 약 64도의 위상 마진까지의 약 5도뿐이다. 플롯(404)은 동일한 전류 범위에서 전체 범위동안 61dB이상 유지되는 시뮬레이션한 루프(loop) 이득을 나타낸다. 부가하여 동일 범위 내에서의 최대 루프 이득 레벨에서 최소 루프 이득 레벨까지의 루프 이득 변화는 단지 약 8.4dB이다. 마지막으로 플롯(406)은 동일한 전류 범위상에서 MHz으로 나타낸 ULGF(unity loop gain frequency)를 나타낸다. ULGF는 약 40mA에서 최대 약 21MHz이며 전 범위에서 약 2.2MHz 이상으로 유지된다.

도 5는 저 드롭아웃 전압 조정기의 과도 응답(transient response)을 설명하기 위하여 로드 전류의 플롯(504)이 최소 로드 전류(40nA)와 최대 로드 전류(40mA) 사이에서 토글할 때 저 드롭아웃 전압 조정기가 제공하는 조정된 출력 전압의 시뮬레이션 플롯을 나타낸다. 시뮬레이션 출력 전압은 3.3 볼트를 제공하는 것으로 지정된다. 토글링 시간은 약 1 마이크로 초이다. 로드 전류가 10초에서 최대 약 40mA이다가 11초에서 약 40nA로 토글함에 따라 출력 전압의 오버슈트(overshoot)는 단지 0.3볼트이며, 이는 출력 전압의 피크 값을 단지 약 3.6볼트로 만든다. 출력 전압이 30초에서 다시 토글을 시작하면 대응하는 출력전압의 언더슈트(undershoot)는 또한 단지 0.3볼트이며, 출력 전압의 최소값을 단지 3.0볼트로 만든다. 부가하 여 로드 전류의 전(full) 스케일 스위치는 단지 출력전압에서 약 5mV의 단계를 초래함을 볼 수 있다.

본 발명에 따른 저 드롭아웃 전압 조정기를 포함하는 집적 회로와 그러한 집적 회로를 포함하는 전자 디바이스가 또한 제공된다. 관련한 방법들도 또한 제공된다. 바람직하게는 저 드롭아웃 전압 조정기는 넓은 범위의 실제의 로드 전류에 대하여 안정한 조정된 출력 전압을 제공한다. 부가하여 저 드롭아웃 전압 조정기는 어떠한 외부의 보상 부품을 필요로 하지 않는다. 더욱이 저 드롭아웃 전압 조정기는 관련 로드와 함께 집적 회로에 장착될 수 있다. 저 드롭아웃 전압 조정기는 또한 CMOS(complimentary metal oxide semiconductor; 상보성 금속-산화막-반도체) 공정, 바이폴라 CMOS 공정(biCMOS) 또는 다른 공정들 같은 다양한 공정을 사용하여 쉽게 제조할 수 있다.

여기에서 사용한 용어와 표현들은 설명을 위한 방편이며, 본 발명은 이들 용어와 표현에 한정되지 않으며, 그러한 용어나 표현들은 여기에서 기술한 실시예들의 균등한 구성요소를 배제하지 않는다. 따라서 청구범위 내에서 다양한 실시예의 변형이 가능하며, 다른 변형,대안물 및 변경이 가능하다. 결국 특허청구범위는 이러한 모든 균등물을 포함한다.

Claims

입력 터미널, 출력 터미널 및 제어 터미널을 구비하며, 상기 제어 터미널에서 수신하는 제어 신호에 응답하여 상기 입력 터미널에서 입력 신호를 수신하고 상기 출력 터미널에서 출력 신호를 제공하는 조정 회로;

제1 및 제2 입력 터미널과 출력 터미널을 구비하며, 상기 제1 입력 터미널은 제1 입력 경로에 연결되고, 상기 출력 터미널은 상기 제어 신호를 제공하는 경로를 경유하여 상기 조정 회로의 상기 제어 터미널에 연결되는 증폭기;

상기 제1 입력 경로상의 제1 노드와 상기 증폭기의 상기 출력 터미널을 상기 조정 회로의 상기 제어 터미널에 연결하는 상기 경로상의 제1 노드 사이에 연결되는 제1 보상 경로를 포함하며, 상기 제1 보상 경로는 제1 보상 커패시터를 포함하는 저 드롭아웃 전압 조정기.
제1항에 있어서,

상기 제1 입력 경로는 레지스터를 포함하는 것을 특징으로 하는 저 드롭아웃 전압 조정기.
제1항에 있어서,

상기 조정 회로의 상기 출력 터미널과 상기 증폭기의 상기 출력 터미널을 상기 조정 회로의 상기 제어 터미널에 연결하는 상기 경로상의 제2 노드 사이에 연 결되는 제2 보상 경로를 더 포함하며, 상기 제2 보상 경로는 제2 보상 커패시터를 포함하는 것을 특징으로 하는 저 드롭아웃 전압 조정기.
제3항에 있어서,

상기 제1 입력 경로는 레지스터를 포함하는 것을 특징으로 하는 저 드롭아웃 전압 조정기.
제4항에 있어서,

피드백 네트워크는 상기 조정 회로의 상기 출력 터미널과 상기 증폭기의 상기 제2 입력 터미널 사이에 연결되고, 제2 스테이지 회로는 상기 조정 회로와 상기 피드백 네트워크를 포함하며, 제1 주 극점은 상기 저 드롭아웃 전압 조정기의 주파수 응답 플롯에서 나타나고, 상기 제1 주 극점은 아래의 식으로 결정되는 것을 특징으로 하는 저 드롭아웃 전압 조정기:

상기 식에서, R_s는 상기 레지스터의 값이고, A는 상기 증폭기의 전압 이득이고, C₁은 상기 제1 보상 커패시터의 값이고, r₀₁은 상기 증폭기의 출력 임피던스이고, B는 상기 제2 스테이지 회로의 전압 이득이고, C₂는 상기 제2 보상 커패시터의 값이다.
제4항에 있어서,

상기 제1 보상 커패시터와 상기 레지스터는 아래의 식으로 나타내는 상기 저 드롭아웃 전압 조정기의 주파수 응답 플롯에서 0(제로)으로 되는 것을 특징으로 하는 저 드롭아웃 전압 조정기:

상기 식에서, R_s는 상기 레지스터의 값이고, C₁은 상기 제1 보상 커패시터의 값이다.
제1항에 있어서,

상기 조정 회로는 MOSFET 트랜지스터를 포함하고, 상기 조정 회로의 상기 입력 터미널은 상기 MOSFET 트랜지스터의 소스 터미널을 포함하고, 상기 조정 회로의 상기 출력 터미널은 상기 MOSFET 트랜지스터의 드레인 터미널을 포함하고, 상기 조정 회로의 상기 제어 터미널은 상기 MOSFET 트랜지스터의 게이트 터미널을 포함하는 것을 특징으로 하는 저 드롭아웃 전압 조정기.
로드; 및

상기 로드에 조정된 출력 전압을 제공하는 적어도 하나의 저 드롭아웃 전압 조정기를 포함하며,

상기 적어도 하나의 저 드롭아웃 전압 조정기는,

입력 터미널, 출력 터미널 및 제어 터미널을 구비하며, 상기 제어 터미널에서 수신하는 제어 신호에 응답하여 상기 입력 터미널에서 입력 신호를 수신하고 상기 출력 터미널에서 출력 신호를 제공하는 조정 회로;

제1 및 제2 입력 터미널과 출력 터미널을 구비하며, 상기 제1 입력 터미널은 제1 입력 경로에 연결되고, 상기 증폭기의 상기 출력 터미널은 상기 제어 신호를 제공하는 경로를 경유하여 상기 조정 회로의 상기 제어 터미널에 연결되는 증폭기; 및

상기 제1 입력 경로상의 제1 노드와 상기 증폭기의 상기 출력 터미널을 상기 조정 회로의 상기 제어 터미널에 연결하는 상기 경로상의 제1 노드 사이에 연결되는 제1 보상 경로를 포함하며, 상기 제1 보상 경로는 제1 보상 커패시터를 포함하는 집적 회로.
제8항에 있어서,

상기 제1 입력 경로는 레지스터를 포함하는 것을 특징으로 하는 집적 회로.
제8항에 있어서,

상기 적어도 하나의 저 드롭아웃 전압 조정기는 상기 조정 회로의 상기 출력 터미널과 상기 증폭기의 상기 출력 터미널을 상기 조정 회로의 상기 제어 터미널에 연결하는 상기 경로상의 제2 노드 사이에 연결되는 제2 보상경로를 더 포함하며, 상기 제2 보상 경로는 제2 보상 커패시터를 포함함을 특징으로 하는 집적 회로.
제10항에 있어서,

상기 제1 입력 경로는 레지스터를 포함하는 것을 특징으로 하는 집적 회로.
제11항에 있어서,

피드백 네트워크는 상기 조정 회로의 상기 출력 터미널과 상기 증폭기의 상기 제2 입력 터미널 사이에 연결되고, 제2 스테이지 회로는 상기 조정 회로와 상기 피드백 네트워크를 포함하며, 제1 주 극점은 상기 저 드롭아웃 전압 조정기의 주파수 응답 플롯에서 나타나고, 상기 제1 주 극점은 아래의 식으로 결정되는 것을 특징으로 하는 집적 회로:

상기 식에서, R_s는 상기 레지스터의 값이고, A는 상기 증폭기의 전압 이득이고, C₁은 상기 제1 보상 커패시터의 값이고, r₀₁은 상기 증폭기의 출력 임피던스이고, B는 상기 제2 스테이지 회로의 전압 이득이고, C₂는 상기 제2 보상 커패시터의 값이다.
제11항에 있어서,

상기 제1 보상 커패시터와 상기 레지스터는 아래의 식으로 나타내는 상기 저 드롭아웃 전압 조정기의 주파수 응답 플롯에서 0(제로)으로 되는 것을 특징으로 하는 집적 회로:

상기 식에서, R_s는 상기 레지스터의 값이고, C₁은 상기 제1 보상 커패시터의 값이다.
집적 회로의 로드에 조정된 출력 전압을 제공하는 적어도 하나의 저 드롭아웃 전압 조정기를 포함하는 상기 집적 회로를 포함하며,

상기 적어도 하나의 저 드롭아웃 전압 조정기는,

입력 터미널, 출력 터미널 및 제어 터미널을 구비하며, 상기 제어 터미널에서 수신하는 제어 신호에 응답하여 상기 입력 터미널에서 입력 신호를 수신하고 상기 출력 터미널에서 출력 신호를 제공하는 조정회로;

제1 및 제2 입력 터미널과 출력 터미널을 구비하며, 상기 제1 입력 터미널은 제1 입력 경로에 연결되고, 상기 증폭기의 상기 출력 터미널은 상기 제어 신호 를 제공하는 경로를 경유하여 상기 조정 회로의 상기 제어 터미널에 연결되는 증폭기; 및

상기 제1 입력 경로상의 제1 노드와 상기 증폭기의 상기 출력 터미널을 상기 조정 회로의 상기 제어 터미널에 연결하는 상기 경로상의 제1 노드 사이에 연결되는 제1 보상 경로를 포함하며, 상기 제1 보상 경로는 제1 보상 커패시터를 포함하는 전자 디바이스.
제14항에 있어서,

상기 제1 입력 경로는 레지스터를 포함하는 것을 특징으로 하는 전자 디바이스.
제14항에 있어서,

상기 적어도 하나의 저 드롭아웃 전압 조정기는 상기 조정 회로의 상기 출력 터미널과 상기 증폭기의 상기 출력 터미널을 상기 조정 회로의 상기 제어 터미널에 연결하는 상기 경로상의 제2 노드 사이에 연결되는 제2 보상 경로를 더 포함하며, 상기 제2 보상 경로는 제2 보상 커패시터를 포함함을 특징으로 하는 전자 디바이스.
제16항에 있어서,

상기 제1 입력 경로는 레지스터를 포함하는 것을 특징으로 하는 전자 디바이 스.
제17항에 있어서,

피드백 네트워크는 상기 조정 회로의 상기 출력 터미널과 상기 증폭기의 상기 제2 입력 터미널 사이에 연결되고, 제2 스테이지 회로는 상기 조정 회로와 상기 피드백 네트워크를 포함하며, 제1 주 극점은 상기 저 드롭아웃 전압 조정기의 주파수 응답 플롯에서 나타나고, 상기 제1 주 극점은 아래의 식으로 결정되는 것을 특징으로 하는 전바 디바이스:

상기 식에서, R_s는 상기 레지스터의 값이고, A는 상기 증폭기의 전압 이득이고, C₁은 상기 제1 보상 커패시터의 값이고, r₀₁은 상기 증폭기의 출력 임피던스이고, B는 상기 제2 스테이지 회로의 전압 이득이고, C₂는 상기 제2 보상 커패시터의 값이다.
제17항에 있어서,

상기 제1 보상 커패시터와 상기 레지스터는 아래의 식으로 나타내는 상기 저 드롭아웃 전압 조정기의 주파수 응답 플롯에서 0(제로)으로 되는 것을 특징으로 하 는 전자 디바이스:

상기 식에서, R_s는 상기 레지스터의 값이고, C₁은 상기 제1 보상 커패시터의 값이다.
저 드롭아웃 전압 조정기의 주파수 응답 플롯에 제1 주 극점을 도입하는 단계;

상기 주파수 응답 플롯에 제2 기생(parasitic) 극점을 도입하는 단계; 및

상기 주파수 응답 플롯에 0을 도입하는 단계를 포함하며,

상기 제1 0(제로)은 적어도 부분적으로 상기 제2 기생 극점에 의해 도입되는 제2 위상 쉬프트로 제거되는 제1 위상 쉬프트를 나타내는, 저 드롭아웃 전압 조정기 보상 방법.
제20항에 있어서,

상기 제2 기생 극점은 제1 주파수 레벨에서 발생하고, 상기 제1 0(제로)은 제2 주파수 레벨에서 발생하며, 상기 제2 주파수 레벨은 상기 제1 주파수 레벨보다 낮은 것을 특징으로 하는 저 드롭아웃 전압 조정기 보상 방법.