KR20060042218A

KR20060042218A - 위상 조정 회로, 모터 구동 제어 회로, 및 모터 장치

Info

Publication number: KR20060042218A
Application number: KR1020050015752A
Authority: KR
Inventors: 타카시 후지무라
Original assignee: 로무 가부시키가이샤
Priority date: 2004-02-25
Filing date: 2005-02-25
Publication date: 2006-05-12
Also published as: CN100438309C; TWI342663B; US7239102B2; US20050184700A1; CN1661904A; TW200601684A

Abstract

모터 장치의 동작상의 지연을 보상하고, 모터를 최적의 타이밍으로 구동함으로써, 넓은 회전수의 범위에서 효율을 높이고 정음화를 도모하는 것이 가능한 모터 장치가 구성된다.

이 모터 장치(1)의 모터 구동 제어 회로(2)는 회전 위치 신호 증폭기(10, 11, 12)가 출력하는 U상, V상, W상 신호를 입력하고, 각각의 신호에 대해 위상 조정 전압 VDEG⁺, VDEG^-에 따른 비율 α에 의해 위상을 임의로 진행하도록 조정하는 위상 조정 회로(20)와, 그 출력 신호를 입력하고 그 이득은 모터의 전기자 코일의 구동 전류에 의해 피드백 제어되는 자동 이득 제어 회로(13)와, 회전 위치 신호로부터 주기적인 펄스열을 생성하는 FG 회로(21)와, 그 펄스열의 주파수에 대응하는 전압으로 변환하여 그 전압을 위상 조정 전압으로서 출력하는 주파수 전압 변환 회로(22)를 구비한다.

Description

위상 조정 회로, 모터 구동 제어 회로, 및 모터 장치 {PHASE REGULATING CIRCUIT, MOTOR DRIVING CONTROL CIRCUIT AND MOTOR EQUIPMENT}

도 1은 본 발명의 바람직한 실시형태에 관한 모터 장치의 전체 구성도.

도 2는 동상의 위상 조정 회로의 동작 원리도.

도 3은 동상의 위상 조정 회로의 회로도.

도 4는 종래의 모터 장치의 전체 구성도.

본 발명은 각 상 사이의 위상차가 120°인 제1상, 제2상, 및 제3상 정현파 신호의 위상을 조정하는 위상 조정 회로, 및 이를 구비하여 광디스크를 회전시키는 스핀들 모터 등의 3상의 브러시리스 모터를 구동 제어하는 모터 구동 제어 회로, 및 이를 구비하는 모터 장치에 관한 것이다.

종래, 이런 종류의 모터 장치로서 예를 들면 특개 20O2-84772호 공보 및 특개 20O3-111481호 공보에 개시된 것이 알려져 있으며, 이를 도 4에 나타낸다. 이 모터 장치(101)는 모터의 회전자의 위치를 검출하여 회전 위치 신호를 출력하는 홀 소자인 회전 위치 검출 소자 HU, HV, HW와, 회전 위치 신호와 모터 제어 지령부(도 시하지 않음)의 지령에 근거하여 PWM 신호를 출력하는 모터 구동 제어 회로(102)와, PWM 신호에 따른 구동 전류를 모터의 전기자 코일 LU, LV, LW에 흘리는 파워 드라이버(103)를 구비한다. 또한, 회전 위치 신호는 회전 위치 검출 소자 HU가 출력하는 차동의 U상 신호 HU⁺ 및 HU^-와, 회전 위치 검출 소자 HV가 출력하는 차동의 V상 신호 HV⁺ 및 HV^-와, 회전 위치 검출 소자 HW가 출력하는 차동의 W상 신호 HW⁺ 및 HW^-로 이루어지는 3상의 정현파 신호이며, 각 상 사이의 위상차는 120°이다.

모터 구동 제어 회로(102)는 회전 위치 신호 HU⁺ 및 HU^-, HV⁺ 및 HV^-, HW⁺ 및 HW^-를 일정 증폭율로 증폭하여 정현파 신호 U⁺, U^-, V⁺, V^-, W⁺, W^-를 출력하는 3개의 홀 앰프인 회전 위치 신호 증폭기(110 내지 112)와, 정현파 신호 U⁺, U^-, V⁺, V^-, W⁺, W^-를 각각에 대해 30°위상을 진행시키는 동시에, 토크 컨트롤 회로(118)가 출력하는 제어 전압에 따른 이득으로 증폭하여 신호 U_HL, V_HL, W_HL를 출력하는 자동 이득 제어(AGC) 회로(113)와, 신호 U_HL, V_HL, W_HL를 각각 비반전 입력 단자에 삼각파 발생기(117)로부터의 삼각파를 공통으로 반전 입력 단자에 입력하여 그 비교 결과의 PWM 신호를 출력하는 3개의 PWM 출력 비교기(114, 115, 116)를 구비한다. 여기서, 정현파 신호 U⁺, U^-, V⁺, V^-, W⁺, W^-의 위상을 3O°진행하는 것은 모터의 회전자를 가장 효율적으로 회전시키기 위한 타이밍으로 자장(磁場)을 가하기 위함이다. 또, 토 크 컨트롤 회로(118)는 전기자 코일 LU, LV, LW의 구동 전류와, 모터 제어 지령부의 지령인 모터의 회전수 제어용의 토크 컨트롤 전압 TORQUE에 의해 자동 이득 제어 회로(113)를 제어하는 제어 전압을 출력하고 있다.

그러나, 회전 위치 검출 소자 HU, HV, HW가 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-를 출력한 후에, 이에 대응하는 구동 전류가 각각의 전기자 코일 LU, LV, LW에 흐르기까지는 모터 장치를 구성하는 소자나 회로의 동작에 의한 지연(소자 지연 또는 회로 지연)이나 배선에 의한 지연이 있다. 이 지연에 의해 위상이 어긋나서 자동 이득 제어 회로(113)가 최적의 위상 진행각(3O°)으로 해도, 실제로는 최적의 타이밍으로 회전자에 자장을 가할 수 없게 된다.

그러나, 일반적으로 광디스크를 회전시키는 스핀들 모터의 회전수는 광디스크의 판독 속도나 기입 속도에 따라 변한다. 예를 들면 CD-R/RW용의 모터 장치의 경우, 판독은 약 4O00 내지 1O000 rpm 정도의 회전수로 행하고, 기입은 약 1000 내지 2000 rpm 정도의 회전수로 행한다. 한편, 상기의 모터 장치의 지연은 회전수에 관계없이 거의 일정하며, 그 지연에 상당하는 각도는 회전수가 올라감에 따라 커진다. 예를 들면, 1O00 rpm로 1.5°이면, 6O00 rpm 에서는 거의 9°로 된다. 이와 같이, 회전수가 오르면, 최적의 위상 진행각(30°)으로부터 크게 어긋나서 모터의 효율은 저하하는 것이다.또, 최적의 위상 진행각으로부터의 차가 크면 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-의 파형이 일그러지고, 이에 대응하는 전기자 코일 LU, LV, LW의 구동 전류의 파형도 일그러지기 때문에, 모터로부터 생기는 소리가 커진다.

이러한 문제를 해결하기 위해서, 본 발명의 바람직한 실시형태는 3상의 정현파 신호의 정밀한 위상 조정을 가능하게 하는 위상 조정 회로, 이 위상 조정 회로를 구비하여 넓은 회전수의 범위로 효율을 높이고 정음화를 도모하는 것이 가능한 모터 구동 제어 회로, 및 이를 구비하는 모터 장치를 제공한다.

상기 문제를 해결하기 위해서, 본 발명의 바람직한 실시형태에 관한 위상 조정 회로는 각 상 사이의 위상차가 120°인 제1상, 제2상, 및 제3상 정현파 신호를 입력하고, 그들의 위상을 위상 조정 전압에 의해 조정하여 제1상, 제2상, 및 제3상 정현파 신호를 출력하는 위상 조정 회로로서, 제1상 입력 정현파 신호에 위상 조정 전압에 따른 비율을 곱한 제2상 또는 제3상 입력 정현파 신호를 연산한 것을 어느 하나의 정현파 신호로서 출력하고, 제2상 입력 정현파 신호에 상기 비율을 곱한 제3상 또는 제1상 입력 정현파 신호를 연산한 것을 어느 하나의 정현파 신호로서 출력하고, 제3상 입력 정현파 신호에 상기 비율을 곱한 제1상 또는 제2상 입력 정현파 신호를 연산한 것을 어느 하나의 정현파 신호로서 출력한다.

이 위상 조정 회로는 바람직하게는 제1상 입력 정현파 신호의 반전 신호로부터, 상기 비율을 곱한 제2상 입력 정현파 신호의 반전 신호를 감산한 것을 제2상 정현파 신호로서 출력하고, 제2상 입력 정현파 신호의 반전 신호로부터 상기 비율을 곱한 제3상 입력 정현파 신호의 반전 신호를 감산한 것을 제3상 정현파 신호로 서 출력하고, 제3상 입력 정현파 신호의 반전 신호로부터, 상기 비율을 곱한 제1상 입력 정현파 신호의 반전 신호를 감산한 것을 제1상 정현파 신호로서 출력한다.

이 위상 조정 회로는 바람직하게는 제1상 입력 정현파 신호의 반전 신호에 대응하는 전류와, 이와 반대 방향으로 흐르며 상기 비율을 곱한 제2상 입력 정현파 신호의 반전 신호에 대응하는 전류와, 그들의 DC 레벨의 차를 보정하는 DC 전류를 합성한 것을 제2상 정현파 신호로서 출력하고, 제2상 입력 정현파 신호의 반전 신호에 대응하는 전류와, 이와 반대 방향으로 흐르며 상기 비율을 곱한 제3상 입력 정현파 신호의 반전 신호에 대응하는 전류와, 그들의 DC 레벨의 차를 보정하는 DC 전류를 합성한 것을 제3상 정현파 신호로서 출력하고, 제3상 입력 정현파 신호의 반전 신호에 대응하는 전류와, 이와 반대 방향으로 흐르며 상기 비율을 곱한 제1상 입력 정현파 신호의 반전 신호에 대응하는 전류와, 그들의 DC 레벨의 차를 보정하는 DC 전류를 합성한 것을 제1상 정현파 신호로서 출력한다.

본 발명의 바람직한 실시형태에 관한 모터 구동 제어 회로는 U상, V상, W상의 회전 위치 신호를 입력하여 증폭하는 회전 위치 신호 증폭기와, 회전 위치 신호 증폭기가 출력하는 U상, V상, W상 신호를 상기 제1상, 제2상, 제3상 정현파 신호로서 입력하는 상술한 위상 조정 회로와 위상 조정 회로가 출력하는 U상, V상, W상 신호를 입력하고, 그 이득이 모터의 전기자 코일의 구동 전류에 의해 피드백 제어되는 자동 이득 제어 회로를 구비한다.

이 모터 구동 제어 회로는 바람직하게는 U상, V상, W상 회전 위치 신호의 적어도 어느 하나에 의해 주기적인 펄스열을 생성하는 펄스열 생성 회로와 그 펄스열 의 주파수를 대응하는 전압으로 변환하고, 그 전압을 위상 조정 전압으로서 출력하는 주파수 전압 변환 회로를 추가로 구비한다.

본 발명의 바람직한 실시형태에 관한 모터 장치는 상술한 모터 구동 제어 회로와, 이 모터 구동 제어 회로에 의해 제어되어서 모터의 전기자 코일을 구동하는 파워 드라이버와, 모터의 회전자의 위치를 검출하여 회전 위치 신호를 출력하는 회전 위치 검출 소자를 구비한다.

본 발명의 바람직한 실시형태에 관한 위상 조정 회로는 입력한 2개의 정현파 신호를 위상 조정 전압에 따른 비율을 이용하여 연산하고, 그 연산 결과의 신호를 어느 하나의 정현파 신호로서 출력하고 있으므로 정밀한 위상 조정에 기여할 수 있다. 또, 본 발명의 바람직한 실시형태에 관한 모터 구동 제어 회로 및 모터 장치는 이 위상 조정 회로에 의해 U상, V상, W상의 위상 조정을 행하고 있으므로, 소자나 회로의 동작 등에 의한 지연이 보상되어서 모터를 최적의 타이밍으로 구동함으로써, 넓은 회전수의 범위에서 모터 장치의 효율을 높이고 정음화를 도모하는 것이 가능하게 된다.

본 발명의 다른 특징, 요건, 성질, 이점은 첨부 된 도면을 참조한 다음에 기술하는 본 발명의 바람직한 실시형태의 상세한 설명으로부터 더욱 명확하게 될 것이다.

[바람직한 실시형태의 상세한 설명]

이하, 본원 발명의 바람직한 실시형태에 관한 위상 조정 회로, 모터 구동 제어 회로, 및 모터 장치를 설명한다. 모터 장치(1)는 도 1에 도시된 바와 같이, 모 터의 회전자의 위치를 검출하여 회전 위치 신호를 출력하는 홀 소자인 회전 위치 검출 소자 HU, HV, HW와, 회전 위치 신호와 모터 제어 지령부(도시하지 않음)의 지령에 근거하여 PWM 신호를 출력하는 모터 구동 제어 회로(2)와, PWM 신호에 따른 구동 전류를 모터의 전기자 코일 LU, LV, LW에 흘리는 파워 드라이버(3)를 구비한다. 또한, 회전 위치 신호는 회전 위치 검출 소자 HU가 출력하는 차동의 U상 신호 HU⁺ 및 HU^-와, 회전 위치 검출 소자 HV가 출력하는 차동의 V상 신호 HV⁺ 및 HV^-와, 회전 위치 검출 소자 HW가 출력하는 차동의 W상 신호 HW⁺ 및 HW^-로 이루어지는 3상의 정현파 신호이며, 각 상 사이의 위상차는 120°이다.

모터 구동 제어 회로(2)는 회전 위치 신호 HU⁺ 및 HU^-, HV⁺ 및 HV^-, HW⁺ 및 HW^-를 일정 증폭율로 증폭하여 정현파 신호 U⁺, U^-, V⁺, V^-, W⁺, W^-를 출력하는 3개의 홀 앰프인 회전 위치 신호 증폭기(10 내지 12)와, 정현파 신호 U⁺, U^-, V⁺, V^-, W⁺, W^-에 위상 조정 전압 VDEG⁺, VDEG^-를 작용시켜서 위상 조정을 행하고, 정현파 신호 AU⁺, AU^-, AV⁺, AV^-, AW⁺, AW^-를 출력하는 위상 조정 회로(20)와, 정현파 신호 AU⁺, AU^-, AV⁺, AV^-, AW⁺, AW^-를 입력하고, 토크 컨트롤 회로(18)가 출력하는 제어 전압에 따른 이득으로 이들의 신호를 증폭하여 신호 U_HL, V_HL, W_HL를 출력하는 자동 이득 제어(AGC) 회로(13)와, 신호 U_HL, V_HL, W_HL 및 삼각파 발생기(17)로부터의 삼각파를 입 력하여 PWM 신호를 출력하는 3개의 PWM 출력 비교기(14, 15, 16)를 구비한다. 이 모터 구동 제어 회로(2)는 다시 3상의 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-가 적어도 어느 하나에 의해 주기적인 펄스열을 생성하는 펄스열 생성(FG) 회로(21)와, 펄스열의 주파수를 대응하는 전압으로 변환해 위상 조정 전압 VDEG⁺, VDEG^-을 출력하는 주파수 전압(F-V) 변환 회로(22)를 구비한다.

이하, 구체적으로 모터 구동 제어 회로(2)의 각부를 설명한다. 회전 위치 신호 증폭기(10)는 회전 위치 검출 소자 HU의 회전 위치 신호 HU⁺, HU^-를 비반전 입력 단자, 반전 입력 단자에 각각 입력하여 일정 증폭율로 증폭하는 U상용의 차동 증폭기이다. 회전 위치 신호 증폭기(11)는 회전 위치 검출 소자 HV의 회전 위치 신호 HV⁺, HV^-를 비반전 입력 단자, 반전 입력 단자에 각각 입력하여 일정 증폭율로 증폭하는 V상용의 차동 증폭기이다. 회전 위치 신호 증폭기(12)는 회전 위치 검출 소자 HW의 회전 위치 신호 HW⁺, HW^-를 비반전 입력 단자, 반전 입력 단자에 각각 입력하여 일정 증폭율로 증폭하여 출력하는 W상용의 차동 증폭기이다.

위상 조정 회로(20)는 회전 위치 신호 증폭기(10 내지 12)가 출력하는 정현파 신호, 즉 차동의 U상(제1상) 신호 U⁺ 및 U^-와, 차동의 V상(제2상) 신호 V⁺ 및 V^-와, 차동의 W상(제3상) 신호 W⁺ 및 W^-를 입력하고, 각각의 신호에 대하여 비율 α(후술함)를 이용하여 위상을 임의로 진행하도록 조정하고, U상(제1상) 신호 AU⁺ 및 AU^-와 V상(제2상) 신호 AV⁺ 및 AV^-와, W상(제3상) 신호 AW⁺, AW^-를 출력한다. 또한, 후술하는 바와 같이 위상의 진행각은 α=O 이면 6O°, α=1 이면 3O°, α=2 이면 약 19.1°로 된다. 또, 위상의 진행각과 함께 진폭도 확대되고, α=O 이면 1 배, α=1 이면 약 1.73 배, α=2 이면 약 2.65 배로 된다. 여기서, 비율 α는 위상 조정 전압 VDEG⁺, VDEG^-에 따라 변하고, 그 차가 0 이면 α=1 이다. 이 3O°의 진행각이 기준의 각도로 된다. 그 차가 부이면α>1 이며, 최대의 α는 2로 된다. 그 차가 정이면 α<1 이며, 최소의 α은 O으로 된다.

여기서, 회전 위치 검출 소자 HU, HV, HW가 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-를 출력한 후에, 이에 대응하는 구동 전류가 각각의 전기자 코일 LU, LV, LW에 흐를 때까지의 전체의 지연을 보상하고, 최적의 위상 진행각인 30°으로 하기 위해서는 α<1의 범위에서 조정한다. 다만, 회전 위치 검출 소자 HU, HV, HW의 전기자 코일 LU, LV, LW에 대한 상대적인 설치 차를 보상하는 경우 등에는 α<2의 범위에서 조정할 필요가 있다.

자동 이득 제어 회로(13)는 위상 조정 회로(20)가 출력하는 정현파 신호 AU⁺, AU^-, AV⁺, AV^-, AW⁺, AW^-를 입력하고, 토크 컨트롤 회로(18)가 출력하는 제어 전압에 따른 이득으로 증폭하여 신호 U_HL, V_HL, W_HL를 출력한다. 그 이득은 전기자 코일 LU, LV, LW의 구동 전류에 의해, 토크 컨트롤 회로(18)를 통해 피드백 제어된다.

이 자동 이득 제어 회로(13)의 작용에 의해, 상술한 위상 조정 회로(20)에 있어서 위상의 진행각과 함께 일어나는 진폭의 확대는 보상된다. 즉, 자동 이득 제어 회로(13)가 출력하는 정현파 신호 U_HL, V_HL, W_HL의 진폭은 상기의 피드백 제어가 행해지므로, 입력하는 정현파 신호 AU⁺, AU^-, AV⁺, AV^-, AW⁺, AW^-의 진폭이 비율 α에 의해서 확대해도, 그것에는 영향을 받지 않는 것이다.

PWM 출력 비교기(14 내지 16)는 자동 이득 제어 회로(13)가 출력하는 신호 U_HL, V_HL, W_HL를 각각 비반전 입력 단자에 삼각파 발생기(17)로부터의 삼각파를 공통적으로 반전 입력 단자에 입력하여 그 비교 결과의 PWM 신호를 출력함으로써, 파워 드라이버(3)를 제어한다. 신호 U_HL, V_HL, W_HL의 각각에 대해 삼각파보다 전압이 높은 기 사이이 하이레벨의 온 기간이 되는 U상, V상, W상의 PWM 신호가 출력된다.

토크 컨트롤 회로(18)는 전기자 코일 LU, LV, LW의 구동 전류와 모터의 회전수제어용의 토크 컨트롤 전압 TORQUE를 입력하여 자동 이득 제어 회로(13)를 제어하는 제어 전압을 출력한다. 토크 컨트롤 전압 TORQUE는 CPU 또는 다른 적당한 컨트롤러보다 되는 모터 제어 지령부 (도시하지 않음)에 의해 제어된다. 전기자 코일 LU, LV, LW의 구동 전류는 U상, V상, W상의 PWM 신호의 각각의 온 기간에 흐르며 각각의 실제의 위상에 의해서 변화한다. 토크 컨트롤 회로(18)는 이 구동 전류를 검출 저항으로 전압으로 변환하고, 그 피크 전압 또는 평균 전압을 토크 컨트롤 전압 TORQUE와 비교하여 자동 이득 제어 회로(13)에 출력하는 것이다.

펄스열 생성 회로(21)는 상술한 바와 같이, 3상의 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-의 적어도 어느 하나에 의해 주기적인 펄스열을 생성하는 것이며, 예를 들면 U상 비반전 신호 HU⁺ 만을 이용하면 그 주파수와 동일한 펄스열이 생성된다. 또, 3상의 비반전 신호 HU⁺, HV⁺, HU⁺를 이용하면, 그 3배의 주파수의 펄스열이 생성된다.

주파수 전압 변환 회로(22)는 펄스열 생성 회로(21)가 출력하는 펄스열의 주파수를 대응하는 전압으로 변환하고, 그 전압을 위상 조정 전압 VDEG⁺, VDEG^-로서 출력한다. 상기한 바와 같이, 회전 위치 검출 소자 HU, HV, HW가 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-를 출력한 후에, 이에 대응하는 구동 전류가 각각의 전기자 코일 LU, LV, LW에 흐를 때까지의 전체의 지연은 회전수에 관계없이 거의 일정하며, 그 지연에 상당하는 각도는 회전수가 올라감에 따라서 커진다. 따라서, 주파수 전압 변환 회로(22)에서는 입력하는 펄스열의 주파수가 높아질수록 비율 α를 내리도록 차동 전압 VDEG⁺, VDEG^-의 차를 정방향으로 올리고 위상 조정 회로(20)의 진행각을 크게 한다. 이렇게 하여, 모터의 회전수에 자동적으로 응답하여 모터를 최적의 타이밍으로 구동할 수 있고, 넓은 회전수의 범위에서 모터 장치의 효율을 높이고 정음화를 도모하는 것이 가능하게 된다.

또한, 예를 들면 CD-R용의 모터 장치등에서 회전수의 변화가 비교적 작은 경우는 펄스열 생성 회로(21)와 주파수 전압 변환 회로(22)를 생략하여 위상 조정 전압 VDEG⁺, VDEG^-를 고정 전압으로 하는 것도 가능하다. 이 경우, 고정 전압은 회전 위치 검출 소자 HU, HV, HW가 회전 위치 신호 HU⁺, HU^-, HV⁺, HV^-, HW⁺, HW^-를 출력한 후에, 이에 대응하는 구동 전류가 각각의 전기자 코일 LU, LV, LW에 흐를 때까지의 전체의 지연을 고려해서 결정된다.

다음에, 모터 장치(1)의 회전수의 제어 동작에 대해 설명한다. 토크 컨트롤 회로(18)에 있어서의 피크 전압 또는 평균 전압이 토크 컨트롤 전압 TORQUE보다 낮은 경우, 토크 컨트롤 회로(18)는 자동 이득 제어 회로(13)가 출력하는 정현파 신호 U_HL, V_HL, W_HL의 진폭을 크게 하도록 제어 전압이 출력된다. 이에 따라서, PWM 출력 비교기(14 내지 16)에서는 온 기간의 긴 PWM 신호가 생성되고 파워 드라이버(3)에 출력된다. 그 결과, 파워 드라이버(3)가 전기자 코일 LU, LV, LW에 흐르는 구동 전류가 증가하고, 모터의 회전수는 높아진다. 이 구동 전류는 토크 컨트롤 회로(18)내에서 전압으로 변환되고, 그 피크 전압 또는 평균 전압이 재차 토크 컨트롤 전압 TORQUE와 비교된다. 이 동작의 루프를 반복하고, 피크 전압 또는 평균 전압이 토크 컨트롤 전압 TORQUE와 일치하면 안정된다. 반대로, 토크 컨트롤 회로(18)에 있어서의 피크 전압 또는 평균 전압이 토크 컨트롤 전압 TORQUE보다 높은 경우는 자동 이득 제어 회로(13)가 출력하는 정현파 신호 U_HL, V_HL, W_HL의 진폭을 작게 하도록 제어 전압이 출력된다. 이에 따라서, PWM 출력 비교기(14 내지 16)에서는 온 기간이 짧은 PWM 신호가 생성되어 파워 드라이버(3)에 출력된다. 그 결과, 파워 드라 이버(3)가 전기자 코일 LU, LV, LW에 흐르는 구동 전류가 감소하고, 모터의 회전수는 낮아진다. 이 구동 전류는 토크 컨트롤 회로(18)내에서 전압으로 변환되고, 그 피크 전압 또는 평균 전압이 재차 토크 컨트롤 전압 TORQUE와 비교된다. 이 동작의 루프를 반복하고, 피크 전압 또는 평균 전압이 토크 컨트롤 전압 TORQUE와 일치하면 안정된다.

다음에, 위상 조정 회로(20)의 동작 원리를 도 2에 근거하여 설명한다. 동 도면에 있어서, 위상이 진행하는 방향은 시계회전으로 한다. U상 비반전 신호 U⁺에 대해서 V상 비반전 신호 V⁺는 120°진행하고, V상 비반전 신호 V⁺에 대해서 W상 비반전 신호 W⁺는 120°진행되고, 그리고 W상 비반전 신호 W⁺에 대해서 U상 비반전 신호 U⁺는 120°진행하고 있다. 또, U상 반전 신호 U^-는 그 비반전 신호 U⁺ 로부터 18O°의 위치에 있고, V상 반전 신호 V^-는 그 비반전 신호 V⁺ 로부터 18O°의 위치에 W상 반전 신호 W^-는 그 비반전 신호 W⁺ 로부터 18O°의 위치에 있다.

예를 들면, U상 비반전 신호 U⁺를 3O°진행하도록 조정하려면, W상 반전 신호 W^-로부터 U상 반전 신호 U^-를 증폭 또는 감쇠시키지 않고 (비율 α=1 을 곱하여) 감산한다. 또한, U상 반전 신호 U^-를 감산한다는 것은 U상 비반전 신호 U⁺를 가산하는 것과 같은 값이다. U상 비반전 신호 U⁺를 3O°보다 많이 진행되게 하려면, W상 반전 신호 W^-로부터 U상 반전 신호 U^-를 감쇠시킨 다음(비율 α<1을 곱하여) 감산한다. 따라서, U상 비반전 신호 U⁺를 6O°까지 (W상 반전 신호 W^-까지) 진행시키는 경우는 U상 반전 신호 U^-를 0으로까지 감쇠시켜서 감산하게 된다. 반대로, U상 비반전 신호 U⁺를 3O°보다 적게 진행시키면, W상 반전 신호 W^-로부터 U상 반전 신호 U^-를 증폭시킨 다음 (비율 α>1을 곱하여) 감산한다. 위상 조정 회로(20)에서는 이 U상 반전 신호 U^-의 증폭을 최대 2배로 설정하고 있으므로, 진행각의 최소는 약 19.1°이다. 따라서, 위상 조정 회로(20)에 있어서의 U상 비반전 신호 U⁺의 조정 범위는 약 19.1°로부터 약 6O°로 된다. U상 반전 신호 U^-, V상 및 W상의 비반전·반전 신호의 진행각의 조정에 대해서도 동일하다(단, 도 2에서는 U^-, V^-, W^-의 조정은 도시하지 않음). 또한, 위상의 진행각과 함께 진폭도 확대된다.

다음에, 이 원리를 실현하고 있는 위상 조정 회로(20)의 구체적인 회로를 도 3에 근거하여 설명한다. 위상 조정 회로(20)는 위상 조정 전압 입력 회로(24)와, U상 처리 회로(25)와, V상 처리 회로(26)와, W상 처리 회로(27)와, DC 레벨 보정 회로(28)와, 전압 변환 회로(29)로 구성된다. 이러한 처리 회로(25, 26, 27)에서는 각각의 차동신호 U⁺, U^- 또는 V⁺, V^- 또는 W⁺, W^-의 차에 따른 전류를 생성하고, 그리고 그 전류치에 1 및 비율 α를 곱한 전류(1 배의 전류와 α 배의 전류)를 생성한 다. 1 배의 전류는 공급할 방향의 전류, 즉 소스 전류가 되고, α 배의 전류를 곱한 전류는 제거하는 방향의 전류, 즉 싱크 전류로 된다. 그들은 소정의 결선의 편성에 의해 합성되는 것으로 감산이 행해진다. 예를 들면, W상 처리 회로(27)에서 생성된 반전 신호 W^-에 대응하는 1 배의 전류는 AU⁺ 단자에 결합하는 배선에 공급되고, U상 처리 회로(25)에서 생성된 반전 신호 U^-에 대응하는 α 배의 전류는 그 배선으로부터 제거된다. 그 합성된 결과의 전류는 DC 레벨 보정 회로(28)에 의해 DC 레벨이 보정되고, 전압 변환 회로(29)에 의해 기준 전위 V_REF를 기준으로 한 전압으로 변환된다. 이하, 상세하게 회로 구성 및 그 동작을 설명한다.

위상 조정 전압 입력 회로(24)는 위상 조정 전압의 반전 전압 VDEG^-를 베이스로 입력하는 NPN형 트랜지스터(30)와, 위상 조정 전압의 비반전 전압 VDEG⁺를 베이스로 입력하는 NPN형 트랜지스터(31)와, 트랜지스터(30, 31)의 이미터 사이에 접속된 저항(34)과, 트랜지스터(30, 31)의 각각의 이미터와 접지 전위와의 사이에 설치된 정전류원(32, 33)과 트랜지스터(30, 31)의 각각의 콜렉터에 각각의 콜렉터와 베이스가 접속되는 PNP형 트랜지스터(35, 36)와 트랜지스터(35, 36)의 서로 접속된 이미터에 이미터가 접속되고, 베이스와 콜렉터가 전원 Vcc에 접속된 NPN형 트랜지스터(37)로 구성된다. 트랜지스터(30)의 콜렉터와 트랜지스터(35)의 콜렉터와의 접속점과 트랜지스터(31)의 콜렉터와 트랜지스터(36)의 콜렉터와의 접속점으로부터, 각각 반전 전압 Vdeg^-와 비반전 전압 Vdeg⁺가 출력된다. 이 위상 조정 전압 입력 회 로(24)에 의해 위상 조정 전압 VDEG⁺, VDEG^-는 다음 단의 회로(25 내지 28)가 동작하는 입력 레벨의 전압 Vdeg⁺, Vdeg^-으로 변환된다.

U상 처리 회로(25)는 U상 비반전 신호 U⁺를 베이스로 입력하는 NPN형 트랜지스터(40u)와, U상 반전 신호 U^-를 베이스로 입력하는 NPN형 트랜지스터(41u)와 트랜지스터(40u, 41u)의 이미터 사이에 접속된 저항(44u)과, 트랜지스터(40u, 41u)의 각각의 이미터와 접지 전위와의 사이에 설정된 전류치가 Ia의 정전류원(42u, 43u)과, 트랜지스터(40u, 41u)의 각각의 콜렉터에 각각의 콜렉터와 베이스가 접속되고, 전원 Vcc에 이미터가 접속된 PNP형 트랜지스터(45u, 55u)와 트랜지스터(45u)와, 커런트 미러 회로를 구성하는 PNP형 트랜지스터(46u)와, 트랜지스터(45u)와 커런트 미러 회로를 구성하고, 콜렉터가 서로 접속된 PNP형 트랜지스터(47u 및 48u)와, 반전 전압 Vdeg^-를 베이스로 입력하고, 트랜지스터(47u 및 48u)의 콜렉터에 이미터가 접속된 PNP형 트랜지스터(5Ou)와, 비반전 전압 Vdeg⁺를 베이스로 입력하고, 트랜지스터(47u 및 48u)의 콜렉터에 이미터가 접속되고, 콜렉터가 접지된 PNP형 트랜지스터(51u)와, 트랜지스터(5Ou)의 콜렉터에 콜렉터와 베이스가 접속되고, 이미터가 접지된 NPN형 트랜지스터(52u)와, 트랜지스터(52u)와 커런트 미러 회로를 구성하는 NPN형 트랜지스터(53u)와, 트랜지스터(55u)와 커런트 미러 회로를 구성하는 PNP형 트랜지스터(56u)와, 트랜지스터(55u)와 커런트 미러 회로를 구성하고, 콜렉터가 서 로 접속된 PNP형 트랜지스터(57u 및 58u)와, 반전 전압 Vdeg^-를 베이스로 입력하고, 트랜지스터(57u 및 58u)의 콜렉터에 이미터가 접속된 PNP형 트랜지스터(60u)와, 비반전 전압 Vdeg⁺를 베이스로 입력하고, 트랜지스터(57u 및 58u)의 콜렉터에 이미터가 접속되고, 콜렉터가 접지된 PNP형 트랜지스터(61u)와, 트랜지스터(60u)의 콜렉터에 콜렉터와 페이스가 접속되고, 이미터가 접지된 NPN형 트랜지스터(62u)와, 트랜지스터(62u)와 커런트 미러 회로를 구성하는 NPN형 트랜지스터(63u)로 구성된다. 트랜지스터(46u)의 콜렉터는 AV^- 출력 단자에 트랜지스터(56u)의 콜렉터는 AV⁺ 출력 단자에 각각 접속된다. 또, 트랜지스터(53u)의 콜렉터는 AU^- 출력 단자에 트랜지스터(63u)의 콜렉터는 AU⁺ 출력 단자에 각각 접속된다.

V상 처리 회로(26), W상 처리 회로(27)는 U상 처리 회로(25)와 실질적으로 같은 회로 요소로 구성되며, 그 내부 구성의 기술은 생략 한다.

다음에, 출력 단자 AU⁺의 출력 전압에 대해 설명한다. W상 처리 회로(27)에 있어서는 W상 신호 W⁺, W^-에 따라 트랜지스터(55w)에 흐르는 전류는 변한다. 구체적으로는 W상 신호 W⁺, W^-의 차가 제로이면 트랜지스터(55w)에는 전류 Ia가 흐르고, W상 신호 W⁺, W^-의 차가 정이면 트랜지스터(55w)에 흐르는 전류는 감소하고, 반대로 W상 신호 W⁺, W^-의 차가 부이면 트랜지스터(55w)에 흐르는 전류는 증가한다. 즉, 트 랜지스터(55w)에는 정현파인 W상 신호 W⁺, W^-에 대응하여 DC 레벨을 Ia로 한 정현파 전류가 흐른다. 이 정현파 전류의 진폭은 최대 Ia가 가능하다. 이 트랜지스터(55w)와 같은 값의 전류가 트랜지스터(56w)에 흐르고, 그 전류는 출력 단자 AU⁺에 접속되는 배선에 공급하는 방향으로 흐른다.

한편, U상 처리 회로(25)에 있어서도, 트랜지스터(55u)에는 정현파인 U상 신호 U⁺, U^-에 대응하여 DC 레벨을 Ia로 한 정현파 전류가 흐른다. 이 트랜지스터(55u)와 같은 값의 전류가 트랜지스터(57u, 58u)에 흐른다. 그리고, 트랜지스터(62u)에는 비반전 전압 Vdeg⁺와 반전 전압 Vdeg^-의 차가 제로이면 트랜지스터(58u)에 흐르는 전류분이 그대로 흐른다. 비반전 전압 Vdeg⁺와 반전 전압 Vdeg^-의 차가 부이면, 트랜지스터(58u)에 흐르는 전류분의 일부는 트랜지스터(61u)를 통과하여 접지 전위에 흐르기 때문에, 트랜지스터(62u)에 흐르는 전류는 감소한다. 반대로, 비반전 전압 Vdeg⁺와 반전 전압 Vdeg^-의 차가 정이면, 트랜지스터(58u)에 흐르는 전류분에 트랜지스터(57u)에 흐르는 전류분의 일부가 더해지기 때문에, 트랜지스터(62u)에 흐르는 전류는 증가한다. 즉, 트랜지스터(62u)에는 트랜지스터(55u)에 흐르는 전류에 비반전 전압 Vdeg⁺와 반전 전압 Vdeg^-의 차에 따른 비율 α를 곱한 전류가 흐른다. 이 트랜지스터(62u)와 같은 값의 전류가 트랜지스터(63u)에 흐르고, 그 전류는 출력 단자 AU⁺에 접속되는 배선으로부터 제거하는 방향으로 흐른다.

따라서, 출력 단자 AU⁺에 접속되는 배선에 공급되는 전류가 제거되는 전류의 전류치보다 많으면, 출력 단자 AU⁺ 에는 전압 변환 회로(29)에 의해 기준 전위 V_REF를 기준으로 하여 정의 전압이 출력된다. 반대로, 출력 단자 AU⁺에 접속되는 배선에 공급되는 전류가 제거되는 전류 전류치보다 적으면, 출력 단자 AU⁺에는 전압 변환 회로(29)에 의해 기준 전위 V_REF를 기준으로 하여 부의 전압이 출력된다. 이렇게 하여, 출력 단자 AU⁺로부터는 기준 전위 V_REF를 기준으로 하여 W^--αU^-의 전압이 출력된다. 예를 들면, α=O의 경우는 W상 반전 신호 W^-와 U상이 같고 1 배의 진폭의 신호가 출력된다. α=1의 경우는 W상 반전 신호 W^-와 U상 비반전 신호 U⁺(U상 반전 신호 U^-의 부방향의 신호)의 중앙의 각도, 즉 U상 비반전 신호 U⁺ 로부터 30°진행한 각도로 약 1.73 배의 진폭의 신호가 출력된다. 또, α=2의 경우는 U상 비반전 신호 U⁺ 로부터 약 19.1°진행한 각도로 약 2.65 배의 진폭의 신호가 출력된다.

또한, 트랜지스터(56w)에는 정현파인 W상 신호 W⁺, W^-에 대응하여 DC 레벨을 Ia로 한 정현파 전류가 흐르는데 대해, 트랜지스터(63u)에는 정현파인 U상 신호 U⁺, U^-에 대응하여 DC 레벨을α× Ia로 한 정현파 전류가 흐른다. 따라서, 출력 단자 AU⁺에 접속되는 배선 전류는 (1 -α) × Ia의 DC 레벨을 가지게 된다. 이 DC 레벨을 보정하는 DC 레벨 보정 회로(28)에 대해 이하 설명한다.

DC 레벨 보정 회로(28)는 한 단이 접지된 전류치가 Ia의 정전류원(70)과, 정전류원(70)의 다른 단에 콜렉터와 베이스가 접속되고 전원 Vcc에 이미터가 접속된 PNP형 트랜지스터(71)와, 트랜지스터(71)와 커런트 미러 회로를 구성하며 콜렉터가 서로 접속된 PNP형 트랜지스터(72 및 73)와, 트랜지스터(71)와 커런트 미러 회로를 구성하는 PNP형 트랜지스터(74 내지 79)와, 반전 전압 Vdeg^-를 베이스로 입력하고, 트랜지스터(72 및 73)의 콜렉터에 이미터가 접속되고, 콜렉터가 접지된 PNP형 트랜지스터(81)와 비반전 전압 Vdeg⁺를 베이스로 입력하고, 트랜지스터(72 및 73)의 콜렉터에 이미터가 접속된 PNP형 트랜지스터(82)와, 트랜지스터(82)의 콜렉터에 콜렉터와, 베이스가 접속되고 이미터가 접지된 NPN형 트랜지스터(83)와, 트랜지스터(83)와 커런트 미러 회로를 구성하고, 각각 트랜지스터(74 내지 79)의 콜렉터에 콜렉터가 접속된 NPN형 트랜지스터(84 내지 89)로 구성된다. 트랜지스터(74 내지 79)와 트랜지스터(84 내지 89)의 각각의 접속점은 출력 단자 AU⁺ 등의 6 개의 출력 단자에 접속된다.

이 DC 레벨 보정 회로(28)에 있어서, 트랜지스터(71 내지 79)에는 전류 Ia가 흐른다. 그리고, 트랜지스터(83)에 흐르는 전류는 비반전 전압 Vdeg⁺, 반전 전압 Vdeg^-의 차에 따라 변하여 (2-α) × Ia로 된다. 이 트랜지스터(83)와 같은 값의 전류가 트랜지스터(84 내지 89)에 흐른다. 이 전류가 트랜지스터(71 내지 79)의 전류 Ia와 합성되므로, DC 레벨 보정 회로(28)는 (α-1) × Ia의 DC 전류를 출력하게 된다. 이 DC 전류가 전술한 (1-α) × Ia의 DC 레벨을 가지는 전류와 합성됨으로써, DC 레벨이 0의 전류로 된다. 이와 같이 하여, DC 레벨 보정 회로(28)에 의해 DC 레벨은 보정된다.

다음에, 전압 변환 회로(29)를 설명한다. 전압 변환 회로(29)는 각각 한 단이 출력 단자 AU⁺ 등의 6 개의 출력 단자에 접속되고, 다른 단이 공통으로 기준 전위 V_REF에 접속되는 저항(9O 내지 95)로 구성된다. 전압 변환 회로(29)에 입력된 전류에 저항(9O 내지 95)의 저항값을 곱한 전압이 출력된다.

이상과 같이, 위상 조정 회로(20)는 위상 조정 전압 입력 회로(24)와, U상 처리 회로(25)와, V상 처리 회로(26)와, W상 처리 회로(27)와, DC 레벨 보정 회로(28)와, 전압 변환 회로(29)를 구비함으로써, 위상 조정 전압 VDEG⁺, VDEG^-에 의해 비율 α를 조정하고, 그리고, U상 비반전 신호 AU⁺ 로서 W상 비반전 신호 W⁺의 반전 신호(즉 W^-)로부터 비율 α를 곱한 U상 비반전 신호 U⁺의 반전 신호(즉 U^-)를 감산한 것을 출력하고, V상 비반전 신호 AV⁺로서 U상 비반전 신호 U⁺의 반전 신호(즉 U^-)로부터 비율 α를 곱한 V상 비반전 신호 V⁺의 반전 신호(즉 V^-)를 감산한 것을 출 력하고, W상 비반전 신호 AW⁺ 로서 V상 비반전 신호 V⁺의 반전 신호(즉 V^-)로부터 비율 α를 곱한 W상 비반전 신호 W⁺의 반전 신호(즉 W^-)를 감산한 것을 출력한다. 또, U상 반전 신호 AU^-로서 W상 반전 신호 W^- 반전 신호(즉 W⁺)로부터 비율 α를 곱한 U상 반전 신호 U^-의 반전 신호(즉 U⁺)를 감산한 것을 출력하고, V상 반전 신호 AV^-로서 U상 반전 신호 U^-의 반전 신호(즉 U⁺)로부터 비율 α를 곱한 V상 반전 신호 V^- 반전 신호(즉 V⁺)를 감산한 것을 출력하고, W상 반전 신호 AW^-로서 V상 반전 신호 V^- 반전 신호(즉 V⁺)로부터 비율 α를 곱한 W상 반전 신호 W^-의 반전 신호 (즉 W⁺)를 감산한 것을 출력한다.

또한, 본 발명은 상술한 실시형태에 한정되는 일 없이, 특허 청구의 범위에 기재한 사항의 범위내에서의 다양한 설계 변경이 가능하다. 예를 들면, 실시형태에서 설명한 위상 조정 회로(20)는 3상의 차동신호와 위상 조정용의 차동전압을 입력하고, 그들 3상의 위상을 조정하여 3상의 차동신호 AU⁺, AU^-, AV⁺, AV^-, AW⁺, AW^-를 출력하는 것이지만, 3상의 비반전 신호 AU⁺, AV⁺, AW⁺만을 출력하는 회로도 가능하다. 이 경우, 차동신호 출력에 비해 다음 단의 회로, 즉 자동 이득 제어 회로(13)의 입력 오프셋 등에 의해 이를 처리하는 정현파의 정밀도가 떨어지는 일도 있을 수 있으나, 위상 조정 회로(20)의 회로 규모를 작게 할 수 있다. 또, DC 레벨 보정 회로(28)는 자동 이득 제어 회로(13)의 입력단의 구성을 간단하게 하도록 설치된 것이지만, 자동 이득 제어 회로(13)의 입력단에 같은 회로를 설치하거나 또는 용량이 큰 커플링 콘덴서를 통해 AC 입력으로 한 회로를 설치하는 등을 함으로써, 위상 조정 회로(20)의 DC 레벨 보정 회로(28)를 생략하는 것도 가능하다. 또, 전압 변환 회로(29)는 자동 이득 제어 회로(13)의 입력단에 같은 회로를 설치하거나 또는 직접 전류를 입력하는 회로를 설치하는 등을 함으로써 생략하는 것도 가능하다.

또, 상기의 위상 조정 회로(20)의 원리는 상술한 대로의 비교적 간단한 회로에 의해 실현할 수 있으나, 다른 복잡한 연산, 예를 들면 U상의 비반전 신호 U⁺와 V상의 비반전 신호 V⁺를 연산하여 출력 신호 AU⁺를 생성하는 등 외 원리를 이용할 수도 있다.

본 발명에 의하면, 3상의 정현파 신호의 정밀한 위상 조정을 가능하게 하는 위상 조정 회로, 이 위상 조정 회로를 구비하여 넓은 회전수의 범위로 효율을 높이고 정음화를 도모하는 것이 가능한 모터 구동 제어 회로, 및 이를 구비하는 모터 장치를 제공할 수 있다.

Claims

각 상 사이의 위상차가 120°인 제1상, 제2상, 및 제3상 정현파 신호를 입력하고, 그들의 위상을 위상 조정 전압으로 조정하여 제1상, 제2상, 및 제3상 정현파 신호를 출력하는 위상 조정 회로로서,

제1상 입력 정현파 신호에 위상 조정 전압에 따른 비율을 곱한 제2상 또는 제3상 입력 정현파 신호를 연산한 것을 어느 하나의 정현파 신호로서 출력하고,

제2상 입력 정현파 신호에 상기 비율을 곱한 제3상 또는 제1상 입력 정현파 신호를 연산한 것을 어느 하나의 정현파 신호로서 출력하고,

제3상 입력 정현파 신호에 상기 비율을 곱한 제1상 또는 제2상 입력 정현파 신호를 연산한 것을 어느 하나의 정현파 신호로서 출력하는 것을 특징으로 하는 위상 조정 회로.
제1항에 있어서,

제1상 입력 정현파 신호의 반전 신호로부터 상기 비율을 곱한 제2상 입력 정현파 신호의 반전 신호를 감산한 것을 제2상 정현파 신호로서 출력하고,

제2상 입력 정현파 신호의 반전 신호로부터 상기 비율을 곱한 제3상 입력 정현파 신호의 반전 신호를 감산한 것을 제3상 정현파 신호로서 출력하고,

제3상 입력 정현파 신호의 반전 신호로부터 상기 비율을 곱한 제1상 입력 정현파 신호의 반전 신호를 감산한 것을 제1상 정현파 신호로서 출력하는 것을 특징 으로 하는 위상 조정 회로.
제1항 또는 제2항에 있어서,

제1상 입력 정현파 신호의 반전 신호에 대응하는 제1 전류와, 이와 반대 방향으로 흐르며 상기 비율을 곱한 제2상 입력 정현파 신호의 반전 신호에 대응하는 제2 전류와, 그들의 DC 레벨의 차를 보정하는 DC 전류를 합성한 제1 신호를 제2상 정현파 신호로서 출력하고,

제2상 입력 정현파 신호의 반전 신호에 대응하는 제3 전류와, 이와 반대 방향으로 흐르며 상기 비율을 곱한 제3상 입력 정현파 신호의 반전 신호에 대응하는 제4 전류와, 그들의 DC 레벨의 차를 보정하는 DC 전류를 합성한 제2 신호를 제3상 정현파 신호로서 출력하고,

제3상 입력 정현파 신호의 반전 신호에 대응하는 제5 전류와, 이와 반대 방향으로 흐르며 상기 비율을 곱한 제1상 입력 정현파 신호의 반전 신호에 대응하는 제6 전류와, 그들의 DC 레벨의 차를 보정하는 DC 전류를 합성한 제3 신호를 제1상 정현파 신호로서 출력하는 것을 특징으로 하는 위상 조정 회로.
제1항에 있어서,

상기 위상 조정 전압은 고정치인 것을 특징으로 하는 위상 조정 회로.
제1항에 있어서,

상기 위상 조정 전압은 가변인 것을 특징으로 하는 위상 조정 회로.
제1항에 있어서,

제1상, 제2상, 및 제3상 입력 정현파 신호의 위상은 상기 비율에 근거하여 결정하는 위상의 진행각만 임의로 진행시키고, 또 상기 위상의 진행각은 약 19.1°에서부터 약 6O°의 범위에 있는 것을 특징으로 하는 위상 조정 회로.
제6항에 있어서,

상기 위상의 진행각은 상기 비율이 O 이면 약 6O°, 상기 비율이 1 이면 약 3O°, 상기 비율이 2이면 약 19.1°인 것을 특징으로 하는 위상 조정 회로.
제6항에 있어서,

제1상, 제2상, 및 제3상 입력 정현파 신호의 진폭은 위상의 진행각과 함께 증가하는 것을 특징으로 하는 위상 조정 회로.
제8항에 있어서,

진폭의 증가는 상기 비율이 O 이면 1 배, 상기 비율이 1 이면 약 1.73 배, 상기 비율이 2이면 약 2.65 배인 것을 특징으로 하는 위상 조정 회로.
제1항에 있어서,

위상 조정 전압 입력 회로와, U상 처리 회로와, V상 처리 회로와, W상 처리 회로를 구비하는 것을 특징으로 하는 위상 조정 회로.
제10항에 있어서,

DC 레벨 보정 회로와, 전압 변환 회로를 추가로 구비하는 것을 특징으로 하는 위상 조정 회로.
제10항에 있어서,

위상 조정 전압 입력 회로는 복수의 NPN형 트랜지스터, 복수의 PNP형 트랜지스터 및 적어도 1 개의 저항을 포함하는 것을 특징으로 하는 위상 조정 회로.
제10항에 있어서,

U상 처리 회로, V상 처리 회로, W상 처리 회로의 각각은 복수의 NPN형 트랜지스터, 복수의 PNP형 트랜지스터 및 적어도 1 개의 저항을 포함하는 것을 특징으로 하는 위상 조정 회로.
제11항에 있어서,

DC 레벨 보정 회로는 정전류원, 복수의 PNP형 트랜지스터 및 복수의 NPN형 트랜지스터를 포함하는 것을 특징으로 하는 위상 조정 회로.
제11항에 있어서,

전압 변환 회로는 복수의 저항을 포함하는 것을 특징으로 하는 위상 조정 회로.
제1항에 있어서,

상기 비율은 적어도 2개의 위상 조정 전압에 의해 조정되는 것을 특징으로 하는 위상 조정 회로.
U상, V상, W상의 회전 위치 신호를 입력하여 증폭하는 회전 위치 신호 증폭기와,

회전 위치 신호 증폭기가 출력하는 U상, V상, W상의 신호를 상기 제1상, 제2상, 제3상 정현파 신호로서 입력하는 청구항 1에 기재된 위상 조정 회로와,

위상 조정 회로가 출력하는 U상, V상, W상의 신호를 입력하고, 그 이득이 모터의 전기자 코일의 구동 전류에 의해 피드백 제어되는 자동 이득 제어 회로를 구비하는 것을 특징으로 하는 모터 구동 제어 회로.
제17항에 있어서,

U상, V상, W상의 회전 위치 신호의 적어도 어느 하나에 의해 주기적인 펄스열을 생성하는 펄스열 생성 회로와,

상기 펄스열의 주파수를 대응하는 전압으로 변환하고, 상기 전압을 위상 조 정 전압으로서 출력하는 주파수 전압 변환 회로를 추가로 구비하는 것을 특징으로 하는 모터 구동 제어 회로.
제17항 또는 제18항에 기재된 모터 구동 제어 회로와,

상기 모터 구동 제어 회로에 의해 제어되어서 모터의 전기자 코일을 구동하는 파워 드라이버와,

모터의 회전자의 위치를 검출하여 회전 위치 신호를 출력하는 회전 위치 검출 소자 구비하는 것을 특징으로 하는 모터 장치.