KR20060026913A

KR20060026913A - 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 방법및 장치

Info

Publication number: KR20060026913A
Application number: KR1020060008557A
Authority: KR
Inventors: 히로타카 다무라; 히데키 다카우치; 쯔-싱 청; 고타로 고토
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-06-02
Filing date: 2006-01-26
Publication date: 2006-03-24
Also published as: US6400616B1; US20020125933A1; EP0963083A3; EP1564950A1; KR20000005821A; KR100622957B1; US6166971A; EP1564948A1; KR20060024002A; TW440767B; KR20060024003A; EP1564949A1; EP1564948B1; US6707727B2; KR100611584B1; KR100611586B1; EP0963083A2; KR100611585B1

Abstract

본 발명은 신호 전송 선로를 통과하여 수신기 회로에 신호를 전송하는 구동기 회로에 관한 것이다. 이 구동기 회로는 출력 구동기, 전방 구동기 및 레벨 조절기를 구비한다. 전방 구동기는 출력 구동기를 구동시키고, 레벨 조절기는 전방 구동기의 출력 레벨을 조절한다. 출력 구동기는 그 레벨이 전방 구동기의 출력 레벨에 응답하여 변동하는 신호를 발생시킨다.

Description

파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 방법 및 장치{METHOD OF AND APPARATUS FOR CORRECTLY TRANSMITTING SIGNALS AT HIGH SPEED WITHOUT WAVEFORM DISTORTION}

본 발명은 첨부된 도면을 참조하여, 후술하는 바람직한 실시예로부터 명확하게 이해될 것이다.

도 1은 종래 기술에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 2는 본 발명의 제1 실시 태양에 따른 신호를 전송하기 위한 구동기 회로의 기본 회로를 도시한 도면.

도 3a는 도 1의 종래 기술의 동작을 도시한 도면.

도 3b는 도 2의 구동기 회로의 동작을 도시한 도면.

도 4는 본 발명의 제1 실시 태양의 제1 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 5는 도 4의 구동기 회로의 가변 이득 유닛을 도시한 도면.

도 6은 도 4의 구동기 회로의 증폭기 회로를 도시한 도면.

도 7은 본 발명의 제1 실시 태양의 제2 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 8은 본 발명의 제1 실시 태양의 제3 실시예에 따른 신호를 전송하기 위한 구동기 회로의 전방 구동기를 도시한 도면.

도 9는 제3 실시예의 출력 구동기를 도시한 도면.

도 10은 제3 실시예의 수정에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 11은 본 발명의 제1 실시 태양의 제4 실시예에 따른 신호를 전송하기 위한 구동기 회로의 출력 구동기를 도시한 도면.

도 12는 본 발명의 제1 실시 태양의 제5 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 13은 본 발명의 제1 실시 태양의 제6 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 14는 본 발명의 제1 실시 태양의 제7 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 15는 본 발명의 제1 실시 태양의 제8 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한 도면.

도 16은 도 15의 구동기 회로의 전방 구동기를 도시한 도면.

도 17은 도 15의 구동기 회로의 출력 구동기를 도시한 도면.

도 18은 도 16의 전방 구동기의 선구동기(pre-driver)를 도시한 도면.

도 19 및 도 20은 도 16 내지 도 18의 구동기 회로의 시뮬레이션 파형을 도시한 도면.

도 21은 본 발명의 제1 실시 태양의 제9 실시예에 따른 신호를 전송하기 위 한 구동기 회로의 출력 구동기를 도시한 도면.

도 22는 본 발명의 제1 실시 태양의 제10 실시예에 따른 신호를 전송하기 위한 구동기 회로의 출력 구동기를 도시한 도면.

도 23은 본 발명의 제1 실시 태양의 제11 실시예에 따른 신호를 전송하기 위한 구동기 회로의 출력 구동기를 도시한 도면.

도 24는 제11 실시예를 수정한 회로를 도시한 도면.

도 25는 본 발명의 제1 실시 태양의 제12 실시예에 따른 신호를 전송하기 위한 구동기 회로의 출력 구동기를 도시한 도면.

도 26은 본 발명의 제1 실시 태양의 제13 실시예에 따른 신호를 전송하기 위한 구동기 회로의 출력 구동기를 도시한 도면.

도 27은 제13 실시예를 수정한 회로를 도시한 도면.

도 28은 도 27을 수정한 회로의 동일한 구동기를 도시한 도면.

도 29는 종래 기술에 따른 신호 전송 시스템을 도시한 도면.

도 30은 본 발명의 제2 실시 태양에 따른 수신기 회로의 주요부를 도시한 도면.

도 31은 도 30의 수신기 회로 내에서 공통 모드 전압을 제거한 도면.

도 32는 본 발명의 제2 실시 태양의 제1 실시예에 따른 수신기 회로를 도시한 도면.

도 33은 본 발명의 제2 실시 태양의 제2 실시예에 따른 수신기 회로를 도시 한 도면.

도 34는 도 33의 수신기 회로의 커패시터 회로망을 도시한 도면.

도 35는 도 34의 커패시터 회로망에 의해 사용되는 제어 신호의 타이밍도.

도 36a 및 도 36b는 도 34의 커패시터 회로망의 동작을 도시한 도면.

도 37은 본 발명의 제2 실시 태양의 제3 실시예에 따른 수신기 회로를 도시한 도면.

도 38은 본 발명의 제2 실시 태양의 제4 실시예에 따른 수신기 회로를 도시한 도면.

도 39는 도 38을 다시 도시한 회로도.

도 40은 본 발명의 제2 실시 태양의 제5 실시예에 따른 수신기 회로를 도시한 도면.

도 41은 본 발명의 제2 실시 태양의 제6 실시예에 따른 수신기 회로를 도시한 도면.

도 42는 본 발명의 제2 실시 태양의 제7 실시예에 따른 수신기 회로를 도시한 도면.

도 43은 도 42의 제7 실시예를 기초로한 회로도.

도 44는 도 43의 회로 뒤에 위치한 회로를 도시한 도면.

도 45는 본 발명의 제2 실시 태양의 제8 실시예에 따른 수신기 회로를 도시한 도면.

도 46은 도 45의 제8 실시예에 사용되는 제어 신호의 타이밍도.

도 47은 종래 기술에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 48은 본 발명의 제3 실시 태양에 따른 타이밍 신호 발생기 회로의 기본 회로를 도시한 도면.

도 49는 본 발명의 제3 실시 태양의 제1 실시예에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 50은 도 49의 회로의 동작을 도시한 도면.

도 51은 본 발명의 제3 실시 태양의 제2 실시예에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 52는 본 발명의 제3 실시 태양의 제3 실시예에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 53은 본 발명의 제3 실시 태양의 제4 실시예에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 54는 본 발명의 제3 실시 태양의 제5 실시예에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 55는 본 발명의 제3 실시 태양의 제6 실시예에 따른 타이밍 신호 발생기 회로를 도시한 도면.

도 56a, 도 56b 및 도 56c는 본 발명의 제3 실시 태양의 구체적인 실시예를 도시한 도면.

도 57a 및 도 57b는 도 56a 내지 도 56c의 회로의 위상 보간기를 도시한 도 면.

도 58은 도 57a 및 57b의 위상 보간기의 직각 혼합기를 도시한 도면.

도 59는 도 57a 및 57b의 위상 보간기의 클램프를 도시한 도면.

도 60은 도 56a 내지 도 56c의 회로의 D/A 변환기를 도시한 도면.

도 61은 종래 기술에 따른 신호 전송 시스템을 도시한 도면.

도 62a 내지 62d는 본 발명의 제4 실시 태양의 기본 회로를 도시한 도면.

도 63은 본 발명의 제4 실시 태양의 제1 실시예에 따른 구동기 회로를 도시한 도면.

도 64는 도 63의 구동기 회로의 동작을 도시한 도면.

도 65는 본 발명의 제4 실시 태양의 제2 실시예에 따른 구동기 회로를 도시한 도면.

도 66은 도 65의 구동기 회로에 사용되는 4 상 클록 신호의 타이밍도.

도 67은 본 발명의 제4 실시 태양의 제3 실시예에 따른 구동기 회로를 도시한 도면.

도 68은 도 67의 제3 실시예를 수정한 구동기 회로를 도시한 도면.

도 69는 도 68의 회로의 고정 전류 구동기를 도시한 도면.

도 70은 본 발명의 제4 실시 태양의 제4 실시예에 따른 수신기 회로를 도시한 도면.

도 71a 내지 71c는 도 70의 수신기 회로의 동작을 도시한 도면.

도 72는 본 발명의 제4 실시 태양의 제5 실시예에 따른 수신기 회로를 도시 한 도면.

도 73은 도 72의 수신기 회로의 동작을 도시한 도면.

도 74는 도 72의 수신기 회로의 등화기를 도시한 도면.

도 75는 본 발명의 제4 실시 태양의 제6 실시예에 따른 신호 전송 시스템을 도시한 도면.

도 76a 및 76b는 도 75의 시스템의 구동기 회로의 동작을 도시한 도면.

도 77은 도 75의 시스템의 수신기 회로를 도시한 도면.

도 78은 도 77의 수신기 회로에 의해 사용된 제어 신호의 타이밍도.

도 79a 및 도 79b는 도 77의 수신기 회로의 동작을 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명*

1 : 출력 구동기

2 : 수신기

3 : 신호 전송 선로

4 : 전방 구동기

5 : 레벨 조절기

2001 : 커패시터망

2002 : 비교기

2003 : 공통 모드 귀환 회로

3001 : 제1 타이밍 신호 발생기

3002 : 위상 제어기

3003 : 제2 타이밍 신호 발생기

3004 : 분주비 제어기

3011 : 4 상 클록 신호 발생기

3012 : 위상 보간기

4011 : 고정 전류 구동기

4021 : 지연단

4040 : 4 상 클록 신호 발생기

본 발명은 신호 전송 기술에 관한 것이다. 보다 구체적으로, 본 발명의 제1 실시 태양은 LSI 칩들간 또는 LSI 칩 내의 소자들 또는 회로 블럭들간에 신호를 전송하는 데 사용되는 구동 회로에 관한 것이고, 본 발명의 제2 실시 태양은 고속으로 신호를 전송할 수 있는 수신기 회로 및 신호 전송 시스템에 관한 것이다. 또한, 본 발명의 제3 실시 태양은 넓은 범위의 동작 주파수의 타이밍 신호 발생기 회로에 관한 것이고, 본 발명의 제4 실시 태양은 고속으로 신호를 전송할 수 있는, 구동 회로, 수신기 회로 및 신호 전송 시스템을 수반하는 신호 전송 기술에 관한 것이다.

최근들어, 컴퓨터와 같은 정보 처리 장치의 성능이 매우 증가되었다. 특히, DRAM 및 프로세서의 성능이 경이적으로 증가되었다. 이러한 성능의 증가와 보조를 맞추기 위해서는 신호 전송 속도가 증가하여야만 한다.

예컨대, 컴퓨터의 DRAM과 프로세서간의 속도차는 컴퓨터의 성능을 감소시킨다. 칩의 크기가 증가함에 따라, 칩들간의 신호 전송뿐만 아니라 각 칩 내의 소자들 또는 회로 블럭들간의 신호 전송 또한 칩의 성능에 중대한 영향을 미친다. 또한, 다중 프로세서 서버(server)를 형성하는 장치들간 또는 서버와 주변 장치의 회로들간의 신호 전송도 중요하다. 고속 신호 전송을 실현하기 위해서는, 고속의 신호 전송이 가능한 구동 회로가 요구된다.

고속 신호 전송은 LSI의 집적도의 증가 및 전원 전압과 신호 크기의 감소로 인해 서버와 주기억 장치간, 망을 통해 서로 연결된 서버들간 및 인쇄 회로 기판들간 뿐만 아니라, 칩들간 및 칩 내의 소자들 또는 회로 블럭들간에도 필요하다. 전송 속도를 증가시키기 위해서는 고속으로 신호를 정확하게 송신 및 수신할 수 있는 수신기 회로 및 신호 전송 시스템이 필요하다.

수신기 회로는 LSI간에 고속으로 전송된 신호를 수신하기 위해서 정확한 타이밍으로 동작하여야 한다. 정확한 수신 타이밍을 구현하기 위해서는 정확한 타이밍 신호를 발생하여야 한다. 이를 위해, DLL(Delay Locked Loop) 기술 및 PLL(Phase Locked Loop) 기술이 사용된다. 서버를 주기억 장치에 연결하는 케이블이 길거나 전송 특성이 나쁘다면, 동작 주파수가 신호를 정확하게 전송하기 위해 감소된다. 따라서, 타이밍 신호 발생기는 높은 속도에서 정확한 타이밍 신호를 발생하고, 넓은 주파수 범위에서 동작할 수 있어야 한다. 또한, 신호 전송 기술은 고 주파 신호 요소 및 선간의(line-to-line) 간섭으로 인한 파형 왜곡을 제거할 수 있어야 한다.

종래 기술 및 이로 인한 문제점은 도면을 참조하여 상세히 설명될 것이다.

본 발명의 제1 실시 태양의 목적은 파형 왜곡 또는 코드간 간섭 없이 신호를 정확하게 전송할 수 있는 구동기 회로를 제공하는 것이다.

본 발명의 제2 실시 태양의 목적은 고속으로 신호를 정확하게 송수신할 수 있는 수신기 회로 및 신호 전송 시스템을 제공하는 것이다.

본 발명의 제3 실시 태양의 목적은 순간 이상(jitter) 없이 정확하고 고속인 타이밍 신호를 발생하기 위해, 넓은 주파수 범위에서 동작 가능한 간단한 구조의 타이밍 신호 발생기 회로를 제공하는 것이다.

본 발명의 제4 실시 태양의 목적은 고주파 신호 요소 및 선간의 간섭으로 인한 파형 왜곡 없이 고속으로 신호를 정확히 전송할 수 있는 신호 전송 기술을 제공하는 것이다.

본 발명의 제1 실시 태양에 따르면, 본 발명은 출력 구동기를 구비하고 신호를 전송하기 위한 구동기 회로, 출력 구동기를 구동시키기 위한 전방 구동기 및 전방 구동기의 출력 레벨을 조절하는 레벨 조절기를 제공하여, 그 출력 구동기는 전방 구동기의 출력 레벨에 응답하여 변하는 특정 레벨을 갖는 신호를 출력한다.

출력 구동기는 p 채널 및 n 채널 MOS 트랜지스터를 사용하는, 드레인이 접지된 푸시풀(push-pull) 구조를 포함할 수 있다. 출력 구동기는 출력 레벨이 전방 구 동기의 출력 레벨을 조절함에 따라 변하는 전압 증폭기 회로일 수 있다. 출력 구동기는 출력 전압 레벨이 전방 구동기의 출력 전류 레벨을 조절함에 따라 변하는 전류/전압 변환기 회로일 수 있다. 출력 구동기는 출력 임피던스를 낮추기 위한 귀환 회로를 포함할 수 있다.

출력 구동기는 입력 신호 레벨을 조절하기 위해 레벨 조절기와 결합된 가변 이득 유닛 및 레벨 조절된 입력 신호를 증폭하기 위한 증폭기를 구비할 수 있다. 전방 구동기는 입력 신호를 수신하기 위한 전류 제한 인버터일 수 있으며, 그 전류 제한 인버터의 출력 레벨은 레벨 조절기에 의해 그곳으로 흐르는 전류를 제어함으로써 조절된다. 출력 구동기의 출력은 전송 선로의 특성을 등화하기 위해, 일련의 선행 디지탈 값에 응답하여 변할 것이다.

전방 구동기는 출력 구동기에 공통으로 연결된 복수 개의 구동기를 포함할 것인데, 그 전방 구동기의 구동기는 출력 구동기에 의해 제공된 일련의 지난 디지탈 데이타를 수신하고, 전송 선로의 특성을 등화한다. 그 전방 구동기의 구동기들은 각각 계수를 가지고, 수신 데이타를 그 계수로 곱하고, 출력 구동기에 그 곱을 제공한다.

전방 구동기는 제1 및 제2 구동기를 포함하는데, 구동기 회로에 입력된 디지탈 신호는 직접 전방 구동기의 제1 구동기로 제공되고, 동시에 한 비트 지연되고, 반전되고, 전방 구동기의 제2 구동기로 제공되어, 이로 인해 전송 선로의 특성을 등화시킨다. 전방 구동기의 제1 및 제2 구동기는 서로 병렬로 배치될 것이고, 그 제2 구동기는 계수로 지연되고, 반전된 신호를 곱하고, 그 전방 구동기의 제1 및 제2 구동기는 출력 구동기를 구동시키기 위해 서로 더해질 것이다. 전송 선로의 특성은 출력 구동기에 의해 제공되고, 전송 선로를 통해 전송된 신호 내의 고주파 요소의 감쇄를 보상함으로써 등화될 것이다. 전방 구동기는 병렬/직렬 변환을 수행하기 위해 인터리빙(interleaving)된 복수 개의 구동기 쌍을 포함할 것이다.

출력 구동기는 p 채널 및 n 채널 MOS 트랜지스터를 사용하는, 소스가 접지된 푸시풀 구조를 포함할 것이다. 출력 구동기의 p 채널 MOS 트랜지스터의 게이트 전압은 높은 소스 전압과 낮은 소스 전압 사이의 중간 전압 이상으로 설정될 것이고, n 채널 MOS 트랜지스터의 게이트 전압은 출력 구동기가 중간 전압을 제공할 때 그 중간 전압 이하로 설정될 것이다. n 채널 MOS 트랜지스터의 게이트는 드레인이 접지된 n 채널 MOS 회로에 의해 구동될 것이고, p 채널 MOS 트랜지스터의 게이트는 드레인이 접지된 p 채널 MOS 회로에 의해 구동될 것이다.

출력 구동기는 높은 소스 전압 보다 소정의 값만큼 낮고, 낮은 소스 전압 보다 소정의 값만큼 높은 전압에 의해 구동될 것이다. 출력 구동기는 출력 구동기를 구동시키기 위한 전압들간의 중간 전압을 높은 소스 전압과 낮은 소스 전압 사이의 중간 전압과 같게 하는 동일한 구동기를 포함할 것이다.

본 발명의 제2 실시 태양에 따르면, 본 발명은 차동 입력 신호를 수신하고, 전하를 축적하기 위한 커패시터와 차동 입력 신호를 커패시터에 제공하는 것을 스위칭하는 스위치를 갖는 커패시터 회로망 및 커패시터 회로망의 출력을 증폭기 위한 인버터와 인버터의 출력을 수신하고, 거의 고정된 값으로 공통 모드(common-mode) 전압을 유지하는 공통 모드 귀환 회로를 갖는 비교기를 구비하는 수신기 회 로를 제공한다.

또한, 본 발명의 제2 실시 태양에 따르면, 본 발명은 차동 구동기 회로를 구비하는 신호 전송 시스템 및 차동 구동기 회로에 의해 제공된 차동 신호를 전송하기 위해, 차동 구동기 회로에 연결된 케이블 및 케이블에 연결되어 차동 신호를 검출하기 위한 수신기 회로를 제공하는데, 이 수신기 회로는 차동 입력 신호를 수신하고, 전하를 축적하기 위한 커패시터와 차동 입력 신호를 커패시터에 제공하는 것을 스위칭하는 스위치를 갖는 커패시터 회로망 및 커패시터 회로망의 출력을 증폭기 위한 인버터와 인버터의 출력을 수신하고, 거의 고정된 값으로 공통 모드(common-mode) 전압을 유지하는 공통 모드 귀환 회로를 갖는 비교기를 구비한다.

커패시터 회로망은 차동 입력 신호의 저주파수 영역 내의 공통 모드 전압을 감소시킬 것이고, 비교기는 차동 입력 신호의 고주파수 영역 내의 공통 모드 전압을 감소시킬 것이다. 커패시터 회로망은 부분 응답 검출기 회로를 형성할 것이다. 수신기 회로는 비교기의 입력 단자에 위치한 선충전(precharge) 회로를 더 포함할 것이다. 이 선충전 회로는 소정의 소스 전압을 비교기의 입력 단자에 인가함으로써 비교기를 선충전한다. 선충전 회로는 비교기의 입력 단자에 설치된 인버터의 출력을 비교기의 입력 단자에 제공함으로써 비교기를 선충전한다.

비교기에 설치된 인버터는 각각 고정 전류 로드(constant-current-load) 인버터일 것이다. 그 인버터는 각각 상보형 MOS 인버터일 것이다. 공통 모드 귀환 회로는 두 쌍의 입력 트랜지스터를 갖는 차동 증폭기 및 전류 미러 연결된 귀환 회로를 포함할 것이다. 공통 모드 귀환 회로는 한 쌍의 신호선을 증폭하는 두 개의 상 보형 MOS 인버터의 출력을 결합함으로써 공통 모드 전압을 검출하는 검출기를 포함할 것이다.

그 비교기는 비교기의 각 출력 신호의 크기를 소정의 레벨 영역 이하로 억제하는 클램프 회로를 포함할 것이다. 소정의 레벨의 영역은 소스 전압의 영역일 것이다. 비교기는 상기 공통 모드 귀환 회로의 차동 모드 하에서 상기 커패시터망에 의해 제공된 신호를 증폭하기 위한 증폭도를 변경하는 제어 회로를 포함하고, 그 증폭도는 차동 모드 하에서 커패시터망에 의해 제공된 신호를 증폭한 후에 증가되어 그 공통 모드 귀환 회로는 래치 회로로서 동작할 것이다.

본 발명의 제3 실시 태양은 클록 신호를 수신하고, 클록 신호에 가변적인 유효 지연을 주고, 제1 타이밍 신호를 발생하는 제1 타이밍 신호 발생기와, 제1 타이밍 신호의 위상을 제어하는 위상 제어기 및 제1 타이밍 신호의 주파수를 정수로 분주하고, 그 주파수가 정수로 분주된 제1 타이밍 신호의 주파수의 몫인 제2 타이밍 신호를 발생시키는 제2 타이밍 신호 발생기를 포함하는 타이밍 신호 발생기 회로를 제공한다.

그 위상 제어기는 제1 타이밍 신호를 서서히 전후로 이동시켜서, 제1 타이밍 신호의 위상은 기준 역할을 하는 클록 신호에 대해 거의 360 도의 범위내에서 변한다. 제2 타이밍 신호 발생기는 주파수 분주 회로일 것이다. 이 주파수 분주 회로는 가변적인 주파수 분주비를 사용할 것이다. 제1 타이밍 신호 발생기의 동작 주파수 및 주파수 분주 회로의 주파수 분주비는 제1 타이밍 신호가 제1 타이밍 신호 발생기의 최대 클록 주파수보다 낮은 주파수를 갖도록 변경될 것이다. 제1 타이밍 신호 발생기는 가변 지연 회로일 것이고, 제2 타이밍 신호 발생기는 클록 신호를 카운트함으로써 유효 지연을 발생시키는 지연 발생기 회로일 것이고, 지연 발생기 회로의 출력은 가변 지연 회로에 제공될 것이다.

제1 타이밍 신호 발생기는 가변 지연 회로일 것이고, 제2 타이밍 신호 발생기는 클록 신호 또는 제1 타이밍 신호를 수신하는 순차 회로의 출력에 응답하여 제1 타이밍 신호를 게이트로 제어하는 회로일 것이다. 그 가변 지연 회로는 클록 신호를 수신하는 다상 클록 발생기 회로 및 다상 클록 발생기 회로의 출력 신호를 수신하는 위상 보간기를 포함할 것이다.

제1 타이밍 신호 발생기는 탭핑된 지연단 및 그 탭핑된 지연단의 출력 신호 중 하나를 선택하는 선택기를 포함할 것이다. 그 타이밍 신호 발생기 회로는 클록 신호에 정수를 곱하고, 제1 타이밍 신호 발생기에 그 주파수가 신호 전송에 사용되는 클록 신호의 주파수보다 높은 그 곱 신호를 제공하는 위상 동기 루프(phase locked loop)를 더 포함할 것이다. 그 위상 제어기는 제2 타이밍 신호의 위상과 외부 클록 신호의 위상을 비교하고, 제1 타이밍 신호의 위상을 제어하기 위해 출력 신호를 제공하는 위상 비교 회로를 포함할 것이다.

본 발명의 제4 실시 태양은 구동기로부터 수신기로 신호를 전송하는 방법을 제공하는데, 그 방법은 구동기로부터 전송되는 신호내에 포함된 각 코드의 상승 시간 및 하강 시간의 합을 한 비트 시간과 같거나 더 길게 만드는 단계를 포함한다.

그 방법은 수신기에 수신된 신호의 한 비트 시간의 값을 수신된 신호가 최고점에 이르는 그 비트 시간의 후반부에 따라 결정하는 단계를 더 포함할 것이다. 그 방법은 구동기로부터 0 및 1을 교대로 반복하는 일련의 기준 코드를 전송하는 단계와, 수신기에서 기준 코드를 검출하고 수신된 신호 내에 0 및 1을 검출하기 위한 임계값으로 사용되는 수신 타이밍을 결정하는 단계 및 최적의 수신 타이밍을 제공하기 위해 수신기에서 결정된 수신 타이밍의 위상을 소정의 값만큼 쉬프트시키는 단계를 더 포함할 것이다. 그 방법은 수신된 신호로부터 코드간 간섭을 제거하기 위한 등화 과정을 수신기에서 수행하는 단계를 더 포함할 것이다. 코드간 간섭을 제거하는 단계는 구동기로부터 전송될 신호의 상승 시간을 구동기에서 조절하는 단계 및 수신기에서 등화 과정을 수행하는 단계를 포함할 것이다.

또한, 본 발명의 제4 실시 태양은 전송 선로를 통과하여 구동기 회로로부터 수신기 회로로 신호를 전송하는 신호 전송 시스템을 제공하는데, 이는 구동기 회로에 제공되어, 구동기 회로로부터 전송될 신호에 포함된 각 코드의 상승 시간 및 하강 시간의 합을 한 비트 타임과 같거나 더 길게 만드는 코드 길이 조절기를 포함한다.

신호 전송 시스템은 수신기 회로에 제공되어, 그 수신기에 수신된 신호의 한 비트 시간의 값을 수신된 신호가 최고점에 이르는 그 비트 시간의 후반부에 따라 결정하는 수신 신호 결정 회로를 더 포함할 것이다. 그 코드 길이 조절기는 전송 클록 신호와 동조된 다상 클록 신호를 발생시키기 위한 다상 클록 발생기 및 다상 클록 신호에 응답하여 순차적으로 구동되는 복수 개의 단위 구동기를 포함할 것이다.

그 코드 길이 조절기는 전송될 제1 이진 신호 및 제1 이진 신호를 한 비트 시간 또는 한 비트 시간의 정수배만큼 지연시킴으로써 형성된 제2 이진 신호에 의해 구동되는 복수 개의 고정 전류 출력 구동기, 상기 고정 전류 구동기의 전류합을 제공하기 위해 그 고정 전류 구동기의 출력을 결합하는 전류합 발생기 및 전압을 제공하기 위해 그 전류합을 적분하는 적분 회로를 포함할 것이다. 그 수신 신호 결정 회로는 상기 구동기 회로로부터 0 및 1을 교대로 반복하는 일련의 기준 코드를 수신하고, 그 기준 코드를 검출하고, 수신된 신호에서 0 및 1을 검출하기 위한 임계값으로 사용되는 수신 타이밍을 결정하는 수신 타이밍 검출기 및 최적의 수신 타이밍을 제공하기 위해 결정된 수신 타이밍의 위상을 소정의 값만큼 쉬프트시키는 최적의 수신 타이밍 발생기를 포함할 것이다.

그 수신기 회로는 수신된 신호로부터 코드간 간섭을 제거하는 등화 회로를 포함할 것이다. 그 구동기 회로는 수신기 회로에 의해 수행될 등화 과정을 조절할 뿐만 아니라 그 구동기 회로로부터 전송될 신호의 상승 시간을 조절하는 조절기를 포함하여, 코드간 간섭이 그 수신기 회로에서 제거될 것이다.

또한, 본 발명의 제4 실시 태양은 신호를 전송하는 구동기 회로를 포함하는데, 이 구동기 회로는 전송될 신호에 포함된 각 코드의 상승 시간 및 하강 시간의 합이 한 비트 시간과 같거나 더 크게 만드는 코드 길이 조절기를 포함한다.

그 코드 길이 조절기는 전송 클록 신호와 동조된 다상 클록 신호를 발생시키는 다상 클록 발생기 및 다상 클록 신호에 응답하여 구동되는 복수 개의 단위 구동기를 포함할 것이다. 그 코드 길이 조절기는 전송될 제1 이진 신호 및 제1 이진 신호를 한 비트 시간 또는 한 비트 시간의 정수배만큼 지연시킴으로써 형성된 제2 이 진 신호에 의해 구동되는 복수 개의 고정 전류 출력 구동기와, 상기 고정 전류 구동기의 전류합을 제공하기 위해 그 고정 전류 구동기의 출력을 결합하는 전류합 발생기 및 전압을 제공하기 위해 그 전류합을 적분하는 적분 회로를 포함할 것이다.

또한, 본 발명의 제4 실시 태양은 각 코드의 상승 시간 및 하강 시간의 합이 한 비트 시간과 같거나 더 긴 신호를 수신하는 수신기 회로를 제공하는데, 이 수신기 회로는 수신기에 수신된 신호의 한 비트 시간의 값을 수신된 신호가 최고점에 이르는 그 비트 시간의 후반부에 따라 결정하는 수신 신호 결정 회로를 포함한다.

그 수신 신호 결정 회로는 0 및 1을 교대로 반복하는 일련의 기준 코드를 수신하고, 그 기준 코드를 검출하고, 수신된 신호에서 0 및 1을 검출하기 위한 임계값으로 사용되는 수신 타이밍을 결정하는 수신 타이밍 검출기와, 최적의 수신 타이밍을 제공하기 위해 결정된 수신 타이밍의 위상을 소정의 값만큼 쉬프트시키는 최적의 수신 타이밍 발생기를 포함할 것이다. 그 수신기 회로는 수신된 신호로부터 코드간 간섭을 제거하기 위한 등화 회로를 포함할 것이다.

본 발명의 제1 실시 태양에 따른 구동기 회로를 보다 잘 이해하기 위해, 종래 기술에 따른 구동기 회로 및 그것으로 인한 문제점을 설명할 것이다.

도 1은 종래 기술에 따른 신호를 전송하기 위한 구동기 회로를 도시한다. 구동기 회로는 출력 구동기(301) 및 전방 구동기(304)를 구비하고, 신호 전송 선로(303)를 통해 수신기(302)에 연결된다.

전방 구동기(304) 및 출력 구동기(301)는, 예컨대 수 Gbps의 고속 신호 SS를 증폭하고, 증폭된 신호를 전송 선로(303)를 통해 수신기(302)로 전송한다. 전송 선로(303)는 멀티프로세서 서버 시스템의 요소들 상호간 또는 서버와 주변 장치 회로 상호간을 연결하는 데 사용되는, 수 미터 내지 수십 미터의 케이블이다. 전송 선로(303)는 AWG(American Wire Gauge) 30의 구리선일 수 있다.

수 Gbps의 고속 신호 SS는 전방 구동기(304) 및 출력 구동기(301)에 의해 출력 신호 S2로 증폭되어, 전송 선로(303)를 통해 전송된다. 전송 선로(303)의 표피 효과(skin effect)는 신호 S2의 고주파 성분을 감쇄시켜서, 수신기(302)에 수신된 신호 S3는 왜곡된 파형을 갖는다. 또한, 그 신호 S3는 통상 코드간 간섭을 수반하여, 표준 수신기가 이를 정확하게 수신하는 것을 어렵게 한다.

본 발명의 제1 실시 태양의 기본 회로가 도 2를 참조하여 설명될 것이다.

도 2의 구동기 회로는 출력 구동기(1), 전방 구동기(4) 및 레벨 조절기(5)를 구비하고, 신호 전송 선로(3)를 통해 수신기(2)에 연결된다. 전송 선로(3)는 수 미터의, AWG 30의 얇은 구리선일 것이다.

제1 실시 태양의 구동기 회로는 전송 선로(3) 내의 고주파 성분의 감소를 보상하기 위한 레벨 조절기(5) 및 전방 구동기(4)의 결합을 특징으로 한다.

레벨 조절기(5) 및 전방 구동기(4)는 입력 신호 SS의 고주파 성분을 강화하여, 신호 S1을 발생시킨다. 강화된 신호 S1은 출력 구동기(1)에 의해 증폭되고, 증폭된 신호 S2는 전송 선로(3)에 전송된다. 이 신호 S2는 신호 S3으로서 수신기(2)에 의해 수신된다. 이 신호 S3는 보상된 고주파 성분의 적절한 파형을 갖고, 왜곡 또는 코드간 간섭이 없다. 이와 같은 효과는 수신기(2)에 전송 선로(3)의 주파수 특성을 보상하기 위한 회로를 제공함으로써 얻어질 수 있다.

통상적으로, 전송 선로를 통해 전송되는 신호 내의 고주파 성분의 감쇄는 전송 선로의 길이와 구조에 의존한다. 따라서, 전송 선로의 특성이 보상되는 지점, 구동기 또는 수신기와 상관 없이, 구동기로부터 전송될 신호의 레벨을 변화시켜야 한다. 이를 위해, 구동기는 원하는 주파수 특성을 제공하기 위한 이산 신호 필터를 구비할 것이다. 이 경우, 구동기는 아날로그와 같은 출력 신호를 제공한다.

본 발명의 제1 실시 태양은 전방 구동기(4)의 출력 레벨을 변화시키기 위한 레벨 조절기(5)를 사용하고, 전방 구동기(4)로 출력 구동기(1)를 구동하여 출력 구동기(1)는 아날로그 레벨 출력 신호를 제공할 것이다.

도 3a는 도 1의 종래 기술의 구동기 회로의 동작을 도시하고, 도 3b는 도 2의 본 발명의 제1 실시 태양의 구동기 회로의 동작을 도시한다. 즉, 도 3a의 파형은 도 1의 출력 구동기(301)에 의해 제공되고, 도 3b의 파형은 도 2의 출력 구동기(1)에 의해 제공된다. 각 도 3a 및 도 3b의 파형은 신호에 실린 데이타가 0, 1, 1, 0, 0, 0, 1의 순서로 변화할 때, 시간 t에 관한 상보적인 신호들간의 전압차 ΔV를 나타낸다.

도 3a에서, 종래 기술의 출력 구동기(301)의 전압차는 데이타가 1과 0 사이에서 변함에 따라, +V0와 -V0 사이에서 변한다.

도 3b에서, 본 발명의 출력 구동기(1)는 데이타가 0에서 1로 변할 때 +V2의 큰 전위차, 데이타가 1에서 0으로 변할 때 -V2의 큰 전위차 및 데이타가 1 또는 0에서 변하지 않을 때 +V1 또는 -V1의 작은 전위차를 나타낸다.

데이터 레벨은 1과 0으로 제한되지 않는다. 이는 많은 값을 취할 수 있다. 도 3a의 전압 레벨 +V0은 도 3b의 전압 레벨 +V1에 대응한다.

여기서, 본 발명의 제1 실시 태양의 구동기 회로의 출력은 디지탈 2진 레벨 대신에 아날로그 레벨(도 3b에 도시된 네 개의 아날로그 레벨)을 제공한다. 즉, 제1 실시 태양의 구동기 회로는 전송 선로(3)의 주파수 특성을 보상하기 위한 등화 과정을 수행하여, 이로써 고속 신호 전송을 실현한다.

본 발명의 제1 실시 태양에 따른 신호 전송 구동기 회로를 상세히 설명한다.

도 4는 본 발명의 제1 실시 태양의 제1 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시하고, 도 5는 구동기 회로의 가변 이득 유닛을 도시하고, 도 6은 구동기 회로의 증폭기를 도시한다.

구동기 회로는 증폭기(41), 가변 이득 유닛(42) 및 귀환 저항(43)으로 구성된 전방 구동기(4)를 포함한다. 또한, 이 구동기 회로는 n 채널 MOS 트랜지스터(NMOS 트랜지스터)(11) 및 p 채널 NMOS 트랜지스터(PMOS 트랜지스터)(12)로 구성된 출력 구동기(1)를 포함한다.

예컨대, 수 십 옴의 부하 저항을 구동시키기 위해서, 출력 구동기(1)는 약 1의 이득을 얻기 위한 큰 NMOS 트랜지스터(11) 및 PMOS 트랜지스터(12)를 사용하는 소스 폴로어(source follower)이다.

도 5에서, 가변 이득 유닛(42)은 제어 신호 발생기로서 작용하는 레벨 조절기에 의해 제공된 제어 신호(제어 코드) ø1 내지 øn에 응답하여 스위치되는 전달 게이트(421 내지 42n)로 구성된다.

제어 신호 중 하나(예컨대, ø1)가 하이(high)로 될 때, 해당 전달 게이트(421)가 도통되어 입력 신호 SS의 입력 전압 이득이 변한다. 전달 게이트(421 내지 42n)의 NMOS 트랜지스터의 게이트는 각각 제어 신호 ø1 내지 øn을 직접 수신하고, PMOS 트랜지스터의 게이트는 각각 인버터를 통해 제어 신호 ø1 내지 øn의 반전된 신호를 수신한다. 제어 신호 ø1 내지 øn 및 전달 게이트(421 내지 42n)의 갯수는 각 16 또는 32일 것이다. 최소한으로, 그것들은 각 두 개(ø1 및 ø2, 421 및 422)일 것이다.

도 6에서, 증폭기(41)는 PMOS 트랜지스터(411 내지 413) 및 NMOS 트랜지스터(414 내지 417)로 이루어진 차동 증폭기다. 트랜지스터(416, 417)의 게이트에 공급되는 신호 øE는 증폭기(41)의 활성 상태를 제어한다.

제1 실시예는 고속 전송 및 낮은 전력 소비를 실현하기 위해, 전송 선로(3) 내의 감쇄에 따라 출력 신호 S2 및 S1에 의해 전달되는 각 0 및 1의 레벨을 변화시킬 수 있다.

도 7은 본 발명의 제1 실시 태양의 제2 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한다.

도 7과 도 4를 비교해 보면, 도 7의 레벨 조절기(제어 신호 발생기)(5)를 갖는 전방 구동기(4)는 도 4의 전방 구동기와 같고, 도 7의 출력 구동기(1)는 도 4의 출력 구동기와 다름을 알 수 있다.

도 7의 출력 구동기(1)는 귀환 증폭기(11)를 구비한다. 귀환 저항(13)의 저항값은 증폭기(11)의 반전 입력 단자에 연결된 저항(12)의 저항값보다 두 배 내지 네 배가 커서, 일반적인 통상값보다 두 배 내지 네 배 큰 이득을 제공한다. 예컨대, 저항(12)이 1 ㏀의 저항값을 갖고 귀환 저항(13)이 3 ㏀의 저항값을 갖는다면, 증폭기(11)는 약 3의 이득을 제공한다.

출력 구동기(1)는 전방 구동기(4)의 가변 출력 신호 S1을 증폭시키고 증폭된 출력 신호 S2를 제공한다. 출력 구동기(1)의 루프 이득이 낮기 때문에, 제2 실시예는, 예컨대 용량성 부하를 구동시킬 때의 진동과 같은 불안정을 제거할 수 있다는 장점이 있다. 전방 구동기(4) 및 출력 구동기(1)의 이득이 각각 가변적이기 때문에, 출력 구동기(1)의 출력 신호(S2)의 이득은 넓은 가변적인 범위를 갖는다.

도 8은 본 발명의 제1 실시 태양의 제3 실시예에 따른 신호를 전송하기 위한 구동기 회로의 전방 구동기를 도시하고, 도 9는 구동기 회로의 출력 구동기를 도시한다.

도 8에서, 전방 구동기(4)는 직렬로 연결된 PMOS 트랜지스터(44, 45) 및 NMOS 트랜지스터(46, 47)로 구성된 전류 제한 인버터로서 형성된다. 신호 SS가 PMOS 트랜지스터(44) 및 NMOS 트랜지스터(47)의 게이트에 공통으로 제공된다. PMOS 트랜지스터(45)의 게이트가 제어 전압 Vcp를 수신하고, NMOS 트랜지스터(46)의 게이트가 제어 전압 Vcn을 수신한다.

도 9에서, 출력 구동기(1)는 전류 미러 회로를 사용하는 고정 전류 회로로서 형성된다. 출력 신호 S2를 제공하기 위한 출력 구동기(1)의 출력 단자는 전방 구동기(4)의 입력 전류 S1을 출력 전압 S2로 변환시키기 위한 전류/전압 변환기를 형성하기 위해 부하 저항(10)에 연결된다.

출력 구동기(1)는 PMOS 트랜지스터(14 내지 16) 및 NMOS 트랜지스터(17 내지 19)로 구성된다. 부하 저항(10)은 출력 구동기(1)의 출력 단자에 배치된다. PMOS 트랜지스터(15, 16)는 서로 전류 미러로 연결되고, NMOS 트랜지스터(18, 19)도 서로 전류 미러로 연결된다.

출력 구동기(1) 및 부하 저항(10)으로 만들어진 전류/전압 변환기는 도 8의 전방 구동기에 의해 구동된다. 전방 구동기(4)의 출력 전류는 제어 전압(Vcp, Vcn)을 변화시킴으로써 제어되고 출력 구동기(1)의 전류 미러 회로에 의해 증폭된다. 제3 실시예는 출력 구동기(1)의 입력 단자(S1)에 전류를 인가함으로써 출력 구동기(1)의 출력 레벨을 용이하게 제어한다. 후술되는 바와 같이, 전방 구동기(4)는, 예컨대 전류를 발생시키는 D/A 변환기를 사용함으로써 출력 전류를 제한하는 것이 용이하다.

도 10은 본 발명의 제1 실시 태양의 제3 실시예를 수정한, 신호를 전송하기 위한 구동기 회로를 도시한다.

전방 구동기(4)는 출력 단자가 출력 전압 신호 S1을 제공하기 위해 부하 저항(40)에 연결된 전류 제한 인버터이다. 전압 신호 S1은 가변 전압 레벨의 출력 신호 S2를 제공하기 위해, 도 7의 제2 실시예와 같은 출력 구동기(1)에 의해 선형적으로 증폭된다.

도 11은 본 발명의 제1 실시 태양의 제4 실시예에 따른 신호를 전송하기 위한 구동기 회로의 출력 구동기를 도시한다.

출력 구동기(1)는 PMOS 트랜지스터(101) 및 NMOS 트랜지스터(102)로 구성된 인버터와, 출력 신호 S2를 인버터의 입력 단자에 제공하는 귀환 저항(회로)(103)로 만들어진다.

출력 구동기(1)는 귀환 저항(103)으로 인버터의 출력 임피던스를, 예컨대 수십 옴으로 감소시킨다. 귀환 저항(103)은 루프 이득의 비율대로 출력 임피던스를 감소시킬 수 있다.

제4 실시예는 작은 트랜지스터(101, 102)를 사용하여, 예컨대 수십 옴의 출력 임피던스를 제공할 수 있다.

도 12는 본 발명의 제1 실시 태양의 제5 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한다.

제5 실시예의 전방 구동기는 도 8의 전방 구동기와 같고, 출력 구동기는 증폭기(104) 및 귀환 저항(105)으로 구성된다. 제어 신호 발생기로서 작용하는 레벨 조절기(5)는 각 1 비트 지연을 제공하는 3 개의 지연단(531, 532, 533), 디코더(54), 디코더(54)의 출력에 따라서 가중 동작을 수행하는 가중 회로(51) 및 가중 회로(51)에 의해 제공된 전류에 따라서 제어 전압 Vcp 및 Vcn을 발생시키는 제어 전압 발생기를 구비한다.

디코더(54)는 1 비트, 2 비트 및 3 비트 지연된 신호 및 입력 신호(SS)에 의해 전달된 일련의 4 비트 데이타를 수신하여 가중 신호 CS1 내지 CSn을 제공한다.

가중 회로(51)는 PMOS 트랜지스터(511, 521과, 512, 522와, ... , 51n 및 52n)의 쌍(예컨대, 16 쌍)으로 구성된다. 트랜지스터(511 내지 51n)의 게이트는 바이어스 전압(Vc)을 수신하고, 트랜지스터(521 내지 52n)의 게이트는 각각 가중 신 호 CS1 내지 CSn을 수신한다. 예컨대, 디코더(54)는 정적 램(SRAM)이다. 전원이 인가되면, 일련의 시험 비트가 전송 선로(3)를 통해 수신기로 전송되고, 수신기에 의해 수신된 시험 비트는 4 비트 입력 데이타와 가중 신호 CS1 내지 CSn간의 관계를 결정하는 데 사용된다. 이 결정된 관계는 디코더(54), 즉 SRAM에 기록된다.

트랜지스터 쌍들(511~521 내지 51n~52n)은 상이한 크기를 갖는다. 디코더(54)로부터의 가중 신호 CS1 내지 CSn 중 하나가 로우(low)로 되면, 트랜지스터(521 내지 52n) 중 대응되는 하나가 활성화되어 활성화된 트랜지스터에 의해 결정된 전류가 제어 전압 발생기(55)의 트랜지스터(551)를 통해 흐른다. 가중 신호 CS1 내지 CSn은 가장 큰 영향을 미치는 1 비트 지연된 신호, 두 번째로 큰 영향을 미치는 2 비트 지연된 신호 및 이러한 것들로 출력 신호 S1(S2)의 레벨을 제어한다. 트랜지스터(511 내지 51n, 521 내지 52n)의 크기를 등화시키는 것이 가능하다. 이 경우, 디코더(54)로부터의 선택적인 수의 가중 신호 CS1 내지 CSn이 트랜지스터(521 내지 52n) 중 해당하는 것들을 활성화 시키기 위해서, 4 개의 입력 신호에 따라 로우로 된다. 그러면, 활성화된 트랜지스터에 해당하는 전류가 트랜지스터(551)에 흐른다.

제어 전압 발생기(55)는 상기 NMOS 트랜지스터(551), 또 다른 NMOS 트랜지스터(553) 및 PMOS 트랜지스터(552)를 구비한다. 그 트랜지스터(551)는 트랜지스터(552)와 직렬로 연결된 트랜지스터(553)와 전류 미러로 연결된다. 가중 회로(51)로부터의 가중된 전류는 트랜지스터(551)에 의해 수신되고, 트랜지스터(553, 552)는 제어 전압 Vcn 및 Vcp를 발생시킨다. 이 제어 전압은 출력 구동기(1)에 의해 제공 된 신호 S2의 레벨을 제어하기 위해, 각각 전방 구동기(4)의 트랜지스터(46, 45)의 게이트에 인가된다.

이러한 방법으로, 제5 실시예의 구동기 회로는 신호를 정확하게 전송하기 위해 전송 선로(3)의 주파수 특성을 보상한다.

도 13은 본 발명의 제1 실시 태양의 제6 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한다.

이 구동기 회로는 각 1 비트 지연을 제공하는 4 개의 지연단(401 내지 404) 및 5 개의 제한 인버터(405 내지 409)로 구성된다. 그 인버터(405)는 신호 SS를 직접 수신하고, 인버터(406)는 지연단(401)에 의해 신호 SS로부터 준비된 1 비트 지연된 신호를 수신하고, 인버터(407)는 지연단(401, 402)에 의해 신호 SS로부터 준비된 2 비트 지연된 신호를 수신하고, 인버터(408)는 지연단(401 내지 403)에 의해 신호 SS로부터 준비된 3 비트 지연된 신호를 수신하고, 인버터(409)는 지연단(401 내지 404)에 의해 신호 SS로부터 준비된 4 비트 지연된 신호를 수신한다.

각 인버터(405 내지 409)는 도 8의 구조와 같은 구조를 가진다. 제어 신호 Vcp, Vcn 및 인버터에 제공된 그들의 반대 극성을 선택함으로써, 구동기 회로는 신호 전송 선로(3)의 주파수 특성과 반대되는 주파수 특성을 얻는다. 인버터(405 내지 409)를 형성하는 트랜지스터의 크기는 각기 상이할 것이다. 예컨대, 인버터(405)의 트랜지스터는 가장 큰 크기를 갖고, 그 크기는 가장 작은 트랜지스터를 갖는 인버터(409)를 향해서 점점 감소한다. 제6 실시예의 출력 구동기(1)는 도 12의 제5 실시예의 출력 구동기와 같다.

이러한 방법으로, 제6 실시예는 공통 출력 신호 S1을 제공하는 전류 제한 인버터(405 내지 409)에 신호 SS에 기반을 둔 순차적인 일련의 비트 데이타를 제공한다. 그 신호 S1은 전류/전압 변환기로서 동작하는 출력 구동기(1)의 입력 단자로 전달된다. 이 회로로, 제6 실시예의 구동기 회로는 신호를 정확하게 전송하기 위해 전송 선로(3)의 주파수 특성을 보상한다.

도 14는 본 발명의 제1 실시 태양의 제7 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한다.

도 14와 도 13을 비교해 보면, 제7 실시예의 전방 구동기(4)는 지연단(411), 인버터(412) 및 2 개의 전류 제한 인버터(413, 414)를 구비한다. 신호 SS는 지연단(411)에 의해 지연되고, 지연된 신호는 인버터(412)에 의해 반전되고, 반전된 신호는 인버터에 의해 x(0 < x < 1)로 곱해지고, 곱해진 신호는 인버터(414)에 제공된다. 결과적으로, 전방 구동기(4)는 "1-xD"의 출력 신호 S1을 제공한다. 이는 출력 구동기로 하여금 PRD(Partial Response Detection)에 해당하는 등화 과정을 수행하게 하는 결과가 된다.

제7 실시예는 간단하고, 대역폭이 제한된 전송 선로을 통해 고속으로 신호를 전송하는 데 효과적이다.

도 15는 본 발명의 제1 실시 태양의 제8 실시예에 따른 신호를 전송하기 위한 구동기 회로를 도시한다.

전방 구동기(4)는, 예컨대 각각 300 MHz의 4 상 클록 신호 E1 내지 E4에 따라 인에이블 및 디스에이블되는 4 개의 전류 제한 인버터(421 내지 424)로 구성된 다. 이 인버터(421 내지 424)는, 예컨대 300 MHz의 클록 신호와 동기하는 각기 상이한 데이터 신호 SS1 내지 SS4를 수신한다. 그 인버터(421 내지 424)는 1.2 GHz(300 MHz × 4)의 직렬 데이타를 제공하기 위해, 클록 신호 E1 내지 E4에 의해 순차적으로 인에이블된다. 각 인버터(421 내지 424)는 도 8의 인버터와 같은 구조이다. 출력 구동기(1)는 제5 내지 제7 실시예의 인버터 중 임의의 하나와 같다.

제8 실시예의 전방 구동기(4)는 4 상 클록 신호에 따라 인터리빙되는 4 개의 전류 제한 인버터(421 내지 424)로 이루어진 4대 1 멀티플렉서이다. 즉, 전방 구동기(4)는 고속 신호 전송에서 항시 요구되는 병렬/직렬 변환을 수행한다. 비록 전방 구동기(4)가 300 MHz의 4 상 클록 신호 E1 내지 E4에 따라 인에이블되는 4 개의 인버터(421 내지 424)에 의해 300 MHz의 4 개의 상이한 입력 신호(SS1 내지 SS4)를 처리하지만, 이는 본 발명을 제한하지 않는다. 예컨대, 100 MHz 클록 신호와 동조된 10 개의 상이한 입력 신호는 100 MHz의 10 상 클록 신호에 의해 제어되는 10 개의 전류 제한 인버터에 의해 처리될 것이다. 이 경우에, 전방 구동기(4)는 10대 1 멀티플렉서이다.

도 16은 도 15의 전방 구동기(4)의 예를 도시한다.

전방 구동기(4)는 각각 입력 신호 SS1 내지 SS4를 수신하기 위한 데이터 래치(431 내지 434), 플립 플롭(451 내지 454) 및 4 채널 멀티플렉서(400)를 구비하는 4대 1 멀티플렉서이다.

멀티플렉서(400)의 각 채널 ch1 내지 ch4(400a 내지 400d)는 인버터(461), 프리엠파시스(preemphasis) 구동기(462) 및 선구동기(463)를 구비한다. 예컨대, 입 력 신호 SS1 내지 SS4를 데이터 래치(431 내지 434)로 전송하는 신호선, 데이터 래치(431 내지 434)의 출력을 플립 플롭(451 내지 454)으로 전송하는 신호선 및 플립 플롭(451 내지 454)의 출력을 멀티플렉서(400)로 전송하는 신호선은 4 채널의 312.5 MHz 데이타선이다. 예컨대, 프리엠파시스 구동기(462) 및 선구동기(463)의 출력 DD, /DD(S1, /S1)를 전송하는 신호선은 상보형(차동) 1.25 Gbps 신호선이다.

프리엠파시스 구동기(462)는 강화 제어 신호 CS0 및 신호 SS1 내지 SS4에 의해 전달되는 데이타에 응답하여 신호 파형의 엣지를 강화함으로써 출력 신호 레벨을 조절하고, 상보 신호를 제공한다.

도 17은 도 15의 구동기 회로의 출력 구동기의 한 실시예를 도시한다.

전방 구동기(4)의 멀티플렉서(400)에 의해 제공된 신호 DD, /DD(S2, /S2)는, 예컨대 1.25 Gbps의 상보 신호이고, 전송 선로(3)에 상보 신호 DD0, /DD0(S2, /S2)를 제공하는 출력 구동기(1)에 제공된다. 이 출력 구동기(1)는 각각 상보 신호 DD(S1), /DD(/S1)를 증폭하기 위한 두 개의 구동기로 구성되는데, 각 구동기는 인버터(111) 및 인버터(111)의 출력을 입력으로 되돌리는 전달 게이트(112)로 구성된다.

도 18은 도 16의 전방 구동기(4)의 선구동기(463)의 한 실시예를 도시한다.

이 선구동기(463)는 각 채널 ch1 내지 ch4 내의 각 상보 신호 데이터 DD 및 /데이터 /DD를 위해 배치된다. 4 상 클록 신호 Clk(A), Clk(B), Clk(C) 및 Clk(D)이 서로 90 도씩 쉬프트된 상이한 상승 타이밍을 갖는다. 이 신호는 1.25 GHz의 상보 출력 신호 DD 및 /DD를 발생시키기 위해, 예컨대 312.5 MHz의 채널 ch1 내지 ch4의 데이타를 순차적으로 선택(멀티플렉스)하기 위해 사용된다.

프리엠파시스 구동기(462)는 본질적으로 도 18의 선구동기(463)와 같다. 그러나, 이 프리엠파시스 구동기(462)는 강화 제어 신호 CS0에 따라 출력 레벨을 강화한다. 예컨대, 프리엠파시스 구동기(462)의 출력단 내의 전류원 IA 및 IB가 PMOS 및 NMOS 트랜지스터로 형성되고, 프리엠파시스 제어 신호 CS0[전류 제어 전압(CS0p, CS0n)]는 프리엠파시스 구동기(462)의 출력 레벨을 강화하기 위해 이 트랜지스터로 인가된다.

도 18의 선구동기(463)[또는 프리엠파시스 구동기(462)]는 단지 하나의 실시예일 뿐이고, 임의의 기타 장치가 사용 가능하다.

도 19 및 도 20은 도 16 내지 도 18의 구동기 회로의 시뮬레이션 파형을 도시한다.

도 19에서, 멀티플렉서의 선구동기(463)는 4 상 클록 신호 Clk(A) 내지 Clk(D)에 응답하여 채널 Ch1 내지 Ch4(400a 내지 400d)의 312.5 MHz의 입력 데이터 신호(T-1, T)를 선택하고, 이를 1.25 Gbps의 상보 출력 신호로 변환시킨다. 이때, 멀티플렉서(400)의 채널 Ch1 내지 Ch4의 프리엠파시스 구동기(462)는 1.25 Gbps에서 출력 신호의 레벨을 강화한다. 각 채널의 선구동기(463) 및 프리엠파시스 구동기(462)는 보충 출력 신호 DD 및 /DD를 제공한다.

도 19 및 도 20에 PE로 표시된 바와 같이, 출력 파형의 엣지를 강화하는 프로세스는 레벨 반전(1에서 0으로 또는 0에서 1로임)의 각 점에서 수행된다. 도 20에서, "T"는 각 채널 Ch1 내지 Ch4 내에서 312.5 MHz로 제공되는 데이타의 기간 (3.2 ns)이고, "t"는 1.25 Gbps의 멀티플렉스된 보충 출력 신호 DD 및 /DD의 기간(0.8 ns)이다.

도 21은 본 발명의 제1 실시 태양의 제9 실시예에 따른 신호를 전달하기 위한 구동기 회로의 출력 구동기를 도시한다.

이 출력 구동기는 소스 접지된 PMOS 트랜지스터(121) 및 소스 접지된 NMOS 트랜지스터(122)로 이루어진 푸시풀 회로(인버터)이다. 출력 구동기(1)를 인버터로 형성하면, 고전위 전원 Vdd부터 저전위 전원 Vss까지 완전히 포함하는 레일 대 레일(rail-to-rail) 출력 범위를 제공한다는 장점이 있다.

도 22는 본 발명의 제1 실시 태양의 제10 실시예에 따른 신호를 전달하기 위한 구동기 회로의 출력 구동기를 도시한다.

이 출력 구동기(1)는 드레인 접지 NMOS 트랜지스터(133) 및 드레인 접지 PMOS 트랜지스터(134)로 이루어진 소스 폴로어다. 증폭기(131, 132)는 이 트랜지스터의 임계 전압에 의해 트랜지스터(133, 134)의 게이트 전압을 쉬프트시킨다. 이 실시예에서, 증폭기(131, 132)는 트랜지스터(133, 134)가 동시에 온(ON)되는 온 기간을 최소화하기 위해 오프셋을 제공한다.

출력 구동기(1)를 트랜지스터(133, 134)를 갖는 소스 폴로어로 형성하면, 낮은 임피던스와 넓은 대역폭의 출력을 제공한다는 장점이 있다.

도 23은 본 발명의 제1 실시 태양의 제11 실시예에 따른 신호를 전달하기 위한 구동기 회로의 출력 구동기를 도시한다.

이 출력 구동기(1)는 높은 소스 전압 Vdd로부터 낮은 소스 전압 Vss까지 완 전히 포함하는 출력 범위를 제공하기 위해, 마지막 단에 PMOS 트랜지스터(145) 및 NMOS 트랜지스터(148)로 이루어진 인버터를 구비한다. PMOS 트랜지스터(145)의 게이트는 PMOS 트랜지스터(145)의 게이트 전위를 고전압 Vdd로 쉬프트하기 위해 풀업(pull-up) 소자[다이오드 연결의 PMOS 트랜지스터(144)]에 연결된다. NMOS 트랜지스터(148)의 게이트는 NMOS 트랜지스터의 게이트 전위를 낮은 전압 Vss로 쉬프트하기 위해 풀다운(pull-down) 소자[다이오드 연결의 NMOS 트랜지스터(147)]에 연결된다. 이는 인버터를 형성하는 트랜지스터(145, 148)가 동시에 턴온되는 것을 막아, 통과 전류를 막고 전류 소모를 줄인다. PMOS 트랜지스터(143) 및 NMOS 트랜지스터(146)은 회로를 안정시키기 위해 저항의 기능을 한다. 신호 S1을 수신하기 위한 인버터(141, 142)가 마지막 단의 인버터와는 달리 작은 트랜지스터로 만들어지기 때문에, 그 인버터(141, 142)는 전류 소모에 아무런 문제가 없다.

도 24는 제11 실시예를 수정한 회로를 도시한다.

출력 구동기(1)의 마지막 단이 높은 소스 전압 Vdd로부터 낮은 소스 전압 Vss까지를 완전히 포함하는 출력 범위를 제공하기 위해, PMOS 트랜지스터(154) 및 NMOS 트랜지스터(157)로 만들어진 인버터를 구비한다. 트랜지스터(154)의 게이트는 PMOS 트랜지스터(152) 및 NMOS 트랜지스터(153)로 만들어진 인버터의 출력을 수신한다. 트랜지스터(157)의 게이트는 PMOS 트랜지스터(155) 및 NMOS 트랜지스터(156)으로 만들어진 인버터의 출력을 수신한다.

PMOS 트랜지스터는 통상의 것보다 약 30 % 커서, 이는 실제로 도 23의 트랜지스터(144)처럼 풀업 소자의 기능을 할 것이다. 이와 유사하게, NMOS 트랜지스터 (156)도 통상의 것보다 약 30 % 커서, 이것 또한 실제로 도 23의 트랜지스터(147)처럼 풀다운 소자의 기능을 할 것이다. 도 24를 수정한 회로의 출력 단자(S2)는 출력 임피던스를 줄이기 위해, 귀환 저항(158)을 통해 입력 단자에 연결된다.

도 25는 본 발명의 제1 실시 태양의 제12 실시예에 따른 신호를 전달하기 위한 구동기 회로의 출력 구동기를 도시한다.

출력 구동기(1)의 첫째 단은 NMOS 트랜지스터(161) 및 PMOS 트랜지스터(164)로 만들어진 소스 폴로어이다. 소스 폴로어는 게이트가 제어 전압 Vcp를 수신하는 PMOS 트랜지스터(풀업 소자) 및 게이트가 제어 전압 Vcn을 수신하는 NMOS 트랜지스터(풀다운 소자)를 통해, 소스 접지된 PMOS 및 NMOS 트랜지스터(163, 166)로 형성된 출력단을 구동시킨다.

첫째 단의 트랜지스터(161, 164)로 만들어진 소스 폴로어는 출력 단의 트랜지스터(163, 166)가 동시에 온(on)되는 기간을 감소시키기 위해 임계 전압에 해당하는 쉬프트를 일으켜, 전력 소비를 줄인다. 출력 구동기(1)가 2 개의 증폭기, 즉 소스 폴로어(161, 164) 및 소스 접지된 회로(163, 166)로 이루어지기 때문에, 이는 좋은 주파수 특성을 실현한다.

도 26은 본 발명의 제1 실시 태양의 제13 실시예에 따른 신호를 전달하기 위한 구동기 회로의 출력 구동기를 도시한다.

이 출력 구동기(1)는 기본적으로 PMOS 트랜지스터(174) 및 NMOS 트랜지스터(175)로 이루어진 인버터와 인버터의 입력단과 출력단을 연결하는 귀환 저항(177)으로 구성된다. 이 구성은 관통 전류를 감소시키기 위해, 인버터에 인가된 소스 전 압을 통상의 전압 Vdd 및 Vss 이하 및 이상으로 변경시킨다. 즉, 전압 Vddi가 PMOS 트랜지스터(174)의 소스(노드 N1)에 인가되고, 전압 Vssi이 NMOS 트랜지스터(175)의 소스(노드 N2)에 인가된다. 만약 높은 소스 전압(Vdd)이 2.5 V이면, 노드 N1에 인가된 전압 Vddi는 약 2.1 V이다. 만약 낮은 소스 전압 Vss가 0 V이면, 노드 N2에 인가된 전압 Vssi는 약 0.4 V이다. 이 구성은 인버터(174, 175)를 통과하여 흐르는 전류를 1/10로 줄일 수 있다.

도 26에서, 연산 증폭기(171) 및 PMOS 트랜지스터(173)가 전압 Vddi를 발생시키고, 연산 증폭기(172) 및 NMOS 트랜지스터(172)가 전압 Vssi를 발생시킨다. 증폭기(171)의 음 논리 단자는 기준 전압 Vref+(=Vddi)를 수신하고, 양 논리 단자는 노드 N1에 연결된다. 증폭기(171)의 출력은 트랜지스터(173)의 게이트에 연결된다. 그 증폭기(171)는 트랜지스터(173)를 제어하여, 노드 N1는 기준 전압 Vref+(=Vddi)로 설정된다. 이와 유사하게, 증폭기(172)의 음 논리 단자는 기준 전압 Vref-(=Vssi)를 수신하고, 양 논리 단자는 노드 N2에 연결된다. 증폭기(172)의 출력은 트랜지스터(176)의 게이트에 연결된다. 그 증폭기(172)는 트랜지스터(176)를 제어하여, 노드 N2는 기준 전압 Vref-(=Vssi)로 설정된다.

이러한 방식으로, 제13 실시예는 기본적으로 귀환 저항(177)을 갖는 인버터(174, 175)로서 출력 구동기(1)를 형성한다. 인버터에 인가되는 높은 소스 전압 Vddi를 통상 높은 소스 전압 Vdd 이하로 낮추고, 낮은 소스 전압 Vssi를 통상 낮은 소스 전압 Vss 이상으로 높임으로써, 이 실시예는 인버터를 통과하는 관통 전류를 감소시켜, 적절한 주파수 특성은 그대로 유지하면서 전력 소비를 줄인다.

도 27은 제13 실시예를 수정한 회로도를 도시한다.

이 수정된 회로는 PMOS 트랜지스터(184) 및 NMOS 트랜지스터(185)로 구성된 인버터와 인버터의 출력 및 입력 단자를 서로 연결하는 귀환 저항(187)으로 출력 구동기(1)를 형성한다. 인버터에 인가된 소스 전압은 관통 전류를 감소시키기 위해 통상의 전압 Vdd 및 Vss보다 낮다. 보다 구체적으로, 전압 Vddi가 PMOS 트랜지스터(184)의 소스(노드 N1)에 인가되고, 전압 Vssi가 NMOS 트랜지스터(185)의 소스(노드 N2)에 인가된다. 전압 Vddi를 발생시키기 위한 연산 증폭기(181) 및 PMOS 트랜지스터(183)는 도 26의 것과 같다. 전압 Vssi를 발생시키기 위한 소자들은 도 26의 것들과 다르다.

즉, 연산 증폭기(182)의 음 논리 단자는 기준 전압으로서 Vdd/2의 중간 전압을 수신하고, 양 논리 단자는 저항(189, 190)을 통해 동일한 구동기(188)로부터 중간 전압을 수신한다. 증폭기(182)의 출력은 트랜지스터(186)의 게이트에 연결된다. 동일한 구동기에 대한 소스 전압은 각 노드 N1 및 N2에서 각 전압 Vddi 및 Vssi이므로, 전압 Vddi와 Vssi간의 중간 전압은 통상 소스 전압 Vdd와 Vss간의 중간 전압과 같게 된다.

도 28은 도 27의 동일한 구동기를 도시한다.

동일한 구동기(188)는 낮은 소스 전압 Vss를 수신하는 인버터(1881) 및 높은 소스 전압 Vdd를 수신하는 인버터(1882)로 구성된다. 노드 N1의 전압 Vddi 및 노드 N2의 전압 Vssi는 인버터(1881, 1882)의 소스 전압으로 인가된다. 인버터(1881, 1882)는 인버터로 흐르는 정상 전류를 최소화 하기 위해 작은 트랜지스터로 만들어 진다.

인버터(1881)의 출력은 전압 Vssi이고, 인버터(1882)의 출력은 전압 Vddi이다. 이 전압은 같은 저항값을 갖는 저항(189, 190)의 각 단자로 인가된다. 저항(189, 190) 사이의 단자 N3은 증폭기(182)의 양 논리 단자에 인가되는 신호(전압)를 제공한다. 노드 N3에서의 전압은 전압 Vssi와 Vddi 사이의 중간 전압이다. 증폭기(182)는 노드 N2를 제어하기 위해 트랜지스터(186)를 제어하여, 노드 N3에서의 중간 전압은 전압 Vdd와 Vss 사이의 중간 전압 Vdd/2와 같게 된다.

트랜지스터의 특성이 제조상 변할 수 있더라도, 제13 실시예 및 도 27 및 도 28의 수정된 회로는 출력 구동기의 출력 인버터(184, 185)에 인가되는 전압 Vddi 및 Vssi를 정확하게 제어한다.

전술한 바와 같이, 본 발명의 제1 실시 태양의 각 구동기 회로는 파형 왜곡 및 전송 선로를 통해 전달되는 신호에 발생하는 코드간 간섭을 제거할 수 있어서, 전송 선로를 통해 신호를 정확하게 전달한다.

도 29는 종래 기술에 따른 신호 전송 시스템을 도시한다. 이 시스템은 차동 구동기(2101), 케이블(2102), 차동 수신기(2103) 및 종단 저항(2104)을 구비한다.

회로 기판간 및 장치간, 예컨대 서버와 주기억 장치간의 고속 신호 전송은 상이한 방법으로 수행된다. 차동 구동기(2101)는 신호 송신기로서 동작하는 서버(주기억 장치)에 장착되고, 수신기(2103)는 수신기로서 동작하는 주기억 장치(서버)에 장착된다. 종단 전압 Vtt에 연결된 종단 저항(2104)은 수신기(2103)의 차동 입력측에 설치된다. 차동(상보) 신호 전송은 사용되는 신호의 크기가 작다면, 회로 기판간 또는 장치간 뿐만 아니라 칩 내의 소자 및 회로 블럭들간에도 사용된다.

도 29의 시스템에서, 차동 구동기(2101)의 동작 속도를 증가시키는 것은 비교적 용이하다. 그러나, 수신기(2103)의 동작 속도를 증가시키는 것은 어렵다. 서버와 주기억 장치간의 신호 전송의 경우에, 수신기(2103)의 특성은 시스템의 성능을 결정한다.

보다 정확하게는, 케이블(2102)을 통해 차동 구동기(2101)로부터 전달되는 차동 신호는 수신기(2103) 내의 차동 증폭기에 의해 차동 증폭된다. 종래 시스템에서 고속 동작을 저해하는 요인은 케이블(2102)내 신호의 고주파 성분 및 수신기(2103)의 차동 증폭기의 제한된 주파수 대역이다. 신호 전송 속도가 수 백 Mbps 내지 수 Gbps까지 증가된다면, 표준 차동 증폭기는 고속 동작을 수행할 수 없게 된다.

또한, 종래 시스템의 수신기(2103)는 고속인 조건에서 공통 모드 전압(차동 신호를 전송하기 위한 2 개의 신호의 전압의 평균)을 효과적으로 제거할 수 없기 때문에, 고속으로 신호를 정확하게 검출 및 수신할 수 없다. 공통 모드 전압을 제거하기 위해서, 일부 종래 기술은 변압기를 사용하는데, 이는 비용과 공간을 증가시킨다.

본 발명의 제2 실시 태양에 따른 수신기 회로 및 신호 전송 시스템은 도면을 참조하여 상세히 설명된다.

제2 실시 태양은 전하를 축적하기 위한 커패시터를 갖는 커패시터망 및 커패시터로의 입력 신호를 제어하기 위한 스위치를 사용한다. 또한, 제2 실시 태양은 커패시터망의 출력을 증폭시키기 위한 인버터를 갖는 비교기 및 인버터의 출력을 수신하고 거의 고정된 값인 공통 모드 전압을 유지시키기 위한 공통 모드 귀환 회로를 사용한다. 이 장치들로, 제2 실시 태양의 수신기 회로 및 신호 전송 시스템은 고속으로 신호를 정확하게 전송할 수 있다.

도 30은 본 발명의 제2 실시 태양에 따른 수신기 회로의 주요부를 도시한다. 수신기 회로는 커패시터망(2001) 및 비교기(2002)를 구비한다.

커패시터망(2001)은 스위치(2011 내지 2016) 및 커패시터(2017, 2018)로 구성된다. 입력 단자 V+는 직렬로 연결된 스위치(2011) 및 커패시터(2017)를 통해서, 비교기(2002)의 입력 단자인 인버터(2021)의 입력 단자에 연결된다. 입력 단자 V-는 직렬로 연결된 스위치(2014) 및 커패시터(2018)를 통해서, 비교기(2002)의 입력 단자인 인버터(2022)의 입력 단자에 연결된다.

스위치(2011)와 커패시터(2017)간의 노드 및 스위치(2014)와 커패시터(2018)간의 노드는 스위치(2012, 2013)를 통해 제1 기준 전압 Vref를 수신한다. 커패시터(2017)와 인버터(2021)간의 노드 및 커패시터(2018)와 인버터(2022)간의 노드는 스위치(2015, 2016)를 통해 제2 기준 전압 Vref'를 수신한다. 커패시터망(2001)은 차동 신호에 포함된 공통 모드 전압을 어느 정도 제거한다. 공통 모드 전압은 차동 신호를 전송하는 2 개의 신호선 내의 평균 전압에 상응한다.

비교기(2002)는 인버터(2021, 2022) 및 공통 모드 귀환 회로(203)로 구성된다. 비교기(2002)는 높은 대역에서 고속으로 커패시터망(2001)의 출력을 증폭시키고, 귀환에 의해 공통 모드 전압을 추가로 제거한다.

도 31은 도 30의 수신기 회로에 의해 공통 모드 전압이 제거됨을 나타낸 그래프이다. 세로축은 공통 모드 전압 제거비(CMRR)를 나타내고, 가로축은 주파수(log f)를 나타낸다.

예컨대, 수 KHz의 직류 전류에 대한 저주파수 영역(A1)에서, 커패시터망(2001)은 공통 모드 전압을 제거한다. 수 KHz 이상의 고주파수 영역(A2)에서, 비교기(2002)는 공통 모드 전압을 더 제거한다.

즉, 커패시터망(2001)은 차동 신호 내의 공통 모드 전압을 어느 정도 제거하기 위해, 신호 전압의 축적, 비교기(2002)의 입력 단자의 선충전 및 비교기(2002)에 신호의 제공을 교대로 수행한다. 도 31에 도시한 바와 같이, 주파수가 낮아질수록 공통 모드 전압은 커패시터망(2001)에 의해 제거된다. 커패시터망(2001)은 공통 모드 전압 내의 DC 성분을 충분히 제거한다.

비교기(2002)는 신호를 증폭하는데, 이 신호에 의해 공통 모드 전압은 어느정도 제거된다. 이 증폭은 통상의 차동 증폭기가 아닌 인버터(2021, 2022)로 만들어진 고속의 높은 대역 증폭기에 의해 이루어진다. 인버터(2021, 2022)의 출력단에 잔류한 공통 모드 전압은 공통 모드 귀환 회로(2003)에 의한 귀환에 의해 제거되고 안정화된다.

여기서, 본 발명의 제2 실시 태양의 수신기 회로는 통상의 차동 증폭기가 아닌 고속 및 저전압에서 작동하기 위한 인버터로 만들어진 증폭기를 사용한다. 본 발명의 제2 실시 태양에 기초한 수신기 회로 및 신호 전송 시스템은 고속으로 신호를 정확하게 전송할 수 있다.

도 32는 본 발명의 제2 실시 태양의 제1 실시예에 따른 수신기 회로를 도시한다. 수신기 회로는 커패시터망(2001), 비교기(2002) 및 공통 모드 귀환 회로(2003)를 구비한다.

커패시터망(2001)은 스위치(2011 내지 2016) 및 커패시터(2017 내지 2018)로 구성된다. 입력 단자 V+는 직렬로 연결된 스위치(2011) 및 커패시터(2017)를 통해서, 비교기(2002)의 입력 단자인 인버터(2021)의 입력 단자에 연결된다. 입력 단자 V-는 직렬로 연결된 스위치(2014) 및 커패시터(2018)를 통해서, 비교기(2002)의 입력 단자인 인버터(2022)의 입력 단자에 연결된다.

스위치(2011)와 커패시터(2017)간의 노드 및 스위치(2014)와 커패시터(2018)간의 노드는 스위치(2012, 2013)를 통해 제1 기준 전압 Vref0을 수신한다. 커패시터(2017)와 인버터(2021)간의 노드 및 커패시터(2018)와 인버터(2022)간의 노드는 스위치(2015, 2016)을 통해 제2 기준 전압 Vref'를 수신한다. 커패시터망(2001)은 도 31의 A1 영역 내의 차동 신호에 포함된 공통 모드 전압을 어느 정도 제거한다. 여기서, 공통 모드 전압은 차동 신호를 전송하는 2 개의 신호선 내의 평균 전압에 상응한다.

제1 기준 전압 Vref0은 장치들간이 수신기 회로에 연결된 인터페이스의 규격에 따라 결정된다. 예컨대, 제1 기준 전압 Vref0는 인터페이스에 의해 조절되는 신호 크기의 중간 전압이다. 제2 기준 전압 Vref'는 수신기 회로의 내부 회로에 대해 적합한 전압이다. 예컨대, 이는 비교기(2002)의 인버터(2021, 2022)의 동작을 최적화시키기 위한 바이어스 전압이다.

제1 단계에서, 그 스위치(2011, 2014)는 열리고, 그 스위치(2012, 2013)는 닫힌다. 동시에, 그 스위치(2015, 2016)는 커패시터(2017, 2018)를 충전시키고 비교기(2002)의 입력 단자를 선충전하기 위해 닫힌다. 즉, 바이어스 전압이 인버터(2021, 2022)의 동작을 최적화시키기 위해 인가된다. 제2 단계에서, 커패시터(2017, 2018)를 통해서 차동 신호(상보 신호)의 전압을 인버터(2021, 2022)로 전달하기 위해서, 그 스위치(2011, 2014)는 닫히고, 그 스위치(2012, 2013, 2015, 2016)는 열린다. 이 제1 및 제2 단계는 차동 신호 내에 공통 모드 전압을 어느 정도까지 제거하기 위해 반복된다. 주파수가 낮아질수록, 커패시터망(2001)에 의해 제거되는 공통 모드 전압 및 DC 성분은 커진다.

비교기는 귀환에 의해 공통 모드 전압을 더 제거하기 위하여, 인버터(2021, 2022) 및 고속의 높은 대역에서 커패시터망(2001)의 출력을 증폭시키기 위한 공통 모드 귀환 회로(2003)를 구비한다.

인버터(2021, 2022)는 각각 단일 단자 인버터이다. 그 인버터(2021)는 PMOS 트랜지스터(2211) 및 NMOS 트랜지스터(2212)로 구성되고, 그 인버터(2022)는 PMOS 트랜지스터(2221) 및 NMOS 트랜지스터(2222)로 구성된다. 차동 입력 신호는 각각 NMOS 트랜지스터(2212, 2222)의 게이트에 제공된다. 소정의 바이어스 전압 Vcp가 PMOS 트랜지스터(2211, 2221)의 게이트에 인가되어, 이 트랜지스터는 고정 전류 부하로 동작한다. 입력 커패시턴스(게이트 커패시턴스)를 감소시키고 동작 속도를 증가시키기 위해, 인버터(2021, 2022)는 도 32에 도시된 바와 같이 NMOS 입력을 갖는 고정 전류 부하 인버터가 바람직하다. 만약 이 인버터가 케이블(2102)로부터 신호 를 수신하기 위해 첫째단에 배치된다면, 그 인버터는 이 경우 입력 커패시턴스가 그다지 중요하지 않기 때문에 각각 통상의 CMOS 인버터이다. 여기서, 통상의 CMOS 인버터는 그 PMOS 및 NMOS 트랜지스터의 게이트에서 입력 신호를 공통으로 수신한다.

공통 모드 귀환 회로(2003)는 검출기(2031) 및 귀환 유닛(2032)으로 구성된다. 검출기(2031)는 2 개의 입력 트랜지스터쌍을 갖는 전류 미러 차동 증폭기이고, PMOS 트랜지스터(2311) 및 NMOS 트랜지스터(2312, 2318)를 포함한다. 귀환 유닛(2032)은 PMOS 트랜지스터(2321, 2322) 및 NMOS 트랜지스터(2323, 2324)를 포함한다. 검출기(2031)에서, 2 개의 트랜지스터쌍(2313~2314, 2316~2317)은 기준 전압 Vref1과 인버터(2021, 2022)의 출력간의 차를 검출하고, 공통 트랜지스터(2311, 2312)에 연결된다. 귀환 유닛(2032)에서, PMOS 트랜지스터(2321, 2322)는 검출기(2031)의 출력을 수신하고, NMOS 트랜지스터(2323, 2324)는 소정의 바이어스 전압 Vcn을 수신한다. 트랜지스터(2321, 2323)간의 노드가 인버터(2021)의 출력에 연결되고, 트랜지스터(2322, 2324)간의 노드가 인버터(2022)의 출력에 연결된다. 트랜지스터(2315, 2318)의 게이트는 바이어스 전압 Vcn을 수신한다.

공통 모드 귀환 회로(2003)에서, 검출기(2031)는 인버터(2021, 2022)의 출력의 합(공통 모드 전압에 상응함)을 제공하고, 귀환 유닛(2032)은 공통 모드 전압을 제거하기 위해 귀환 동작을 수행한다. 즉, 공통 모드 귀환 회로(2003)는 고주파수 영역(도 31의 A2 영역)에서, 커패시터망(2001)에 의해 일부 제거된 공통 모드 전압을 더 제거한다.

제1 실시예의 수신기 회로는 차동 이득을 얻기 위해 인버터(2021, 2022)를 사용하여, 그 수신기 회로는 낮은 전압으로 동작한다. 간단한 구조의 공통 모드 귀환 회로(2003)는 커패시터망(2001)과 결합하여 높은 공통 모드 전압 제거비(CMRR) 및 고속 동작을 실현시킬 수 있다.

도 33은 본 발명의 제2 실시 태양의 제2 실시예에 따른 수신기 회로를 도시한다. 보다 구체적으로, 이 실시예는 부분 응답 검출기(Partial Response Detector; PRD)인 커패시터망(2001)을 개시한다. 그 커패시터망(2001)은 스위치(2111, 2112, 2141, 2142, 2015, 2016) 및 커패시터(2171, 2172, 2181, 2182)를 포함한다.

도 34는 도 33의 수신기 회로의 커패시터망(2001)의 한 실시예를 도시하고, 도 35는 커패시터망(2001)에 의해 사용되는 제어 신호의 타이밍도를 도시한다.

도 34에서, 커패시터망(2001)은 커패시터(2171, 2172, 2181, 2182) 및 전달 게이트(2111, 2112, 2141, 2142, 2015, 2016)로 구성된다. 전달 게이트(2111, 2142)의 스위칭은 제어 신호 ø2 및 /ø2에 의해 제어되고, 전달 게이트(2112, 2141, 2015, 2016)의 스위칭은 제어 신호 ø1 및 /ø1에 의해 제어된다. 여기서, 신호 /ø1 및 /ø2는 신호 ø1 및 ø2의 반전된 논리 신호이다. 제어 신호 ø1 및 ø2와 클록 신호 CLK간의 타이밍 관계가 도 35에 도시된다.

도 36a 및 36b는 도 34의 커패시터망(2001)의 동작을 도시한다.

제어 신호 ø1 및 ø2를 제어함으로써, 커패시터망(2001)은 도 36a 및 도 36b의 동작을 교대로 수행한다.

제어 신호 ø1이 하이(/ø1이 로우임)이고 ø2가 로우이면, 도 36a의 코드간 간섭 측정이 수행된다. 제어 신호 ø1이 로우이고 ø2가 하이이면, 도 36b의 신호 판정 동작이 수행된다. 코드간 간섭 측정이 수행될 때, 비교기(2002)에 대한 입력 노드가 선충전된다.

코드간 간섭은 이론상 커패시터(2171, 2182)의 커패시턴스(C1) 및 커패시터(2172, 2181)의 커패시턴스(C2)가 아래의 식을 만족한다면 완전히 측정될 수 있다.

C1 / ( C1 + C2 ) = ( 1 + exp( -T / τ) ) /2

위 식에서 τ는 케이블(버스)의 시정수이고 T는 한 비트의 데이타가 버스에 실리는 1 비트 기간이다. 그러나, 실제로 기생 커패시터가 존재하여, 대략적인 커패시터비가 상기 식을 바탕으로 채택된다.

이 경우에 있어서, 제2 실시예는 공통 모드 전압을 제거하고 전송 선로에 발생된 코드간 간섭을 측정하기 위해 커패시터망에 부분 응답 검출기를 사용한다. 결과적으로, 제2 실시예는 얇은 코어 전선을 사용하는 케이블로도 고속 신호 전송을 구현한다.

도 37은 본 발명의 제2 실시 태양의 제3 실시예에 따른 수신기 회로를 도시한다. 보다 구체적으로, 이 실시예는 도 32의 수신기 회로의 스위치(2015, 2016) 및 인버터(2021, 2022) 대신에 사용될 인버터 선충전 회로에 관한 것이다.

도 37에서, 인버터(2021, 2022)가 비교기(2002)(도 32)의 입력 단자에 배치된다. 인버터(2021, 2022)의 입력 및 출력 단자가 음귀환을 구현하기 위해 트랜지스터(2150, 2160)를 통해 서로 연결된다.

즉, 두 개의 트랜지스터(2211, 2212)로 이루어진 단일 단자(고정 전류 로드) 인버터(2021)의 입력 및 출력 단자는 그 게이트가 선충전 제어 신호 PCS를 수신하는 트랜지스터(2150)를 통해 서로 연결된다. 두 개의 트랜지스터(2221, 2222)로 이루어진 인버터(2022)의 입력 및 출력 단자는 그 게이트가 선충전 제어 신호 PCS를 수신하는 트랜지스터(2160)를 통해 서로 연결된다. 상기 선충전 제어 신호 PCS는 도 34의 제어 신호 ø1과 같을 것이다. 이 회로는 비교기(2002)의 각 입력 단자의 선충전 및 입력 증폭단[인버터(2021, 2022)]의 자동 0 동작을 동시에 수행할 수 있다. 결과적으로, 비교기(2002)는 작은 입력 오프셋 전압을 가질 것이다.

도 38은 본 발명의 제2 실시 태양의 제4 실시예에 따른 수신기 회로의 공통 모드 귀환 회로(2003)를 도시한다. 도 39는 도 38을 다시 도시한 회로도이다.

도 38은 CMOS 인버터(2301 내지 2304)로 구성된 공통 모드 귀환 회로(2003)이다. 그 인버터(2301, 2302)는 비교기(2002)(도 32)의 입력 증폭단에 배치된 인버터(2021, 2022)의 출력을 인버터(2022)의 출력으로 되돌린다. 인버터(2303, 2304)는 인버터(2021, 2022)의 출력을 인버터(2022)의 출력으로 되돌린다. 인버터(2301 내지 2304)는 각각 전압을 전류로 변환시키기 위한 트랜스컨덕턴스 회로로 사용된다. 인버터(2301, 2302)는 인버터(2021, 2022)의 2 개의 출력 신호선의 전압을 전류로 변환시켜 이를 서로 더하고, 그 합을 인버터(2021)의 출력선으로 되돌린다. 인버터(2303, 2304)는 2 개의 출력선의 전압을 전류로 변환시켜 이를 서로 더하고, 그 합을 인버터(2022)의 출력선으로 되돌린다.

도 38의 회로는 도 39의 회로로 다시 도시될 수 있다. 공통 모드 귀환 회로 (2003)에서, 각 CMOS 인버터(2301, 2304)의 입력 및 출력은 클램프 회로를 형성하기 위해 단락된다. 그 클램프 회로는 각각 출력 신호선에 배치되고, 인버터(2302, 2303)으로 구성된 CMOS 래치 회로가 신호선 사이에 배치된다.

제4 실시예는 CMOS 인버터로 전부 이루어진 공통 모드 귀환 회로(2003)를 형성할 것이다. 모든 내부 노드는 저전압 및 고속 동작을 구현하기 위해 공통 모드 귀환 회로(2003)의 입력선 및 출력선에 연결된다.

도 40은 본 발명의 제2 실시 태양의 제5 실시예에 따른 수신기 회로를 도시한다.

도 39와 도 40을 비교해 보면, 제5 실시예는 제4 실시예의 단일 단자 인버터(2021, 2022)를 CMOS 인버터(2210, 2220)로 대체하였다. 도 37의 제3 실시예에서와 같이, 제5 실시예는 음귀환을 수행하기 위해, 각 인버터(2210, 2220)의 입력 및 출력 단자 사이에 스위치(2201, 2202)[도 37의 NMOS 트랜지스터(2150, 2160)에 해당함]를 배치한다.

제5 실시예는 CMOS 인버터의 특성을 일치시키기 위해, CMOS 인버터(2210, 2220)로 비교기(2002)(도 32)의 입력 증폭단의 인버터(2021, 2022)를 형성한다. 이는 회로 설계를 용이하게 한다. 제5 실시예는 제4 실시예와 같이 저전압 고속 동작을 구현하기 위해, 전부 CMOS 인버터로 비교기(2002)의 입력 증폭단 및 공통 귀환 회로(2003)를 형성한다.

도 41은 본 발명의 제2 실시 태양의 제6 실시예에 따른 수신기 회로를 도시한다.

도 41과 도 40을 비교해 보면, 제6 실시예는 제5 실시예에 NMOS 트랜지스터(2351, 2352)로 만들어진 클램프 회로를 부가하여, 비교기(2002)(도 32)의 출력의 크기가 소스 전압들 사이에서 완전히 변하지 않을 것이다. 보다 구체적으로, 클램프 회로는 비교기(2002)의 차동 출력을 클램핑하기 위해 배치되어, 비교기(2002)의 출력의 크기는 NMOS 트랜지스터(2351, 2352)의 순방향 전류를 초과하지 않을 것이다.

도 42는 본 발명의 제2 실시 태양의 제7 실시예에 따른 수신기 회로를 도시한다.

제6 실시예와 유사하게, 제7 실시예는 비교기(2002)(도 32)의 출력 신호의 크기를 최소화하기 위해 NMOS 트랜지스터(2371, 2372, 2391, 2392)로 만들어진 클램프 회로를 사용한다. 클램프 회로(2371, 2372)는 인버터(2306)의 입력 및 출력 단자를 서로 연결하고, 클램프 회로(2391, 2392)는 인버터(2308)의 입력 및 출력 단자를 서로 연결한다. 상기 인버터(2306, 2308)는 제2 증폭단에 있다.

본 발명의 제2 실시 태양의 제6 및 제7 실시예는 소정의 범위 내에서 비교기의 출력의 크기를 감소시키기 위해 클램프 회로를 사용하여, 동작 속도를 증가시킨다.

도 43은 도 42의 제7 실시예를 바탕으로 한 실시예를 도시한다. 도 43 및 도 42를 비교해 보면, 도 43의 회로는 전달 게이트로 만들어진 스위치(2201, 2202)를 사용한다. 스위칭 제어 신호 LAT 및 인버터(2200)는 전달 게이트(2201, 2202)의 스위칭을 제어한다. 인버터(2301 내지 2304)는 CMOS 인버터이다. 인버터(2306, 2308) 의 입력 및 출력 단자를 연결하기 위한 클램프 회로는 각각 NMOS 트랜지스터(2371, 2372, 2391, 2392)로 만들어진다.

도 44는 비교기(2002)(도 32)의 일부인 도 43의 회로 뒤에 배치된 후방 회로를 도시한다.

이 후방 회로는 PMOS 트랜지스터(2401 내지 2404) 및 NMOS 트랜지스터(2405 내지 2409)로 이루어진 차동 증폭기와 NAND 게이트(2410, 2411)로 만들어진 래치 회로를 구비한다. 트랜지스터(2407, 2408)의 게이트는 비교기(2002)의 차동 출력을 수신한다. 트랜지스터(2401, 2404, 2409)의 게이트는 래치 동작을 실행시키기 위해 하이로 되는 래치 제어 신호 SL을 수신한다. 만약 래치 제어 신호 SL이 로우이면, 리셋 동작이 실행된다. NAND 게이트(2410, 2411)로 이루어진 래치 회로의 출력은 인버터(2412)를 통과하여 외부로 제공된다.

도 45는 본 발명의 제2 실시 태양의 제8 실시예에 따른 수신기 회로를 도시하고, 도 46은 제8 실시예에 사용되는 제어 신호의 타이밍도를 도시한다.

제8 실시예는 회로(2003)의 차동 이득을 변경시키기 위해, 공통 모드 귀환 회로(2003)내에 스위치(2362, 2363, 2382, 2383)에 의해 제어되는 인버터(2361, 2381)를 각각 신호선 상에 배치한다. 스위치(2201, 2202)는 인버터(2210, 2220)의 입력 및 출력 단자를 연결하기 위해, 제어 신호 S1(도 37의 PCS와 같음)이 하이일 때 턴온되어, 선충전 동작을 행한다. 스위치(2362, 2363, 2382, 2383)는 인버터(2361, 2362)를 신호선에 연결하기 위하여, 제어 신호 S2가 하이일 때 턴온된다.

도 46에서, 제어 신호(S2)는 공통 모드 귀환 회로(2003)의 차동 이득을 증가 시키기 위해, 제어 신호 S1이 하이인 선충전 구간(리셋 구간) 후에 신호 검출 구간(측정 구간) 내의 소정의 구간 동안 하이로 된다. 제어 신호 S2는 공통 모드 귀환 회로(2003)를 신호를 래치하는 래치 회로로서 동작시키기 위해, 제어 신호 S1이 다시 하이로 되기 직전에 로우로 된다. 이 회로는 비교기(2002) 내의 차동 증폭기 회로 및 래치 회로와 같은 래치 유닛이 필요 없게 되어, 구조를 간단하게 하고 동작 속도를 증가시킨다.

이 경우, 제8 실시예는 신호를 정확하고 신속하게 검출하기 위해, 래치로서 작은 입력 오프셋 전압의 증폭기를 사용한다.

본 발명의 제2 실시 태양의 실시예들 중 임의의 한 실시예는 차동 신호를 도 29의 케이블(2102)을 통과하여 차동 구동기 회로(2101)로부터 수신기 회로로 전송하는 신호 전송 시스템에 적용된다. 상기 수신기 회로는 서버와 주기억 장치간, 망을 통해 연결된 서버들간 또는 장치와 회로 보드간의 신호 전송뿐만 아니라 칩들간 및 칩 내의 소자와 회로 블럭간의 신호 전송에도 적용될 수 있다.

전술한 바와 같이, 본 발명의 제2 실시 태양은 고속으로 신호를 정확하게 전송할 수 있는 수신기 회로 및 신호 전송 시스템을 제공한다.

도 47은 DLL 회로를 사용하는 종래 기술에 따른 타이밍 신호 발생기 회로를 도시한다. 이 타이밍 신호 발생기 회로는 DLL 회로(3100), 가변 지연선(3111), 위상 비교기(3112), 제어 신호 발생기(3113), 클록 구동기(3114), 지연 회로(3102) 및 수신기 회로(3103)를 구비한다.

DLL 회로(3100)는 가변 지연선(3111), 위상 비교기(3112) 및 제어 신호 발생 기(3113)를 포함한다. 위상 비교기(3112)는 기준 클록 신호 CKr 및 클록 구동기(3114)의 내부 클록 신호 CKin을 수신하고, 클록 신호 CKr 및 CKin간의 위상차를 최소화하기 위한 가변 저항선 내의 활성화될 지연 유닛의 수를 제어한다. 이 목적을 위해, 위상 비교기(3112)는 클록 신호 CKr 및 CKin간의 위상차에 따라 제어 신호 발생기(3113)를 제어하기 위해 업 신호 UP 또는 다운 신호 DOWN을 제공한다. 신호 UP 및 DOWN에 응답하여, 제어 신호 발생기(3113)는 가변 저항선(3111) 내의 활성화될 지연 유닛 D의 수를 결정하기 위해 제어 신호(CS)를 제공한다. 결과적으로, 내부 클록 신호 CKin은 기준 클록 신호 CKr과 동조된다.

클록 구동기(3114)로부터의 내부 클록 신호 CKin은 LSI 칩(반도체 집적 회로 장치)에 사용된다. 예컨대, 신호 CKin은 지연 회로(3102)의 적절한 수의 지연 소자를 통과하여 수신기 회로(3103)의 타이밍 신호(TS)로 사용된다. 수신기 회로(3103)는 신호 CKin과 동조되는 신호 SS를 래치할 것이다. 지연 회로(3102)는 클록 구동기(3114)의 실행 및 신호선의 부하 커패시터에 따라 신호 CKin을 지연시키고, 타이밍 신호 TS를 발생시킨다. DLL 회로(3100)는 제어 전압에 따라 VCO(Voltage Controlled Oscillator)의 발진 주파수를 제어하는 PLL 회로로 대체될 수 있다.

DLL 회로나 PLL 회로를 사용하는 도 47의 종래 기술의 타이밍 신호 발생기 회로는 그 위상이 기준 클록 신호 CKr의 위상과 일치하는 내부 클록 신호 CKin을 발생시킬 것이다. 내부 클록 신호 CKin이, 예컨대 LSI 칩들간의 고속 신호 전송에 사용될 때, 해결해야 할 문제점이 발생한다.

LSI 칩들간 또는 전자 장치들간의 신호 전송을 수행할 때, 원하는 신호 전송 대역을 확보하기 위해, 통상적으로 다중 비트를 전송하는 복수 개의 신호선을 사용한다. 이 경우, 신호선의 지연 특성의 변동은 최적의 비트 수신 타이밍에 관하여 변한다. 상이한 선을 통과하여 전송되는 비트의 수신 타이밍을 조절하기 위해, 복수 개의 DLL 회로를 배치하는 것이 필요하다. 이는 회로의 크기를 증가시키는 결과를 초래한다.

고속으로 신호를 전송하기 위해서, DLL 및 PLL 회로의 순간 이상이 최소화되어야 한다. 순간 이상을 감소시키는 것은 PLL 회로의 동작 주파수를 증가시키거나 DLL 회로의 지연 시간을 감소시키는 것과 같다. 이는 위상(또는 지연 시간) 여유를 저하시키고 신호를 부정확하게 수신하는 결과를 초래한다.

만약 매우 긴 케이블 또는 나쁜 신호 전송 특성의 케이블이 장치들간에, 예컨대 서버 및 주기억 장치간에 사용된다면, 그러한 케이블을 통해 신호를 확실하게 송신 및 수신하기 위해서는 동작 주파수를 감소시키는 것이 필요하다. 넓은 영역의 동작 주파수를 가지고, 정확하고 고속인 타이밍 신호를 발생할 수 있는 타이밍 신호 발생기 회로를 제공하는 것은 어렵다.

주파수 f0의 클록 신호에 응답하는 선택적인 위상을 가지는 클록 신호를 발생시키기 위한 회로가 DLL 회로 및 위상 보간기의 조합으로 형성될 것이다. 주파수 f0의 클록 신호를 바탕으로, DLL 회로는 위상 보간기에 의해 선택적인 위상으로 보간되는 다중 위상(예컨대, 4 상) 클록 신호를 발생시킬 것이다.

PLL 및 DLL 회로와 비교하면, 위상 보간기는 귀환 회로를 포함하지 않으므로 크기가 작다. 또한, 위상 보간기는 순간 이상의 영향이 작아서, 다중 신호를 전송 하는 신호 전송 회로를 위한 타이밍 신호를 발생시키는 데 적합하다. 그러나, 넓은 영역의 주파수에 걸쳐 동작하는 위상 보간기를 구현하는 것은 어렵다. 주파수 f0의 클록 신호에 관하여 1/f0의 최대 지연을 제공하는 가변 지연 회로를 사용함으로써, 위상 보간기와 동등한 신호 발생기 회로가 형성될 것이다. 그러한 회로를 저주파 클록 신호상에 동작시키기 위해서, 더 긴 지연 시간이 필요하다. 그러나, 지연 시간이 길어질 수록, 회로의 크기와 순간 이상이 증가한다.

본 발명의 제3 실시 태양에 따른 타이밍 신호 발생기 회로를 도면을 참조하여 설명한다.

도 48은 본 발명의 제3 실시 태양에 따른 타이밍 신호 발생기 회로의 주요부를 도시한다.

제1 타이밍 신호 발생기(3001)가 클록 신호 CKr을 효과적으로 가변적으로 지연시킴으로써 제1 타이밍 신호 CKs를 발생시킨다. 제1 타이밍 신호 CKs의 위상은 위상 제어 유닛(3002)에 의해 제어된다. 신호 CKs는 제2 타이밍 신호 발생기(3003)에 제공된다. 제2 타이밍 신호 발생기(3003)는 신호 CKs의 주파수를 분할하고, 그 주파수가 신호 CKs의 주파수의 정수비인 제2 타이밍 신호 CKin을 발생시킨다. 제3 실시 태양은 가변 지연선을 사용하여 클록 신호 CKr을 직접 지연시킬 뿐만 아니라, 예컨대 위상 보간기를 사용하여 클록 신호 CKr의 위상을 제어함으로써 클록 신호 CKr을 효과적으로 가변적으로 지연시킨다.

제3 실시 태양은 선택적인 고주파 위상 발생기(3001)(또는 짧은 지연의 지연 발생기 회로)를 사용하고, 선택적인 저주파 위상을 발생시키기 위해 그 고주파 위 상 발생기의 출력을 사용한다. 고주파 위상 보간기 또는 짧은 지연의 가변 지연 회로가 작은 순간 이상을 야기하기 때문에, 제3 실시예의 타이밍 신호 발생기 회로는 작은 순간 이상의 내부 클록 신호(제2 타이밍 신호) CKin을 제공한다.

이 경우, 본 발명의 제3 실시 태양의 타이밍 신호 발생기 회로는 고속으로 정확한 타이밍 신호를 발생시킬 수 있다. 이 회로는 넓은 영역의 동작 주파수를 확보하는 데 간단한 구조를 사용하고, 그것에 의해 발생된 타이밍 신호는 작은 순간 이상을 수반한다.

도 49는 본 발명의 제3 실시 태양의 제1 실시예에 따른 타이밍 신호 발생기 회로를 도시한다. 이 회로는 제1 타이밍 신호 발생기(3001), 위상 제어기(3002) 및 주파수 분주기(제2 타이밍 신호 발생기)(3003)를 구비한다.

제1 타이밍 신호 발생기(3001)는 4 상 클록 신호 발생기(3011) 및 위상 보간기(3012)를 구비한다. 4 상 클록 신호 발생기(3011)는 DLL 기술을 사용하고, 주기적인 기준 클록 신호 CKr을 수신하고, 신호 ø1 내지 ø4에 의해 결정된 선택적인 위상을 갖는 제1 타이밍 신호 CKs를 제공하기 위해 위상 보간기(3012)에 제공되는 4 상 클록 신호 ø1 내지 ø4를 발생시킨다.

신호 CKs는, 예컨대 주파수가 신호 CKs(CKr)의 주파수의 1/2ⁿ인 내부 클록 신호(제2 타이밍 신호)를 제공하기 위해 2진 카운터를 사용하는 1/2ⁿ 주파수 분주기(3003)에 제공된다. 도 47에 도시된 바와 같이, 신호 CKin은 지연 회로(3102)를 통과하여 전달되고 수신 회로(3103)를 위한 타이밍 신호(TS)로서 사용된다.

도 50은 도 49의 회로의 동작을 도시한다. 신호 CK2r의 주기는 기준 클록 신호 CKr의 두 배이다. 즉, 신호 CK2r의 주파수는 기준 클록 신호 CKr의 반이다.

위상 보간기(3012)의 출력 신호 CKs는 주파수 분주기(3003)에 제공된다. 만약 신호 CKs의 상대적인 위상이 0 도, 180 도 및 360 도의 순서로 매 클록 주기마다 지연된다면, 주파수 분주기(3003)으로부터의 신호 CKin의 위상은 180 도가 될 것이다. 신호 CKin의 위상은 신호 CKs의 위상이 x일 때, 기준 클록 신호 CKr보다 효과적으로 한 주기를 더 지연시키기 위해 180 + x이다.

이 경우, 주파수 분주기(3003)의 출력 신호 CKin의 위상은 위상 보간기(3012)의 출력 신호(CKs)의 위상을 순차적으로 전후로 이동시킴으로써 0 도 내지 360 도의 전체 영역에서 변할 수 있다.

제3 실시 태양의 제1 실시예의 타이밍 신호 발생기 회로는 선택적인 긴 지연을 발생시키기 위해, 주파수 분주기(제2 타이밍 회로 발생기)에 의해 위상 보간기(제1 타이밍 신호 발생기)의 출력을 분할한다. 주파수 분주기를 통과하여 위상 보간기의 출력을 전달하면, 저주파 신호가 선택적인 위상을 가질 수 있다. 따라서, 이 실시예의 타이밍 신호 발생기 회로는 넓은 영역의 동작 주파수를 포괄하고, 순간 이상 없는 정확하고 고속인 타이밍 신호를 발생시키는 간단한 구조를 가진다.

위상 보간기의 기능은 가변 지연 회로에 의해 제공된 것이다. 이 경우, 주파수 분주기(또는 등가 회로)가 긴 가변 지연을 효과적으로 구현하기 위해 사용된다.

도 51은 본 발명의 제3 실시 태양의 제2 실시예에 따른 타이밍 신호 발생기 회로를 도시한다.

도 51과 도 49를 비교해 보면, 제2 실시예는 도 49의 제1 실시예에 주파수 분주기(3003)의 주파수 분주비(1/2ⁿ)를 제어하기 위한 주파수 분주비 제어기(3004)를 부가한다.

예컨대, 상기 제어기(3004)는 위상 보간기(3012)의 출력 신호 CKs의 주파수 f를 1(f), 2(f/2), 4(f/4), 8(f/8) 또는 16(f/16)으로 분주하기 위해 "n"을 0, 1, 2, 3 및 4 중의 하나로 변경시킨다.

만약 신호 CKs의 주파수가 625 MHz의 70 % 내지 140 %(약 438 MHz 내지 약 875 MHz) 이내라면, 주파수 분주기(3003)에 의해 제공된 내부 클록 신호 CKin의 주파수는 약 27 MHz 내지 875 MHz의 확장된 범위이다. 27 MHz의 값은 438 / 16 (MHz)로부터 도출된다. 제어기(3004)에 의해 제어되는 "n"의 범위를 확장시킴으로써, 주파수 분주기(3003)에 의해 제공된 내부 클록 신호 CKin의 주파수는 그 동적 범위를 더 확장시키기 위해 더 확장될 것이다.

도 52는 본 발명의 제3 실시 태양의 제3 실시예에 따른 타이밍 신호 발생기 회로를 도시한다. 이 회로는 탭핑된 지연단(3013), 선택기(3014) 및 선택 신호 발생기(3020)를 구비한다.

제3 실시예는 도 49의 위상 보간기 대신에 탭핑된 지연단(가변 지연 회로)을 사용한다.

탭핑된 지연단(3013)은 직렬 접속된 지연 유닛 및 소정의 지연 유닛에 배치된 탭을 구비한다. 그 지연단(3013)은 기준 클록 신호 CKr을 수신하고, 지연시키고, 상이하게 지연된 탭 출력들을 제공한다. 탭 출력 중 하나는 선택기(3014)에 의 해 제1 타이밍 신호 CKs로서 출력된다. 선택 신호 발생기(3020)[위상 제어 유닛(3002)]는 제어 신호 SC1 및 SC2를 발생시키는데, 선택기(3014)는 그 제어 신호에 따라 탭 출력 중 하나를 선택한다. 즉, 신호 SC1 및 SC2는 탭핑된 지연단(3013) 및 선택기(3014)로 이루어진 제1 타이밍 신호 발생기(3001)에 의해 제공된 제1 타이밍 신호 CKs의 지연(위상)을 제어한다.

신호 CKs는 그 주파수가 신호 CKs의 주파수의 1/2ⁿ인 내부 클록 신호 CKin을 제공하는 주파수 분주기(3003)에 제공된다. 제2 실시예와 유사하게, 제3 실시예는 주파수 분주기(3003)의 주파수 분주비를 제어하는 "n" 값을 변화시키기 위한 주파수 분주비 제어기(3004)를 가질 것이다.

제3 실시예는 제1 및 제2 실시예의 DLL 기술을 사용하는 4 상 클록 발생기(3011)를 필요로 하지 않아서, 제3 실시예의 타이밍 신호 발생기 회로는 간단하다.

도 53은 본 발명의 제3 실시 태양의 제4 실시예에 따른 타이밍 신호 발생기 회로를 도시한다. 이 회로는 카운터(3051), 조합 논리 회로(3052), NAND 게이트(3053) 및 인버터(3054)를 구비한다.

도 53과 도 52를 비교해 보면, 제4 실시예는 주파수 분주기(3003) 대신에 카운터(3051), 조합 논리 회로(3052), NAND 게이트(3053) 및 인버터(3054)를 구비한다. 제4 실시예의 탭핑된 지연단(3013), 선택기(3014) 및 선택 신호 발생기(3020)는 도 52의 제3 실시예와 동일하다.

도 53에서, 기준 클록 신호 CKr은 탭핑된 지연단(3013) 및 카운터(3051)에 제공된다. 탭핑된 지연단(3013)의 각 탭 출력은 선택기(3014)에 제공되는데, 이 선 택기는 선택 신호 발생기(3020)의 출력 신호 CS1 및 CS2에 따라 NAND 게이트(3053)의 한 입력 단자에 제1 타이밍 신호 CKs를 제공한다. 카운터(3051)의 출력은 조합 논리 회로(3052)를 통과하여 전달되고, NAND 게이트(3053)의 또 다른 입력에 제공된다. NAND 게이트(3053)의 출력은 내부 클록 신호(제2 타이밍 신호) CKin을 제공하는 인버터(3054)에 제공된다. 이 경우, 제4 실시예는 선택기(3014)로부터의 신호 CKs를 게이트로 조작하기위해 기준 클록 신호 CKr을 수신하는 카운터(순차 회로)(3051)의 출력을 사용한다.

제4 실시예는 제3 실시예의 장점 및 순간 이상이 작고, 위상 전환 시간이 짧다는 장점이 있다.

도 54는 본 발명의 제3 실시 태양의 제5 실시예에 따른 타이밍 신호 발생기 회로를 도시한다.

PLL 회로(3006)는 그 주파수가 신호 전송 주파수 f0인 기준 클록 신호 CKr을 수신하고, 그 주파수를 2f0로 배가시키고, 그 주파수가 배가된 신호를 4 상 클록 발생기에 제공한다. 그 발생기(3011)는 위상 보간기(3012)에 제공되는 4 상 클록 신호를 발생시킨다. 위상 제어 코드에 따라서, 그 위상 보간기(3012)는 주파수 분주기(3003)로 제공되는 제1 타이밍 신호 CKs를 발생시킨다. 주파수 분주기(3003)는 신호 CKs의 주파수를 양분하고 f0의 주파수를 갖는 제2 타이밍 신호(내부 클록 신호) CKin을 발생시킨다. PLL 회로는 기준 클록 신호 CKr을 배가시킬 뿐만 아니라, 그 주파수 f0를 정수(N)로 곱할 수 있다. 이 경우, 상기 주파수 분주기(3003)는 Nf0의 주파수, 즉 기준 클록 신호 CKr을 N 배한 주파수를 가지는 신호 CKs의 주파 수를 N으로 분할하는 N 주파수 분주기일 것이다.

이 경우에서, 제5 실시예는 제1 클록 발생기(3001)의 동작 주파수가 높기 때문에 작은 시간에 관한 순간 이상을 수반하고, 정확한 타이밍 신호(CKin)를 발생시킨다.

도 55는 본 발명의 제3 실시 태양의 제6 실시예에 따른 타이밍 신호 발생기 회로를 도시한다. 이 회로는 위상 비교기(3021) 및 업/다운 카운터(3022)를 구비한다.

도 55와 도 49를 비교해 보면, 제6 실시예는 위상 비교기(3021) 및 업/다운 카운터(3022)로 도 49의 제1 실시예의 위상 제어기(3002)를 형성한다.

위상 비교기(3021)는 내부 클록 신호 CKin 및 외부 클록 신호 CKe를 수신하고, 이 두 신호를 서로 비교하고, 업/다운 카운터(3022)에 업 신호(UP) 또는 다운 신호(DOWN)를 제공한다. 만약 내부 클록 신호(제2 타이밍 신호) CKin의 위상이 외부 클록 신호 CKe의 위상의 뒤에 있다면, 위상 보간기(3012)의 위상 지연을 감소시키기 위해 업/다운 카운터(3022)를 통한 귀환 제어가 수행될 것이다. 만약 내부 클록 신호(제2 타이밍 신호) CKin의 위상이 외부 클록 신호 CKe의 위상의 앞에 있다면, 위상 보간기(3012)의 위상 지연을 증가시키기 위해 업/다운 카운터(3022)를 통한 귀환 제어가 수행될 것이다. 보다 구체적으로, 업/다운 카운터(3022)는 위상의 전진 또는 지연에 따라 위상 비교기(3021)에 의해 제공된 업 신호(UP) 또는 다운 신호(DOWN)를 적분하고, 디지탈 적분값에 따라 위상 보간기의 위상을 제어한다.

제6 실시예는 외부 클록 신호 CKe의 위상에 대해서 내부 클록 신호 CKin의 위상을 고정시킬 수 있다. 도 56a, 도 56b 및 도 56c는 본 발명의 제3 실시 태양에 따른 타이밍 신호 발생기 회로의 구체적인 실시예를 도시한다. 이 회로는 부호 스위칭 회로(3110), 위상 보간기(직각 혼합기와 비교기의 조합)(3120), 주파수 분주기(3130, 3170), 업/다운 신호 발생기(3140), 업/다운 카운터(3150), 디지탈/아날로그(D/A) 변환기(3160) 및 내부 상태 감시기(3180)를 포함한다.

부호 스위칭 회로(3110)는 DLL 기술을 사용하는 4 상 클록 발생기로부터 4 상 클록 신호 ø1, ø2, ø3 및 ø4를 수신하고, 이 신호들의 부호를 스위칭하고, 위상 보간기(3120)에 클록 신호 clka, clkb, clkc 및 clkd를 제공한다. 위상 비교기(3120)는 D/A 변환기(3160)으로부터 출력 신호 Iout0 및 Iout1와 리셋 신호 /reset(신호 "reset"의 반전된 논리 신호)를 수신하고 인버터를 통해서 출력 신호 Iout0 및 Iout1에 해당하는 상보 신호 CKs 및 /CKs를 주파수 분주기(3130)에 제공한다.

출력 회로로 동작하는 주파수 분주기(3130)는 도 51의 주파수 분주비 제어기(3004)의 기능을 갖는다. 위상 보간기(3120)로부터의 상보 신호 CKs 및 /CKs에 부가하여, 주파수 분주기(3130)는, 예컨대 1/2, 1/4 및 1/8의 주파수 분주비(1/2ⁿ)를 제어하기 위한 선택 신호 CD1 및 CD2를 수신한다. 또한, 주파수 분주기(3130)는 모드 스위칭 신호 "mds" 및 리셋 신호 "reset"를 수신하고 상보적인 내부 클록 신호 CKin 및 /CNin을 제공한다.

업/다운 신호 발생기(3140)는 출력 신호 "in", Rup 및 Rdw로부터 업/다운 신호 /UP 및 /DOWN를 발생시킨다. 이 신호 /UP 및 /DW는 업/다운 카운터(3150)에 전 달된다. 또한, 업/다운 신호 발생기(3140) 및 업/다운 카운터(3150)는 주파수 분주기(3170)(내부 회로에 대한 것임)의 출력 신호 clk2, /clk2, clk4 및 /clk4, 모드 스위칭 신호 "mds" 및 리셋 신호 /reset를 수신한다. 업/다운 카운터(3150)의 출력은 D/A 변환기(3160)에 제공된다. D/A 변환기(3160)는 위상 보간기(3120)에 내부 출력 신호 Iout0 및 Iout1을 제공한다. 업/다운 카운터(3150)의 출력의 상위 두 비트 cds0 및 cds1은 부호 스위칭 회로에 제공되고, 4 상 클록 신호의 부호를 스위칭하는 데 사용된다.

주파수 분주기(3170)는, 예컨대 3 개의 주파수 분주기(3171 내지 3173)로 이루어진다. 이 주파수 분주기(3170)는 인버터를 통과하여 위상 보간기(3120)로부터 출력 신호 CKs 및 /CKs를 수신하고, 업/다운 신호 발생기(3140) 및 업/다운 카운터(3150)에 주파수 분주된 출력 신호 clk2, /clk2, clk4 및 /clk4를 제공한다. 내부 상태 감시기(3180)는 인버터를 통과하여 업/다운 신호 발생기(3140)로부터 출력 신호 UP 및 DOWN 뿐만 아니라 주파수 분주기(3170)로부터 출력 신호 clk4 및 /clk4를 수신하는데, 이 감시기는 타이밍 신호 발생기의 내부 상태를 감시하는 데 사용된다.

도 57a 및 도 57b는 도 56a의 위상 보간기(3120)를 도시한다.

이 위상 보간기(3120)는 직각 혼합기(3121), 클램프(3122), 비교기(1231, 1232), 래치(1241, 1242) 및 듀티비(duty factor) 조절기(3125)를 구비한다.

직각 혼합기(3121)는 혼합기(1211, 1212)로 구성된다. 혼합기(1211)는 부호 스위칭 회로(3110)로부터의 클록 신호 clka 및 clkc와 D/A 변환기(3160)로부터의 출력 신호 Iout0를 수신한다. 혼합기(1212)는 부호 스위칭 회로(3110)로부터의 클록 신호 clkb 및 clkd와 D/A 변환기(3160)로부터의 출력 신호 Iout1을 수신한다. 클램프(3122)는 각각 혼합기(1211, 1212)의 상보적인 출력 신호 mout0, /mout0, mout1 및 /mout1을 클램핑하기 위한 클램프 회로(1211, 1222)를 구비한다. 그 클램프 회로(1211, 1222)는 전압 H-Vdd를 수신한다. 클램프 회로(1211, 1222)는 직각 혼합기(3121)의 혼합기(1211, 1212)의 상보적인 출력 신호의 공통 모드 전압을 고정시키는 데 사용되고, 통상적인 공통 모드 귀환 회로로 대체될 수 있다.

그 혼합기(1211, 1212)의 양 논리 출력 신호 mout0 및 mout1은 공통 신호로 결합되어, 이 결합된 신호는 제1 비교기(1231)의 양 입력 단자 및 제2 비교기(1232)의 음 입력 단자에 제공된다. 그 혼합기(1211, 1212)의 음 논리 출력 신호 /mout0 및 /mout1은 공통 신호로 결합되어, 이 결합된 신호는 제1 비교기(1231)의 음 입력 단자 및 제2 비교기(1232)의 양 입력 단자에 제공된다. 비교기(1231, 1232)의 출력은 2 개의 인버터로 만들어진 래치(1241, 1242)를 통과하여 듀티비 조절기(3125)로 전달된다.

상기 듀티비 조절기(3125)는 홀수 개의 인버터 및 NAND 게이트로 구성된 펄스 발생기(1251, 1253), 홀수 개의 인버터 및 NOR 게이트로 구성된 펄스 발생기(1255, 1256), 펄스 발생기(1251, 1252, 1253, 1254)의 출력을 수신하기 위한 신호 발생기(1255, 1256) 및 래치(1257, 1258)로 이루어진다. 래치(1257, 1258)의 출력은 위상 보간기(3120)의 출력 신호 CKs 및 /CKs로 사용되기 위해 인버터를 통과하여 외부에 제공된다.

혼합기(1211, 1212), 래치(1241, 1242, 1257, 1258)는 리셋 신호 /reset에 응답하여 리셋된다. 도 57a 및 도 57b의 위상 보간기는 단지 예시일 뿐이다. 임의의 기타 형태의 위상 보간기가 본 발명에 사용될 수 있다.

도 58은 도 57a 및 도 57b의 위상 보간기의 직각 혼합기(3121) 내의 혼합기들(1211, 1212) 중 하나의 실시예를 도시한다.

이 혼합기들(1211, 1212)은 유사한 구조를 가진다. 각 혼합기는 NOR 게이트(3201, 3202), NAND 게이트(3203, 3204), 인버터(3205 내지 3209), PMOS 트랜지스터(3210 내지 3217) 및 NMOS 트랜지스터(3218 내지 3226)를 구비한다. 클록 신호 clka(clkb)는 NOR 게이트(3202) 및 NAND 게이트(3203)의 입력 단자에 제공된다. 그 클록 신호 clkc(clkd)는 NOR 게이트(3201) 및 NAND 게이트(3204)의 입력 단자에 제공된다. 리셋 신호 /reset는 NAND 게이트(3203, 3204)의 또 다른 입력 단자에 제공된다. 인버터(3205)를 통과하여 전달되는 리셋 신호 "reset"은 NOR 게이트(3201, 3202)의 또 다른 입력 단자에 제공된다.

도 59는 도 57a 및 도 57b의 위상 보간기(3120)의 클램프(3122)의 클램프 회로(1211, 1222) 중 하나의 실시예를 도시한다.

두 클램프 회로(1221, 1222)는 유사한 구조를 가진다. 각 클램프 회로는 PMOS 트랜지스터(3231, 3232) 및 NMOS 트랜지스터(3233 내지 3237)를 구비한다. 혼합기(1211)의 상보적인 신호 mout0 및 /mout0(mout1, /mout1)는 직렬 연결된 NMOS 트랜지스터(3234, 3235)의 소스(드레인) 및 트랜지스터(3234, 3235)와 병렬로 연결된 NMOS 트랜지스터(3233)의 소스 및 드레인에 제공된다. 트랜지스터(3233 내지 3235)의 게이트들은 소스 전압 Vdd를 수신하기 위해 공통으로 연결된다. 도 59의 클램프 회로는 임의의 기타 선택적인 구조를 가질 것이다.

도 60은 도 56a 내지 도 56c의 타이밍 신호 발생기 회로의 D/A 변환기(3160)의 한 실시예를 도시한다.

D/A 변환기(3160)는 PMOS 트랜지스터로 구성된다. 업/다운 카운터(3150)의 각 카운터 출력은 PMOS 트랜지스터들 중 해당하는 것의 게이트에 제공된다. 그 게이트가 각각의 카운터 출력을 수신하는 트랜지스터의 드레인은 위상 보간기(3120)에 출력 신호 Iout0 및 Iout1을 제공하기 위해 양 및 음의 논리 신호에 공통으로 연결된다.

도 56a 내지 도 60은 단순한 예시에 불과하다. 임의의 기타 구조가 본 발명에 사용될 수 있다.

전술한 바와 같이, 본 발명의 제3 실시 태양은 고속 타이밍 신호를 정확하게 발생시키고, 넓은 영역의 동작 주파수를 확보하고, 순간 이상을 감소시킬 수 있는 간단한 구조의 타이밍 신호 발생기 회로를 제공한다.

도 61은 종래 기술에 따른 신호 전송 시스템을 도시한다. 이 시스템은, 예컨대 LSI간의 신호 전송에 적용 가능하다. 이 시스템은 구동기 회로(4101), 신호 전송 선로(케이블)(4102), 기생 인덕턴스 소자(4131 내지 4133), 기생 커패시턴스 소자(4141 내지 4145), 종단 저항(4105) 및 수신기 회로(4106)를 수반한다. 그 기생 인덕턴스 소자(4131)는 반도체 칩(구동기 회로)을 외부 핀(pin)에 연결하는 본딩 와이어(bonding wire)의 기생 인덕턴스 소자일 것이고, 기생 인덕턴스 소자(4132) 는 패키지 및 리드(lead) 와이어의 기생 인덕턴스 소자일 것이고, 기생 인덕턴스 소자(4133)는 연결기의 기생 인덕턴스 소자일 것이다. 기생 커패시턴스 소자(4141 내지 4145)는 각 부분에서 형성된 기생 커패시터에 해당한다.

LSI간의 신호 전송 속도가 증가할 때, 전송된 신호의 고주파 성분이 증가한다.

도 61의 신호 전송 시스템에서, 그러한 고주파 성분은 기생 인덕턴스 소자(4131 내지 4133) 및 기생 커패시턴스 소자(4141 내지 4145) 내의 발진을 야기한다.

이는 전송된 신호의 파형을 왜곡시켜서 정확한 신호 전송을 저하시킨다. 이러한 고주파 성분을 포함하는 신호는, 예컨대 다른 신호선 상의 혼신(crosstalk)과 같은 조합 잡음(combination noise)을 야기하여 정확한 고속 신호 전송을 저하시킨다. 이 문제는 LSI간 뿐만 아니라 서버와 주기억 장치간, 네트워크를 통해 상호 연결된 서버들간, 장치간, 기판간 및 칩(LSI) 내의 회로 블럭간의 신호 전송에서도 발생한다.

이제부터, 본 발명의 제4 실시 태양에 따른 구동기 회로, 수신기 회로, 신호 전송 시스템 및 신호 전송 기술을 설명한다.

도 62a 내지 도 62d는 본 발명의 제4 실시 태양의 주요부를 도시한다. 각 도면에서, 세로축은 전압 V를 나타내고 가로축은 시간 t를 나타낸다.

신호에 포함된 고주파 성분의 양은 그 신호의 데이타 0 및 1을 수반하는 코드 파형에 포함된 고주파 성분의 양에 의해 결정된다.

2진 값 b=0 또는 1은 c=-1 또는 1에 관계된다. 도 62a에서, 주어진 일련의 데이터 {bn}에 해당하는 전송 신호 파형이 일련의 데이터 {cn}으로 표현된다.

s(t) = ∑ci u(t - iT)

s(t)는 로우 레벨 L(0) 및 하이 레벨 H(1) 사이의 중간값인 기준 전위 Vref를 바탕으로 측정된 값이고, u(t)는 가상의 이산 펄스에 대한 응답이다.

이상적인 전송 선로가 0의 상승 시간에 구동된다면, 그 응답 u(t)는 도 62b의 파형을 가질 것이다. 직사각형 파형이 많은 고주파 성분을 포함하므로, 그 신호 s(t)는 많은 고주파 성분을 포함한다.

그 응답 u(t) 내의 고주파 성분을 감소시키는 기술은 시간 t를 따라 그 응답 u(t)의 펄스폭을 가능한 길게 증가시키는 것이다.

통상적으로, 긴 펄스폭은 코드간 간섭을 증가시키므로 바람직하지 못하다. 그러나, 응답 u(t)의 펄스폭이 최대값 2T(T는 비트 시간, 즉 코드의 길이임)이더라도, t=0 및 t=T에서 u(t)의 값이 0이고 0 또는 1의 판정이 t=nT(n은 정수임)에서 수행된다면 인접한 비트 구간간에 간섭은 발생하지 않을 것이다. 즉, 고주파 성분을 감소시키기 위해서, 아래의 식에 따른 응답 u(t)를 선택하는 것이 바람직하다.

u(t) = 0 ( t = 0, t = 2T )

u(t) = Umax ( t = T )

Umax는 u의 최대값이다. 이 삼각파의 가장 간단한 예가 도 62d에 도시되어 있다.

도 62d의 삼각파는 주어진 전류를 적분함으로써 얻어진다. 만약 전송 신호가 1을 나타내고 선행 비트 시간의 값이 0이라면, 양전류가 적분된다. 만약 전송 신호가 0을 나타내고 선행 비트 시간의 값이 0이라면, 음전류가 적분된다. 만약 전송 신호가 선행 비트 시간의 값과 동일하다면, 전류는 0이다.

이러한 파형을 사용함으로써, 본 발명의 제4 실시 태양은 신호의 상승 시간을 비트 시간 T와 같도록 증가시킨다. 이는 신호에 포함된 고주파 성분에 기인한 파형 방해 및 선간 간섭을 제거하고 고속으로 정확하게 신호를 전송하기 위해, di/dt(전류 변환비)에 비례하는 유도 전압 및 dv/dt(전압 변환비)에 비례하는 정전 전류를 최소화한다.

본 발명의 제4 실시 태양은 코드간 간섭을 충분히 감소시키고, 주어진 비트 시간하에서 신호의 상승 시간을 최대화하고, 신호에 포함된 고주파 성분을 최소화하고, 기생 인덕턴스 및 커패시턴스에 기인한 파형 방해 또는 선간 간섭을 제거하고, 고속으로 신호를 전송한다.

도 63은 본 발명의 제4 실시 태양의 제1 실시예에 따른 구동기 회로를 도시한다. 이 구동기 회로는 고정 전류 구동기(4011 내지 4014) 및 지연단(D)(4021 내지 4023)을 구비한다.

구동기(4011)는 입력 신호 TSi를 직접 수신하고, 구동기(4012)는 지연단(4021)을 통해 신호 TSi를 수신하고, 구동기(4013)는 지연단(4021, 4022)을 통해 신호 TSi를 수신하고, 구동기(4014)는 지연단(4021 내지 4023)을 통해 신호 TSi를 수신한다. 구동기(4011 내지 4014)의 출력 단자는 출력 신호 TSo를 제공하기 위해 공통으로 연결된다. 각 지연단(4021 내지 4023)은, 예컨대 짝수 개의 직렬 연결된 인버터로 만들어진다. 지연단(4021 내지 4023)에 의해 얻어진 총 지연 시간은 비트 타임(코드의 길이)와 거의 같도록 설정된다.

도 64는 도 63의 구동기 회로의 동작을 도시한다. R1 내지 R4는 출력 신호 TSo의 파형 내의 상승을 표시한다.

상승 R1은 입력 신호 TSi를 직접 수신하는 구동기(4011)의 출력의 상승이다. 상승 R2는 지연단(4021)을 통해 신호 TSi를 수신하는 구동기(4012)의 출력의 상승이다. 상승 R3는 지연단(4021, 4022)을 통해 신호 TSi를 수신하는 구동기(4013)의 출력의 상승이다. 상승 R4는 지연단(4021 내지 4023)을 통해 신호 TSi를 수신하는 구동기(4014)의 출력의 상승이한다. 출력 신호 TSo가 0에서 1로 바뀔 때 필요로 하는 총 시간은 비트 시간 T와 거의 같다.

이 구동기는 신호 TSo로부터 고주파 성분을 감소시킬 수 있어서, 기생 소자[도 61의 기생 인덕턴스 소자(4131 내지 4133) 및 기생 커패시턴스 소자(4141 내지 4145)와 같은 것]에 기인한 파형 방해 빛 선간 간섭을 제거할 수 있다.

도 65는 본 발명의 제4 실시 태양의 제2 실시예에 따른 구동기 회로를 도시하고, 도 66은 도 65의 구동기 회로에 의해 사용되는 4 상 클록 신호의 예를 도시한다. 이 구동기 회로는 고정 전류 구동기(4031 내지 4034), 4 상 클록 발생기(4040) 및 D 플립 플롭(4041 내지 4044)을 구비한다.

4 상 클록 발생기(4040)는 전송 클록 신호 CLK와 동조하여 그 위상이 각각 90 도 차이가 나는 클록 신호 ø1, ø2, ø3 및 ø4를 발생시킨다. 이 신호는 기준 클록 신호의 타이밍(예컨대, 상승 타이밍)에 응답하여 입력 신호 TSi를 페치 (fetch)하는 각각의 플립 플롭(4041 내지 4044)에 제공된다. 이 플립 플롭(4041 내지 4044)의 출력은 각각의 구동기(4031 내지 4034)에 전달된다.

도 63의 제1 실시예의 지연단(4021 내지 4023) 대신에, 제2 실시예는 4 상 클록 발생기(4040)를 사용하고, 클록 신호 CLK와 동조되는 4 상 클록 신호에 따라서 플립 플롭(4041 내지 4044)에 의해 데이타(입력 신호 TSi)의 페치를 제어한다. 4 상 클록 발생기(4040)는 공지된 DLL 회로로 형성될 것이고, 제조 공차 또는 칩 온도에 상관 없이 지연 시간을 비트 시간(T)로 정확하게 맞출 수 있을 것이다. 여기서, 클록 발생기(4040)에 의해 제어되는 지연 시간은 도 63의 제3 실시예의 지연 유닛(4021 내지 4023)에 의해 얻어지는 총 지연 시간에 상응한다. 제2 실시예는 반도체 제조 공차 또는 칩 온도의 변동에 상관 없이 신호로부터 고주파 성분을 확실하게 제거하고, 기생 요소에 기인한 파형 방해 또는 선간 간섭을 방지한다. 플립 플롭(4041 내지 4044)의 수 및 이 플립 플롭을 구동시키기 위한 클록 신호 ø1 내지 ø4의 수는 각각 4로 제한되지 않는다.

도 67은 본 발명의 제4 실시 태양의 제3 실시예에 따른 구동기 회로를 도시한다. 이 구동기 회로는 상보(차동) 신호를 제공하기 위한 고정 전류 구동기(선구동기)(4051 내지 4053), 한 비트 시간(T)의 지연을 제공하기 위한 지연 회로, 저항(4054, 4057), 커패시터(4055, 4058) 및 증폭기(4056, 4059)로 구성된다. 저항(4054), 커패시터(4055) 및 증폭기(4056)는 적분 회로(4055)를 형성하고, 저항(4057), 커패시터(4058) 및 증폭기(4059)는 적분 회로(4590)를 형성한다.

구동기 회로는 입력 신호 TSi를 직접 수신하는 선구동기(4051)의 상보적인 출력을 지연 회로(4052)에 의해 반대 극성으로 1 비트 타임(T) 지연된 입력 신호 TSi를 수신하는 선구동기(4053)의 상보적인 출력에 더한다. 그 합은 삼각 단위 펄스 응답을 형성하기 위해 상보적인 출력 신호 TSo 및 /TSo를 제공하는 적분 회로(4560, 4590)에 의해 적분된다.

선구동기(4051 내지 4053)는 선행 비트 타임의 코드(0 또는 1)와 현재 신호의 코드가 서로 상이할 때에만 불변 순전류를 제공한다. 반대 출력 극성을 가지는 선구동기(4051, 4053)는 쌍으로 사용되고, 일련의 제2 입력 데이타가 일련의 제1 입력 데이타보다 한 비트 시간 T 뒤에 있는 각 일련의 제1 및 제2 입력 데이타에 의해 구동된다.

적분 회로(4560, 4590)의 출력 임피던스는 전류 소모를 감소시키기 위해 신호 전송 선로의 특성 임피던스(예컨대, 50 옴)에 맞춰진다. 적분 회로의 출력 임피던스를 신호 전송 선로의 특성 임피던스로 맞추는 것는, 예컨대 적분 회로의 트랜지스터의 크기를 조절함으로써 수행된다.

도 68은 도 67의 제3 실시예를 수정한 구동기 회로를 도시한다. 도 67의 선구동기(4053)를 대신하여, 이 회로는 입력 신호 TSi 및 입력 신호 TSi를 한 비트 시간 T만큼 지연시키는 지연 회로(4052)의 출력을 수신하는 배타적 논리합(XOR) 게이트(4050)를 사용한다.

그 XOR 게이트(4050)는 일련의 현재 입력 신호와 일련의 현재 입력 신호 보다 한 비트 시간 T 뒤에 있는 일련의 선행 입력 신호를 비교하여, 만약 이들이 서로 상이하다면 선구동기(4051)에 전류를 흐르게 한다. 결과적으로, 이 수정된 회로 는 도 67의 제3 실시예 보다 전류 소비를 더 낮춘다.

도 69는 도 67 및 도 68의 구동기 회로의 고정 전류 구동기[4051(4053)]의 실시예를 도시한다.

상보 신호를 발생하기 위한 고정 전류 구동기(선구동기)는 PMOS 트랜지스터(4501 내지 4503), NMOS 트랜지스터(4504 내지 4506) 및 인버터(4507)로 구성된다. 트랜지스터(4502, 4504) 및 트랜지스터(4503, 4505)는 각각 인버터를 형성한다. 이 인버터는 각각 입력 신호 TSi 및 반전된 입력 신호를 수신한다. 트랜지스터(4501, 4506)의 게이트는 각각 바이어스 전압(Vcp, Vcn)을 수신하고, 전류원으로서 작용한다. 구동기(4053)의 구조는 구동기(4051)의 구조와 같다.

도 69의 회로가 도 68의 선구동기로서 사용될 때, XOR 게이트(4050)로부터의 인에이블 신호는 이 인에이블 신호가 하이일 때 회로를 활성화시키기 위하여 트랜지스터(4506)의 게이트에 제공된다. 도 69의 선구동기의 구조는 단순한 예시에 불과하고, 임의의 기타 구조가 본 발명에 사용 가능하다.

도 70은 본 발명의 제4 실시 태양의 제4 실시예에 따른 수신기 회로를 도시하고, 도 71a 내지 도 71c는 도 70의 수신기 회로의 동작을 설명한다. 이 수신기 회로(4006)는 수신기 증폭기(4060), 위상 보간기(4061) 및 업/다운 카운터(4062)를 구비한다.

수신기 증폭기(4060)는 입력 신호 RSi로서, 신호 전송 선로를 통과하여 구동기 회로로부터의 출력 신호 TSo를 수신한다. 입력 신호 RSi는 우선 도 71a에 도시된 바와 같이 0과 1이 교대로 반복하는 일련의 데이타이다.

수신기 회로(4006)는 일련의 기준 데이타로서 일련의 데이타를 수신하고, 도 71b에 도시된 바와 같이 타이밍 LP1을 그 데이타가 1에서 0으로 변하는 시점에 동기시키고 타이밍 LP2를 그 데이타가 1에서 0으로 변하는 시점에 동기시킨다. 수신기 증폭기(4060)는 업/다운 카운터(4062)에 업/다운 제어 신호 UDC를 제공하고, 그 업/다운 카운터(4062)의 출력은 위상 보간기(4061)를 제어한다. 그 위상 보간기(4061)는 1에서 0 및 0에서 1로 변하는 데이타의 타이밍과 동조된 수신 클록 신호 CK'를 제공한다. 예컨대, 그 업/다운 제어 신호 UDC는 수신기 증폭기(4060)에 의해 수신된 신호가 그 수신 타이밍이 앞선다는 것을 나타내기 위해 0이면 수신 클록 신호 CK'의 타이밍을 지연시키고, 수신기 증폭기(4060)에 의해 수신된 신호가 그 수신 타이밍이 뒤쳐진다는 것을 나타내기 위해 1이면 수신 클록 신호 CK'의 타이밍을 전진시킨다.

상기 동작은 도 71b에 수신 클록 신호 CK'에 수신기 증폭기(4060)의 수신 타이밍(데이터 페칭 타이밍)을 수신된 신호가 1에서 0으로 바뀌는 지점 LP1 및 수신된 신호가 0에서 1로 바뀌는 지점 LP2에 고정시키기 위해 반복된다. 도 71c에 도시된 바와 같이, 일단 수신 타이밍이 고정되면, 수신 클록 신호 CK'의 위상은 실제 수신 클록 신호 CK를 결정하기 위해 약 90 도 쉬프트된다(예컨대, 약 90 도 전진됨). 수신 클록 신호 CK에 기초한 수신기 회로(4006)의 수신 타이밍 DP1 및 DP2는 각각 수신된 신호의 최고 및 최저에 해당한다.

이 경우에 있어서, 제4 실시예는 신호 전송 선로 또는 구동기 회로의 지연 특성에 상관 없이 최적의 수신 타이밍을 결정할 수 있어서, 고속으로, 적절한 타이 밍 여유를 가지고 신호를 전송할 수 있다.

도 72는 본 발명의 제4 실시 태양의 제5 실시예에 따른 수신기 회로를 도시하고, 도 73은 그 동작을 도시한다. 이 수신기 회로(4006)는 신호 전송 선로(케이블)(4020)를 통과하여 파형 조절 구동기 회로(4010)로부터 신호를 수신한다. 수신기 회로(4006)는 등화기(4063) 및 구동기(4060)를 구비한다.

그 구동기 회로(4010)는 입력 신호 TSi를 제어하는데, 예컨데 이 신호는 한 비트 시간 T 내에 최고치 Amax까지 상승하여 2T 내에 최고 크기 Amax의 약 30 %까지 하강하고, 3T 내에 최고 크기 Amax의 약 10 %까지 하강하고, 4T 내에 최고 크기 Amax의 약 3 %까지 하강한다. 파형 조절된 신호 TSo는 전송 선로(4020)에 제공되고, 수신기 회로(4006)에 제공된다. 수신기 회로(4006)는 전송된 신호 RSi를 수신하고, 그 등화기(4063)는 그 신호 RSi에 대한 전송 선로(4020)의 감쇄 특성과 같은 특성을 보상하고, 그 구동기(4060)에 보상된 신호를 제공한다. 이 경우에 있어서, 제5 실시예는 원거리 전송을 구현하기 위해 전송 선로 내의 고주파 감쇄를 보상한다.

도 74는 도 72의 등화기(4063)의 한 실시예를 도시한다. 이 등화기(4063)는 상이한 입력 신호 RSi 및 /RSi를 수신한다.

그 등화기(4063)는 필터(4631), PMOS 트랜지스터(4632, 4633) 및 NMOS 트랜지스터(4634 내지 4638)로 이루어진다. 전송 선로(4020)로부터의 차동 신호(상보 신호) RSi 및 /RSi는 제1 차동쌍을 형성하는 트랜지스터(4635, 4636)의 게이트에 직접 제공된다. 동시에, 그 신호 RSi 및 /RSi는 필터를 통과하여 제2 차동쌍을 형 성하는 트랜지스터(4634, 4637)의 게이트에 제공된다. 제1 및 제2 차동쌍은 서로 병렬이다. 필터(4631)는 그 차동 신호 RSi 및 /RSi를 보상(강화)한다. 등화기(4063)로부터의 출력 신호 IRSo 및 /IRSo는 증폭기(4060)로 전달된다.

도 75는 본 발명의 제4 실시 태양의 제6 실시예에 따른 신호 전송 시스템을 도시하고, 도 76a 및 도 76b는 도 75의 시스템의 구동기 회로의 동작을 도시한다.

구동기 회로(4010)는 지연 회로(4111), 인버터(4112) 및 구동기 증폭기(4113, 4114)로 구성된다. 수신기 회로(4006)는 지연 회로(4064), 가산기(4065) 및 수신기 증폭기(4066)로 구성되는 PRD이다.

구동기 회로(4010)에 있어서, 입력 신호 TSi는 증폭기(4114)로 직접 제공되고, 1 비트 시간 T의 지연을 제공하는 지연 회로(4111) 및 인버터(4112)를 통과하여 간접적으로 제공된다. 각 증폭기(4113, 4114)는 다상 클록 신호에 따른 상승 시간을 제어하기 위한 제어 회로를 갖는다. 증폭기(4114)는 정규의 일련의 신호를 수신하고, 또 다른 증폭기(4113)는 1 비트 시간 T만큼 지연되고 반전된 일련의 신호를 수신한다. 증폭기(4113, 4114)의 출력은 서로 더해지고, 그 합은 신호 전송 선로(케이블)(4020)에 제공된다.

그 증폭기(4113)의 출력은 C1(예컨대, C1은 0.3 내지 0.4임)으로 곱해지고, 증폭기(4114)의 출력은 C0(C0 = 1)로 곱해진다. 도 76a에서, 구동기 회로(4010)의 출력 신호 TSo의 파형은 일련의 데이타가 0에서 1로 또는 1에서 0으로 변하는 지점에서 그 크기가 강화된다. 신호 TSo가 전송 선로(4020)를 통과하여 수신기 회로(4006)에 전송될 때, 그 신호의 고주파 성분은 전송 선로(4020)의 전송 특성때문에 감쇄되고, 따라서 전송된 신호는 도 76b의 이상적인 파형을 나타낸다. 수신기 회로(4006)는 주어진 비트 시간에 신호에 C2(예컨대, C2 = 0.5)를 곱하고, 그 곱을 다음 비트 시간에 수신되는 신호 전압으로부터 빼는 PRD이다. C1의 값은 수신된 신호 상에 오버슈트(overshoot)가 발생하지 않도록 조절된다. C1의 조절은 실제 신호 전송에 앞서 기준 신호를 전송함으로써 수행된다. 먼저 C2의 값이 수신 회로(4006)의 감도가 허용하는 만큼 크게 설정된다.

이 경우에 있어서, 제6 실시예는 전송 거리를 늘리기 위해서 송신 및 수신 등화기를 사용한다.

제6 실시예에 따른 수신기 회로(4006)로서의 PRD 상보 차동 증폭기의 실시예를 설명한다.

도 77은 도 75의 신호 전송 시스템에 적용 가능한 수신기 회로를 도시한다. 이 수신기 회로(4006)는 PRD 상보 차동 증폭기이다. 도 78은 도 77의 수신기 회로에 사용되는 제어 신호의 타이밍을 도시한다. 그 수신기 회로(4006)는 커패시터 C10a, C20a, C10b ,C20b 및 전달 게이트(4611 내지 4614)를 구비하는 PRD 기능 유닛을 구비한다. PRD 기능 유닛(4601)은 차동 증폭기(4603)를 위해 동작하는 선충선 회로(4602)에 연결된다. 전달 게이트(4611 내지 4614)의 스위칭은 제어 신호 ø2 및 /ø2에 의해 제어되고, 전달 게이트(4612, 4613)의 스위칭은 제어 신호 ø1 및 /ø1에 의해 제어된다. 여기서 신호 /ø1 및 /ø2는 신호 ø1 및 ø2의 논리적인 반전이다. 클록 신호 CK(CLK)에 관한 제어 신호 ø1 및 ø2의 타이밍도가 도 78에 도시된다.

각 커패시터 C10a 및 C10b는 커패시턴스 C10을 가지고, 각 커패시터 C20a 및 C20b는 커패시턴스 C20을 가진다. 그 커패시터의 값 C10 및 C20이 아래의 식을 만족한다면, 이론상으로 코드간 간섭은 완전히 제거될 것이다.

C10 / ( C10 + C20 ) = ( 1 + exp( -To / τ ) / 2 )

τ는 전송 선로(4020) 등의 시정수이고, To는 한 비트의 데이타가 버스에 실리는 비트 구간이다. 그러나, 위 식은 이상적인 조건이다. 실제로, 기생 커패시턴스 소자가 존재하기 때문에, 대략적인 커패시턴스비가 상기 식에 사용된다.

도 79a 및 도 79b는 도 77의 수신기 회로의 동작을 도시한다.

수신기 회로(4006)는 도 79a 및 도 79b의 동작을 교대로 수행하기 위해 제어 신호 ø1 및 ø2를 제어한다.

제어 신호 ø1이 하이(/ø1이 로우임)이고 제어 신호 ø2가 로우(/ø2가 하이임)이면, 코드간 간섭 성분을 제거(측정)하기 위한 도 79a의 동작이 실행된다. 제어 신호 ø1이 로우이고 제어 신호 ø2가 하이이면, 도 79b의 신호 판정 동작이 실행된다. 선충전 회로(4602)는 도 79a의 동작이 실행되는 동안에 차동 증폭기의 입력 노드를 선충전한다.

이 경우에 있어서, 제6 실시예는 전송 선로로부터의 코드간 간섭을 제거(측정)하기 위해, 송신측에서 파형 조절 동작 및 수신측에서 PRD 동작 둘 모두를 수행한다. 제6 실시예는 얇은 코어 전선 또는 긴 케이블을 통과하더라도, 고속으로 신호를 전송할 수 있다.

전술한 바와 같이, 본 발명의 제4 실시예는 기생 소자 및 선간 간섭으로 인 한 파형 방해를 최소화하기 위해, 신호 내의 고주파 성분을 최소화할 수 있어서, 고속 신호 전송을 실현시킨다.

본 발명의 제4 실시 태양의 구동기 회로, 수신기 회로, 신호 전송 시스템 및 신호 전송 기술은 서버와 주기억 장치간, 네트워크를 통해 서로 연결된 서버간, 장치간 및 회로 보드간 뿐만 아니라 칩간 및 칩 내의 소자 및 회로 블럭간의 신호 전송에 적용 가능하다.

전술한 바와 같이, 본 발명의 제4 실시 태양은 신호에 포함된 고주파 성분으로 인한 파형 방해 및 선간 간섭을 제거하고, 고정확성, 고속의 신호 전송을 실현한다.

본 발명의 범위를 벗어남이 없이, 본 발명의 많은 상이한 실시예가 가능함은 물론이다. 본 발명은 첨부된 특허 청구 범위를 제외하고는, 상기 상세한 설명에 기재된 특정 실시예에 한정되지 않는다.

본 발명은 출력 구동기, 전방 구동기 및 레벨 조절기를 구비하여, 신호 전송 선로를 통과하여 수신기 회로에 신호를 전송하는 구동기 회로에 관한 것으로서, 파형의 왜곡 및 선간 간섭 없이 고속으로 신호를 정확하게 송수신할 수 있다.

Claims

구동기로부터 수신기에 신호를 전송하는 방법에 있어서,

상기 구동기로부터 전송되는 신호에 포함된 각 코드의 상승 시간(rise time) 및 하강 시간(fall time)의 합을 1 비트 시간보다 길거나 같게 만드는 단계

를 포함하는 신호 전송 방법.
전송 선로를 통과하여 구동기 회로로부터 수신기 회로에 신호를 전송하는 신호 전송 시스템에 있어서,

상기 구동기 회로에 제공되어, 상기 구동기 회로로부터 전송되는 신호에 포함된 각 코드의 상승 시간 및 하강 시간의 합을 1 비트 시간보다 길거나 같게 만드는 코드 길이 제어기(code length controller)

를 포함하는 신호 전송 시스템.
각 코드의 상승 시간 및 하강 시간의 합이 1 비트 시간보다 길거나 같은 신호를 수신하는 수신기 회로에 있어서,

수신기에 수신된 신호의 1 비트 시간의 값을 상기 수신된 신호가 최고점에 도달하는 비트 시간의 후반부에 따라 결정하는 수신 신호 결정 회로

를 포함하는 수신기 회로.