KR20060024801A - 실리콘 웨이퍼의 제조방법 - Google Patents

실리콘 웨이퍼의 제조방법 Download PDF

Info

Publication number
KR20060024801A
KR20060024801A KR1020057024071A KR20057024071A KR20060024801A KR 20060024801 A KR20060024801 A KR 20060024801A KR 1020057024071 A KR1020057024071 A KR 1020057024071A KR 20057024071 A KR20057024071 A KR 20057024071A KR 20060024801 A KR20060024801 A KR 20060024801A
Authority
KR
South Korea
Prior art keywords
wafer
etching
acid
polishing
silicon wafer
Prior art date
Application number
KR1020057024071A
Other languages
English (en)
Other versions
KR100703768B1 (ko
Inventor
사카에 고야타
가즈시게 다카이시
Original Assignee
가부시키가이샤 섬코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 섬코 filed Critical 가부시키가이샤 섬코
Publication of KR20060024801A publication Critical patent/KR20060024801A/ko
Application granted granted Critical
Publication of KR100703768B1 publication Critical patent/KR100703768B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Weting (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

본 발명의 실리콘 웨이퍼의 제조 방법은 복수의 에칭 조에 산 에칭액과 알칼리 에칭액을 각각 저장하고, 랩핑 공정을 거쳐 가공 변질층을 갖는 실리콘 웨이퍼를 산 에칭액과 알칼리 에칭액에 순차 침지시켜 가공 변질층을 제거하는 에칭 공정(14)과, 에칭 공정 후에, 웨이퍼의 표리면을 동시에 연마하는 양면 동시 연마 공정(16)을 포함하고, 에칭 공정의 알칼리 에칭액에 40∼60 중량% 수산화나트륨 수용액을 이용하고, 양면 동시 연마 공정에서 웨이퍼의 표면에서의 연마값(A)을 5∼10㎛로 하고, 이면에서의 연마값(B)을 2∼6㎛로 하여, 연마값(A)와 연마값(B)의 차(A-B)를 3∼4㎛로 하는 것을 특징으로 한다. 본 발명의 제조 방법은 웨이퍼 양면이 고 정밀도의 평탄도 및 작은 이면 거칠기를 가지고 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼로서, 스테퍼 척 등에 지지한 상태에서의 웨이퍼 평탄도가 뛰어난 실리콘 웨이퍼를 제공한다.

Description

실리콘 웨이퍼의 제조방법{SILICON WAFER PRODUCING METHOD}
본 발명은, 웨이퍼 양면이 고 정밀도의 평탄도 및 작은 표면 거칠기를 가지고 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼로서, 스테퍼 척(stepper chuck) 등에 지지했을 때의 평탄도가 뛰어난 실리콘 웨이퍼의 제조방법에 관한 것이다.
일반적으로 반도체 실리콘 웨이퍼의 제조 공정은, 인상한 실리콘 단결정 잉곳(ingot)으로부터 잘려지고, 슬라이스하여 얻어진 웨이퍼를, 챔퍼링(champering), 기계 연마(랩핑(lapping)), 에칭, 경면(鏡面) 연마(폴리싱(polishing)) 및 세정하는 공정으로 구성되고, 고 정밀도의 평탄도를 갖는 웨이퍼로서 생산된다.
블록 절단, 외경 연삭, 슬라이싱, 랩핑 등의 기계 가공 공정을 거친 실리콘 웨이퍼는 표면에 데미지 층 즉 가공 변질층을 갖고 있다. 가공 변질층은 디바이스 제조 공정에서 슬립 전위 등의 결정 결함을 유발하거나, 웨이퍼의 기계적 강도를 저하시키고, 또한 전기적 특성에 악영향을 미치므로, 완전히 제거하지 않으면 안 된다.
이 가공 변질층을 제거하기 위해서, 에칭 처리가 행해진다. 에칭 처리에는, 산 에칭액을 이용하는 산 에칭과, 알칼리 에칭액을 이용하는 알칼리 에칭이 있다.
그러나, 산 에칭을 행함으로써, 랩핑으로 얻어진 평탄도가 손상되고, 에칭 표면에 mm 오더의 휨(warp) 형상이나 필(peel)이라고 불리는 요철이 발생한다. 또한, 알칼리 에칭을 행함으로써, 국소적인 깊이가 수 ㎛이고, 크기가 수∼수십 ㎛ 정도의 피트(pit)(이하, 이를 파셋(facet)이라고 한다)가 발생하는 등의 문제점이 있었다.
상기 문제점을 해결하는 방법으로서, 도 7에 도시하는 바와 같이, 단결정 잉곳을 슬라이스(1) 하여 얻은 반도체 웨이퍼를, 적어도 챔퍼링(2), 랩핑(3), 에칭(4, 5), 경면 연마(6) 및 세정하는 공정으로 이루어지는 반도체 웨이퍼의 가공 방법에서, 에칭 공정을 알칼리 에칭(4) 후에 산 에칭(5)을 행하는 것으로 하고, 이때, 알칼리 에칭(4)의 에칭값을, 산 에칭(5)의 에칭값보다도 크게 하는 웨이퍼의 가공 방법 및 이 방법에 의해 가공된 웨이퍼가 제안되어 있다(예를 들면, 특허문헌 1 참조).
상기 특허문헌 1에 나타낸 방법에 의해, 랩핑 후의 평탄도를 유지할 수 있고, 에칭 후의 웨이퍼 표면의 휨 형상을 감소시켜, 국소적인 깊은 피트의 발생이나 표면 거칠기의 악화를 억제하는 동시에, 미진이나 얼룩 등의 오염이 발생하지 않는 에칭 표면을 가지는 화학 에칭 웨이퍼를 제작하는 것이 가능해진다. 이러한 웨이퍼는 경면 연마에서 구할 수 있는 값을 감소시킬 수 있어, 그 평탄도 또한 향상된다.
특허문헌 1 : 특개평 11-233485호 공보
그러나, 상기 특허문헌 1에 나타낸 웨이퍼의 표면에 경면 연마(6)를 실시한 웨이퍼(이하, PW; Polished Wafer 라고 한다)에서는, 디바이스 제조업체가 원하는 양호한 평탄도를 가지고, 또한 PW의 이면 거칠기가 작은 웨이퍼를 얻을 수 없다는 문제가 있다.
한편, 디바이스 제조업체에서는 디바이스의 고 집적화에 따라, 리소그래피 공정에서 디바이스를 만들어 넣을 때에, 스테퍼(노광 장치) 내에 웨이퍼를 지지한 상태에서의 웨이퍼 평탄도(이하, 척 시의 평탄도라고 한다)를 고려할 필요성이 증가한다. 스테퍼 내에서는 웨이퍼를 지지하기 위해서 스테퍼 척에 웨이퍼를 흡착시키고 있으므로, 이 스테퍼 척의 웨이퍼 흡착 위치나 지지 구조, 그 형상 등이 척 시의 평탄도에 대해 영향을 준다. 또한 웨이퍼에서는 웨이퍼 표면을 경면 연마하기 전의 웨이퍼 외주 형상이나 웨이퍼의 이면 거칠기가 척 시의 평탄도에 영향을 준다.
예를 들면, 도 8(a) 및 도 8(b)에 도시하는 바와 같이, 가공 변질층을 갖는 웨이퍼(7)로부터 이 가공 변질층을 에칭 공정에 의해 제거할 때에, 웨이퍼 중앙부에 비해 에지부의 두께가 얇아지는 경우, 연속하는 양면 동시 연마 공정에서는 도 8(c)에 도시하는 바와 같이, 양면 연마 장치의 상부 정반(定盤 : surface plate)의 가공압에 의해서 웨이퍼 표면의 형상이 웨이퍼 이면의 형상을 모방하도록 연마되므로, 양면 연마후의 웨이퍼에는 휘어짐이 형성되게 된다. 도 8(d)에 도시하는 바와 같이, 이 웨이퍼(7)를 스테퍼 척(8)에 지지하면, 에지부 근방에서는 평탄을 유지할 수 없어 웨이퍼 중앙부에 비해 휘어져 올라간 상태로 된다. 이와 같이 웨이퍼 중심부와 에지부에서 평탄도가 다르면, 에지부 및 그 근방은 디바이스 제작 영역으로 서 이용할 수 없으므로, 수율이 저하해 버리는 문제가 있었다.
또한, 도 9(a) 및 도 9(b)에 도시하는 바와 같이, 가공 변질층을 갖는 웨이퍼(7)로부터 이 가공 변질층을 에칭 공정에 의해 제거할 때에, 웨이퍼 중앙부에 비해서 에지부의 두께가 두꺼워지는 경우, 연속하는 양면 동시 연마 공정에서는 도 9(c)에 도시하는 바와 같이, 양면 연마 장치의 상부 정반의 가공압에 의해서 웨이퍼 표면의 형상이 웨이퍼 이면의 형상을 모방하도록 연마되어 버리므로, 양면 연마후의 웨이퍼에는 휘어짐이 형성되게 된다. 도 9(d)에 도시하는 바와 같이, 이 웨이퍼(7)를 스테퍼 척(8)에 지지하면, 에지부 근방에서는 평탄을 유지할 수 없어, 웨이퍼 중앙부와 에지부에서 평탄도가 다르게 되어, 에지부 및 그 근방은 디바이스 제작 영역으로서 이용할 수 없는 문제가 발생했다.
본 발명의 목적은, 웨이퍼 양면이 고 정밀도의 평탄도 및 작은 표면 거칠기를 가지고 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼로서, 스테퍼 척 등에 지지한 상태에서의 웨이퍼 평탄도가 우수한 실리콘 웨이퍼의 제조방법을 제공하는 것에 있다.
청구항 1에 관한 발명은, 도 1에 도시하는 바와 같이, 복수의 에칭 조(槽)에 산 에칭액과 알칼리 에칭액을 각각 저장하고, 랩핑 공정을 거쳐 가공 변질층을 갖는 실리콘 웨이퍼를 산 에칭액과 알칼리 에칭액에 순차 침지시켜 가공 변질층을 제거하는 에칭 공정(14)과, 에칭 공정 후에, 웨이퍼의 표리면을 동시에 연마하는 양면 동시 연마 공정(16)을 포함하는 실리콘 웨이퍼의 제조방법의 개량이다.
그 특징이 있는 구성은, 에칭 공정(14)의 알칼리 에칭액에 40∼60 중량% 수산화나트륨 수용액을 이용하고, 양면 동시 연마 공정(16)에서 웨이퍼의 표면에서의 연마값(A)을 5∼10㎛로 하고, 이면에서의 연마값(B)을 2∼6㎛로 하여, 연마값(A)과 연마값(B)의 차(A-B)를 3∼4㎛로 하는 것에 있다.
청구항 1에 관한 제조 방법에서는, 수산화나트륨 수용액을 이용한 에칭 공정(14)에 의해, 연마전 재료의 거칠기와 텍스처 크기(texture-size)의 제어 및 외주 형상 컨트롤을 행할 수 있고, 양면 동시 연마 공정(16)에서 표리면에서의 구하는 값을 각각 규정함으로써, 웨이퍼 양면을 고 정밀도의 평탄도로 할 수 있고, 또한 이면 거칠기를 저감시킬 수 있다. 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼를 얻을 수 있다. 또한, 스테퍼 척 등에 지지한 상태에서의 웨이퍼 평탄도가 뛰어난 웨이퍼를 얻을 수 있다.
청구항 2에 관한 발명은, 청구항 1에 관한 발명에서, 에칭 공정(14)이 산 에칭 후에 알칼리 에칭이 행해지는 제조 방법이다.
청구항 2에 관한 제조 방법에서는, 이 순서로 각각 에칭된 웨이퍼의 표면은, 형상이 큰 파셋이 적고 또한 깊은 피트의 발생도 억제된다.
청구항 3에 관한 발명은, 청구항 1 또는 2에 관한 발명에서, 산 에칭 조의 수를 1∼3조로 하고, 알칼리 에칭 조의 수를 1∼3조로 하는 제조 방법이다.
청구항 4에 관한 발명은, 청구항 1 내지 3중 어느 1항에 관한 발명에서, 산 에칭액이 불산, 질산, 아세트산 및 물을 각각 포함하는 제조방법이다.
청구항 4에 관한 제조 방법에서는, 상기 산 에칭액을 이용함으로써, 랩핑 후의 평탄도를 유지하는 동시에, 표면 거칠기를 저감시킬 수 있다.
청구항 5에 관한 발명은, 청구항 4에 관한 발명에서, 실리콘 웨이퍼의 저항값이 1Ω·cm 미만일 때, 불산, 질산, 아세트산 및 물의 혼합 비율이 중량비로 불산: 질산: 아세트산: 물= 1 : 1∼5 : 3∼8 : 3∼7인 제조 방법이다.
청구항 6에 관한 발명은, 청구항 4에 관한 발명에서, 실리콘 웨이퍼의 저항값이 1Ω·cm 이상일 때, 불산, 질산, 아세트산 및 물의 혼합비율이 중량비로 불산 : 질산 : 아세트산 : 물= 1 : 5∼9 : 1∼6 : 1∼5인 제조 방법이다.
도 1은 본 발명의 실리콘 웨이퍼의 제조방법을 도시하는 공정도이다.
도 2는 본 발명의 실리콘 웨이퍼의 제조방법을 거친 웨이퍼를 스테퍼 척에 지지했을 때의 웨이퍼 단면도이다.
도 3은 본 발명의 에칭 공정의 구체예를 도시하는 도면이다.
도 4는 양면 동시 연마 장치의 구성을 도시하는 정면도이다.
도 5는 가공 구멍에 웨이퍼를 배치한 캐리어가 하부 정반 상에 배치된 상태를 도시하는 평면도이다.
도 6은 캐리어가 하부 정반과 상부 정반과의 사이에 끼워진 상태를 도시하는 종단면도이다.
도 7은 종래의 실리콘 웨이퍼의 제조방법을 도시하는 공정도이다.
도 8은 에칭에 의해 중앙부에 비해 에지부의 두께가 얇아진 웨이퍼를 스테퍼 척에 지지했을 때의 웨이퍼 단면도이다.
도 9는 에칭에 의해 중앙부에 비해 에지부의 두께가 두꺼워진 웨이퍼를 스테퍼 척에 지지했을 때의 웨이퍼 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
14 : 에칭 공정 16 : 양면 동시 연마 공정
다음에 본 발명을 실시하기 위한 최선의 형태를 도면에 의거해 설명한다.
우선, 육성된 실리콘 단결정 잉곳은, 선단부 및 종단부를 절단해 블록 형상으로 하고, 잉곳의 직경을 균일하게 하기 위해서 잉곳의 외경을 연삭하여 블록체로 한다. 특정의 결정 방위을 나타내기 위해서, 이 블록체에 오리엔테이션 플랫(orientation flat)이나 오리엔테이션 노치(orientation notch)를 실시한다. 이 공정 후, 도 1에 도시하는 바와 같이, 블록체는 봉의 축 방향에 대해 소정 각도를 가지고 슬라이스된다(공정 11). 공정 11에서 슬라이스된 웨이퍼는, 웨이퍼의 주변부의 크랙이나 칩을 방지하기 위해서 웨이퍼 주변에 챔퍼링 가공한다(공정 12). 이 챔퍼링을 실시함으로써, 예를 들면 챔퍼링되지 않은 실리콘 웨이퍼 표면상에 에피텍셜 성장할 때에 주변부에 이상(異常) 성장이 일어나 환 형상으로 부풀어오르는 크라운 현상을 억제할 수 있다. 이어서, 슬라이스 등의 공정에서 생긴 웨이퍼 표면의 요철층을 기계 연마(랩핑)하여 웨이퍼 표면의 평탄도와 웨이퍼의 평행도를 높인다(공정 13). 랩핑 공정(13)을 실시한 웨이퍼는 세정 공정에서 세정되어 다음 공정으로 보내진다.
이어서, 챔퍼링 공정(12)이나 랩핑 공정(13)에 의해 도입된 기계적인 웨이퍼 표면의 가공 변질층을 에칭에 의해서 완전히 제거한다(공정 14).
본 발명의 에칭 공정(14)에서는, 복수의 에칭 조에 산 에칭액과 알칼리 에칭액을 각각 저장하고, 실리콘 웨이퍼를 산 에칭액과 알칼리 에칭액에 순차 침지시킨다. 본 발명에서 에칭 공정(14)은 산 에칭(14a) 후에 알칼리 에칭(14b)이 행해진다. 이 순서로 각각 에칭된 웨이퍼의 표면은, 형상이 큰 파셋이 적고 또한 깊은 피트의 발생도 억제된다.
산 에칭(14a)에 이용되는 산 에칭액은 불산, 질산, 아세트산 및 물을 각각 함유한다. 이러한 산 에칭액을 이용함으로써, 랩핑 후의 평탄도를 유지함과 동시에, 표면 거칠기를 저감시킬 수 있다. 실리콘 웨이퍼의 저항값이 1Ω·cm 미만인 낮은 저항품일 때, 불산, 질산, 아세트산 및 물의 혼합 비율은 중량비로 불산 : 질산 : 아세트산 : 물= 1 : 1∼5 : 3∼8 : 3∼7이 되도록 조제한다. 또한, 실리콘 웨이퍼의 저항값이 1Ω·cm 이상인 통상 저항품일 때, 불산, 질산, 아세트산 및 물의 혼합 비율은 중량비로 불산 : 질산 : 아세트산: 물= 1 : 5∼9 : 1∼6 : 1∼5가 되도록 조제한다. 산 에칭액을 상기 혼합 비율로 규정한 것은, 웨이퍼의 저항값에 의해서 에칭 속도가 변동하기 때문이다. 웨이퍼의 저항값이 낮은 저항이 될수록 산 에칭액에 의한 에칭 속도가 커지는 경향이 있다. 구체적으로, 저항값이 1Ω·㎝ 미만인 낮은 저항 웨이퍼에 산 에칭을 실시할 때에, 산 에칭액을 통상 저항품에 이용하는 산 에칭액과 동일한 정도의 혼합 비율로 하면, 에칭 후의 웨이퍼 외주부가 아래로 휘어 평탄도가 저하하는 문제가 있다. 이 때문에 저항값이 1Ω·㎝ 미만인 낮은 저항 웨이퍼에 대해서는, 저항값이 1Ω·㎝ 이상인 통상 저항 웨이퍼에 대응하는 산 에칭액의 혼합 비율에 비해, 질산 비율을 저하시키는 동시에, 아세트산 및 물의 비율을 증가시키고, 산 에칭액에 의한 에칭 속도를 적당한 속도로 제어한다. 웨이퍼의 저항값이 0.01Ω·㎝ 이하일 때의 산 에칭액의 바람직한 혼합 비율은 중량비로 불산 : 질산 : 아세트산 : 물= 1 : 1∼3 : 5∼7 : 4∼6이다. 또한, 웨이퍼의 저항값이 0.1Ω·㎝ 이상일 때의 산 에칭액의 바람직한 혼합 비율은 중량비로 불산 : 질산 : 아세트산 : 물= 1 : 6∼8 : 4∼6 : 2∼4이다. 알칼리 에칭(14b)에 이용되는 알칼리 에칭액은 40∼60중량% 수산화나트륨 수용액을 이용한다. 이 알칼리 에칭액을 이용함으로써, 연마전 재료의 거칠기와 텍스처 크기의 제어 및 외주 형상 컨트롤을 행할 수 있다. 수산화나트륨 수용액의 농도는 바람직하게는 50∼55중량%, 특히 바람직하게는 51중량% 이다.
이 에칭 공정(14)에서, 산 에칭 조의 수를 1∼3조로 하고, 알칼리 에칭 조의 수를 1∼3조로 하는 것이 바람직하다. 에칭 공정(14)에서의 산 에칭(14a)의 합계를 구한 값을 실리콘 웨이퍼의 표면과 이면을 합한 합계로 5∼10㎛로 하고, 알칼리 에칭(14b)의 합계를 구한 값을 실리콘 웨이퍼의 표면과 이면을 합한 합계로 10∼15㎛로 한다. 산 에칭(14a)에서의 합계를 구한 값은 5∼7㎛가, 알칼리 에칭(14b)에서의 합계를 구한 값은 13∼15㎛가 각각 바람직하다. 산 에칭(14a)에서의 합계를 구한 값이 5㎛ 미만이면, 후에 연속하는 알칼리 에칭(14b)으로 형성되는 피트의 깊이가 작아지지 않으므로 연마를 구한 값이 커져 평탄도를 악화시키기 쉬운 문제를 발생하고, 10㎛을 넘으면 휨 형상(나노토포그래피(nanotopography))이 발생하여, 디바이스 제작 시에 문제가 발생한다. 알칼리 에칭(14b)에서의 합계를 구한 값이 13㎛ 미만이면, 산 에칭(14a)을 구한 값이 커져, 휨 형상의 문제가 발생하고, 15㎛을 넘으면 피트의 깊이가 커져 버리는 문제가 발생한다.
또한, 각 에칭 공정 사이에는 헹굼 공정을 행할 필요가 있다. 예를 들면, 산 에칭 공정(14a)과 알칼리 에칭(14b)과의 사이에는, 순수 헹굼을 실시하는 세정 공정이 설정된다. 헹굼 세정 공정을 사이에 넣음으로써, 웨이퍼에 부착된 산이나 알칼리가 씻겨 떨어지므로 다음에 연속되는 공정에서, 전(前) 공정의 에칭 조로부터의 약액의 반입을 막을 수 있고, 약액 조성의 변동을 최소한으로 억제할 수 있다. 구체적으로, 도 3에 도시하는 바와 같이, 우선, 산 에칭액(23)이 저장된 에칭 조(24)에 웨이퍼(21)를 일정 시간 침지한 후에, 에칭 조(24)로부터 웨이퍼(21)를 인상하고, 이어서 순수(26)가 저장된 수조(27)에 웨이퍼(21)를 침지하여 웨이퍼에 부착된 산을 씻어낸다. 다음에, 알칼리 에칭액(28)이 저장된 에칭 조(29)에 웨이퍼(21)를 일정 시간 침지한 후에, 에칭 조(29)로부터 웨이퍼(21)를 인상하고, 이어서 순수(31)가 저장된 수조(32)에 웨이퍼(21)를 침지하여 웨이퍼에 부착된 산을 씻어낸다.
이러한 에칭 공정(14)을 끝낸 웨이퍼는 세정 공정에서 표면에 부착된 약액이 씻겨져 흘러 다음 공정으로 보내진다. 도 2(a) 및 도 2(b)에 도시하는 바와 같이, 가공 변질층을 갖는 웨이퍼(21)에 본 발명의 에칭 공정(14)을 실시함으로써, 연마 전의 웨이퍼의 거칠기와 텍스쳐 사이즈(texture-size)의 제어 및 웨이퍼 외주부의 형상을 제어하는 것이 가능하다. 웨이퍼 외주부의 형상을 제어함으로써, 후 공정의 디바이스 공정에서의 웨이퍼 외주부의 스테퍼에 척한 상태에서의 웨이퍼 평탄도 를 제어할 수 있다.
다음에, 도 1로 되돌아가, 에칭 공정(14)을 끝낸 웨이퍼의 표리면을 동시에 연마하는 양면 동시 연마를 실시한다(공정 16).
도 4에 일반적인 양면 동시 연마 장치(40)를 일부 파단(破斷)하여 도시한다. 양면 동시 연마 장치(40)는, 아래쪽의 본체(41) 내의 상부에 배치된 하부 정반(42)과, 아암(43)에 매달린 상부 정반(44)을 가진다. 하부 정반(42)은 도시하지 않은 캐리어를 탑재하여 회전하는 원반 형상체이다. 양면 동시 연마를 행하는 웨이퍼를 도시하지 않은 캐리어에 지지시킴으로써, 하부 정반(42)은 회전하여 그 웨이퍼의 하면을 양면 동시 연마하도록 구성된다. 이 하부 정반(42)은, 상부에 선 기어(48)를 가지는 구동축(48a)의 외측에, 상하 한 쌍의 베어링(49)을 통해 회전 자유롭게 장착된다. 그리고, 하부 정반(42)의 외측에는, 인터널 기어(51)가, 상하 한 쌍의 베어링(52)을 통해 회전 자유롭게 부착된다.
하부 정반(42) 및 인터널 기어(51)는, 이들 하부에 각각 설치한 기어(42a, 51a)를 통해, 도시하지 않은 모터에 접속된다. 구동축(48a)의 상단에는, 상부 정반(44)을 회전 구동하기 위한 드라이버(48b)가 회전 자유롭게 설치되고, 이 드라이버(48b)는, 구동축(48a)의 중공 내부를 동 축 형상으로 관통하여 연장되고, 또한 회전 자유롭게 지지된 내측 구동축(도시하지 않음)의 상단에 연결된다. 이 내측 구동축과 구동축(48a)은 유성(遊星) 기어 기구(도시하지 않음) 등에 의해 작동 연결되어 있고, 드라이버(48b)는, 구동축(48a)의 회전에 따라, 유성 기어 기구 등을 통해 선 기어(48)와 역방향으로 회전하도록 되어 있다.
상부 정반(44)은, 그 중앙 부분에 드라이버(48b)가 삽입 통과 가능한 중심 구멍(44a)이 형성되고, 도시하지 않은 캐리어에 의해 지지된 웨이퍼를 위에서 가압하면서 회전하여 그 웨이퍼의 상면을 랩핑하는 원반 형상체이다. 이 상부 정반(44)은 상부 정반 매달림 기구(53)에 의해서 지지된다. 구체적으로는, 상부 정반(44)을 지지한 상부 정반 매달림 기구(53)의 상면에, 베어링(54)이 고정되고, 이 베어링(54)에, 실린더(56)의 로드(56a)가 삽입된다. 그리고, 실린더(56)가, 본체(41)에 세워진 폴(57)의 아암(43)에 의해서 지지된다. 이와 같이 하여 상부 정반(44)은 상부 정반 매달림 기구(53) 및 베어링(54)을 통해 실린더(56)의 로드(56a)에 회전 자유롭게 지지된다.
도 5 및 도 6에 도시하는 바와 같이, 양면 동시 연마 장치(40)에는, 주위에 외부 톱니날(58a)이 형성되고, 내부에 웨이퍼가 끼워지는 가공 구멍(58b)이 형성된 캐리어(58)가 하부 정반(42)과 상부 정반(44)과의 사이에 장착되고, 외부 톱니날(58a)이 양면 동시 연마 장치(40)의 인터널 기어(51) 및 선 기어(48)에 각각 맞물리고, 하부 정반(42)과 상부 정반(44)과의 사이에 끼워져 자전하면서 공전하도록 설치된다.
그리고 가공 구멍(58b)의 사이에 웨이퍼를 끼워넣고, 캐리어(58)의 가공 구멍(58b)에 웨이퍼(21)를 지지시킨 상태에서 캐리어(58)를 회전시키고, 상부 정반(44)과 하부 정반(42)에 의해 끼워진 웨이퍼(21)의 상하 양면을 양면 동시 연마한다. 이때의 양면 동시 연마 공정(16)에서의 웨이퍼(21)의 표면에서의 연마값(A)이 5∼10㎛, 이면에서의 연마값(B)이 2∼6㎛, 연마값(A)과 연마값(B)의 차(A-B)가 3∼ 4㎛가 되도록 제어하면서 행한다. 연마값(A)을 5∼10㎛로 규정한 것은, 연마값(A)이 5㎛ 미만이면, 제조 공정을 끝내고 얻어진 웨이퍼 표면이 완전한 경면으로 되지 않고, 웨이퍼 표면에 피트가 남을 가능성이 생기기 때문이고, 연마값(A)이 10㎛을 넘으면, 웨이퍼 외주부에 아래로 휨이 발생하여 평탄도를 열화시키기 때문이다. 연마값(B)을 2∼6㎛로 규정한 것은, 연마값(B)이 2㎛ 미만이면, 이면 거칠기의 저감이 충분하지 않고 스테퍼 척 상에서의 웨이퍼 평탄도가 열화되어 버린다. 즉 연마값(B)이 상기 수치 미만인 경도의 연마에서는 거칠기의 저감이 불충분하고, 연마값(B)이 6㎛를 넘으면, 웨이퍼 이면이 경면화되어, 표리면의 식별이 불가능하게 되기 때문이다. 또한, 연마값(B)이 크면 평탄도를 열화시키는 경향이 있다. 바람직하게는 웨이퍼(21)의 표면에서의 연마값(A)이 7∼8㎛, 이면에서의 연마값(B)이 3∼4㎛, 연마값(A)과 연마값(B)의 차이(A-B)가 4㎛가 되도록 제어한다. 상기 제어를 행함으로써, 웨이퍼 표리면이 식별 가능한 편면 경면 웨이퍼를 제작할 수 있고, 또한 웨이퍼 이면 거칠기를 최적화할 수 있다.
표면 및 이면에서의 연마를 취한 값을 상기 범위로 각각 제어하기 위해서, 예를 들면, 웨이퍼에 공급하는 연마제의 유량을 1∼20L/분, 바람직하게는 2L/분으로 하고, 상부 정반(44)의 하중을 50-500g/㎠, 바람직하게는 200g/㎠로 하고, 상부 정반 회전수와 하부 정반 회전수의 비를 상부 정반 : 하부 정반 = 1 : 2∼20, 바람직하게는 1 : 5로 한다.
양면 연마 장치의 상부 정반의 가공압에 의해서 웨이퍼 표면의 형상은 웨이퍼 이면의 형상을 모방하도록 연마되는데, 본 발명의 에칭 공정(14)에 의해서 연마 전의 웨이퍼의 거칠기와 텍스처 크기의 제어 및 웨이퍼 외주부의 형상을 제어하고 있으므로, 도 2(c)에 도시하는 바와 같이, 양면 동시 연마 공정(16) 후의 웨이퍼(21)에는 휘어짐이 형성되지 않는다. 또한 에칭을 거친 웨이퍼(21)에 본 발명의 양면 동시 연마 공정(16)을 실시함으로써, 웨이퍼 이면 거칠기를 저감시킬 수 있고, 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼로 할 수 있다.
그 결과, 도 2(d)에 도시하는 바와 같이, 이 웨이퍼(21)를 스테퍼 척(22)에 지지해도 웨이퍼 중심부와 에지부에서 평탄도를 유지할 수 있으므로, 에지부 및 그 근방에 대해서도 디바이스 제작 영역으로서 이용할 수 있어, 수율이 향상된다.
이상 기술한 바와 같이, 본 발명의 실리콘 웨이퍼의 제조 방법은, 복수의 에칭 조에 산 에칭액과 알칼리 에칭액을 각각 저장하고, 랩핑 공정을 거쳐 가공 변질층을 갖는 실리콘 웨이퍼를 산 에칭액과 알칼리 에칭액에 순차 침지시켜 가공 변질층을 제거하는 에칭 공정과, 에칭 공정 후에 웨이퍼의 표리면을 동시에 연마하는 양면 동시 연마 공정을 포함하는 실리콘 웨이퍼의 제조 방법의 개량으로, 에칭 공정(14)의 알칼리 에칭액에 40-60중량% 수산화나트륨 수용액을 이용해, 양면 동시 연마 공정(16)에서 웨이퍼의 표면에서의 연마값(A)을 5∼10㎛로 하고, 이면에서의 연마값(B)을 2∼6㎛로 하여, 연마값(A)과 연마값(B)의 차(A-B)를 3∼4㎛로 하는 것을 특징으로 한다.
알칼리 에칭액에 수산화나트륨 수용액을 이용함으로써, 연마전 재료의 거칠 기와 텍스처 크기의 제어 및 외주 형상 컨트롤을 행할 수 있고, 양면 동시 연마 공정에서 표리면에서 구한 값을 각각 규정함으로써, 웨이퍼 양면을 고 정밀도의 평탄도로 할 수 있고, 또한 이면 거칠기를 저감시킬 수 있다. 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼를 얻을 수 있다. 또한, 스테퍼 척 등에 지지한 상태에서의 웨이퍼 평탄도가 뛰어난 웨이퍼를 얻을 수 있다.
본 발명의 실리콘 웨이퍼의 제조방법은, 웨이퍼 양면이 고 정밀도의 평탄도 및 작은 표면 거칠기를 가지고, 또한 웨이퍼의 표리면을 눈으로 봐서 식별 가능한 편면 경면 웨이퍼로서, 스테퍼 척 등에 유지한 상태에서의 웨이퍼 평탄도가 뛰어난 실리콘 웨이퍼를 제공할 수 있다.

Claims (6)

  1. 복수의 에칭 조에 산 에칭액과 알칼리 에칭액을 각각 저장하고, 랩핑 공정을 거쳐 가공 변질층을 갖는 실리콘 웨이퍼를 산 에칭액과 알칼리 에칭액에 순차 침지시켜 가공 변질층을 제거하는 에칭 공정(14)과,
    상기 에칭 공정 후에, 상기 웨이퍼의 표리면을 동시에 연마하는 양면 동시 연마 공정(16)을 포함하는 실리콘 웨이퍼의 제조방법에 있어서,
    상기 에칭 공정(14)의 알칼리 에칭액에 40∼60중량% 수산화나트륨 수용액을 이용하고,
    상기 양면 동시 연마 공정(16)에서 상기 웨이퍼의 표면에서의 연마값(A)을 5∼10㎛로 하고, 상기 이면에서의 연마값(B)을 2∼6㎛로 하고, 상기 연마값(A)과 상기 연마값(B)의 차(A-B)를 3∼4㎛로 하는 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  2. 제 1항에 있어서, 에칭 공정(14)이 산 에칭 후에 알칼리 에칭이 행해지는 제조 방법.
  3. 제 1항에 있어서, 산 에칭 조의 수를 1∼3조로 하고, 알칼리 에칭 조의 수를 1∼3조로 하는 제조 방법.
  4. 제 1항에 있어서, 산 에칭액이 불산, 질산, 아세트산 및 물을 각각 포함하는 제조 방법.
  5. 제 4항에 있어서, 실리콘 웨이퍼의 저항값이 1Ω·㎝ 미만일 때, 불산, 질산, 아세트산 및 물의 혼합 비율이 중량비로 불산 : 질산 : 아세트산 : 물 = 1 : 1∼5 : 3∼8 : 3∼7인 제조 방법.
  6. 제 4항에 있어서, 실리콘 웨이퍼의 저항값이 1Ω·㎝ 이상일 때, 불산, 질산, 아세트산 및 물의 혼합 비율이 중량비로 불산 : 질산 : 아세트산 : 물 = 1 : 5∼9 : 1∼6 : 1∼5인 제조 방법.
KR1020057024071A 2003-12-01 2004-10-28 실리콘 웨이퍼의 제조방법 KR100703768B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003401657A JP4273943B2 (ja) 2003-12-01 2003-12-01 シリコンウェーハの製造方法
JPJP-P-2003-00401657 2003-12-01

Publications (2)

Publication Number Publication Date
KR20060024801A true KR20060024801A (ko) 2006-03-17
KR100703768B1 KR100703768B1 (ko) 2007-04-09

Family

ID=34649983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057024071A KR100703768B1 (ko) 2003-12-01 2004-10-28 실리콘 웨이퍼의 제조방법

Country Status (7)

Country Link
US (1) US7645702B2 (ko)
EP (1) EP1699074B1 (ko)
JP (1) JP4273943B2 (ko)
KR (1) KR100703768B1 (ko)
CN (1) CN100435289C (ko)
DE (1) DE602004024579D1 (ko)
WO (1) WO2005055301A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175106A (ja) * 2003-12-10 2005-06-30 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの加工方法
JP4954694B2 (ja) * 2006-12-25 2012-06-20 昭和電工株式会社 湿式研磨方法および湿式研磨装置
JP2009302409A (ja) * 2008-06-16 2009-12-24 Sumco Corp 半導体ウェーハの製造方法
JP2010016078A (ja) * 2008-07-02 2010-01-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハ及びシリコン単結晶ウェーハの製造方法並びにシリコン単結晶ウェーハの評価方法
US7925459B2 (en) * 2008-10-16 2011-04-12 Enphase Energy, Inc. Method and apparatus for determining an operating voltage for preventing photovoltaic cell reverse breakdown during power conversion
JP5463570B2 (ja) * 2008-10-31 2014-04-09 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 ウェハ用両頭研削装置および両頭研削方法
EP2421028B1 (en) * 2009-04-13 2015-11-04 SUMCO Corporation Method for producing silicon epitaxial wafer
JP6281537B2 (ja) * 2015-08-07 2018-02-21 信越半導体株式会社 半導体ウェーハの製造方法
CN109285762B (zh) * 2018-09-29 2021-05-04 中国电子科技集团公司第四十六研究所 一种氮化镓外延用硅片边缘加工工艺
CN109545663A (zh) * 2018-12-12 2019-03-29 中国电子科技集团公司第四十六研究所 一种高平坦度的硅腐蚀片加工工艺
CN110561200A (zh) * 2019-08-02 2019-12-13 菲特晶(南京)电子有限公司 一种石英晶片加工工艺

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60197367A (ja) * 1984-03-19 1985-10-05 Toshiba Ceramics Co Ltd 鏡面ウエハの製造方法
JP3202305B2 (ja) 1992-02-17 2001-08-27 信越半導体株式会社 鏡面ウエーハの製造方法及び検査方法
JP2839822B2 (ja) 1993-08-02 1998-12-16 三菱マテリアルシリコン株式会社 高平坦度ウェーハの製造方法
JP3134719B2 (ja) * 1995-06-23 2001-02-13 信越半導体株式会社 半導体ウェーハ研磨用研磨剤及び研磨方法
JPH10135165A (ja) * 1996-10-29 1998-05-22 Komatsu Electron Metals Co Ltd 半導体ウェハの製法
JPH10135164A (ja) * 1996-10-29 1998-05-22 Komatsu Electron Metals Co Ltd 半導体ウェハの製造方法
JPH115564A (ja) * 1997-06-17 1999-01-12 Mitsubishi Motors Corp 車両のサイドメンバ構造
JP3441979B2 (ja) 1997-12-09 2003-09-02 信越半導体株式会社 半導体ウエーハの加工方法および半導体ウエーハ
MY119304A (en) * 1997-12-11 2005-04-30 Shinetsu Handotai Kk Silicon wafer etching method and silicon wafer etchant
JP3358549B2 (ja) * 1998-07-08 2002-12-24 信越半導体株式会社 半導体ウエーハの製造方法ならびにウエーハチャック
US6227944B1 (en) * 1999-03-25 2001-05-08 Memc Electronics Materials, Inc. Method for processing a semiconductor wafer
JP3596405B2 (ja) * 2000-02-10 2004-12-02 三菱住友シリコン株式会社 半導体ウェーハの製造方法
JP2002025950A (ja) 2000-06-30 2002-01-25 Mitsubishi Materials Silicon Corp 半導体ウェーハの製造方法
DE10196115B4 (de) * 2000-04-24 2011-06-16 Sumitomo Mitsubishi Silicon Corp. Verfahren zum Polieren eines Halbleiterwafers
WO2002001616A1 (fr) 2000-06-29 2002-01-03 Shin-Etsu Handotai Co., Ltd. Procede de traitement d'une plaquette de semi-conducteur et plaquette de semi-conducteur
JP2003100701A (ja) * 2001-09-27 2003-04-04 Sumitomo Mitsubishi Silicon Corp シリコンウェーハのエッチング方法及びこの方法を用いたシリコンウェーハの表裏面差別化方法
JP2003229392A (ja) * 2001-11-28 2003-08-15 Shin Etsu Handotai Co Ltd シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ
JP2003203890A (ja) * 2002-01-07 2003-07-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法
JP4075426B2 (ja) * 2002-03-22 2008-04-16 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP4192482B2 (ja) 2002-03-22 2008-12-10 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP4093793B2 (ja) * 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ

Also Published As

Publication number Publication date
KR100703768B1 (ko) 2007-04-09
EP1699074A1 (en) 2006-09-06
CN100435289C (zh) 2008-11-19
JP4273943B2 (ja) 2009-06-03
US7645702B2 (en) 2010-01-12
US20070119817A1 (en) 2007-05-31
EP1699074B1 (en) 2009-12-09
DE602004024579D1 (de) 2010-01-21
CN1816900A (zh) 2006-08-09
WO2005055301A1 (ja) 2005-06-16
EP1699074A4 (en) 2008-06-25
JP2005166809A (ja) 2005-06-23

Similar Documents

Publication Publication Date Title
JP4517867B2 (ja) シリコンウェーハ表面形状制御用エッチング液及び該エッチング液を用いたシリコンウェーハの製造方法
US7601644B2 (en) Method for manufacturing silicon wafers
EP1852899A1 (en) Method for manufacturing semiconductor wafer and method for mirror chamfering semiconductor wafer
JP2007053178A (ja) シリコンウェーハの製造方法
JP5600867B2 (ja) 半導体ウェーハの製造方法
KR100703768B1 (ko) 실리콘 웨이퍼의 제조방법
JP2000235941A (ja) 半導体ウェハ、半導体ウェハの製造方法および該製造方法の使用
KR102117362B1 (ko) 실리콘 웨이퍼의 연마 방법 및 실리콘 웨이퍼의 제조 방법
JP3828176B2 (ja) 半導体ウェハの製造方法
JP2009302410A (ja) 半導体ウェーハの製造方法
EP2330615A1 (en) Silicon carbide single crystal substrate
KR100706683B1 (ko) 실리콘 웨이퍼의 가공 방법
JP2009302409A (ja) 半導体ウェーハの製造方法
JP5177290B2 (ja) 固定砥粒加工装置及び固定砥粒加工方法、並びに、半導体ウェーハ製造方法
EP1956641A1 (en) Method for grinding surface of semiconductor wafer and method for manufacturing semiconductor wafer
JP2002203823A (ja) 半導体ウエーハの加工方法および半導体ウエーハ
JP2003142434A (ja) 鏡面ウエーハの製造方法
KR100864347B1 (ko) 실리콘 웨이퍼의 제조방법
KR100827574B1 (ko) 실리콘 웨이퍼의 제조 방법
JP2010161191A (ja) 低抵抗シリコンウェーハの製造方法
JP2004260211A (ja) 半導体ウェハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130322

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160322

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 12