KR20060020674A - Ｆｉｎｆｅｔ내의 게이트 영역의 다단계 화학 기계 연마 - Google Patents

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Abstract

MOSFET형 반도체 디바이스를 제조하는 방법은 채널 위에 증착되는 게이트 재료층(320)을 평탄화하는 단계를 포함한다. 상기 평탄화 단계는 초기의 "대강의" 평탄화 및 그 후의 "미세" 평탄화를 포함하는 다단계 공정으로 수행된다. 상기 미세한 평탄화에 사용되는 슬러리는 상기 게이트 재료의 하부 영역들에 접착하는 경향이 있는 추가 재료를 포함할 수 있다.

Description

ＦＩＮＦＥＴ내의 게이트 영역의 다단계 화학 기계 연마{MULTI-STEP CHEMICAL MECHANICAL POLISHING OF A GATE AREA IN A FINFET}
본 발명은 반도체 디바이스들 및 상기 반도체 디바이스들을 제조하는 방법에 관한 것이다. 본 발명은 특히 더블-게이트(double-gate) 디바이스들에 대한 적용성을 갖는다.
초대형 집적 반도체 디바이스들과 관련된 고밀도 및 고성능에 대한 증대되는 요구들은 100 나노미터(nm) 이하의 게이트 길이들의 설계 특징들, 고신뢰성 및 증대된 제조 스루풋을 필요로 한다. 100 nm 이하의 설계 특징들의 감소는 종래 방법의 한계에 도전한다.
예를 들어, 종래의 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 게이트 길이가 100 nm 이하로 스케일될 때, 소스와 드레인 사이의 과도한 누설과 같은 쇼트 채널 효과와 관련된 문제들이 점점 극복하기 어려워진다. 또한, 이동성 저하 및 다수의 공정들의 발행에 의해, 종래의 MOSFET을 점점 더 작은 디바이스 피쳐들을 포함하도록 스케일하는 것이 어렵게 된다. 따라서, 새로운 디바이스 구조들은 FET 성능을 개선하고 추가의 디바이스 스케일링을 허용하도록 탐구된다.
더블-게이트 MOSFET들이 기존의 평면 MOSFET들을 계승하는 후보들로서 고려 되는 새로운 구조들을 나타낸다. 여러 측면에서, 더블-게이트 MOSFET들은 종래의 벌크 실리콘 MOSFET들보다 더 우수한 특성들을 제공한다. 더블-게이트 MOSFET은 종래의 MOSFET들에서처럼 일 측상에 게이트 전극을 갖기 보다는, 채널의 양 측상에 게이트 전극을 갖기 때문에 이러한 개선들이 이루어진다. 2개의 게이트들이 존재할 때, 드레인에 의해 생성된 전계는 상기 채널의 소스 단자로부터 더 우수하게 스크린된다. 또한, 2개의 게이트들은 단일 게이트보다 대강 2배정도의 전류를 제어할 수 있어, 더 강한 스위칭 신호를 발생시킨다.
FinFET이 우수한 쇼트 채널 동작을 나타내는 최근의 더블-게이트 구조이다. FinFET은 수직 핀(fin)에 형성된 채널을 포함한다. 상기 FinFET 구조는 종래의 평면 MOSFET들에 사용되는 것과 유사한 레이아웃 및 공정 기술들을 이용하여 제조될 수 있다.
본 발명에 일치하는 구현들은 정교하게 제어된 게이트 영역을 갖는 더블-게이트 MOSFET을 제공한다.
본 발명의 일 양상은 반도체 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은 절연체 위에 핀 구조를 형성하는 단계와 상기 핀 구조의 적어도 일부분 위에 게이트 구조를 형성하는 단계를 포함한다. 상기 방법은 또한, 제 1 슬러리를 이용하여 상기 게이트 구조의 화학 기계 연마(CMP)를 행함으로써 상기 게이트 구조를 평탄화하는 단계와, 상기 제 1 슬러리와는 다른 제 2 슬러리를 이용하여 상기 게이트 구조의 CMP를 행함으로써 상기 게이트 구조를 평탄화하는 단계를 포함한다. 상기 게이트 구조의 제 2 평탄화 단계는 상기 핀 구조 위의 게이트 구조의 높이를 감소시키는 한편, 상기 핀 구조를 둘러싸는 게이트 구조의 높이를 증가시킨다.
본 발명의 또 다른 양상은 MOSFET을 형성하는 방법에 관한 것이다. 상기 방법은 절연층 상에 소스, 드레인 및 핀 구조를 형성하는 단계를 포함한다. 상기 핀 구조의 일부분은 상기 MOSFET에 대한 채널로서 동작한다. 상기 방법은 상기 핀 구조의 측면들 상에 유전층을 형성하는 단계와 상기 유전층 주변에 폴리실리콘층을 증착하는 단계를 더 포함한다. 상기 폴리실리콘층은 MOSFET에 대한 게이트 영역으로서 동작한다. 또한, 상기 방법은 제 1 속도로 상기 폴리실리콘층을 평탄화하는 단계와 상기 제 1 속도보다 느린 제 2 속도로 상기 폴리실리콘층을 평탄화하는 단계를 더 포함한다.
첨부한 도면을 참조하여 설명이 이루어지며, 여기서 동일한 참조 숫자는 유사한 요소들을 나타낼 수 있다.
도 1은 반도체 디바이스의 단면을 도시하는 도면이다.
도 2a는 도 1에 도시된 반도체 디바이스 상에 형성된 핀 구조의 상면도를 도시하는 도면이다.
도 2b는 도 2a의 라인 A-A'을 따른 단면을 도시하는 도면이다.
도 3은 도 2b에 도시된 핀 위의 게이트 유전층 및 게이트 재료의 단면을 도시하는 도면이다.
도 4a는 본 발명에 일치하는 예시적인 평탄화 공정에 따른 게이트 재료의 평 탄화를 도시하는 단면도이다.
도 4b는 본 발명에 일치하는 예시적인 평탄화 공정에 따른 게이트 재료의 추가의 평탄화를 도시하는 단면도이다.
도 5는 도 3에 도시된 게이트 재료로부터 패터닝된 게이트 구조를 도시하는 FinFET의 상면도를 개략적으로 도시하는 도면이다.
도 6a 및 도 6b는 연마 패드들을 도시하는 도면들이다.
도 7은 더미 핀들을 갖는 FinFET을 도시하는 단면도이다.
도 8a 및 도 8b는 폴리실리콘층 상에 증착된 TEOS 층의 평탄화를 도시하는 단면도들이다.
본 발명의 이하의 상세한 설명은 첨부한 도면들을 참조한다. 동일한 참조 숫자들은 동일한 또는 유사한 요소들을 식별하기 위해 서로 다른 도면들에서 이용될 수 있다. 또한, 다음의 상세한 설명은 본 발명을 제한하지 않는다. 대신에, 본 발명의 범위는 첨부한 청구범위 및 등가물에 의해 한정된다.
여기서 사용되는 용어 FinFET은 도전성 채널이 수직 Si "핀"에 형성되는 MOSFET의 타입을 지칭한다. FinFET들은 일반적으로 기술분야에 알려져 있다.
도 1은 본 발명의 일 실시예에 따라 형성된 반도체 디바이스(100)의 단면을 도시한다. 도 1을 참조하면, 반도체 디바이스(100)는 실리콘 기판(110), 매설 산화물층(120) 및 상기 매설 산화물층(120) 상에 형성된 실리콘층(130)을 포함하는 SOI(silicon on insulator) 구조를 포함할 수 있다. 매설 산화물층(120)과 실리콘 층(130)은 종래의 방식으로 기판(110) 상에 형성될 수 있다.
예시적인 구현에서, 매설 산화물층(120)은 실리콘 산화물을 포함할 수 있고, 약 1000Å 내지 3000Å 사이의 범위를 갖는 두께를 가질 수 있다. 실리콘층(130)은 단결정 또는 다결정 실리콘을 포함할 수 있다. 실리콘층(130)은 이하에 더 상세히 설명되는 바와 같이, 더블-게이트 트랜지스터 디바이스에 대한 핀 구조를 형성하는데 사용된다.
본 발명에 일치하는 대안적인 구현들에서, 기판(110) 및 층(130)은 게르마늄과 같은 다른 반도체 재료들, 또는 실리콘-게르마늄과 같은 반도체 재료들의 화합물들을 포함할 수 있다. 매설 산화물층(120)은 또한 다른 유전 재료들을 포함할 수 있다.
실리콘 질화물층 또는 실리콘 산화물층(예를 들어, SiO2) 등의 유전층(140)이 후속하는 에칭 공정들 동안 보호 캡으로 동작하도록 실리콘층(130) 위에 형성될 수 있다. 예시적인 구현에서, 유전층(140)은 약 150Å 내지 약 700Å 사이의 두께로 성장될 수 있다. 다음에, 후속 공정 동안 포토레지스트 재료가 증착되고 패터닝되어 포토레지스트 마스크(150)를 형성할 수 있다. 상기 포토레지스트는 임의의 종래 방식으로 증착되고 패터닝될 수 있다.
그 후에, 반도체 디바이스(100)는 에칭될 수 있고, 포토레지스트 마스크(150)는 제거될 수 있다. 예시적인 구현에서, 매설 산화물층(120) 상의 에칭이 종료되면서, 실리콘층(130)이 종래의 방식으로 에칭되어 핀을 형성할 수 있다. 상기 핀의 형성 후에, 소스 및 드레인 영역들이 상기 핀의 각 단부들에 인접하여 형성될 수 있다. 예를 들어, 예시적인 실시예에서, 실리콘, 게르마늄 또는 실리콘 및 게르마늄의 화합물 층이 종래의 방식으로 증착되고, 패터닝되며 에칭되어 소스 및 드레인 영역들을 형성할 수 있다. 다른 구현들에서, 실리콘층(130)은 패터닝되고 에칭되어 핀과 동시에 소스 및 드레인 영역들을 형성할 수 있다.
도 2a는 그와 같은 방식으로 형성된 반도체 디바이스(100) 상의 핀 구조의 상면도를 개략적으로 도시한다. 소스 영역(220) 및 드레인 영역(230)이 본 발명의 예시적인 실시예에 따라, 매설 산화물층(120) 상에 핀(210)의 단부들에 인접하여 형성될 수 있다.
도 2b는 핀 구조(210)의 형성을 도시하는 도 2a의 라인 A-A'을 따른 단면이다. 상술한 바와 같이, 유전층(140) 및 실리콘층(130)은 에칭되어 유전캡(140)을 갖는 핀(210)을 형성할 수 있다.
도 3은 본 발명의 예시적인 실시예에 따라 핀(210) 위에 게이트 유전층 및 게이트 재료의 형성을 도시하는 단면도이다. 유전층은 핀(210) 상에 형성될 수 있다. 예를 들어, 도 3에 도시된 바와 같이 박형 희생 산화막(310)이 핀(210) 상에 열성장될 수 있다. 상기 산화막(310)은 약 50Å 내지 약 100Å의 두께로 성장될 수 있고, 핀(210)의 노출된 측면들 상에 형성될 수 있다.
상기 산화막(310)의 형성 후에, 게이트 재료층(320)이 반도체 디바이스(100) 위에 증착될 수 있다. 예시적인 구현에서, 게이트 재료층(320)은 종래의 화학 기상 증착(CVD) 또는 다른 잘 알려진 기술들을 이용하여 증착된 폴리실리콘을 포함할 수 있다. 게이트 재료(320)가 약 500Å 내지 약 2800Å 사이의 두께로 증착될 수 있 다. 대안적으로, 게르마늄 또는 실리콘 및 게르마늄의 화합물 또는 여러 금속들과 같은 다른 반도체 재료들이 게이트 재료로서 사용될 수 있다. 게이트 재료층(320)은 FinFET(100)의 도전성 게이트를 형성한다.
도 3에 도시된 게이트 재료(320)는 핀(210) 위의 영역에 수직으로 연장한다. 예시적인 실시예에서, 게이트 재료층(320)은 거리 l1만큼 연장하며, 대략 500Å 내지 1500Å 사이의 범위에 있다.
게이트 재료(320)는 평탄화될 수 있다. 본 발명의 일 양상에 따라, 게이트 재료(320)는 다단계 평탄화 공정으로 평탄화될 수 있다.
화학 기계 연마(CMP)는 일반적으로 반도체 표면을 평탄화하는데 사용되는 하나의 알려진 평탄화 기술이다. CMP 공정에서, 웨이퍼는 회전 플래턴(platen) 상에 뉘어져 배치된다. 캐리어에 의해 위치가 고정된 웨이퍼는 상기 플래턴의 동일한 방향으로 회전한다. 상기 플래턴의 표면들 상에, 연마 슬러리가 존재하는 연마 패드가 있다. 상기 슬러리는 캐리어 용액내의 실리카 입자들의 콜로이드 용액을 포함할 수 있다. 상기 슬러리의 화학 구성 및 pH는 CMP 공정의 성능에 영향을 미친다.
도 4a는 본 발명에 일치하는 예시적인 평탄화 공정의 제 1 단계에 따른 게이트 재료(320)의 평탄화를 도시하는 단면도이다. 상기 단계에서, "대강의" 평탄화가 수행될 수 있다. 즉, 게이트 재료(320)의 비교적 고속의 제거율을 갖는 공정이 이용되어 게이트 재료(320)의 일부분을 신속하게 연마할 수 있다. 예시적인 실시예에서, 게이트 재료(320)의 일부분은 도 4a에 도시된 바와 같이, 대강의 평탄화 동안 감소될 수 있다. 예를 들어, 게이트 재료(320)의 양은 거리(l2)가 약 0Å 내지 1500Å 사이의 범위에 있도록 제거될 수 있다. 거리(l3)가 약 0Å 내지 500Å 사이의 범위에 있을 수 있다. 상기 대강의 평탄화 단계는 핀(210) 위의 부분 및 게이트 재료(320)의 주변 영역들 양쪽에서의 게이트 재료의 높이를 감소시킬 수 있다.
도 4a에 도시된 평탄화에 사용되는 폴리 슬러리는 10.5 ~ 11.5 사이의 범위에 있는 pH를 가질 수 있다. 상기 슬러리는 약 0.1% ~ 4% 사이의 범위의 농도로 TMAH, 수산화암모늄 또는 수산화칼륨 등이 첨가된 초알카리 성분을 갖는 실리카 기반 완충 슬러리일 수 있다.
도 4b는 본 발명의 예시적인 평탄화 공정의 제 2 단계에 따른 게이트 재료(320)의 평탄화를 도시하는 단면도이다. 상기 단계에서, 미세 평탄화가 수행될 수 있다. 즉, 제 1 연마 단계에 비해 감소된 평탄화 속도의 공정이 수행된다. 예를 들어, 게이트 재료층(320)의 대략 200Å/분을 제거하는 공정이 이용될 수 있다. 도 4b에 도시된 바와 같이, 게이트 재료(320)의 대략 300Å이 핀(210) 위에 남아있을 때까지 게이트 재료(320)를 연마하도록 상기 공정이 수행될 수 있다. 이 거리는 도 4b에 l4로서 도시된다.
제 2 평탄화 공정에서, 더 느린 연마 속도를 달성하는데 더하여, 상기 슬러리는 게이트 재료(320)의 하부 영역들에 접착되도록 선택될 수 있다. 예를 들어, 상기 슬러리는 게이트 재료층(320)의 폴리실리콘에 접착하는 경향이 있는 소수성 분자 그룹(hydrophobic molcular group)을 갖는 큰 분자량 화합물들을 포함할 수 있다. 상기 평탄화 공정은 게이트 재료층(320)의 하부 영역들을 상승시키는 경향이 있고, 그에 의해 게이트 재료층(320)의 개선된 평탄화를 달성한다. 그 결과 발생하는 게이트 재료층(320)은 비교적 평탄하고 비교성 우수한 표면 균일성을 갖는다.
제 2 평탄화에서 사용되는 슬러리는 약 10.5 ~ 11.5의 범위에 있는 pH를 가질 수 있다. 상기 슬러리는 약 0.1% ~ 1% 사이의 범위의 농도로 TMAH, 수산화암모늄 또는 수산화칼륨 등이 첨가된 초알카리 성분을 갖는 실리카 기반 완충 슬러리일 수 있다.
상기에 논의된 다수의 평탄화 단계들은 핀(210) 위에 게이트 재료층(320)의 300Å 만큼을 유지할 수 있는 고도로 제어가능한 CMP 공정을 허용한다. 제 1 단계는 게이트 재료층(320)의 제 1 부분을 평탄화하는 비교적 고속의 공정이며, 제 2 단계는 제거 속도를 감소시켜 핀(210) 위에 원하는 양의 게이트 재료층(320)을 달성한다. 2 단계 CMP 공정이 여기서 특히 설명되며, 당업자는 2 단계 이상의 단계들이 사용될 수 있음을 이해할 것이다.
도 5는 게이트 재료층(320)으로부터 패터닝된 게이트 구조(510)를 도시하는 반도체 디바이스(100)의 상면도를 개략적으로 도시한다. 게이트 구조(510)는 CMP 공정이 완료된 후에 패터닝되고 에칭될 수 있다. 게이트 구조(510)는 핀(210)의 채널 영역을 교차하여 연장한다. 게이트 구조(510)는 핀(210)의 측면들에 근접한 게이트 부분 및 상기 핀(210)으로부터 이격된 더 큰 전극 부분을 포함할 수 있다. 게이트 구조(510)의 전극 부분은 게이트 부분을 바이어싱하거나 그렇지 않으면 제어하기 위한 액세스가능한 전기 컨택트를 제공할 수 있다.
그 후에, 소스/드레인 영역들(220 및 230)이 도핑될 수 있다. 예를 들어, n-형 또는 p-형 불순물들이 소스/드레인 영역들(220 및 230)에 주입될 수 있다. 특정 주입 도즈량 및 에너지가 특정 엔드 디바이스 요건들에 기초하여 선택될 수 있다. 당업자는 회로 요건들에 기초하여 소스/드레인 주입 공정을 최적화할 수 있으며, 그와 같은 동작들은 본 발명의 주안점을 과도하게 불명료하게 하지 않도록 여기서는 개시되지 않는다. 또한, 측벽 스페이서들(도시되지 않음)이 특정 회로 요건들에 기초한 소스/드레인 접합들의 위치를 제어하기 위해 상기 소스/드레인 주입 전에 임의적으로 형성될 수 있다. 그 후에, 활성화 어닐링이 수행되어 소스/드레인 영역들(220 및 230)을 활성화시킬 수 있다.
다른 구현들
이전에 논의된 바와 같이, CMP 공정들에서, 연마 패드가 플래턴의 표면에 부착되어 연마 슬러리를 휘젓는다. 상기 연마 패드들은 평탄화 공정에 영향을 미치는 텍스처(texture)를 구비할 수 있다. 종래에, 연마 패드들은 A형 패드들로 불리는 "하드" 패드들과 B형 패드들로 불리는 "소프트" 패드들로 분류된다. 상기 A형 패드들은 고속 평탄화에 특히 유용하며, B형 패드들은 일반적으로 균일한 평탄화를 제공하는데 더 사용된다.
단일 패드로부터 고속 평탄화 및 균일성을 달성하기 위해, A형 및 B형 특징들을 둘다 포함하는 패드가 생성될 수 있다. 도 6a는 그와 같은 패드 중 하나의 도면이다. 도시된 바와 같이, 패드(601)는 A형 슬라이스들(602)과 B형 슬라이스들(603) 사이에서 교번하는 다수의 슬라이스들(예를 들어, 6개의 슬라이스들이 도 6a 에 도시됨)을 포함한다. 단일 패드(601)는 효율적인 평탄화 및 균일성을 동시에 제공하도록 사용될 수 있다.
패드(601)는 50%의 A형 재료(602)와 50%의 B형 재료(603)로 구성된다. A형 재료(602)와 B형 재료(603)의 비율을 변화시킴으로써, 연마 패드들은 서로 다른 평탄화 및 균일성 정도를 제공하도록 생성될 수 있다. 예를 들어, 패드(601)의 슬라이스들 중 4개가 A형이고 2개가 B형이면, 상기 패드는 67% 평탄화 및 33% 균일성으로 바이어스된다.
도 6b는 또 다른 구현에서의 연마 패드 설계 도면이다. 패드(610)는 제 1 패드형(예를 들어, A형)의 내측 영역(611) 및 제 2 패드형(예를 들어, B형)의 외측 링(612)을 포함한다. 패드(610)는 에지 균일성 제어로 고속 평탄화를 제공한다. 이러한 효과는 종래의 개별 패드들을 이용하여 달성하기 어려운 것이다.
도 3, 도 4a 및 도 4b를 참조하여 이전에 논의된 바와 같이, 핀(210) 위에 증착될 때 게이트 재료층(320)이 핀(210) 위에 중심에 위치한 돌출부들을 전개시킨다. 상술한 상기 다단계 CMP 평탄화 공정은 게이트 재료층(320)을 평탄화하여 게이트 재료층(320)에 대한 더 균일한 표면을 형성한다. 일부 구현들에서, 더미 핀 구조들이 추가로 핀(210) 옆에 배치되어 평탄화 공정이 더 균일한 게이트 재료층(320)을 생성하게 할 수 있다.
도 7은 더미 핀들을 도시하는 단면도이다. 도 7은 일반적으로 실제 핀(210) 옆에 더미 핀들(701 및 702)이 형성된 것을 제외하고, 도 3에 도시된 단면과 유사하다. 더미 핀들(701 및 702)은 FinFET의 최종 동작에서의 역할을 수행하지 않는 다. 그러나, 핀(210) 근처에 핀들(701 및 702)을 배치함으로써, 게이트 재료층(320)은 초기에 증착될 때 더 균일한 분포를 형성할 수 있다. 즉, 더미 핀들(701 및 702)은 게이트 재료층(320)의 하부 포인트가 상기 더미 핀들(701 및 702)이 존재하지 않는 경우 보다 핀(210)에 인접한 영역들에서 더 높아지게 한다. 따라서, 도 7에 도시된 구현에서, 게이트 재료(320)는 더미 핀들(701 및 702)이 없는 것보다 더 균일하게 출발한다. 이에 의해, 평탄화 후에 더 우수한 균일성이 얻어질 수 있다.
더미 핀들(701 및 702)은 매설 산화물층(120) 상의 다수 위치들에 다수의 서로 다른 모양들로 형성될 수 있다. 예를 들어, 더미 핀들(701 및 702)은 정사각형, 장방형 모양, 도넛 모양 또는 더 각진 모양의 또 다른 모양의 패턴으로 형상화될 수 있다. 일부 FinFET 구현들에서, 산화물 기반층(예를 들어, 테트라에틸오쏘실리케이트(tetraethylorthosilicate), "TEOS"층)이 폴리실리콘 게이트층 위에 도포될 수 있다. 더미 핀들(701 및 702)은 이들 구현들에서 또한 유용할 수 있다.
일부 CMP 애플리케이션들에서, TEOS층은 폴리층 아래로 연마되어야 한다. 도 8a는 TEOS층(801)이 폴리실리콘 구조(802) 위에 증착되는 상황을 도시한다. 도 8b는 TEOS층(801)을 폴리실리콘 구조(802) 레벨 아래로 TEOS층(801)을 평탄화한 후의 TEOS층(801) 및 폴리실리콘 구조(802)를 도시한다. 높은 선택적 슬러리(즉, 60:1 보다 큰)가 상기 평탄화 공정에 사용될 수 있다.
그러나, 계면 활성제를 첨가하고 슬러리들의 pH를 조절함으로써, 폴리실리콘에 대한 산화물의 선택도가 조절될 수 있다. 특히, 플루로닉(pluronic), 양이온 및 무이온 계면 활성제들이 더 효과적인 슬러리들을 생성하도록 사용될 수 있다.
결론
멀티-스텝 CMP 공정으로 생성된 FinFET이 여기서 설명된다. 상기 멀티-스텝 CMP 공정은 FinFET의 게이트 폴리실리콘의 효율적이고 고도로 제어가능한 평탄화를 제공한다.
이전의 설명들에서, 본 발명의 완전한 이해를 제공하기 위해, 특정 재료들, 구조들, 화학제품들, 공정들 등의 수많은 특정 세부사항이 설명되어 있다. 그러나, 본 발명은 여기서 설명된 특정 세부사항들에 의존하지 않고 실행될 수 있다. 다른 사례들에서, 본 발명의 목적을 불필요하게 모호하지 않게 하기 위해, 잘 알려진 공정 구조들은 여기서 설명되지 않았다.
본 발명에 따라 반도체 디바이스를 제조하는데 사용되는 유전층 및 도전층은 종래의 증착 기술들에 의해 증착될 수 있다. 예를 들어, 저압 화학 기상 증착(LPCVD) 및 증강 화학 기상 증착(ECVD)을 포함하는, 여러 타입들의 화학 기상 증착(CVD) 공정들 등의 금속화 기술들이 이용될 수 있다.
본 발명은 반도체 디바이스들의 제조시에, 그리고 특히 100nm 이하의 설계 특징들을 갖는 반도체 디바이스들에 적용가능하여, 트랜지스터와 회로 속도를 증가시키고 신뢰성을 개선하게 된다. 본 발명은 임의의 다양한 타입들의 반도체 디바이스들의 형성에 적용가능하며, 따라서 본 발명의 목적을 모호하지 않게 하기 위해, 세부사항들은 설명되지 않았다. 본 발명을 실행하는데 있어서, 종래의 포토리소그래피 및 에칭 기술들이 사용되며, 그러므로 그와 같은 기술들의 세부사항은 여기서 상세히 설명되지 않았다.
본 개시물에는 본 발명의 바람직한 실시예들 및 여러 기능 중 약간의 예들만이 도시되고 설명되어 있다. 이해되는 바와 같이, 본 발명은 여러 다른 조합들 및 환경들에서 이용될 수 있고, 여기서 표현된 발명 개념의 범위 내의 변형들을 포함할 수 있다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    절연체(120) 상에 핀 구조(210)를 형성하는 단계와;
    적어도 상기 핀 구조(210)의 일부분 및 상기 절연체(120)의 일부분 위에 게이트 구조(320)를 형성하는 단계와;
    제 1 슬러리를 이용하여 상기 게이트 구조의 화학 기계 연마(CMP)를 수행함으로써 상기 게이트 구조를 평탄화하는 단계와; 그리고
    상기 제 1 슬러리와는 다른 제 2 슬러리를 이용하여 상기 게이트 구조의 CMP를 수행함으로써 제 2 평탄화로 상기 게이트 구조(320)를 평탄화하는 단계를 포함하며, 상기 게이트 구조(320)의 제 2 평탄화는 상기 반도체 디바이스의 채널 영역에서 상기 핀 구조 위의 상기 게이트 구조의 높이를 감소시키는 한편 상기 핀 구조를 둘러싸는 상기 게이트 구조의 높이를 상승시키는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 슬러리를 이용하는 상기 게이트 구조(320)의 CMP는 상기 제 2 슬러리를 이용하는 상기 게이트 구조의 CMP보다 빠른 속도로 게이트 재료를 제거하도록 동작하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 슬러리를 이용하여 상기 게이트 구조의 CMP를 수행함으로써 상기 게이트 구조(320)를 평탄화한 후에, 상기 게이트 구조는 상기 반도체 디바이스의 채널 영역의 상기 핀 구조(210) 위에 500Å 내지 약 1500Å까지 연장하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 슬러리를 이용하여 상기 게이트 구조의 CMP를 수행함으로써 상기 게이트 구조(320)를 평탄화한 후에, 상기 게이트 구조는 상기 반도체 디바이스의 채널 영역의 상기 핀 구조 위에 대략 300Å까지 연장하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 디바이스는 FinFET인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 슬러리는 약 10.5 ~ 11.5의 범위에 있는 pH를 갖는 실리카 기반 완충 슬러리이며, 약 0.1% ~ 4% 범위의 농도의 알카리 성분을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 슬러리는 약 10.5 ~ 11.5의 범위에 있는 pH를 갖는 실리카 기반 완충 슬러리이며, 약 0.1% ~ 1% 범위의 농도의 알카리 성분을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. MOSFET 디바이스를 형성하는 방법에 있어서,
    절연층(120) 상에 소스(220), 드레인(230) 및 핀 구조(210)를 형성하고, 상기 핀 구조(210)의 일부분이 MOSFET에 대한 채널로서 동작하며 상기 핀 구조 주변에 유전층(310, 140)을 형성하는 단계와;
    상기 핀 구조(210) 위에 폴리실리콘층(320)을 증착하는 단계와, 상기 폴리실리콘층은 상기 MOSFET에 대한 게이트 영역으로서 동작하며;
    상기 폴리실리콘층(320)을 제 1 속도로 평탄화하는 단계와; 그리고
    상기 폴리실리콘층(320)을 상기 제 1 속도보다 느린 제 2 속도로 더 평탄화하는 단계를 포함하는 것을 특징으로 하는 MOSFET 디바이스 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 속도 및 상기 제 2 속도로 상기 폴리실리콘층(320)을 평탄화하는 단계는 상기 제 1 슬러리 및 상기 제 2 슬러리를 이용하여 상기 폴리실리콘층을 화학 기계 연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 MOSFET 디바이스 형성 방법.
  10. 제 8 항에 있어서,
    상기 폴리실리콘층(320)의 추가의 평탄화 단계는 상기 핀 구조 위의 폴리실리콘층의 높이를 감소시키는 한편 상기 핀 구조에 인접한 영역들에서의 상기 폴리실리콘층의 높이를 상승시키는 것을 특징으로 하는 MOSFET 디바이스 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124137B1 (ko) * 2008-02-15 2012-03-21 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치 및 그 제조방법
US9385050B2 (en) 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855607B2 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. Multi-step chemical mechanical polishing of a gate area in a FinFET
US20040266115A1 (en) * 2003-06-25 2004-12-30 Bor-Wen Chan Method of making a gate electrode on a semiconductor device
GB2403810B (en) * 2003-07-10 2005-06-08 Schlumberger Holdings Method and apparatus for imaging earth formation
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7087471B2 (en) * 2004-03-15 2006-08-08 International Business Machines Corporation Locally thinned fins
KR100605104B1 (ko) * 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
US7388257B2 (en) * 2004-09-01 2008-06-17 International Business Machines Corporation Multi-gate device with high k dielectric for channel top surface
US7446046B2 (en) * 2005-01-06 2008-11-04 Intel Corporation Selective polish for fabricating electronic devices
KR100666368B1 (ko) * 2005-08-09 2007-01-09 삼성전자주식회사 트랜지스터 및 그 제조 방법
KR100655379B1 (ko) * 2005-11-25 2006-12-08 삼성전자주식회사 유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로,이를 구비한 반도체 메모리 장치, 및 유효 출력 데이터확장방법
CN101490822B (zh) * 2006-07-11 2011-03-16 Nxp股份有限公司 半导体器件及其制造方法
DE102006035667B4 (de) * 2006-07-31 2010-10-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verbessern der Lithographieeigenschaften während der Gateherstellung in Halbleitern mit einer ausgeprägten Oberflächentopographie
US7781312B2 (en) * 2006-12-13 2010-08-24 General Electric Company Silicon carbide devices and method of making
KR100829616B1 (ko) * 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
CN102117737B (zh) * 2009-12-30 2015-01-07 中国科学院微电子研究所 减小半导体器件中ler的方法及半导体器件
US8497210B2 (en) * 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8361854B2 (en) * 2011-03-21 2013-01-29 United Microelectronics Corp. Fin field-effect transistor structure and manufacturing process thereof
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8710596B2 (en) 2011-05-13 2014-04-29 United Microelectronics Corp. Semiconductor device
US8853013B2 (en) 2011-08-19 2014-10-07 United Microelectronics Corp. Method for fabricating field effect transistor with fin structure
US8477006B2 (en) 2011-08-30 2013-07-02 United Microelectronics Corp. Resistor and manufacturing method thereof
US8647986B2 (en) * 2011-08-30 2014-02-11 United Microelectronics Corp. Semiconductor process
US8507350B2 (en) 2011-09-21 2013-08-13 United Microelectronics Corporation Fabricating method of semiconductor elements
US8497198B2 (en) * 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US8722501B2 (en) 2011-10-18 2014-05-13 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US9006092B2 (en) 2011-11-03 2015-04-14 United Microelectronics Corp. Semiconductor structure having fluoride metal layer and process thereof
US8975672B2 (en) 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US8921206B2 (en) 2011-11-30 2014-12-30 United Microelectronics Corp. Semiconductor process
US9698229B2 (en) 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8536072B2 (en) 2012-02-07 2013-09-17 United Microelectronics Corp. Semiconductor process
US8987096B2 (en) 2012-02-07 2015-03-24 United Microelectronics Corp. Semiconductor process
US9006107B2 (en) 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
US9142649B2 (en) 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US11037923B2 (en) * 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US8501636B1 (en) 2012-07-24 2013-08-06 United Microelectronics Corp. Method for fabricating silicon dioxide layer
US9064931B2 (en) 2012-10-11 2015-06-23 United Microelectronics Corp. Semiconductor structure having contact plug and metal gate transistor and method of making the same
US8927388B2 (en) 2012-11-15 2015-01-06 United Microelectronics Corp. Method of fabricating dielectric layer and shallow trench isolation
US8883621B2 (en) 2012-12-27 2014-11-11 United Microelectronics Corp. Semiconductor structure and method of fabricating MOS device
KR102003276B1 (ko) 2013-02-14 2019-07-24 삼성전자 주식회사 반도체 소자 제조 방법
US9076870B2 (en) 2013-02-21 2015-07-07 United Microelectronics Corp. Method for forming fin-shaped structure
US9196352B2 (en) 2013-02-25 2015-11-24 United Microelectronics Corp. Static random access memory unit cell structure and static random access memory unit cell layout structure
US9214395B2 (en) 2013-03-13 2015-12-15 United Microelectronics Corp. Method of manufacturing semiconductor devices
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
CN104051248B (zh) * 2013-03-13 2017-03-22 中芯国际集成电路制造(上海)有限公司 栅极的形成方法
US9093285B2 (en) 2013-03-22 2015-07-28 United Microelectronics Corp. Semiconductor structure and process thereof
US9147747B2 (en) 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9230812B2 (en) 2013-05-22 2016-01-05 United Microelectronics Corp. Method for forming semiconductor structure having opening
US8993433B2 (en) 2013-05-27 2015-03-31 United Microelectronics Corp. Manufacturing method for forming a self aligned contact
US9349812B2 (en) 2013-05-27 2016-05-24 United Microelectronics Corp. Semiconductor device with self-aligned contact and method of manufacturing the same
US9064814B2 (en) 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
CN104282564B (zh) * 2013-07-03 2018-12-21 中芯国际集成电路制造(上海)有限公司 半导体器件和鳍式场效应晶体管的形成方法
US9406682B2 (en) 2014-09-12 2016-08-02 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory
US11043395B2 (en) * 2015-09-30 2021-06-22 Globalwafers Co., Ltd. Methods for processing semiconductor wafers having a polycrystalline finish
KR102434914B1 (ko) 2016-01-15 2022-08-23 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US10541139B2 (en) * 2016-03-24 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization control in semiconductor manufacturing process
US11031250B2 (en) 2018-11-29 2021-06-08 International Business Machines Corporation Semiconductor structures of more uniform thickness

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW358983B (en) * 1997-11-15 1999-05-21 Taiwan Semiconductor Mfg Co Ltd Chemical mechanical grinding method
US6162368A (en) * 1998-06-13 2000-12-19 Applied Materials, Inc. Technique for chemical mechanical polishing silicon
KR100502676B1 (ko) * 1998-09-16 2005-10-14 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP3099002B1 (ja) * 1999-06-25 2000-10-16 茂徳科技股▲ふん▼有限公司 ２段階化学機械研磨方法
KR100533167B1 (ko) * 1999-09-10 2005-12-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US6431959B1 (en) * 1999-12-20 2002-08-13 Lam Research Corporation System and method of defect optimization for chemical mechanical planarization of polysilicon
JP2001319900A (ja) * 2000-05-10 2001-11-16 Toshiba Ceramics Co Ltd 半導体基板の研磨方法
KR100592769B1 (ko) * 2000-12-20 2006-06-26 매그나칩 반도체 유한회사 반도체 디바이스의 트랜지스터 및 그 제조 방법
JP2002231662A (ja) * 2001-01-22 2002-08-16 Promos Technol Inc 化学機械平坦化方法
US6531410B2 (en) * 2001-02-27 2003-03-11 International Business Machines Corporation Intrinsic dual gate oxide MOSFET using a damascene gate process
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
US6855607B2 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. Multi-step chemical mechanical polishing of a gate area in a FinFET
US7095065B2 (en) * 2003-08-05 2006-08-22 Advanced Micro Devices, Inc. Varying carrier mobility in semiconductor devices to achieve overall design goals

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124137B1 (ko) * 2008-02-15 2012-03-21 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치 및 그 제조방법
US9385050B2 (en) 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes

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