KR20060015332A - 박막 트랜지스터 제조를 위한 저온 프로세스 - Google Patents
박막 트랜지스터 제조를 위한 저온 프로세스 Download PDFInfo
- Publication number
- KR20060015332A KR20060015332A KR1020057023160A KR20057023160A KR20060015332A KR 20060015332 A KR20060015332 A KR 20060015332A KR 1020057023160 A KR1020057023160 A KR 1020057023160A KR 20057023160 A KR20057023160 A KR 20057023160A KR 20060015332 A KR20060015332 A KR 20060015332A
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- film transistor
- gate
- substrate
- gate insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 100
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 230000008569 process Effects 0.000 title description 13
- 239000010408 film Substances 0.000 claims abstract description 210
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 239000010409 thin film Substances 0.000 claims abstract description 86
- 230000008021 deposition Effects 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 54
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 229910052786 argon Inorganic materials 0.000 claims abstract description 20
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000010790 dilution Methods 0.000 claims abstract description 19
- 239000012895 dilution Substances 0.000 claims abstract description 19
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims abstract description 17
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910000077 silane Inorganic materials 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims description 77
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 55
- 239000007789 gas Substances 0.000 claims description 47
- 238000005229 chemical vapour deposition Methods 0.000 claims description 36
- 239000011521 glass Substances 0.000 claims description 26
- 239000010453 quartz Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000001257 hydrogen Substances 0.000 claims description 9
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- 230000009467 reduction Effects 0.000 claims description 7
- 239000012528 membrane Substances 0.000 claims description 6
- 239000012159 carrier gas Substances 0.000 claims description 5
- 238000002048 anodisation reaction Methods 0.000 claims description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims 4
- 230000000903 blocking effect Effects 0.000 claims 3
- 230000006835 compression Effects 0.000 claims 2
- 238000007906 compression Methods 0.000 claims 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 101
- 239000012212 insulator Substances 0.000 abstract description 25
- 238000012545 processing Methods 0.000 abstract description 12
- 239000002355 dual-layer Substances 0.000 abstract 1
- 210000002381 plasma Anatomy 0.000 description 37
- 239000004065 semiconductor Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 12
- 238000009413 insulation Methods 0.000 description 11
- 238000013459 approach Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000011282 treatment Methods 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 101000703343 Escherichia coli (strain K12) Putative peptide chain release factor homolog Proteins 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 210000001525 retina Anatomy 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000013022 venting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
박막 트랜지스터(TFT)의 게이트를 형성하기 위해 기판상에 게이트 금속이 증착되는 박막 트랜지스터 제조 방법이 제공된다. 기판은 절연 기판이나 컬러 필터일 수 있다. 첫 번째 방법에서, 게이트 금속에 H2 플라즈마가 가해진다. 게이트 금속에 H2 플라즈마를 가한 후, 게이트 상에 게이트 절연막이 증착된다. 두 번째 방법에서는, 게이트 상에 제 1 및 제 2 증착 속도로 게이트 절연막의 제 1 및 제 2 층이 각각 증착된다. 한 층은 H2 또는 아르곤 희석 상태에서 증착되어, 절연 상태를 개선하는 한편, 다른 층은 2겹층 게이트 절연체의 전체 압축 응력을 낮추는데 도움이 된다. 세 번째 방법에서는, 약 300℃ 이하의 기판 온도에서 처리 챔버에 실란, 수소화인 및 수소 가스의 흐름을 유지함으로써 기판상에 n+ 실리콘 막이 형성된다.
Description
본 발명은 유리, 석영 또는 플라스틱과 같은 기판을 사용하는 박막 트랜지스터(TFT)를 제조하기 위한 향상된 방법에 관한 것이다. 이러한 TFT는 액정 디스플레이와 같은 다수의 장치에 사용된다. 또한, 본 발명은 향상된 방법에 따라 제조된 TFT에 관한 것이다.
10년도 더 전에 노트북 개인용 컴퓨터에 비결정 실리콘(a-Si) 박막 트랜지스터(TFT)-액정 디스플레이(LCD)가 최초 등장한 이래 (a-Si) TFT-LCD의 애플리케이션 수가 확대되어왔다. 이러한 확대를 부축인 것은 (a-Si) TFT-LCD 기반 디스플레이 장치의 해상도 및 화면 면적 증가이다. 현재, (a-Si) TFT-LCD 기반 디스플레이 장치는 노트북 PC, 최신 데스크탑 모니터, 텔레비전 및 진보한 게임기에서 접한다. TFT 기술의 대부분의 애플리케이션은 현재 LCD에 있지만, (a-Si) 박막 트랜지스터 기술로부터 이익을 얻을 수 있는 많은 다른 초소형 전자 제품이 있다. 예를 들어, 대형 x-선 영상기는 x-선 변환기 재료로 코팅된 유리 기판 위에 (a-Si) TFT와 p-i-n 포토다이오드를 통합함으로써 성공적으로 제조되었다. 발과 머리의 고해상도 영상이 이러한 종류의 영상기로 기록될 수 있다. 또한, 정적 랜덤 액세스 메모리 (SRAM)에서 고저항 부하를 대체하는데 p-채널 TFT가 사용되어, 셀 안정성을 향상시키고, 대기 전류를 낮추고 셀 면적을 감소시켰다. 다른 예에서는, TFT로 제조된 고밀도 및 높은 응답 속도의 프린터 및 팩스기 또한 시현되었다. 게이트 금속 재료 및 동작 조건을 변화시킴으로써, TFT는 예를 들어 기상 수소 농도 또는 액상 칼륨 농도 변화를 검출하는 화학 센서로서 사용될 수 있다. 인공 망막 또는 EEPROM과 같이 TFT 기술에 기반한 많은 다른 장치 또한 시현되었다.
전자 소자에 있어서 (a-Si) TFT 기반 디스플레이의 역할 확대는 훨씬 더 작은 개별 TFT 구조의 제조뿐 아니라 이러한 디스플레이에 사용되는 유리 기판의 크기에 있어서의 향상을 요구하였다. 통상적인 TFT-LCD 기반 디스플레이인 액티브 매트릭스의 구조가 도 1에 도시된다. 디스플레이는 패널(104) 뒤의 형광등(102)에 의해 투과 모드로 동작한다. 패널은 2개의 유리판; 하단 및 상단 유리 기판(106, 108)으로 구성된다. 이들 두 유리판 사이에 액정 재료가 주입되어, 작은 틈(몇 마이크로미터 정도)을 매우 균일하게 메운다. 일반적으로, 비틀어진 네마틱(TN) LC 모드가 사용되므로, 패널은 각 유리 기판의 바깥면에 편광 필름((112, 114)을 필요로 한다.
디스플레이의 각 화소는 개별 a-Si TFT에 의해 구동된다. 도 1에서 TFT는 하단 유리 기판상에 형성된 x-y 매트릭스로 배열된다. 각각의 TFT는 하단 기판상의 전극과 상단 기판상의 공통 전극 사이에 형성된 LC 커패시터에 저장된 전하를 제어하는 아날로그 스위치로서 동작한다. 상단 유리 기판상의 컬러 필터층은 3원색; 빨강, 녹색, 파랑으로 구성된다. 각 화소 전극은 컬러 필터층의 단일 색상으 로 정렬된다.
TFT-LCD 디스플레이의 표시 성능 및 화면 크기가 계속해서 향상하고 있는 한편, TFT-LCD 시장의 중대한 문제점은 이러한 디스플레이들의 제조 비용이다. 여러 시장에서 TFT-LCD 디스플레이가 음극선관 기반 디스플레이를 효과적으로 대체할 수 있기 전에 비용 개선이 요구된다. 제조 비용을 낮추는 한 가지 접근법은 컬러 필터 및 TFT 어레이를 함께 융합하는 것이다. 예를 들어, Sakamoto 등의 1999년 AM-LCD Digest, 193쪽; Maruyama 등의 1999년 EuroDisplay '99, Late-news Digest, 77쪽; Hayama 등의 2000년 SID'00 Digest, 1112쪽; Song 등의 2000년 SID'00 Digest, 1018쪽을 참조한다. 컬러 필터와 TFT 어레이를 함께 융합하는 기술은 낮은 제조 비용 때문에 유익하지만, 이 기술은 TFT 어레이가 구성될 수 있는 방식에 제약이 부과된다. 컬러 필터는 일반적으로 유기 재료들로 만들어진다. 유기 재료들의 온도 민감성 때문에 컬러 필터는 상당한 정도의 시간 동안 300℃를 초과하는 온도를 견딜 수 없다. 융합된 TFT 어레이/컬러 필터들에 대한 프로세스 윈도우를 개선하기 위해, Hong 등은 온도를 300℃까지 견딜 수 있는 내열 컬러 필터를 보고하였다. 그러나 Hong 등에 의해 보고된 것과 같이 열적으로 안정한 컬러 필터로도, TFT 어레이는 300℃를 초과하는 서셉터(susceptor) 온도를 요구하지 않는 증착 기술을 이용하여 구성되어야 한다. 이러한 온도 제약은 종래의 TFT 제조 기술이 상술한 고온 컬러 필터에 대해서도 온도 제한 이상의 서셉터 온도에 의존하기 때문에 약점이 된다. 서셉터는 AKT 1600 PECVD(Applied Materials, Santa Clara, California)와 같은 표준 챔버 내에서 활성 가열되는 엘리먼트이기 때문에 기판 온도는 서셉터 온 도보다 낮아지게 된다. 얼마나 많이 낮아지는지는 프로세스 및 하드웨어 조건에 좌우된다. 실질적으로 400℃ 이하의 서셉터 온도를 사용하면 TFT 성능 특성이 덜 바람직해진다. 이러한 덜 바람직한 성능 특성은 게이트 절연체 필링(peeling), 절연 특성이 떨어진 게이트 절연체 층, TFT의 소스 및 드레인 영역에서의 감소한 수소화인 혼합과 같은 막 특성과 서로 관련되기 쉽다. 이러한 바람직하지 않은 결과들은 통상의 TFT의 구조를 먼저 시험함으로써 더 잘 이해된다.
디스플레이 장치에 사용될 수 있는 여러 종류의 TFT가 있다. 이러한 종류는 코플라나형(coplanar) TFT, 스태거드형(staggered) TFT, 세미-스태거드형(semi-staggered) TFT, 역 스태거드형 TFT(반전된 스태거드형 2겹층 또는 반전된 스태거드형 3겹층), 백-채널-에치드(back-channel-etched) 반전 스태거드 구조를 포함할 수 있다. 스태거드형 2겹층 및 반전된 스태거드형 3겹층은 Hiranaka 등의 1989년 Jpn. J. Appl . Phys. 28,2197; 및 Kuo의 1991년 J. Electrochem . Soc . 138, 637쪽에 개시되어 있다. 백-채널-에치드 반전 스태거드 구조는 Cheng의 1997년 J. ElectroChem Soc . 144, 2929쪽에 개시되어 있다. 도 2는 역 스태거드형 TFT의 단면도를 나타낸다. 이 TFT는 기판(201)상에 게이트 전극(202)을 형성한다. 선택적으로, 게이트 전극(202)의 전체 표면은 양극 산화막(203)으로 커버된다. 게이트(202) 상부에는 게이트 절연막(204)이 형성된다. 다결정 또는 비결정 실리콘 막(205)이 게이트 절연막(204) 위에 형성된다. TFT는 채널 영역(209) 및 불순물 이온이 도핑된 소스 영역(209a) 및 드레인 영역(209b)을 형성함으로써 완성된다. 채널 영역(209)은 소스 영역(209a)과 드레인 영역(209b) 사이에 삽입되고, 게이트 전 극(202) 맞은 편에 형성된다. 채널 영역(209) 위에는 절연 보호막(206a)이 형성되는 한편, 소스 영역(209a) 및 드레인 영역(209b) 위에는 각각 소스 전극(210a) 및 드레인 전극(210b)이 형성된다.
TFT에 사용되는 게이트 금속 및 처리 동안의 기판 온도에 따라, 기판 온도가 낮으면 게이트 금속(202) 위에 게이트 절연막(204)이 잘 안 붙게 된다(도 2). 차후의 게이트 절연막(204) 필링은 막의 절연 특성을 떨어뜨린다.
저온 처리가 바람직하지 않은 다른 이유는 이러한 처리로 인해 종래의 증착 프로세스에 비해 기판 온도가 저하한다는 점이다. 이러한 표면 온도 저하는 낮은 밀도를 갖는 게이트 절연막을 양산한다. 낮은 밀도의 게이트 절연막은 고밀도 게이트 절연막에 비해 낮은 절연 품질을 가지며, 그 때문에 이러한 저밀도 막은 바람직하지 않다.
감소한 처리 온도를 이용한 또 다른 결과는 적어도 CVD 증착의 경우에 TFT의 소스 및 드레인 영역으로의 불충분한 수소화인 혼합이다. TFT 소스 및 드레인 영역을 형성하는데 다양한 방법이 사용된다. 어떤 방법에서는 PH3 가스와 같은 불순물 가스를 함유한 SiH4 가스가 방전에 의해 분해되어 n+ a-Si 막을 증착함으로써, 소스 및 드레인 영역을 형성한다. 다른 방법에서는 수소 희석된 PH3 가스와 같은 불순물 함유 가스가 방전에 의해 이온화되고, 이에 따른 이온들이 가속되어 질량 분리 없이 a-Si 막에 주입되어 n+ a-Si 막과 같이 도핑된 막을 형성함으로써, 소스 및 드레인 영역을 형성한다. 이 방법은 이온 샤워 도핑 방법이라 하며, 예를 들어 일본 특허 공개 공보 63-194326호, 4-39967호, 5-243270호 및 6-37110호에 개시되어 있다. 다른 인 도핑 기술들은 Murata 등에 의한 USP 5,576,229호에 개시되어 있다. 그러나 종래의 인 도핑은 저온에서 더 어렵다. 이는 TFT의 소스 및 드레인 영역에서의 더 높은 저항력으로 입증된다. 이 문제를 피하기 위해, 이온 주입시 공급 가스에 더 높은 PH3 농도가 사용되어 감소한 수소화인 혼합을 보상할 수도 있다. 그러나 여러 상황에서 공급 가스에 있어서의 더 높은 PH3량의 사용은 도전율을 높이기에 불충분하다.
상기와 같은 배경으로, 당업계에는 통상 온도보다 낮은 온도에서 성장한 CVD 막으로 저하된 TFT 성능을 보상할 필요가 있다. 특히, 당업계에는 게이트 금속에 대한 게이트 절연막의 부착력을 향상시키고, 게이트 절연막의 전기적 특성을 향상시키고, TFT 소스의 저항력을 향상시키며, TFT 응력 특성을 향상시킬 필요가 있다.
요약하면, 본 발명은 낮은 처리 온도에서 저렴한 대형 기판상의 TFT 제조를 개선하는 기술을 제공한다. 본 발명은 게이트 절연체 증착 전에 게이트 금속을 준비하기 위한 새로운 방법을 제공한다. 새로운 방법에서, 게이트 금속은 차후에 증착되는 게이트 절연체의 부착력을 증진시키기 위해 H2 플라즈마로 전처리된다. 게이트 절연체 증착 전의 게이트 금속 전처리는 절연체의 필링을 막는다. 또한, 본 발명은 게이트 절연층의 전기적 특성을 개선하는 방법을 제공한다. 액티브 a-Si 층(도 2, 채널 영역(209))에 가장 가까운 게이트 절연체의 층들이 게이트 절연체 층의 전기적 특성을 결정하는데 가장 중요한 것으로 밝혀졌다. 이에 따라 본 발명은 게이트 절연층을 형성하는 2겹층 접근법을 제공한다. 이 2겹층 접근법에서는, 고품질 g-SiN 막이 액티브 층에 대한 인터페이스 역할을 하는 한편, 낮은 응력의 SiN 층들은 하부층 역할을 한다. 고품질 층은 바람직한 TFT 특성을 유지하는 한편, 하부층은 전체 응력을 최소화하는데 도움이 된다. 2겹층 접근법은 하이브리드 게이트 절연층을 증착하는데 시간이 적게 걸림으로써 전체 스루풋을 향상시키므로 유리하다. 마지막으로, 본 발명은 TFT의 소스 및 드레인 영역에 수소화인을 결합시키는 증착 방법을 제공한다. 이러한 증착 방법에서, PH3 가스와 같은 불순물 가스를 함유한 SiH4 가스가 방전에 의해 분해되어 n+ a-Si 막을 증착함으로써, 소스 및 드레인 영역을 형성한다. 종래의 증착 방법에 비해 RF 전력의 감소가 a-Si 막으로의 수소화인 결합을 증가시켜 바람직한 저항력이 된다는 점이 예기치 않게 밝혀졌다.
본 발명의 한 양상은 박막 트랜지스터 제조 방법을 제공한다. 이 방법에서, 박막 트랜지스터의 게이트를 형성하기 위해 기판상에 게이트 금속이 증착된다. 일 실시예에서, 기판은 유리 또는 석영과 같은 재료로 만들어진다. 다른 실시예에서, 기판은 컬러 필터이다. 다음에, 게이트에 H2 플라즈마가 가해진다. 마지막으로, 게이트 상에 게이트 절연막이 증착된다. 어떤 실시예들에서, 박막 트랜지스터는 폴리실리콘 박막 트랜지스터 도는 비결정 실리콘 박막 트랜지스터이다. 어떤 실시예들에서, 박막 트랜지스터는 역 스태거드형 TFT이다. 또한, 어떤 실시예에서는 컬러 필터가 TFT 기판 역할을 한다. 따라서 본 발명의 어떤 실시예들에서는 컬러 필터 상에 게이트 금속이 직접 증착된다.
어떤 실시예에서는, 게이트에 10분 동안까지 H2 플라즈마가 가해진다. 다른 실시예에서는, 게이트에 4분 내지 7분 동안 H2 플라즈마가 가해진다. 어떤 실시예에서는 H2 희석이 사용되지 않는다. 어떤 실시예에서, H2 플라즈마를 지원하는데 사용되는 플라즈마 화학 기상 증착(PECVD) 챔버의 RF 전력은 약 0.025W/㎠ 내지 약 0.5W/㎠이다. 어떤 실시예에서, H2 플라즈마를 지원하는데 사용되는 RF 전력은 약 0.05W/㎠ 내지 약 0.25W/㎠ 범위이다. 어떤 실시예에서, 게이트에 H2 플라즈마가 가해지는 동안의 PECVD 압력은 약 0.3 Torr 내지 약 3 Torr이다.
본 발명의 다른 양상은 TFT 기반 디스플레이 장치용 박막 트랜지스터의 제조 방법을 제공한다. 박막 트랜지스터는 석영이나 유리와 같은 절연 기판을 갖거나 기판이 컬러 필터이다. 이 방법에서, 박막 트랜지스터의 게이트를 형성하기 위해 기판상에 게이트 금속이 증착된다. 다음에, 게이트 상에 게이트 절연막의 제 1 층이 증착된다. 마지막으로, 게이트 절연막의 제 1 층 상에 게이트 절연막의 제 2 층이 증착된다. 어떤 실시예들에서, 게이트 절연막의 제 1 층은 반도체 층과 인터페이스 하는 게이트 절연막의 제 2 층보다 낮은 응력을 갖는다. 또한, 제 2 절연층은 제 1 절연층보다 우수한 전기적 특성을 갖는다. 어떤 실시예에서는 게이트 절연막의 제 1 층이 제 2 층보다 높은 증착 속도로 증착됨으로써, 제조 스루풋 이점을 제공한다.
본 발명의 다른 양상에서는, 기판상에 소스 및 드레인 영역을 형성하는 n+ 실리콘 막을 갖는 박막 트랜지스터의 제조 방법이 제공된다. 이 방법에서는, 플라즈마 화학 기상 증착(PECVD) 챔버 내에서 기판상에 n+ 실리콘 막이 형성된다. n+ 실리콘 막은 기판이 약 300℃ 이하의 온도로 유지되는 동안 챔버에 실란, 수소화인 및 수소 가스의 흐름을 유지함으로써 기판상에 형성되고, PECVD 챔버의 RF 전력은 C1×400W 미만이며, 여기서 C1 = [PECVD 서셉터의 크기/200,000㎟]이다. 어떤 실시예에서, n+ 실리콘 막은 비결정 실리콘으로 만들어진다. 어떤 실시예에서는:
(ⅰ) 증착 챔버로의 실란의 유량은 (분당 C1×100 표준 ㎤) 내지 (분당 C1×1000 표준 ㎤)이고;
(ⅱ) 수소화인의 유량은 (분당 C1×1.5 표준 ㎤) 내지 (분당 C1×10 표준 ㎤)이며;
(ⅲ) 수소의 유량은 (분당 C1×400 표준 ㎤) 내지 (분당 C1×900 표준 ㎤)이다.
어떤 실시예에서, n+ 실리콘 막은 약 240Ω㎝ 미만의 저항을 갖고, n+ 실리콘 막 증착 동안 사용되는 PECVD 무선 주파수 전력은 C1×300W 미만이다. 어떤 실시예에서, n+ 실리콘 막은 80Å/분 내지 900Å/분의 속도로 형성된다. 어떤 실시예에서, 서셉터 크기는 400×500㎟이고, C1은 1이다.
본 발명의 다른 실시예는 컬러 필터와 동일한 절연 기판상에 통합되는 박막 트랜지스터를 제공하며, 박막 트랜지스터는 기판상에 소스 및 드레인 영역을 형성하는 n+ 실리콘 막을 갖는다. n+ 막은 플라즈마 화학 기상 증착(PECVD) 챔버 내에서 기판이 약 300℃ 이하의 온도로 유지되는 동안 챔버에 실란, 수소화인 및 수소 가스의 흐름을 유지함으로써 형성되고, PECVD 챔버의 RF 전력은 C1×400W 미만이다.
본 발명의 부가적인 과제 및 특징들은 도면과 함께 다음의 상세한 설명 및 첨부한 청구범위로부터 보다 명백해질 것이다.
도 1은 공지 기술에 다른 액티브 매트릭스 액정 디스플레이를 나타낸다.
도 2는 역 스태거드형 TFT의 단면도를 나타낸다.
도 3은 공지 기술에 따른 PECVD 챔버를 나타낸다.
도 4a 및 4b는 본 발명의 일부 실시예에 따른 역 스태거드형 TFT의 제조를 설명한다.
본 발명은 저온에서 TFT를 제조하는 방법을 제공한다. 저온 TFT 제조 프로세스는 TFT 어레이가 컬러 필터 상에 직접 구성됨으로써 제조 비용을 감소시킬 수 있기 때문에 TFT 기반 디스플레이 장치의 제조에 유리하다. 본 발명의 방법은 종래의 TFT 제조 기술이 400℃ 이하의 온도에서 실행될 때 일어나는 많은 장애에 역점을 둔다. 이러한 장애는 절연체 층 필링, 수용하기 어렵게 높은 TFT 저항력, 및 수용하기 어려운 막 응력을 가진 절연체 층을 포함한다.
게이트 절연체 증착 이전의 게이트 금속의 H 2 플라즈마 처리. 본 발명의 제 1 양상은 게이트 절연체 증착 이전에 게이트 금속의 새로운 H2 플라즈마 처리를 제공한다. 게이트(202)(도 2) 금속 및 기판(201) 온도에 따라, 낮은 기판 온도는 게이트 금속에 게이트 절연체 막(204)이 잘 붙지 않게 할 수 있다. 차후의 막의 필링은 절연체를 손상시킨다. H2 플라즈마에 의한 게이트 금속의 전처리는 차후에 증착되는 게이트 절연체의 부착력을 증진시키고 필링을 막는다는 점이 예기치 않게 밝혀졌다. 더욱이, N2 및 N20 플라즈마는 게이트 절연체의 필링을 막는데 효과적이지 않은 것으로 밝혀졌다. 이에 따라 본 발명의 일 양상은 TFT를 제조하는 방법을 제공한다. 통상적으로, TFT는 액정 디스플레이(LCD)와 같은 장치들에 사용된다.
본 발명에서 TFT를 제조하는데 사용되는 단계들의 순서는 TFT가 코플라나형인지, 스태거드형인지, 세미-스태거드형인지, 역 스태거드형인지, 백-채널-에치드 반전 스태거드 구조인지(예를 들어, Tsai의 1997년 J. Electrochem . Soc . 144, 2929쪽 참조), 또는 다른 어떤 구조를 갖는지에 따라 달라질 것이다. TFT가 역 스태거드형 TFT일 경우에 취해지는 단계들의 순서가 설명된다. 당업자들은 다른 TFT 구조가 사용될 때 취해지는 단계들의 순서를 어떻게 변경하는지 인지할 것이다. 첫 번째 단계에서, 게이트 금속이 기판상에 증착된다. 기판은 유리나 석영과 같은 임의의 적당한 재료로 만들어질 수 있다. 일 실시예에서, 기판은 저온 저-Na 유리로 만들어진다. 다른 실시예에서는 컬러 필터가 기판 역할을 한다. 컬러 필터는 예를 들어 본원에 완전히 참조로 포함된 USP 6,323,920호에 개시되어 있다. 금속 게이트는 임의의 적당한 TFT 게이트 금속이다. 예시적인 게이트 금속은 이에 한정하는 것은 아니지만, Mo, Ta, Cr, Ti, Al, Cu, Ta-Mo, Mo-W 또는 Cr-Ni을 포함한다. 일 실시예에서, 게이트 금속은 알루미늄, 알루미늄 합금, 구리 및 구리 합금이다. 특히 적당한 알루미늄은 Al-Nd이다. 게이트 금속은 이에 한정하는 것은 아니지만, 스퍼터링이나 증착을 포함하는 다수의 어떤 방법을 이용하여 기판상에 증착된다. 예를 들어, Van Zant의 2000년 Microchip Fabrication 제4판(McGraw-Hill, New York)을 참조한다.
기판상에 게이트 금속이 형성된 후, 게이트 금속에는 몇 시간 동안 H2 플라즈마가 가해진다. 어떤 실시예들에서는 게이트를 형성하기 전에 게이트 금속에 H2 플라즈마가 가해진다. 다른 실시예들에서는 게이트 금속이 패턴화되어 게이트를 형성한 후 H2 플라즈마가 가해진다. 게이트를 형성하기 위해, 금속 박막이 기판상에 증착된다. 이어서 금속 박막은 포토리소그래피에 의해 원하는 형상으로 패턴화되어 게이트 전극을 형성한다. 예시적인 게이트 전극의 구조는 게이트 전극(202)이다(도 2). 기판상의 게이트 금속에 H2 플라즈마를 가하는데 플라즈마 화학 기상 증착(PECVD) 반응기가 사용될 수 있다. 이러한 반응기는 Van Zant의 Id에 개시되 어 있다. 본 발명에 따라 사용될 수 있는 예시적인 PECVD 반응기는 배럴 방사 가열 PECVD, 수평관 PECVD 및 고밀도 플라즈마 CVD를 포함한다. 또한, 1600PECVD, 3500PECVD, 4300PECVD, 5500PECVD 및 10K PECVD를 포함하는 AKT PECVD 시스템들이 사용될 수도 있다(Applied Materials, Santa Clara, California). 도 3은 본 발명의 방법에 따라 사용될 수 있는 예시적인 PECVD 반응기를 나타낸다. 반응기는 상단 벽(314)에 개구를 가지며 개구 내에 제 1 전극(316)을 갖는 증착 챔버(312)를 포함한다. 어떤 경우에 전극(316)은 흡기 다기관이고, 다른 경우에 벽(314)은 개구 없이 전극(316)이 상단 벽(314) 안쪽 면에 인접한다.
챔버(312) 내에는 전극(316)과 평행하게 연장하는 플레이트 형태의 서셉터(318)가 있다. 서셉터(318)는 접지 접속되어 제 2 전극 역할을 한다. 서셉터(318)는 증착 챔버(312)의 하단 벽(322)을 수직으로 관통하여 연장하는 샤프트(320) 끝에 장착된다. 샤프트(320)는 서셉터(318)가 전극(316) 쪽으로 그리고 전극(316)에서 멀리 수직으로 이동할 수 있도록 수직으로 움직일 수 있다. 승강판(324)은 서셉터(318) 및 서셉터(318)와 실질적으로 평행한 증착 챔버(312)의 하단 벽(322) 사이에서 수평으로 연장한다. 승강판(324)으로부터 위쪽으로 승강핀(326)이 수직으로 돌출한다. 승강핀(326)은 서셉터(318)에 있는 홀(328)을 관통하여 연장할 수 있도록 배치되며, 서셉터(318)의 두께보다 길이가 약간 더 길다.
배기구(330)는 증착 챔버(312)의 측벽(332)을 관통하여 연장한다. 배기구(330)는 증착 챔버(312)에서 가스를 배출하는 수단(도시 생략)에 연결된다. 흡기관(342)은 제 1 전극 또는 증착 챔버의 흡기 다기관(316)을 관통하여 연장하고, 가 스 전환망(도시 생략)을 통해 각종 가스의 소스(도시 생략)에 연결된다. 전극(316)은 전원(336)에 접속된다. 전원(336)은 통상적으로 RF 전원이다.
PECVD 반응기(310)의 동작에서는, 우선 기판이 증착 챔버(312)에 로딩되고 이송판(도시 생략)에 의해 서셉터(318) 상에 배치된다. 박막 트랜지스터 기판(38)에 사용되는 한 기판 크기는 400㎜ × 500㎜ 유리 패널이다. 그러나 반도체 제조 기술과 달리, 절연 기판(유리, 석영 등) 산업은 특정 절연 기판 크기에 대해 표준화하지 않았다. 따라서 증착 장치(310)에 의해 처리되는 기판들은 사실 예들 들어 550㎜ × 650㎜, 650㎜ × 830㎜, 1000㎜ × 1200㎜ 또는 그 이상의 임의의 크기일 수도 있다. 또한, 컬러 필터가 기판으로 사용될 때, 기판 크기는 컬러 필터의 치수에 의해 결정된다는 것이 인식될 것이다.
게이트 금속을 가진 기판에 H2 플라즈마가 가해지는 시간은 게이트 금속 및 기판의 정확한 사양에 좌우된다. TFT 장치의 제조를 촉진하기 위해서는, 효과적으로 짧은 H2 플라즈마 노출이 긴 노출보다 더 바람직한 것으로 인식될 것이다. 따라서 일 실시예에서 게이트 금속을 갖는 기판은 PECVD 챔버에서 10분까지 H2 플라즈마에 노출된다. 다른 실시예에서는, 게이트 금속을 갖는 기판이 PECVD 챔버에서 약 4분 내지 약 7분 동안 H2 플라즈마에 노출된다. 그러나 이러한 노출이 게이트 금속으로부터의 절연체 필링을 막는데 효과적이며 이러한 노출이 기판 또는 게이트 금속을 손상시키지 않는 것으로 제공된 본 발명에 의해서는 얼마 동안의 H2 플라즈마 노출도 기대할 할 수 있다.
게이트 금속을 H2 플라즈마에 노출시키는데 PECVD 챔버가 사용되는 실시예에서, 무선 주파수 유도 글로우 방전 또는 다른 플라즈마 소스가 H2 가스에 플라즈마 필드를 유도하는데 사용된다. H2 플라즈마를 발생시키는데 무선 주파수 유도 글로우 방전이 사용되는 실시예에서, 노출 단계의 적어도 일부 동안의 무선 주파수(RF) 전력은 기판 크기가 400㎜ × 500㎜일 때 약 50W 내지 약 1㎾이다. 어떤 실시예에서, RF H2 플라즈마를 지원하는데 사용되는 RF 전력은 기판 크기가 400㎜ × 500㎜일 때 약 100W 내지 약 500W 범위이다. 더 큰 기판 크기는 0.5, 1, 1.5 또는 2W/㎠ 이상과 같이 더 많은 전력을 필요로 한다.
게이트 금속을 H2 플라즈마에 노출시키는데 PECVD 챔버가 사용되는 실시예에서, 챔버의 압력은 대기압 이하이다. 사실, 본 발명의 일 실시예에서, 게이트 금속이 H2 플라즈마에 노출되는 시간의 적어도 일부 동안의 화학 기상 증착 챔버 압력은 10 Torr 미만이다. 사실, 보다 통상적으로는, 압력이 약 1 Torr 내지 약 4 Torr 또는 그 미만이다. 게이트 금속을 H2 플라즈마에 노출시키는데 PECVD 챔버가 사용되는 실시예에서, 게이트 금속이 H2 플라즈마에 노출되는 시간의 적어도 일부 동안 분당 약 100 표준 ㎤ 내지 분당 약 10 표준 리터의 유량으로 H2 가스가 챔버에 공급된다. 일 실시예에서는, 분당 약 4 표준 리터의 유량으로 H2 가스가 챔버에 공 급된다. 특정 실시예에서는, 2 내지 7분 동안 게이트 금속이 H2 플라즈마에 노출되고, 분당 약 1 내지 6리터의 유량으로 H2 가스가 PECVD 챔버에 전달된다.
게이트 금속에 H2 플라즈마가 가해진 후, 게이트 상에 게이트 절연막(204)(도 2)이 증착된다. 절연막은 당업계에 공지된 어떤 적당한 절연막일 수도 있다. 대표적인 절연막은 이에 한정하는 것은 아니지만, SiNx, Si02, SiOxNy, Ta205, Al203 및 이중 유전체를 포함한다. 절연막은 플라즈마 CVD, 대기압 CVD, 스퍼터링 또는 양극 산화를 이용하여 부착될 수 있다.
역 스태거드형 TFT의 경우에, 게이트 절연막이 증착된 후 반도체 층(도 2; 205)이 증착된다. 구성된 TFT는 통상적으로 반도체 층을 만드는데 사용되는 재료에 의해 특성화된다. 예를 들어, 반도체 층이 폴리실리콘 박막인 경우, TFT는 폴리실리콘 박막 트랜지스터라고 한다. 다른 예에서는, 반도체 층이 비결정 실리콘 박막인 경우, TFT는 비결정 실리콘 박막 트랜지스터라고 한다. 일 실시예에서, 반도체 층은 수소를 함유한 비결정 실리콘(a-Si:H) 박층이다. 수소 함유 비결정 실리콘 박층을 포함하는 TFT는 (a-Si:H) TFT나 a-Si TFT로 바꿔 부를 수 있다. a-Si TFT라는 용어는 수소를 함유한 비결정 실리콘 층을 포함하는 TFT를 말한다. 다른 실시예에서, 반도체 층은 폴리실리콘 또는 CdSe이다. 반도체 층은 플라즈마 CVD, 대기압 CVD, 스퍼터링, 양극 산화 또는 관련 기술들을 이용하여 증착될 수 있다.
반도체 층(205)이 부가되면, 소스(209a) 및 드레인(209b) 영역이 형성된다(도 2). TFT 소스 및 드레인 영역을 형성하는데 다양한 방법이 사용된다. 소스 및 드레인 영역은 반도체 층을 이용하여 형성될 수도 있고, 또는 기존 반도체 층에 도핑된 반도체가 부가될 수도 있다. 기존 반도체 층에 도핑된 층들이 부가되는 한 방법에서, PH3 가스와 같은 불순물 가스를 함유한 SiH4 가스가 방전에 의해 n+ a-Si 막을 증착함으로써, 소스 및 드레인 영역을 형성한다. 다른 방법에서는 수소 희석된 PH3 가스와 같은 불순물을 함유한 가스가 방전에 의해 이온화되고, 이에 따른 이온들이 가속되어 질량 분리 없이 a-Si 막에 주입되어 n+ a-Si 막과 같이 도핑된 막을 형성함으로써, 소스 및 드레인 영역을 형성한다. 소스 및 드레인 영역을 형성하는 다른 기술이 공지되어 있다. 일 실시예에서, a-Si:H TFT에 대해서는, PECVD에 의해 a-Si:H와 소스 및 드레인 전극(도 2, 210a 및 210b) 사이에 강하게 인 도핑된(P-도핑) 실리콘 막을 증착함으로써 소스 및 드레인 영역이 형성된다. 일 실시예에서, 소스 및 드레인 전극(210a 및 210b)은 티타늄과 같은 금속을 증착하고, 증착된 금속이 포토리소그래피에 의해 패턴화됨으로써 형성된다. 종래 온도에서의 TFT 제조에 관한 보다 상세한 사항에 대해서는, 본원에 참조로 포함된 USP 5,576,229호를 참조한다.
본 발명에 따른 TFT를 만드는 제조 단계가 개시되었다. 이에 따라, 본 발명의 한 양상은 기판상에 게이트를 갖는 박막 트랜지스터를 제공한다. 일 실시예에서, 기판은 유리나 석영으로 만들어진다. 다른 실시예에서, 기판은 컬러 필터이다. TFT는 또한 게이트 상에 형성된 게이트 절연막을 포함한다. 그러나 게이트 상에 게이트 절연막이 형성되기 전에, 게이트에 H2 플라즈마가 가해진다. 이러한 본 발명의 양상에 따른 TFT는 폴리실리콘, 비결정 실리콘 또는 CdSe 박막 트랜지스터이다. 즉, 반도체 층(205)(도 2)은 폴리실리콘, 비결정 실리콘 또는 CdSe로 만들어진다. 또한, 본 발명의 이러한 양상에 따른 TFT는 예를 들어 SiNx, Si02, SiOxNy, Ta2O5 또는 Al203와 같은 절연체로 만들어진 절연막을 포함한다. 어떤 특정 실시예는 LCD에 사용되는 역 스태거드형 TFT인 박막 트랜지스터를 제공한다.
2겹 층 게이트 절연체. 본 발명의 제 2 양상은 게이트 절연체 층(204)(도 2)에서의 응력을 감소시키는 새로운 방법을 제공한다. 액티브 매트릭스 디스플레이와 같은 장치에서 효과적인 TFT 제조에 필요한 기판 온도의 저하는 게이트 절연체 층에 상당한 변화를 가져올 수 있다. 특히, 낮은 게이트 절연체 층 증착 온도는 막의 절연 품질을 떨어뜨린다.
결과적으로 저하된 기판 표면 온도는 낮은 밀도를 갖는 게이트 절연막을 양산하기 때문에 저온 처리가 어렵다. 저밀도 게이트 절연막은 고밀도 게이트 막에 비해 떨어지는 절연 품질을 갖기 때문에 바람직하지 않다. 이러한 바람직하지 않은 결과를 피하기 위해, 본 발명에 따른 새로운 접근법은 H2 희석을 채용한다. 이러한 접근법에서는, SiNx, Si02, SiOxNy, Ta2O5 또는 Al203 막(도 2, 막(204))을 증착하는데 플라즈마 화학 기상 증착(PECVD) 또는 CVD가 사용된다. 증착시 PECVD 또는 CVD 챔버는 H2 또는 아르곤 가스로 채워져 플라즈마를 희석한다. 본 발명의 일 실 시예에서, H2 또는 아르곤 가스는 100 sccm 내지 8000 sccm의 유량으로 PECVD 또는 CVD 챔버에 유입된다. 본 발명의 다른 실시예에서, H2 또는 아르곤 가스는 약 200 sccm 내지 5000 sccm의 유량으로 PECVD 또는 CVD 챔버에 유입된다. 또 다른 실시예에서, H2 또는 아르곤 가스는 약 300 sccm 내지 약 4000 sccm의 유량으로 PECVD 또는 CVD 챔버에 유입된다.
H2 희석은 고밀도의 절연막을 이루기 때문에 유리하다. 그러나 게이트 절연막 내에서 바람직하지 않은 고 압축 막 응력이 이러한 접근법의 한 가지 결점이다. 너무 큰 압축 막 응력은 기판을 과도하게 휘어지게 할 수 있어, 기판의 자동 처리를 방해한다. 기판의 자동 처리는 효과적인 기판 처리에 필수적이다. 이러한 문제에 역점을 두기 위해, 본 발명은 TFT의 전기적 특성이 반도체 층(205)(도 2)에 가장 가까운 500Å 내지 1000Å의 절연막에 크게 좌우된다는 관측을 이용한다. 이러한 새로운 접근법에서는, 높은 응력을 갖는 고품질 절연막이 낮은 응력을 갖는 저품질 절연막과 겹쳐져, 양호한 TFT 전기적 특징 및 수용할 수 있는 전체 막 응력을 갖는 2겹층 절연체를 형성한다. 역 스태거드형 TFT에서는 저품질의 저응력 막이 먼저 증착된다. 이어서 저품질 막 위에 고품질의 고응력 막이 증착되어 수용할 수 있는 전체 응력 특성을 갖는 2겹 절연층을 형성한다.
게이트 절연체 층의 절연 품질은 층 밀도의 함수이다. 낮은 기판 처리 온도에서는, 재료의 밀도가 감소함으로써 절연층의 품질을 감소시킨다. 상술한 바와 같이, 새로운 처리 기술은 절연층 증착 동안 반응 챔버에 H2 또는 아르곤 가스(H2 희석)를 공급함으로써 게이트 절연층의 밀도를 증가시킨다. 그러나 약 400℃ 또는 그 이하의 기판 온도에서 H2 희석을 이용하여 형성된 게이트 절연층들은 통상적으로 바람직한 것보다 큰 압축 응력을 갖는다. 따라서 본 발명의 일 실시예는 처리시 기판 온도가 400℃ 이하인 경우에도 박막 트랜지스터의 게이트 절연층에서 압축 막 응력을 감소시키는 방법을 제공한다. 이 방법의 단계들은 역 스태거드형 TFT의 제조에 관해 설명할 것이다. 그러나 당업자들은 다른 TFT 구조의 제조를 위해 단계들의 순서가 변경될 수 있는 것으로 인식할 것이다.
본 발명의 방법에서, 박막 트랜지스터는 유리 또는 석영과 같은 절연 기판을 갖거나, 또는 기판은 컬러 필터이다. 게이트 금속이 기판상에 증착되어, 상술한 기술을 이용하여 박막 트랜지스터 어레이의 게이트들을 형성하도록 처리되고, 이는 Van Zant의 Id와 같은 참조에서 찾을 수 있다. 다음에, 게이트 절연막의 제 1 층이 게이트 상에 증착된다. 통상적으로, 게이트 절연막의 제 1 층은 압축 막 응력을 감소시킨 막을 양산하게 되는 상태 하에서 증착된다. 따라서 어떤 실시예에서는, 압축 막 응력이 약 1×109 dyne/㎠ 미만이 되도록 게이트 절연막의 제 1 층이 낮아진 증착 속도로 증착된다. 어떤 실시예에서는, 압축 막 응력이 약 5×109 dyne/㎠ 미만이 되도록 게이트 절연막의 제 1 층이 낮아진 증착 속도로 증착된다. 이러서 게이트 절연막의 제 2 층이 제 2 증착 속도로 게이트 절연막의 제 1 층 상 에 증착됨으로써 게이트 절연층을 형성한다. 일반적으로, 게이트 절연막의 제 2 층의 증착은 약 500Å 내지 약 1200Å의 두께를 갖는 게이트 절연막의 제 2 층을 생성한다.
게이트 절연막의 제 2 층은 H2 또는 아르곤 희석 상태 하에 증착된다. 어떤 실시예에서는, 제 2 층을 형성하는데 사용되는 증착 속도가 제 1 층을 형성하는데 사용되는 증착 속도보다 낮다. 따라서 게이트 절연막의 제 2 층은 게이트 절연막의 제 1 층에 비해 절연 품질을 개선하였다. 그러나 게이트 절연막의 제 2 층의 개선된 절연 품질은 막 응력을 희생하여 유도된다. 게이트 절연막의 제 2 층은 약 1×109 dyne/㎠ 내지 약 20×109 dyne/㎠ 범위의 막 응력을 갖는다. 어떤 실시예에서, 게이트 절연막의 제 2 층은 약 6×109 dyne/㎠ 내지 약 16×109 dyne/㎠ 범위의 막 응력을 갖는다.
다른 증착 기술들도 가능하지만, 본 발명의 일 실시예에서 게이트 절연막의 제 1 층의 증착 및 게이트 절연막의 제 2 층의 증착은 화학 기상 증착(CVD) 챔버 또는 플라즈마 화학 기상 증착(PECVD) 챔버에서 수행된다. 또한, 게이트 절연막의 제 2 층, 및 선택적으로 게이트 절연막의 제 1 층의 증착은 H2 또는 아르곤 희석 상태에서 수행된다. H2 희석 상태 및 아르곤 희석 상태는 여기서 각각 H2 또는 아르곤 가스를 약 50 sccm 내지 5000 sccm의 증착 속도로 CVD 또는 PECVD 챔버에 유입시키는 것으로서 정의된다. 어떤 실시예에서, H2 또는 아르곤 희석 상태는 제 2 층 이 증착되는 시간의 적어도 일부 동안 H2 또는 아르곤 가스를 CVD 또는 PECVD 챔버에 유입시킴으로써 제공된다. 제조 효율을 높이기 위해, 제 1 층 및 제 2 층 증착의 적어도 일부 동안의 서셉터 온도는 약 400℃ 이하이다. 이는 TFT 기반 디스플레이 장치에 사용되는 TFT 어레이에 컬러 필터가 직접 융합되는 구조를 가능하게 한다.
게이트 절연막의 제 1 층 및 게이트 절연막의 제 2 층은 각각 개별적으로 예를 들어 SiNx, Si02, SiOxNy, Ta2O5 또는 Al203와 같은 절연 물질로 만들어진다.
본 발명의 어떤 실시예들에서, 본 발명의 기술은 비결정 실리콘 박막 트랜지스터 또는 폴리실리콘 박막 트랜지스터를 구성하는데 사용된다. 또한, 본 발명의 어떤 실시예에서는, 절연 기판이 유리 또는 석영이다.
이제, 이러한 본 발명의 양상에 대한 일반 프로세스 조건이 개시된 특정 예들이 제공된다. 이들 예에서는, 여러 다른 SiN 층이 하기의 표 1에 기재된 프로세스 조건을 이용하여 만들어진다. 모든 실험에 사용된 서셉터 온도는 290℃였다. 이에 따라 기판 온도는 250℃가 된다. 표 1에 기재된 각각의 실행에 AKT 1600PECVD가 사용되었다(Applied Materials, Santa Clara, California). 표 1에서 2~5열은 각각 SiN 막의 증착 동안 가해지는 SiH4, NH3, N2 및 H2의 상대적 유량을 제공한다. 6열은 SiN 막의 증착 동안 사용된 PECVD의 RF 전력 밀도이고, 7열은 사용된 압력을 제공한다. 8열은 SiN 막 증착 속도를 분당 Å으로 나타낸다. 마지막으로, 9열은 SiN 막의 압축 응력을 109 dyne/㎠로 나타낸다. 압축 막 응력은 Tencor FLX-2320(KLA-Tencor, San Jose, California)을 이용하여 측정되었다. Tencor FLX-2320은 2개의 고체 레이저: 4㎽ 전력 670㎚ 파장의 클래스 ⅢA 레이저 및 4㎽ 전력 750㎚ 파장의 클래스 ⅢB 레이저를 포함한다. 시스템은 모든 반사막에 대한 응력을 측정할 수 있다.
표 1에서 각각의 행은 다른 SiN 막에 대한 프로세스 조건을 제공한다. 각각의 막의 압축 막 응력이 측정되었다. 표 1에서 제 1 데이터 행은 게이트 절연막의 제 1 층을 나타내는 프로세스 조건을 제공한다. H2 희석 조건이 사용되지 않고 비교적 고속의 증착 속도가 사용되어 이 SiN 막을 형성한다. 따라서 표 1의 제 1 데이터 행에 기재된 프로세스 조건을 이용하여 생성된 SiN 막은 매우 우수한 절연 특성을 갖지는 않는다. 그러나 막은 매우 우수한 압축 막 응력(3.6×109 dynes/㎠)을 갖는다. 표 1에 기재된 나머지 프로세스 조건들은 H2 희석 상태 및 비교적 느린 증착 속도를 이용한다. 이에 따라 이러한 프로세스 조건들을 이용하여 생성된 막들은 우수한 절연 특성을 갖는 한편, 높은 압축 막 응력(10.8×109 dynes/㎠ - 15.2×109 dynes/㎠)을 갖는다. 따라서 표 1의 첫 번째 줄에 기재된 것과 같이 절연 하부층(제 1 층)을 생성하기 위한 프로세스 조건, 및 표 1의 다음 줄에 기재된 것들과 같이 절연 상부층(제 2 층)을 생성하기 위한 프로세스 조건의 이용은 수용 가능한 전체 막 응력 및 양호한 전기적 절연 특성을 갖는 절연 2겹층을 양산할 것이다.
절연막의 압축 응력을 최소화하는 동시에 400℃ 이하의 기판 온도에서 TFT용 절연막을 제조하는 새로운 방법들이 개시되었다. 이에 따라 본 발명의 한 양상은 이들 새로운 기술을 이용하여 제조된 TFT를 제조한다. 이러한 TFT는 통상적으로 액티브 매트릭스 디스플레이와 같은 디스플레이 장치에 사용되는 TFT 어레이로서 제조된다. 400℃ 이하의 서셉터 온도는 이러한 디스플레이가 제조되는 효율을 개선한다. 박막 트랜지스터는 절연 기판, 절연 기판상에 형성된 게이트, 제 1 및 제 2 게이트 절연막을 포함한다. 제 1 및 제 2 게이트 절연막은 게이트 위에 증착되어 절연 층을 형성한다. 제 2 게이트 절연막은 제 1 게이트 절연막을 형성하는데 사용되는 증착 속도보다 낮은 증착 속도로 증착된다. 또한, 제 2 게이트 절연막은 게이트 절연막보다 높은 막 압축 응력을 갖는다. 본 발명의 일 실시예에서, 제 2 게이트 절연막은 약 500Å 내지 약 1200Å의 두께를 갖는다. 그러나 제 2 게이트 절연막의 정확한 두께는 애플리케이션 나름이다. 따라서 제 2 게이트 절연막의 두께는 약 200 내지 약 300Å일 수도 있고, 약 300Å 내지 약 500Å일 수도 있고, 약 500Å 내지 약 1250Å일 수도 있고, 1250Å 이상일 수도 있다. 어떤 실시예에서는, 제 2 게이트 절연막이 약 10×109 dyne/㎠ 내지 약 15×109 dyne/㎠ 또는 그 이상의 압축 막 응력을 갖는다. 제 1 게이트 절연막 및 제 2 게이트 절연막은 각각 개별적으로 예를 들어 SiNx, Si02, SiOxNy, Ta2O5 또는 Al203와 같은 물질로 만들어진다. 어떤 실시예에서, 박막 트랜지스터는 비결정 실리콘 박막 트랜지스터 또는 폴리실리콘 박막 트랜지스터이다. 또한, 어떤 실시예에서 사용되는 절연 기판은 석영 또는 유리이다.
낮은 저항력의 n + 도핑된 a- Si 막. 본 발명의 제 3 양상은 TFT 소스 및 드레인 영역의 도핑을 개선하는 기술에 관한 것이다. 본 발명의 기술은 예를 들어 PH3 가스와 같은 불순물 가스를 함유한 SiH4 가스가 방전에 의해 분해되어 n+ a-Si 막을 증착하는 증착 방법에 사용될 수 있다. 이 n+ a-Si 막은 TFT에서 소스 및 드레인 영역의 역할을 한다. 낮은 TFT 처리 온도(400℃ 이하)는 이러한 증착 방법에서 수소화인 혼합을 어렵게 한다. 이는 높은 TFT 저항으로 입증되었다. 종종, 공급 가스에서의 더 높은 PH3 농도는 TFT 도전율을 높이기에 충분하지 않다. 그러나 종래의 증착 방법에 비해 RF 전력의 감소가 TFT의 소스 및 드레인 영역 역할을 하는 n+ a-Si 막으로의 수소화인 결합을 증가시킨다는 점이 예기치 않게 밝혀졌다. 증가한 n+ a-Si 막으로의 수소화인 결합은 TFT 저항력을 개선(감소)한다.
본 발명의 일 실시예는 TFT의 소스 및 드레인 영역으로서 사용되는 n+ 실리콘 막을 갖는 박막 트랜지스터를 제조하는 방법을 제공한다. 이 방법에서, n+ 실리콘 막이 기판상에 형성된다. 통상적으로, 역 스태거드형 TFT 구조의 경우와 같이(도 4a) n+ 실리콘 막(420)이 증착되기 전에 기판(401)상에 게이트(402), 절연층(404) 및 반도체 층(405)이 증착된다. n+ 실리콘 막(420)은 TFT의 소스 및 드레인 영역(도 4b; 409a, 409b)의 역할을 한다. 도 4b를 참조하면, 소스 및 드레인 전극(410a, 410b)과 절연 보호막(406a)을 형성함으로써 TFT가 완성된다.
n+ 실리콘 막(도 4a, 420)은 기판이 약 300℃ 이하의 온도로 유지되는 동안 PECVD 반응 챔버에서 실란, 수소화인 및 수소 가스의 양극 흐름을 유지함으로써 증착된다. 어떤 실시예에서는, 기판이 약 250℃ 이하의 온도로 유지된다. 어떤 실시예에서, 기판은 유리나 석영과 같은 절연 기판이다. 어떤 실시예에서 기판은 컬러 필터이다. AKT 1600PECVD가 사용되고 PECVD 챔버의 서셉터 크기가 400㎜ × 500㎜인 경우에, 증착 프로세스 동안 PECVD 챔버의 RF 전력은 400W 미만이다. 더 큰 PECVD 서셉터가 사용될 때 최대 전력이 증가한다. 따라서 최대 전력의 보다 일반적인 표현은 C1×400W이며, 여기서 C1 = [PECVD 서셉터 크기/200,000㎟]이다. 일 실시예에서, n+ 실리콘 막은 비결정 실리콘으로 만들어진다.
실란, 수소화인 및 수소의 유량은 사용되는 PECVD 챔버의 크기에 따라 달라진다. 1600PECVD 시스템(Applied Materials, Santa Clara, California)에 400 × 500㎟ 서셉터를 이용한 많은 연구가 이루어졌다. 유량이 서셉터의 표면적(서셉터 크기)의 함수에 따라 크기 조정될 수 있는 것이 일반적인 경우이다. 이와 같이 400 × 500㎟ 크기의 서셉터에 대한 1600PECVD에 대해 유량이 최적화될 수 있고, 실란, 수소화인 및 수소 유량에 C1을 곱하여 더 큰 크기의 서셉터로 크기 조정될 수 있으며, C1 = [PECVD 서셉터 크기/200,000㎟]이다. 여기서, 200,000㎟의 값은 400 × 500㎟ 서셉터의 면적이다. 이와 관련하여, 본 발명의 일 실시예는 PECVD 서셉터가 약 250℃ 이하의 온도로 유지되거나 PECVD 챔버의 RF 전력이 C1×400W 미만인 동안 PECVD 반응 챔버에서 실란, 수소화인 및 수소 가스의 흐름을 유지함으로써 기판상에 n+ 실리콘 막을 형성하는 방법을 제공한다. 증착 챔버로의 실란의 유량은 (분당 C1×100 표준 ㎤) 내지 (분당 C1×1000 표준 ㎤)이다. 또한, 수소화인의 유량은 (분당 C1×1.5 표준 ㎤) 내지 (분당 C1×10 표준 ㎤)이다. 어떤 실시예에서는, 수소화인이 (분당 C1×300 표준 ㎤) 내지 (분당 C1×2000 표준 ㎤)의 유량을 갖는 운반 가스에서 0.5% 밸런싱된다. 마지막으로, 수소의 유량은 (분당 C1×400 표준 ㎤) 내지 (분당 C1×900 표준 ㎤)이다.
이러한 본 발명의 양상의 이점은 막이 250℃ 이하의 기판 온도에서 증착되는 경우에도 n+ 실리콘 막의 저항력이 감소한다는 점이다. 250℃ 이하의 서셉터 온도에서 실행되는 공지된 기술에 사용되는 RF 전력량은 수용하기 어렵게 높은 240Ω㎝를 초과하는 저항력을 갖는 TFT를 양산한다. 본 발명의 이러한 기술을 이용하면, TFT는 낮은 서셉터 온도에서 제조될 수 있는데도 약 240Ω㎝보다 낮거나 또는 심지어 약 160Ω㎝보다도 낮은 저항을 갖는 TFT를 생산할 수 있다. 이를 달성하기 위해, PECVD 무선 주파수 전력은 부득이 C1×300W보다 낮아야 하며, 여기서 C1은 PECVD 챔버에 사용되는 서셉터의 크기를 200,000㎟로 나눈 것이다. 어떤 실시예에서, PECVD 무선 주파수 전력은 소스 및 드레인 영역 증착 동안 부득이 C1×200W보다 낮아야 한다. 이들 파라미터는 약 80Å/분 내지 약 900Å/분 또는 그 이하의 n+ 실리콘 막 증착 속도를 산출한다. 어떤 실시예에서는, 사용되는 파라미터들이 약 100Å/분 내지 약 700Å/분 또는 그 이하의 증착 속도를 산출한다.
이제 본 발명의 이러한 양상에 대해 일반적인 처리 파라미터들이 설명된 다수의 예가 제공된다. 하기에 제공되는 각각의 예에서, 서셉터 크기는 400×500㎟이다. 더욱이, 처리를 수행하는데 AKT 1600PECVD 시스템(Applied Materials)이 사용되었다.
예 1. 250℃의 기판 온도 및 400W의 RF 전력으로 처리가 수행되었다. PECVD 챔버로의 실란 가스 흐름은 분당 400 표준 ㎤(sccm)이었다. PH3는 운반 가스에서 0.5% 밸런싱되었다. PECVD 챔버로의 이 PH3 혼합물의 가스 흐름은 1000sccm이었다. PECVD 챔버로의 수소 가스 흐름은 500sccm이었다. 반응에 의해 830Å/분의 증착 속도로 n+ 도핑된 비결정 실리콘 막이 형성되었다. 이와 같이 형성된 n+ 도핑된 비결정 실리콘 막의 저항은 140Ω㎝였다.
예 2. 250℃의 기판 온도 및 150W의 RF 전력으로 처리가 수행되었다. PECVD 챔버로의 실란 가스 흐름은 분당 240 표준 ㎤(sccm)이었다. PH3는 운반 가스에서 0.5% 밸런싱되었다. PECVD 챔버로의 이 PH3 혼합물의 가스 흐름은 600sccm이었다. PECVD 챔버로의 수소 가스 흐름은 600sccm이었다. 반응에 의해 570Å/분의 증착 속도로 n+ 도핑된 비결정 실리콘 막이 형성되었다. 이와 같이 형성된 n+ 도핑된 비결정 실리콘 막의 저항은 120Ω㎝였다.
예 3. 150℃의 기판 온도 및 100W의 RF 전력으로 처리가 수행되었다. PECVD 챔버로의 실란 가스 흐름은 분당 200 표준 ㎤(sccm)이었다. PH3는 운반 가스에서 0.5% 밸런싱되었다. PECVD 챔버로의 이 PH3 혼합물의 가스 흐름은 400sccm이었다. PECVD 챔버로의 수소 가스 흐름은 800sccm이었다. 반응에 의해 120Å/분의 증착 속도로 n+ 도핑된 비결정 실리콘 막이 형성되었다. 이와 같이 형성된 n+ 도핑된 비결정 실리콘 막의 저항은 220Ω㎝였다.
예 4. 이 예에서는, 다수의 프로세스 조건이 검사되었다. 모든 증착은 300℃의 서셉터 온도에서 수행되었다. 표 2의 1~3열은 각각 n+ 도핑된 a-Si 막의 제조에 사용되는 실란 상대 유량, 0.5% 밸런싱된 PH3 상대 유량, 및 H2 상대 유량을 제공한다. 4열은 사용된 PECVD 챔버(AKT 1600 PECVD)의 RF 전력 밀도이고, 5열은 증착 속도(Å/분)이다. 6열은 반응 동안의 챔버 내 압력을 나타내고, 7열은 서셉터 온도를 제공한다. 마지막으로, 8열은 제조 후 막의 저항력(Ω㎝)을 나타낸다.
일괄하여, 표 2의 결과는 RF 전력의 감소가 n+ 도핑된 a-Si 막의 저항을 개선한다는 점을 나타낸다.
대안
실시예들
및 인용
참증
본원에 인용된 모든 참증은 각각의 개별 공보 또는 특허 또는 특허 출원이 모든 의도에 대해 완전히 참조로 포함되는 것으로 명확하고 개별적으로 지시되는 것처럼 모든 의도에 대해 완전히 참조로 포함된다. 본 발명은 몇 가지 특정 실시예를 참조로 설명하였지만, 설명은 본 발명의 예시이며 본 발명을 한정하는 것으로 해석되어서는 안 된다. 첨부된 청구범위에 의해 정의된 본 발명의 진의 및 범위를 벗어나지 않으면서 당업자에게 각종 변형이 이루어질 수 있다.
Claims (63)
- 유리 또는 석영으로 구성되거나 컬러 필터를 포함하는 기판을 가진 박막 트랜지스터의 제조 방법으로서,상기 기판상에 게이트 금속을 증착하는 단계;상기 게이트 금속에 H2 플라즈마를 가하는 단계; 및상기 게이트 상에 게이트 절연막을 증착하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 박막 트랜지스터는 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 박막 트랜지스터는 비결정 실리콘 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 절연막은 SiNx, SiO2, SiOxNy, Ta2O5 또는 Al2O3를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 절연막은 플라즈마 CVD, 대기압 CVD, 스퍼터링 또는 양극 산화에 의해 상기 게이트 상에 증착되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 박막 트랜지스터는 백-채널-에치드(back-channel-etched) 반전 스태거드 구조인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 H2 플라즈마를 가하는 단계는 상기 게이트를 갖는 상기 기판을 플라즈마 화학 기상 증착 챔버에서 최장 10분까지 상기 H2 플라즈마에 노출시킴으로써 수행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 H2 플라즈마를 가하는 단계는 상기 게이트를 갖는 상기 기판을 플라즈마 화학 기상 증착(PECVD) 챔버에서 4분 내지 7분 동안 상기 H2 플라즈마에 노출시킴으로써 수행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 8 항에 있어서, 상기 노출 단계의 적어도 일부 동안의 상기 플라즈마 화학 기상 증착 챔버의 RF 전력은 약 0.025W/㎠ 내지 약 0.5W/㎠인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 8 항에 있어서, 상기 노출 단계의 적어도 일부 동안 상기 플라즈마 화학 기상 증착 챔버의 압력은 약 0.3 Torr 내지 약 1 Torr인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 8 항에 있어서, 상기 H2 가스는 상기 노출 단계의 적어도 일부 동안 분당 약 100 표준 ㎤ 내지 분당 약 10 표준 리터의 유량으로 상기 PECVD 챔버에 공급되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 H2 플라즈마를 가하는 단계는 상기 게이트를 갖는 상기 기판을 플라즈마 화학 기상 증착 챔버에서 2분 내지 7분 동안 상기 H2 플라즈마에 노출시킴으로써 수행되고, H2 가스는 상기 노출 단계의 적어도 일부 동안 분당 약 1 내지 6 리터의 유량으로 상기 플라즈마 화학 기상 증착 챔버로 전달되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 컬러 필터는 차광층을 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 박막 트랜지스터로서,유리 또는 석영으로 구성되거나 컬러 필터를 포함하는 기판;상기 기판상의 게이트; 및상기 게이트 상에 형성된 게이트 절연막을 포함하며,상기 게이트 상에 상기 게이트 절연막을 증착하기 전에 상기 게이트에 H2 플라즈마가 가해지는, 박막 트랜지스터.
- 제 14 항에 있어서, 상기 박막 트랜지스터는 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 박막 트랜지스터는 비결정 실리콘 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 절연막은 SiNx, SiO2, SiOxNy, Ta2O5 또는 Al2O3를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 박막 트랜지스터는 백-채널-에치드 반전 스태거드 구조인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 컬러 필터는 차광층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 유리 또는 석영으로 구성되거나 컬러 필터를 포함하는 기판을 가진 박막 트랜지스터에서 게이트 절연층의 압축 막 응력을 감소시키는 방법으로서,상기 기판상에 게이트 금속을 증착하는 단계;상기 게이트 금속상에 제 1 증착 속도로 게이트 절연막의 제 1 층을 증착하는 단계; 및상기 제 1 층 상에 제 2 증착 속도로 게이트 절연막의 제 2 층을 증착하여, 상기 게이트 절연막의 제 1 층 및 상기 게이트 절연막의 제 2 층이 상기 게이트 절연막을 형성하는 단계를 포함하며,상기 제 2 증착 속도는 상기 게이트 절연막의 제 2 층이 상기 게이트 절연막의 제 1 층보다 낮은 압축 막 응력을 갖도록 선택되는, 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 게이트 절연막의 제 2 층 증착은 상기 게이트 절연막의 제 2 층이 500Å 내지 1200Å의 두께를 갖게 하는 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 게이트 절연막의 제 1 층 증착 및 상기 게이트 절연막의 제 2 층 증착은 플라즈마 화학 기상 증착(PECVD) 챔버 또는 화학 기상 증착(CVD) 챔버에서 수행되고, 상기 게이트 절연막의 제 2 층 증착은 H2 희석 상태 또는 아르곤 희석 상태에서 수행되는 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 H2 희석 상태 또는 아르곤 희석 상태는 상기 제 2 층이 증착되는 시간의 적어도 일부 동안 상기 CVD 또는 PECVD 챔버에 H2 가스 또는 아르곤 가스를 유입시킴으로써 제공되는 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 게이트 절연막의 제 2 층은 약 10×109 dyne/㎠ 내지 약 15×109 dyne/㎠의 압축 막 응력을 갖는 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 게이트 절연막의 제 1 층 및 상기 게이트 절연막의 제 2 층은 각각 개별적으로 SiNx, SiO2, SiOxNy, Ta2O5 또는 Al2O3로 만들어지는 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 박막 트랜지스터는 비결정 실리콘 박막 트랜지스터 또는 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 컬러 필터는 차광층을 포함하는 것을 특징으로 하는 압축 막 응력 감소 방법.
- 제 20 항에 있어서, 상기 제 1 층 및 제 2 층 증착의 적어도 일부 동안 상기 절연 기판의 온도는 약 400℃ 이하인 것을 특징으로 하는 압축 막 응력 감소 방법.
- 박막 트랜지스터로서,유리 또는 석영으로 구성되거나 컬러 필터를 포함하는 기판;상기 절연 기판상에 형성된 게이트; 및상기 게이트 상에 증착되는 절연층을 형성하는 제 1 및 제 2 게이트 절연막을 포함하며,상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막을 형성하는데 사용되는 증착 속도보다 낮은 증착 속도로 증착되고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 높은 압축 막 응력을 갖는, 박막 트랜지스터.
- 제 29 항에 있어서, 상기 제 2 게이트 절연막은 약 500Å 내지 약 1200Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 29 항에 있어서, 상기 제 2 게이트 절연막은 약 10×109 dyne/㎠ 내지 약 15×109 dyne/㎠의 압축 막 응력을 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 29 항에 있어서, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 각각 개별적으로 SiNx, SiO2, SiOxNy, Ta2O5 또는 Al2O3로 만들어지는 것을 특징으로 하는 박막 트랜지스터.
- 제 29 항에 있어서, 상기 박막 트랜지스터는 비결정 실리콘 박막 트랜지스터 또는 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
- 제 29 항에 있어서, 상기 절연 기판은 석영 또는 유리인 것을 특징으로 하는 박막 트랜지스터.
- 제 29 항에 있어서, 상기 제 1 및 제 2 게이트 절연막이 증착되는 시간 동안 상기 절연 기판의 기판 온도는 약 400℃ 이하인 것을 특징으로 하는 박막 트랜지스터.
- 소스 및 드레인 영역을 제공하는 n+ 실리콘 막을 갖는 박막 트랜지스터의 제조 방법으로서,플라즈마 화학 기상 증착(PECVD) 챔버 내에서 절연 기판상에 n+ 실리콘 막을 형성하는 단계를 포함하며,상기 n+ 실리콘 막은 상기 기판이 약 300℃ 이하의 온도로 유지되는 동안 상기 챔버에 실란, 수소화인 및 수소 가스의 흐름을 유지함으로써 상기 절연 기판상에 형성되고, 상기 형성 단계 동안 상기 PECVD 챔버의 RF 전력은 C1×400W 미만이며, 여기서 C1 = [PECVD 서셉터의 크기/200,000㎟]인, 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 n+ 실리콘 막은 비결정 실리콘으로 만들어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, (ⅰ) 상기 PECVD 챔버로의 상기 실란의 유량은 (분당 C1×100 표준 ㎤) 내지 (분당 C1×1000 표준 ㎤)이고;(ⅱ) 상기 수소화인의 유량은 (분당 C1×1.5 표준 ㎤) 내지 (분당 C1×10 표준 ㎤)이며;(ⅲ) 상기 수소의 유량은 (분당 C1×400 표준 ㎤) 내지 (분당 C1×900 표준 ㎤)인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 n+ 실리콘 막은 약 240Ω㎝ 미만의 저항을 갖는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 n+ 실리콘 막은 약 200Ω㎝ 미만의 저항을 갖는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 n+ 실리콘 막은 약 160Ω㎝ 미만의 저항을 갖는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 PECVD 챔버의 무선 주파수 전력은 0.15W/㎠ 미만인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 PECVD 챔버의 무선 주파수 전력은 0.1W/㎠ 미만인 하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 n+ 실리콘 막은 80Å/분 내지 900Å/분의 속도로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 n+ 실리콘 막은 100Å/분 내지 700Å/분의 속도로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 기판의 크기는 400×500㎟이고, C1은 1인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 박막 트랜지스터는 TFT-LCD에 사용되며, 상기 박막 트랜지스터는 백-채널-에치드 반전 스태거드 구조인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 47 항에 있어서, 상기 TFT-LCD는 컬러 필터를 가지며, 상기 컬러 필터 및 상기 백-채널-에치드 반전 스태거드 구조가 상기 절연 기판상에 함께 통합되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 수소화인은 (분당 C1×300 표준 ㎤) 내지 (분당 C1×2000 표준 ㎤)의 유량을 갖는 운반 가스에서 0.5% 밸런싱되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 36 항에 있어서, 상기 컬러 필터는 차광층을 포함하는 것을 특징으로 하 는 박막 트랜지스터 제조 방법.
- 동일한 절연 기판상에 컬러 필터와 함께 통합되는 박막 트랜지스터로서,상기 기판상에 소스 및 드레인 영역을 형성하는 n+ 실리콘 막을 포함하며, 상기 n+ 막은 플라즈마 화학 기상 증착(PECVD) 챔버 내에서 상기 기판이 약 300℃ 이하의 온도로 유지되는 동안 상기 챔버에 실란, 수소화인 및 수소 가스의 흐름을 유지함으로써 형성되고, 상기 PECVD 챔버의 RF 전력은 C1×400W 미만인, 박막 트랜지스터.
- 제 51 항에 있어서, 상기 n+ 실리콘 막은 약 240Ω㎝ 미만의 저항을 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 51 항에 있어서, 상기 n+ 실리콘 막은 약 200Ω㎝ 미만의 저항을 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 51 항에 있어서, 상기 n+ 실리콘 막은 약 160Ω㎝ 미만의 저항을 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 51 항에 있어서, 상기 박막 트랜지스터는 TFT-LCD에 사용되며, 상기 박막 트랜지스터는 백-채널-에치드 반전 스태거드 구조인 것을 특징으로 하는 박막 트랜지스터.
- 제 51 항에 있어서, 상기 박막 트랜지스터는 폴리실리콘 박막 트랜지스터 또는 비결정 실리콘 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
- CVD 또는 PECVD 챔버에서, 유리 또는 석영으로 구성되거나 컬러 필터를 포함하는 기판을 가진 박막 트랜지스터에 게이트 절연막을 형성하는 방법으로서,상기 기판상에 게이트 금속을 증착하여 상기 박막 트랜지스터의 게이트를 형성하는 단계; 및H2 희석 상태 또는 아르곤 희석 상태에서 상기 게이트 상에 상기 게이트 절연막을 증착하는 단계를 포함하는, 게이트 절연막 형성 방법.
- 제 57 항에 있어서, 상기 H2 희석 상태 또는 아르곤 희석 상태는 상기 게이트 절연막이 증착되는 시간의 적어도 일부 동안 상기 CVD 또는 PECVD 챔버에 H2 가스 또는 아르곤 가스를 유입시킴으로써 제공되는 것을 특징으로 하는 게이트 절연막 형성 방법.
- 제 58 항에 있어서, 상기 H2 또는 아르곤 가스는 100 sccm 내지 8000 sccm의 유량으로 상기 PECVD 또는 CVD 챔버에 유입되는 것을 특징으로 하는 게이트 절연막 형성 방법.
- 제 58 항에 있어서, 상기 H2 또는 아르곤 가스는 200 sccm 내지 5000 sccm의 유량으로 상기 PECVD 또는 CVD 챔버에 유입되는 것을 특징으로 하는 게이트 절연막 형성 방법.
- 제 1 항에 있어서, 상기 게이트 금속은 상기 H2 플라즈마를 가하는 단계 전에 패턴화되어 게이트를 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 61 항에 있어서, 상기 게이트 금속은 포토리소그래피에 의해 패턴화되어 게이트를 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 게이트 금속은 상기 게이트 절연막의 제 1 층을 증착하기 전에 패턴화되어 게이트를 형성하는 것을 특징으로 하는 압축 막 응력 감소 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/453,333 US7300829B2 (en) | 2003-06-02 | 2003-06-02 | Low temperature process for TFT fabrication |
| US10/453,333 | 2003-06-02 | ||
| PCT/US2004/017236 WO2004112104A2 (en) | 2003-06-02 | 2004-06-01 | Low temperature process for tft fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060015332A true KR20060015332A (ko) | 2006-02-16 |
| KR101199007B1 KR101199007B1 (ko) | 2012-11-07 |
Family
ID=33452118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057023160A KR101199007B1 (ko) | 2003-06-02 | 2004-06-01 | 박막 트랜지스터 제조를 위한 저온 프로세스 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7300829B2 (ko) |
| KR (1) | KR101199007B1 (ko) |
| TW (1) | TWI291235B (ko) |
| WO (1) | WO2004112104A2 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776159B1 (ko) * | 2006-08-31 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 이미지 센서 소자의 컬러필터 제조 방법 |
| KR20200053640A (ko) * | 2017-10-12 | 2020-05-18 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 유발 손상을 감소시키기 위한 프로세스 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7300829B2 (en) * | 2003-06-02 | 2007-11-27 | Applied Materials, Inc. | Low temperature process for TFT fabrication |
| US7303996B2 (en) * | 2003-10-01 | 2007-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-K gate dielectric stack plasma treatment to adjust threshold voltage characteristics |
| WO2005122645A1 (ja) * | 2004-06-11 | 2005-12-22 | Sanyo Electric Co., Ltd. | 表示パネルの製造方法および表示パネル |
| CN100378929C (zh) * | 2004-12-13 | 2008-04-02 | 友达光电股份有限公司 | 薄膜晶体管元件的制造方法 |
| US7229863B2 (en) * | 2005-10-25 | 2007-06-12 | Chunghwa Picture Tubes, Ltd. | Method for fabricating thin film transistors |
| KR100671824B1 (ko) * | 2005-12-14 | 2007-01-19 | 진 장 | 역 스태거드 박막 트랜지스터 제조 방법 |
| US7939455B2 (en) * | 2006-09-29 | 2011-05-10 | Tokyo Electron Limited | Method for forming strained silicon nitride films and a device containing such films |
| KR20080073017A (ko) * | 2007-02-05 | 2008-08-08 | 삼성전자주식회사 | 표시판 및 그 제조 방법 |
| US8114484B2 (en) * | 2007-07-19 | 2012-02-14 | Applied Materials, Inc. | Plasma enhanced chemical vapor deposition technology for large-size processing |
| US7903219B2 (en) * | 2007-08-16 | 2011-03-08 | Sony Corporation | Liquid crystal display device |
| US20090174676A1 (en) | 2008-01-04 | 2009-07-09 | Apple Inc. | Motion component dominance factors for motion locking of touch sensor data |
| KR20100033091A (ko) * | 2008-09-19 | 2010-03-29 | 한국전자통신연구원 | 화학기상증착법에 의한 비정질 실리콘 박막의 증착방법 |
| EP2428994A1 (en) * | 2010-09-10 | 2012-03-14 | Applied Materials, Inc. | Method and system for depositing a thin-film transistor |
| RU2466476C1 (ru) * | 2011-05-03 | 2012-11-10 | Государственное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова | Способ изготовления полупроводникового прибора |
| US9178042B2 (en) | 2013-01-08 | 2015-11-03 | Globalfoundries Inc | Crystalline thin-film transistor |
| US9336723B2 (en) | 2013-02-13 | 2016-05-10 | Apple Inc. | In-cell touch for LED |
| KR102148621B1 (ko) | 2013-12-13 | 2020-08-26 | 애플 인크. | 자기-정전용량성 터치 센서를 위한 통합된 터치 및 디스플레이 아키텍처 |
| US10936120B2 (en) * | 2014-05-22 | 2021-03-02 | Apple Inc. | Panel bootstraping architectures for in-cell self-capacitance |
| KR102293862B1 (ko) | 2014-09-15 | 2021-08-25 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| EP3175330B1 (en) | 2014-09-22 | 2022-04-20 | Apple Inc. | Ungrounded user signal compensation for pixelated self-capacitance touch sensor panel |
| US10712867B2 (en) | 2014-10-27 | 2020-07-14 | Apple Inc. | Pixelated self-capacitance water rejection |
| KR102393372B1 (ko) | 2014-11-11 | 2022-05-03 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
| WO2016126525A1 (en) | 2015-02-02 | 2016-08-11 | Apple Inc. | Flexible self-capacitance and mutual capacitance touch sensing system architecture |
| RU2596861C1 (ru) * | 2015-02-13 | 2016-09-10 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
| WO2018023089A1 (en) | 2016-07-29 | 2018-02-01 | Apple Inc. | Touch sensor panel with multi-power domain chip configuration |
| CN109285872A (zh) * | 2018-10-18 | 2019-01-29 | 武汉华星光电半导体显示技术有限公司 | 有机自发光二极管显示面板及其制作方法 |
| US11157109B1 (en) | 2019-09-06 | 2021-10-26 | Apple Inc. | Touch sensing with water rejection |
| CN113451412B (zh) * | 2020-04-01 | 2023-08-29 | 重庆康佳光电科技有限公司 | 一种tft及其制作方法 |
| US11662867B1 (en) | 2020-05-30 | 2023-05-30 | Apple Inc. | Hover detection on a touch sensor panel |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4013929C2 (de) * | 1989-05-02 | 1995-12-07 | Toshiba Kawasaki Kk | Verfahren zum Einbringen von Störstoffen in eine Halbleitermaterial-Schicht beim Herstellen eines Halbleiterbauelements und Anwendung des Verfahrens |
| JP2573384B2 (ja) * | 1990-01-24 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| DE69107101T2 (de) * | 1990-02-06 | 1995-05-24 | Semiconductor Energy Lab | Verfahren zum Herstellen eines Oxydfilms. |
| CA2034118A1 (en) * | 1990-02-09 | 1991-08-10 | Nang Tri Tran | Solid state radiation detector |
| JPH0677484A (ja) * | 1992-08-27 | 1994-03-18 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| DE69421463T2 (de) * | 1993-07-30 | 2000-02-10 | Applied Materials Inc | Ablagerung des Siliziumnitrids |
| DE69424759T2 (de) * | 1993-12-28 | 2001-02-08 | Applied Materials Inc | Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren |
| US5441768A (en) * | 1994-02-08 | 1995-08-15 | Applied Materials, Inc. | Multi-step chemical vapor deposition method for thin film transistors |
| US5753133A (en) * | 1994-07-11 | 1998-05-19 | Applied Komatsu Technology, Inc. | Method and apparatus for etching film layers on large substrates |
| JP3146113B2 (ja) * | 1994-08-30 | 2001-03-12 | シャープ株式会社 | 薄膜トランジスタの製造方法および液晶表示装置 |
| US6352910B1 (en) * | 1995-07-11 | 2002-03-05 | Applied Komatsu Technology, Inc. | Method of depositing amorphous silicon based films having controlled conductivity |
| KR100190855B1 (ko) * | 1995-12-22 | 1999-06-01 | 윤종용 | 엘시디용 칼라필터 및 그의 제조방법 |
| US5820994A (en) * | 1996-02-16 | 1998-10-13 | Mitsui Chemicals, Inc. | Laminate and method for preparing same |
| US5976993A (en) * | 1996-03-28 | 1999-11-02 | Applied Materials, Inc. | Method for reducing the intrinsic stress of high density plasma films |
| US5686335A (en) * | 1996-07-22 | 1997-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel |
| JPH1050607A (ja) * | 1996-07-31 | 1998-02-20 | Sony Corp | 半導体装置の製造方法 |
| US6157430A (en) * | 1997-03-24 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Active matrix liquid crystal device including brush-clearable multiple layer electrodes and a method of manufacturing the same |
| US5849643A (en) * | 1997-05-23 | 1998-12-15 | Advanced Micro Devices, Inc. | Gate oxidation technique for deep sub quarter micron transistors |
| US5969423A (en) * | 1997-07-15 | 1999-10-19 | Micron Technology, Inc. | Aluminum-containing films derived from using hydrogen and oxygen gas in sputter deposition |
| JP3107024B2 (ja) * | 1997-12-09 | 2000-11-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP4458563B2 (ja) * | 1998-03-31 | 2010-04-28 | 三菱電機株式会社 | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法 |
| US6891236B1 (en) * | 1999-01-14 | 2005-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6281552B1 (en) * | 1999-03-23 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having ldd regions |
| US6245602B1 (en) * | 1999-11-18 | 2001-06-12 | Xerox Corporation | Top gate self-aligned polysilicon TFT and a method for its production |
| JP4389359B2 (ja) * | 2000-06-23 | 2009-12-24 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP2002076336A (ja) * | 2000-09-01 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置およびｓｏｉ基板 |
| JP4663139B2 (ja) * | 2001-02-16 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6596653B2 (en) * | 2001-05-11 | 2003-07-22 | Applied Materials, Inc. | Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD |
| JP3501793B2 (ja) * | 2001-05-16 | 2004-03-02 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタ及びその製造方法 |
| US6770500B2 (en) * | 2002-03-15 | 2004-08-03 | International Business Machines Corporation | Process of passivating a metal-gated complementary metal oxide semiconductor |
| US6841431B2 (en) * | 2003-01-29 | 2005-01-11 | Chunghwa Picture Tubes, Ltd. | Method for reducing the contact resistance |
| US7300829B2 (en) * | 2003-06-02 | 2007-11-27 | Applied Materials, Inc. | Low temperature process for TFT fabrication |
-
2003
- 2003-06-02 US US10/453,333 patent/US7300829B2/en not_active Expired - Lifetime
-
2004
- 2004-06-01 KR KR1020057023160A patent/KR101199007B1/ko active IP Right Grant
- 2004-06-01 WO PCT/US2004/017236 patent/WO2004112104A2/en active Application Filing
- 2004-06-02 TW TW093115867A patent/TWI291235B/zh not_active IP Right Cessation
-
2007
- 2007-11-27 US US11/946,040 patent/US7915114B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776159B1 (ko) * | 2006-08-31 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 이미지 센서 소자의 컬러필터 제조 방법 |
| KR20200053640A (ko) * | 2017-10-12 | 2020-05-18 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 유발 손상을 감소시키기 위한 프로세스 |
| KR20220132056A (ko) * | 2017-10-12 | 2022-09-29 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 유발 손상을 감소시키기 위한 프로세스 |
| US11670722B2 (en) | 2017-10-12 | 2023-06-06 | Applied Materials, Inc. | Process to reduce plasma induced damage |
Also Published As
| Publication number | Publication date |
|---|---|
| US7300829B2 (en) | 2007-11-27 |
| WO2004112104A2 (en) | 2004-12-23 |
| US20040241920A1 (en) | 2004-12-02 |
| US7915114B2 (en) | 2011-03-29 |
| TWI291235B (en) | 2007-12-11 |
| WO2004112104A3 (en) | 2005-03-17 |
| US20080087960A1 (en) | 2008-04-17 |
| KR101199007B1 (ko) | 2012-11-07 |
| TW200510883A (en) | 2005-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101199007B1 (ko) | 박막 트랜지스터 제조를 위한 저온 프로세스 | |
| US6338990B1 (en) | Method for fabricating thin-film transistor | |
| US7754294B2 (en) | Method of improving the uniformity of PECVD-deposited thin films | |
| US7125758B2 (en) | Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors | |
| JP4018625B2 (ja) | 薄膜トランジスタのための多段階ｃｖｄ法 | |
| EP1899498B1 (en) | Method for manufacturing flat substrates | |
| US8299466B2 (en) | Thin film transistors having multiple doped silicon layers | |
| CN101026093A (zh) | 形成硅层的方法及使用该硅层的显示基板的制造方法 | |
| JPH07235502A (ja) | 半導体装置の製造方法 | |
| US20090155988A1 (en) | Element of low temperature poly-silicon thin film and method of making poly-silicon thin film by direct deposition at low temperature and inductively-coupled plasma chemical vapor deposition equipment therefor | |
| JP2000208775A (ja) | 半導体装置とその製造方法 | |
| TW201104752A (en) | High temperature thin film transistor on soda lime glass | |
| US20080132080A1 (en) | Method of avoiding haze formation on surfaces of silicon-containing PECVD-deposited thin films | |
| JP2002151693A (ja) | ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置 | |
| JPH08288223A (ja) | 薄膜の製造方法 | |
| JP3130660B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3130661B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP5199954B2 (ja) | 半導体装置の製造方法 | |
| JP2000349292A (ja) | 薄膜トランジスタ | |
| JP3130659B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3406386B2 (ja) | 枚葉式プラズマｃｖｄ装置 | |
| KR20040051075A (ko) | 다결정 실리콘의 형성 방법 | |
| JPH10120491A (ja) | 結晶膜の形成方法 | |
| JPH03250624A (ja) | 多結晶シリコン薄膜の成膜方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20161028 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170929 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20181031 Year of fee payment: 7 |