KR20060014553A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 이 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막, 반도체층, 저항성 접촉층 및 도전막을 차례로 적층하는 단계, 상기 도전막, 상기 저항성 접촉층 및 상기 반도체층을 하나의 감광막을 사용하여 패터닝하여, 소스 전극을 포함하는 데이터선, 드레인 전극을 포함하는 화소 전극, 저항성 접촉 부재 및 반도체를 형성하는 단계, 그리고 상기 데이터선, 상기 드레인 전극 및 상기 화소 전극 위에 보호막을 형성하는 단계를 포함한다. 드레인 전극 및 화소 전극을 같은 층에 형성하므로, 화소 전극을 형성하기 위한 별도의 사진 공정이 필요하지 않아 전체 공정을 간소화하여 제조 시간과 비용을 절감하고, 데이터선과 화소 전극 간의 기생 축전기가 일정하여 화질이 좋아진다.
박막트랜지스터표시판, 광마스크, 화소전극, 데이터선, 기생축전기

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선, IIb-IIb' 선 및 IIb'-IIb 선을 따라 잘라 도시한 단면도이다.
도 3 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선, IVb-IVb' 선 및 IVb'-IVb 선을 따라 잘라 도시한 단면도이다.
도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다.
도 7a 및 도 7b는 각각 도 6a 및 도 6b 다음 단계에서의 도면이다.
도 8a 및 도 8b는 각각 도 7a 및 도 7b 다음 단계에서의 도면이다.
도 10a 및 도 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선, XbXb' 선 및 Xb'-Xb 선을 따라 잘라 도시한 단면도로서 도 8a 및 도 8b 다음 단계에서의 도면이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 형성되어 있고, 게이트선과 데이터선에 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터에 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 다수의 복잡한 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
본 발명이 이루고자 하는 한 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 균일하지 않은 데이터선과 화소 전극 간의 기생 축전기로 인한 화질 불량을 줄이는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 특징에 따른 박막 트랜지스터 표시판 제조 방법은, 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막, 반도체층, 저항성 접촉층 및 도전막을 차례로 적층하는 단계, 상기 도전막, 상기 저항성 접촉층 및 상기 반도체층을 하나의 감광막을 사용하여 패터닝하여, 소스 전극을 포함하는 데이터선, 드레인 전극을 포함하는 화소 전극, 저항성 접촉 부재 및 반도체를 형성하는 단계, 그리고 상기 데이터선, 상기 드레인 전극 및 상기 화소 전극 위에 보호막을 형성하는 단계를 포함한다.
상기 기판 위에 광 차단 부재를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 게이트선 형성 단계와 상기 광 차단 부재 형성 단계는 동시에 이루어질 수 있고, 상기 광 차단 부재는 상기 데이터선과 중첩되는 것이 좋다.
상기 감광막은 위치에 따라 두께가 다르며, 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 것이 바람직하다.
상기 데이터선, 화소 전극, 저항성 접촉 부재 및 반도체를 형성하는 단계는, 상기 도전막 위에 상기 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 도전막, 상기 저항성 접촉층 및 반도체층을 식각하는 단계, 상기 감광막의 일부를 제거하고 일부를 남기는 단계, 상기 남은 감광막 부분을 마스크로 하여 상기 도전막과 상기 저항성 접촉층을 식각하는 단계, 그리고 상기 남은 감광막 부분을 제거하는 단계를 포함한다.
상기 데이터선과 상기 화소 전극은 IZO 또는 ITO로 이루어질 수 있다.
상기 보호막을 형성하는 단계는 상기 데이터선의 끝부분을 드러내는 접촉 구멍을 형성하는 단계를 포함하며, 또한 상기 게이트 절연막과 상기 보호막에 상기 게이트선의 끝부분을 드러내는 접촉 구멍을 형성하는 단계를 포함할 수 있다. 또한 상기 보호막을 형성하는 단계는 상기 화소 전극의 적어도 일부분을 드러내는 개구부를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 표시판은 기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체, 상기 반도체 위에 형성되어 있고 소스 전극을 포함하는 데이터선, 상기 반도체 위에 형성되어 있고 상기 소스 전극과 분리되어 있는 드레인 전극, 상기 반도체 위에 형성되어 있고 상기 드레인 전극과 연결되어 있는 화소 전극, 그리고 상기 데이터선, 상기 드레인 전극 및 상기 화소 전극 위에 형성되어 있는 보호막을 포함하고, 상기 반도체는 상기 소스 전극과 상기 드레인 전극 사이를 제외하고, 상기 데이터선, 상기 드레인 전극 및 상기 화소 전극과 동 일한 평면 모양을 가진다.
상기 게이트선과 동일한 층에 위치하고, 상기 데이터선과 중첩되는 광 차단 부재를 더 포함하는 것이 좋다.
상기 보호막은 상기 데이터선의 끝부분을 드러내는 접촉 구멍과 상기 게이트선의 끝부분을 드러내는 접촉 구멍과, 상기 화소 전극의 적어도 일부분을 드러내는 개구부를 가질 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선, IIb-IIb' 선 및 IIb'-IIb 선을 따라 잘라 도시한 단면도의 한 예이다.
도 1 내지 도 2b에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)과 복수의 광 차단 부재(128)가 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하며, 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분을 가지고 있다. 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 돌출부(projection)(127)를 이룬다.
광 차단 부재(128)는 이웃한 게이트선(121) 사이에서 세로 방향으로 길게 뻗어 있다.
게이트선(121)과 광 차단 부재(128)는 물리적 성질이 다른 두개의 막, 즉 하부막(121p, 128p)과 그 위의 상부막(121q, 128q)을 포함한다. 상부막(121q, 128q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(121p 128p)은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어진다. 하부막(121p, 128p) 과 상부막(121q, 128q)의 조합의 예로는 크롬(Cr)/알루미늄(Al)을 들 수 있다. 하지만 비저항이 낮은 금속막을 하부에, 접촉 특성이 우수한 금속막을 상부에 둘 수 있으며, 그 예로는 알루미늄(Al)의 하부막과 몰리브덴(Mo)의 상부막을 들 수 있다. 도 2a 및 도 2b에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로 표시되어 있다.
게이트선(121) 및 광 차단 부재(128)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121) 및 광 차단 부재(128) 위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(191)과 화소 전극(190)이 형성되어 있다.
데이터 전압을 전달하는 데이터선(191)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하고 광 차단 부재(128)와 중첩하며 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분을 가지고 있다. 각 데이터선(191)에서 게이트 전극(124)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(193)을 이루며 화소 전극(190)에서 소스 전극(193)을 향해 뻗어 있는 돌출부가 드레인 전극(195)을 이룬다. 각 소스 전극(193)은 드레인 전극(195)을 일부 둘러싸도록 굽어 있다.
게이트 전극(124), 소스 전극(193) 및 드레인 전극(195)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(193)과 드레인 전극(195) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 반도체(151)를 통하여 데이터 전압을 인가 받은 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결 된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃한 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 돌출부(127)를 두어 중첩 면적을 크게 한다.
데이터선(191) 및 화소 전극(190)은 IZO, ITO 또는 a-ITO(비정질 ITO) 따위의 투명한 도전체 또는 반사성 금속으로 이루어질 수 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(191) 및 화소 전극(190) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
선형 반도체(151)는 데이터선(191)과 화소 전극(190) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 평면 모양을 가진다. 그러나 소스 전극(193)과 드레인 전극(195) 사이를 비롯하여 데이터선(191) 및 드레인 전극(195)에 가리지 않고 노출된 부분을 가지고 있다.
데이터선(191)과 중첩하는 광 차단 부재(128)는 액정 표시 장치의 백라이트(도시하지 않음)로부터 발광되는 빛이 선형 반도체(151)에 전달되는 것을 차단하며, 데이터선(191)이 단선될 경우 데이터 전압의 우회로로 사용될 수 있다.
데이터선(191), 화소 전극(190), 노출된 반도체(154) 부분 및 게이트 절연막(140) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질이나, 플라 스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수가 약 4.0 이하인 저유전율 절연 물질 또는 질화 규소 따위의 무기질로 이루어질 수 있으며, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)은 데이터선(191)의 끝 부분을 드러내는 복수의 접촉 구멍(contact hole)(182)을 가지고 있으며, 화소 전극(190)을 노출하는 복수의 개구부(187)를 가지고 있다. 또한 보호막(180)과 게이트 절연막(140)은 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(181)을 가지고 있다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 10b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선, IVb-IVb' 선 및 IVb'-IVb 선을 따라 잘라 도시한 단면도이다. 도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이고, 도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다. 또한, 도 7a 및 도 7b는 각각 도 6a 및 도 6b 다음 단계에서의 도면이고 도 8a 및 도 8b는 각각 도 7a 및 도 7b 다음 단계에서의 도면이다. 도 10a 및 도 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선, XbXb' 선 및 Xb'-Xb 선을 따라 잘라 도시한 단면도로서 도 8a 및 도 8b 다음 단계에서의 도 면이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 크롬막과 알루미늄막을 스퍼터링 따위의 방법으로 연속하여 증착하고 사진 식각하여 복수의 게이트 전극(124)과 복수의 돌출부(127)를 포함하는 복수의 게이트선(121)과 복수의 광 차단 부재(128)를 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 이어, IZO막을 스퍼터링으로 적층하여 투명 도전체층(90)을 형성한 다음 그 위에 감광막을 1 μm 내지 2 μm의 두께로 도포한다. 스퍼터링 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
그 후, 광마스크(도시하지 않음)를 통하여 감광막에 빛을 조사한 후 현상한다. 현상된 감광막(70)의 두께는 위치에 따라 다른데, 도 5a 및 5b에서 감광막(70)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 72와 74로 나타내었고 영역(C)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 투명 도전체층(90)이 드러나 있기 때문이다. 제1 부분(72)과 제2 부분(74)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(74)의 두께를 제1 부분(72)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자(lattice) 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(72, 74)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 9 내지 10b에 도시한 바와 같은 복수의 소스 전극(193)을 각각 포함하는 복수의 데이터선(191), 복수의 드레인 전극(195)을 포함하는 복수의 화소 전극(190)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체 (151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 투명 도전체층(90), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 투명 도전체층(90), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 투명 도전체층(90), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 투명 도전체층(90), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 채널 영역(B)에 위치한 투명 도전체층(90) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 투명 도전체층(90)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 투명 도전체층(90)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
첫 번째 예에 대하여 도 6a 내지 도 8b를 참고로 하여 상세하게 설명하면 다음과 같다.
먼저, 도 6a 및 도 6b에 도시한 것처럼, 감광막(72, 74)을 마스크로하여 투명 도전체층(90)의 제3부분을 제거한 후, 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 제3 부분을 제거한다
다음, 도 7a 및 도 7b에 도시한 것처럼, 애싱(ashing) 공정을 실시하여 감광막의 제2 부분(74)을 제거하여 아래의 투명 도전체층(194)을 노출시킨다. 애싱 종결 시점은 얇은 감광막 부분(74)이 완전히 제거되는 시점으로 한다. 감광막의 제2 부분(74)을 제거할 때 감광막의 제1 부분(72)의 두께가 줄겠지만, 감광막의 제2 부분(74)의 두께가 감광막의 제1 부분(72)보다 얇기 때문에 제1 부분(72)이 제거되지는 않는다.
감광막의 제2 부분(74)의 제거는 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분의 제거와 동시에 수행할 수 있다.
도 8a 및 도 8b에 도시한 것처럼, 남은 감광막(72)을 식각 마스크로 채널 영역(B)의 투명 도전체층(194)과 불순물 비정질 규소층(160) 부분을 제거한 후, 애싱 공정을 실시하여 남은 감광막 부분(97)을 제거한다
이때, 채널 영역(B)에 위치한 반도체(151)의 돌출부(154)의 위 부분이 제거되어 두께가 얇아질 수도 있으며 남은 감광막(72)도 이때 어느 정도의 두께로 식각될 수 있다.
이렇게 하면, 도 9 내지 도 10b에 도시한 바와 같이, 투명 도전체층(194) 각각이 하나의 데이터선(191)과 복수의 화소 전극(190)으로 분리되면서 완성되고, 불순물 비정질 규소층(160) 각각의 하나의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)로 나뉘어 완성된다.
이처럼 데이터선(191)과 화소 전극(190)이 동일한 층에 형성됨에 따라, 분할 노광시의 정렬 오차와 관계없이 인접한 데이터선(191)과 화소 전극(190) 간의 간격이 일정하게 유지되어, 이들 사이에 생성되는 기생 축전기도 일정한 용량을 갖는다.
이어, 노출된 게이트 절연막(140), 노출된 반도체층(151), 데이터선(191) 및 화소 전극(190) 위에 보호막(180)을 적층한 후, 보호막(180) 및 게이트 절연막(140)을 식각하여, 화소 전극(190)을 드러내는 개구부(187)와 게이트선(121)의 끝 부분 및 데이터선(191)의 끝 부분을 드러내는 접촉 구멍(181, 182)을 형성한다(도 1과 도 2a 및 도 2b 참조). 그런 후 접촉 구멍(181)을 통하여 드러난 게이트선(121)의 상부막(121q) 부분을 전면 식각으로 제거한다.
본 실시예에서 데이터선(191), 드레인 전극(195) 및 화소 전극(190)을 같은 층에 형성하므로, 화소 전극(190)을 형성하기 위한 별도의 사진 공정이 필요하지 않다.
이상에서 설명한 바와 같이 본 발명에 따르면 데이터선과 화소 전극을 동일한 층에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하 여 전체 공정을 간소화화고, 박막 트랜지스터 표시판의 제조 시간과 비용을 절감할 수 있다.
또한 데이터선과 화소 전극 사이의 간격이 일정하므로, 이들 사이에 생기는 기생 축전기의 용량이 일정하고, 그에 따라 기생 축전기의 용량 차이로 인한 화질 불량이 없어져 표시 장치의 화질이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (15)

  1. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막, 반도체층, 저항성 접촉층 및 도전막을 차례로 적층하는 단계,
    상기 도전막, 상기 저항성 접촉층 및 상기 반도체층을 하나의 감광막을 사용하여 패터닝하여, 소스 전극을 포함하는 데이터선, 드레인 전극을 포함하는 화소 전극, 저항성 접촉 부재 및 반도체를 형성하는 단계, 그리고
    상기 데이터선, 상기 드레인 전극 및 상기 화소 전극 위에 보호막을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 기판 위에 광 차단 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 게이트선 형성 단계와 상기 광 차단 부재 형성 단계는 동시에 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 광 차단 부재는 상기 데이터선과 중첩되는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 감광막은 위치에 따라 두께가 다른 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 감광막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 데이터선, 화소 전극, 저항성 접촉 부재 및 반도체를 형성하는 단계는,
    상기 도전막 위에 상기 감광막을 형성하는 단계,
    상기 감광막을 마스크로 하여 상기 도전막, 상기 저항성 접촉층 및 반도체층을 식각하는 단계,
    상기 감광막의 일부를 제거하고 일부를 남기는 단계,
    상기 남은 감광막 부분을 마스크로 하여 상기 도전막과 상기 저항성 접촉층을 식각하는 단계, 그리고
    상기 남은 감광막 부분을 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제1항에서,
    상기 데이터선과 상기 화소 전극은 IZO 또는 ITO로 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  9. 제1항에서,
    상기 보호막을 형성하는 단계는 상기 데이터선의 끝부분을 드러내는 접촉 구멍을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제1항에서,
    상기 보호막을 형성하는 단계는 상기 게이트 절연막과 상기 보호막에 상기 게이트선의 끝부분을 드러내는 접촉 구멍을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제1항에서,
    상기 보호막을 형성하는 단계는 상기 화소 전극의 적어도 일부분을 드러내는 개구부를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 기판 위에 형성되어 있는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체,
    상기 반도체 위에 형성되어 있고 소스 전극을 포함하는 데이터선,
    상기 반도체 위에 형성되어 있고 상기 소스 전극과 분리되어 있는 드레인 전극,
    상기 반도체 위에 형성되어 있고 상기 드레인 전극과 연결되어 있는 화소 전극, 그리고
    상기 데이터선, 상기 드레인 전극 및 상기 화소 전극 위에 형성되어 있는 보호막
    을 포함하고,
    상기 반도체는 상기 소스 전극과 상기 드레인 전극 사이를 제외하고, 상기 데이터선, 상기 드레인 전극 및 상기 화소 전극과 동일한 평면 모양을 가지는
    박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 게이트선과 동일한 층에 위치하고, 상기 데이터선과 중첩되는 광 차단 부재를 더 포함하는 박막 트랜지스터 표시판.
  14. 제12항에서,
    상기 보호막은 상기 데이터선의 끝부분을 드러내는 접촉 구멍과 상기 게이트선의 끝부분을 드러내는 접촉 구멍을 가지는 박막 트랜지스터 표시판.
  15. 제12항에서,
    상기 보호막은 상기 화소 전극의 적어도 일부분을 드러내는 개구부를 가지는 박막 트랜지스터 표시판.
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