KR20060011622A - 반도체소자의 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 HfO2 공정시 하부전극 표면이 산화되는 것을 방지하면서 고품질의 HfO2를 얻을 수 있는 반도체소자의 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 산화저항막(RTN을 이용한 실리콘질화막)을 형성하는 단계, 상기 산화저항막 상에 하프늄옥사이드의 균일한 성장을 위한 성장 버퍼층(ALD를 이용한 SiO2)을 형성하는 단계, 상기 성장 버퍼층 상에 하프늄옥사이드를 형성하는 단계, 및 상기 하프늄옥사이드 상에 상부전극을 형성하는 단계를 포함한다.
캐패시터, 산화저항막, 급속열질화, RTN, 성장버퍼층, 하프늄옥사이드

Description

반도체소자의 캐패시터 및 그 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 종래기술에 따른 SIS 캐패시터의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 SIS 캐패시터의 구조를 도시한 도면,
도 3a 내지 도 3d는 도 2에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부전극 22 : 산화저항막
23 : 성장버퍼층 24 : HfO2
25 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 캐패시터 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나, 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다. 따라서, 현재 DCS(Di-Chloro-Silane) 가스를 사용하여 증착한 실리콘질화막(Si3N4)을 유전체로 사용하고 있는 DRAM용 NO(Nitride/Oxide) 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장전극을 사용하고 있음에도 불구하고, 그 높이가 계속적으로 증가하고 있다.
한편, NO 캐패시터가 256M 이상의 차세대 DRAM 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에 Ta2O5, Al2O3, HfO 2 등의 고유전상수를 갖는 유전막을 채용한 캐패시터 소자의 개발이 본격적으로 진행되고 있다.
그러나, 등가산화막두께(Tox.eq) 관점에서 보면, 유전상수가 낮은 실리콘질화막을 채용한 캐패시터는 더이상 등가산화막두께를 40Å 이하로 낮출 수가 없으며, Ta2O5를 채용한 캐패시터는 제조 특성상 하부전극의 산화가 심하게 발생하여 저유전산화막이 비교적 두껍게 형성되기 때문에 사실상 등가산화막두께를 30Å 이하로 낮출 수가 없고, 또한 상부전극 형성후 고온 열공정에 의한 유전막의 열화로 누 설전류가 발생하는 문제점을 갖고 있다.
이러한 유전성의 한계를 극복하기 위해 HfO2, Al2O3를 채용한 캐패시터가 제안되었다. 그러나, Al2O3(ε=8)는 유전상수가 아주 크지 않기 때문에 충전용량 확보에 제약이 있다. 한편, HfO2는 유전상수가 20∼25 정도로 매우 커서 충전용량 확보가 유리하다.
도 1은 종래기술에 따른 SIS(Silicon Insulator Silicon) 캐패시터의 구조를 도시한 도면이다.
도 1을 참조하면, 종래 SIS 캐패시터는, 폴리실리콘막으로 형성된 하부전극(11), 하부전극(11) 상에 형성된 HfO2(12), HfO2(12) 상에 형성된 폴리실리콘막으로 형성된 상부전극(13)을 포함한다.
위와 같은 종래기술은 HfO2(12)의 증착 및 후속 열처리 공정에 의해 하부전극(11) 표면이 산화되는 것을 방지하고자 HfO2(12) 형성전에 급속열질화(Rapid Thermal Nitridation; RTN) 공정을 진행하여 하부전극(11)과 HfO2(12)의 계면에 산화저항막 역할을 하는 실리콘질화막(Silicon nitride, 14)을 형성하고 있다.
그러나, 종래기술은 급속열질화를 통해 형성한 실리콘질화막(14) 위에 HfO2(12)를 형성하므로, HfO2(12)의 막 품질(Layer quality)이 매우 불량하다. 즉,실리콘질화막(14) 위에서 HfO2(12)을 균일하게 성장시키기가 매우 어렵고, 또한 후 속 열처리 공정을 거치는동안 보이드(void)가 발생하는 등 열적으로도 매우 불안정해진다.
통상적으로, HfO2는 실리콘산화막(SiO2)과 같은 산화막 또는 폴리실리콘막 위에서는 성장이 잘 이루어져 균일한 막 품질을 보이나, 실리콘질화막과 같은 질화막 위에서는 성장이 잘 이루어지지 않아 막 품질이 매우 불량한 것으로 알려져 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, HfO2 공정시 하부전극 표면이 산화되는 것을 방지하면서 고품질의 HfO2를 얻을 수 있는 반도체소자의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극, 상기 하부전극 상의 산화저항막, 상기 산화저항막 상의 성장버퍼층, 상기 성장버퍼층 상의 하프늄옥사이드, 및 상기 하프늄옥사이드 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 산화저항막은 실리콘질화막이고, 상기 성장버퍼층은 실리콘산화막인 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 산화저항막을 형성하는 단계, 상기 산화저항막 상에 하프늄옥사이드의 균일한 성장을 위한 성장 버퍼층을 형성하는 단계, 상기 성장 버퍼층 상에 하프늄옥사이드를 형성하는 단계, 및 상기 하프늄옥사이드 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 성장 버퍼층은 실리콘산화막으로 형성하는 것을 특징으로 하며, 상기 산화저항막은 급속열질화를 이용한 실리콘질화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 SIS 캐패시터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 하부전극(21), 하부전극(21) 상에 형성된 산화저항막(22), 산화저항막(22) 상에 형성된 성장 버퍼층(Buffer for growing HfO2, 23), 성장버퍼층(23) 상의 하프늄옥사이드(HfO2, 24), 하프늄옥사이드(24) 상의 상부전극(25)을 포함한다. 이하, 하프늄옥사이드(24)를 HfO2(24)라 약칭한다.
도 2에서, 하부전극(21)과 상부전극(25)은 불순물이 도핑된 폴리실리콘막이다. 이때, 폴리실리콘막은 인(Phosphorous)이 도핑되어 있다.
그리고, 산화저항막(22)은 HfO2(24) 공정시 하부전극(21) 표면이 산화되는 것을 방지하기 위한 것으로 급속열질화(RTN) 공정을 통해 형성한 실리콘질화막(SiN)이다.
그리고, 성장버퍼층(23)은 HfO2(24)의 막품질을 균일하게 하기 위해 도입된 버퍼층으로 실리콘산화막(SiO2)이다. 여기서, 성장버퍼층(23)으로 사용된 실리콘산화막은 원자층증착(Atomic Layer Deposition; ALD) 방식으로 형성하고, 그 두께는 3Å∼10Å 정도로 매우 얇다.
도 3a 내지 도 3d는 도 2에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 폴리실리콘막을 이용하여 하부전극(21)을 형성한다. 이때, 하부전극(21)으로 폴리실리콘막 증착시 인(P) 또는 비소(As)와 같은 불순물을 도핑시켜 하부전극(21)이 전기전도성을 갖도록 한다. 한편, 하부전극(21)인 폴리실리콘막 증착 공정은 스퍼터링법(sputtering), 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 원자층증착법(Atomic Layer Deosition; ALD)을 이용한다.
다음으로, 하부전극(21) 표면의 자연산화막(native oxide)을 제거하기 위해 전세정 공정을 진행한다. 이때, 전세정(pre-cleaning) 공정은 HF 혼합액(H2O/HF=10∼100배 희석된 HF 또는 NH4F/HF=5∼500배로 혼합)을 이용한다.
여기서, HF 혼합액을 이용한 전세정 과정 전/후에 하부전극(21) 표면상의 무기물 또는 유기물 등의 이물질을 제거하기 위해 NH4OH 혼합액(NH4OH:H2O 2:H2O) 또는 H2SO4 혼합액(H2SO4:H2O2)을 사용하여 하부전극(21) 표면을 한번 더 세정할 수도 있 다.
도 3b에 도시된 바와 같이, 하부전극(21) 상에 산화저항막(22)을 형성한다. 이때, 산화저항막(22)은 하부전극(21) 표면을 급속열질화(RTN)시켜 형성한 실리콘질화막으로, 후속 HfO2 공정시 하부전극(21) 표면의 산화를 방지하여 누설전류를 감소시키는 역할을 한다.
예컨대, 하부전극(21) 표면을 질화시키기 위한 급속열질화(RTN) 방법은, 급속열처리 챔버내에서 800℃∼1000℃의 NH3(25sccm∼250sccm) 분위기에서 30초∼120초동안 어닐링한다.
도 3c에 도시된 바와 같이, 산화저항막(22) 상에 성장버퍼층(23)을 형성한다. 이때, 성장버퍼층(23)은 후속 HfO2 성장이 균일하게 이루어지도록 하기 위해 도입된 버퍼층으로, 원자층증착(ALD) 방법을 이용하여 증착한 실리콘산화막이다.
성장버퍼층(23)이 되는 실리콘산화막의 원자층 증착 공정시, 프리커서(Precursor)로는 TCS(Trichlorosilane, SiHCl3) 또는 HCD(Hexachlorodisilane, Si2Cl6)를 사용하고, 기판온도는 상온∼200℃ 범위이며, 산화제는 H2O를 사용한다.
예컨대, 기판온도를 상온∼200℃로 유지하면서 TCS 또는 HCD와 같은 실리콘소스를 챔버내에 0.1초∼10초 동안 흘려주는 실리콘소스 공급 스텝을 진행한다. 이처럼, 실리콘소스를 챔버내에 공급하면, 기판 표면에 실리콘소스가 흡착된다. 다음으로, 미반응 실리콘소스를 퍼지하기 위해서 질소 또는 아르곤 가스를 0.1초∼10초 동안 흘려주는 퍼지스텝을 진행한다. 이어서, 산화제인 H2O를 챔버내에 0.1∼10초 동안 흘려주는 산화제 공급 스텝을 진행한다. 이때, 기판에 흡착된 실리콘소스와 H2O의 반응하여 원자층 단위의 SiO2이 형성된다. 이어서, 미반응 H2O 및 반응부산물을 제거하기 위하여 질소 또는 아르곤가스를 챔버내에 흘려주는 퍼지스텝을 진행한다.
상술한 바와 같이, 실리콘소스 공급 스텝, 퍼지스텝, 산화제 공급 스텝 및 퍼지 스텝의 단계를 수회 반복하므로써 3Å∼10Å 두께의 스텝커버리지특성이 우수한 SiO2 박막을 형성한다.
한편, 산화저항막(22)으로 사용된 실리콘질화막 위에서 산화공정을 통해 SiO2 박막을 형성하는 것은 매우 어려우나, 원자층증착방식을 이용하면 쉽게 SiO2 박막을 형성할 수 있고, 또한 스텝커버리지특성이 우수한 것으로 알려진 원자층증착방식을 이용하여 SiO2 박막을 형성하므로 후속 HfO2의 성장이 매우 균일해진다.
위와 같은 일련의 공정에 의해 형성한 성장버퍼층(23)인 SiO2 위에서는 HfO2가 고품질을 갖고 용이하게 성장할 수 있다.
도 3d에 도시된 바와 같이, 성장버퍼층(23) 상에 HfO2(24)를 증착한다. 이때, HfO2(24)는 원자층증착방식을 이용하여 50Å∼100Å 두께로 증착한다.
HfO2(24)의 원자층증착 공정시, 하프늄성분의 소스가스는 TEMAHf[Tetrakis- Ethyl-Methyl-Amino-Hafnium, Hf(N(CH3)C2H5)4] 등의 유기금속화합물을 전구체로 사용하고, 반응가스는 O3 또는 O2를 사용한다. 이때, 소스가스는 50sccm∼500sccm으로 흘려주고, 반응가스는 0.1slm∼1slm으로 흘려주며, 반응가스인 O3의 농도는 200±20g/m3이다. 그리고, HfO2(24)의 증착온도는 200℃∼300℃의 온도 범위이다.
그리고, HfO2(24)를 증착한 후에는 유전특성 확보를 위해 질소(N2) 분위기(유량:0.5slm∼ 1slm)의 상압 또는 감압 분위기에서 급속열처리한다. 이때, 급속열처리는 600℃∼800℃에서 1분∼3분동안 실시한다.
다음으로, HfO2(24) 상에 상부전극(25)을 형성한다. 이때, 상부전극(25)은 하부전극(21)과 동일하게 인(P) 또는 비소(As)와 같은 불순물이 도핑된 폴리실리콘막으로 형서한다.
상술한 본 발명의 캐패시터는 콘케이브(Concave) 구조 또는 실린더(Cylinder) 구조의 캐패시터에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 급속열질화를 통해 형성한 산화저항막을 구비하고, HfO2을 성장버퍼층(SiO2) 상에서 성장시키므로써, 하부전극 표면의 산화를 방지함과 동시에 막 품질이 우수한 HfO2를 얻을 수 있어 캐패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 하부전극;
    상기 하부전극 상의 산화저항막;
    상기 산화저항막 상의 성장버퍼층;
    상기 성장버퍼층 상의 하프늄옥사이드; 및
    상기 하프늄옥사이드 상의 상부전극
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 산화저항막은 실리콘질화막이고, 상기 성장버퍼층은 실리콘산화막인 것을 특징으로 하는 캐패시터.
  3. 제2항에 있어서,
    상기 성장버퍼층은, 3Å∼10Å 두께인 것을 특징으로 하는 캐패시터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 하부전극과 상기 상부전극은 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 캐패시터.
  5. 하부전극을 형성하는 단계;
    상기 하부전극 상에 산화저항막을 형성하는 단계;
    상기 산화저항막 상에 하프늄옥사이드의 균일한 성장을 위한 성장 버퍼층을 형성하는 단계;
    상기 성장 버퍼층 상에 하프늄옥사이드를 형성하는 단계; 및
    상기 하프늄옥사이드 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  6. 제5항에 있어서,
    상기 성장 버퍼층은,
    실리콘산화막으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 실리콘산화막은,
    원자층증착 방법을 이용하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘산화막은,
    실리콘소스로 TCS 또는 HCD를 이용하고, 산화제로 H2O를 이용하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제5항에 있어서,
    상기 성장 버퍼층은,
    3Å∼10Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 산화저항막은, 실리콘질화막으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘질화막은, 급속열질화 방법으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제11항에 있어서,
    상기 급속열질화는, 800℃∼1000℃의 NH3 분위기에서 30초∼120초동안 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
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