KR20060008031A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20060008031A
KR20060008031A KR1020040057684A KR20040057684A KR20060008031A KR 20060008031 A KR20060008031 A KR 20060008031A KR 1020040057684 A KR1020040057684 A KR 1020040057684A KR 20040057684 A KR20040057684 A KR 20040057684A KR 20060008031 A KR20060008031 A KR 20060008031A
Authority
KR
South Korea
Prior art keywords
oxide film
deposition
field oxide
etching
pad
Prior art date
Application number
KR1020040057684A
Other languages
English (en)
Other versions
KR100587085B1 (ko
Inventor
정광복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040057684A priority Critical patent/KR100587085B1/ko
Publication of KR20060008031A publication Critical patent/KR20060008031A/ko
Application granted granted Critical
Publication of KR100587085B1 publication Critical patent/KR100587085B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 필드산화막 형성시의 필드산화막 증착을 위한 CVD 공정시 실리콘 소스 가스 공급관의 첨담에 펄스 밸브를 연결해서 상기 필드산화막의 증착 및 에치를 연속적으로 실시하여 필드산화막의 오버행에 의한 보이드 발생을 방지하므로, 후속 공정에서의 불량발생을 방지하여 공정수율 및 소자의 동작 특성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래 기술에 따른 반도체소자의 평면 SEM 사진.
도 2는 본 발명에 따른 반도체소자 제조에 사용되는 필드산화막 증착 장비를 도시한 도면.
도 3은 트링거 펄스(tringger pulse)의 주기를 도시한 도면.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트렌치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 소자분리산화막 형성 공정시의 실리콘 공급 가스의 밸브에 스위칭 밸브를 장치하여 증착-에칭 공정이 반복되도록하여 STI 공정에서의 보이드 발생을 방지하고 트렌치를 원활하게 메울 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트렌치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
도시되어 있지는 않으나, 종래 기술에 따른 반도체소자의 제조방법으로 살펴보면 다음과 같다.
먼저, 반도체기판상에 패드산화막과 질화막을 형성하고, 소자분리 마스크로 패터닝하여 반도체기판에서 소자분리 영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴과 패드산화막 패턴을 형성한다.
그다음 상기 질화막 패턴에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트렌치를 형성하고, 상기 구조의 전표면에 필드산화막을 도포하여 트렌치를 메우고, 상기 필드산화막의 상부를 화학-기계적 연마(chemical mechanical polishing ; 이하 CMP라 칭함) 등의 방법으로 식각하여 평탄화시킨 후, 상기 패드질화막과 패드산화막을 제거한다. 여기서 상기 필드산화막은 비활성 가스인 He 및 Rf를 이용한 플라즈마 발생 상태에서 일정시간 동안 SiH4 가스 60sccm, O2 75sccm을 주입하여 형성한다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 90㎚ 이하의 디자인룰을 가지는 고집적 소자에 사용되는 STI 공정에서는 상기 트렌치를 3000Å 이상의 깊이로 형성하고, 필드산화막 도포는 2000Å/분 정도의 비율로 형성하므로, 가장 악조건의 갭필 간격이 약 80-90㎚ 정도가 되어, 70㎚ 이하의 간격은 메우기 어려워 도 1에서와 같은 보이드가 형성되어 후속 공정시 배선간 단락이나, 기판 손상등으로 공정수율 및 소자의 동작 특성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 필드산화막 형성 공정시 실리콘 소스 가스 밸브의 첨단에 스위칭 밸브를 설치하여 필드산화막 증착 단계에서 증착과 식각이 반복되어 오버행에 의한 보이드 생성을 방지하여 공정수율 및 소자의 동작 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판상에 패드산화막과 질화막을 순차적으로 형성하는 공정과, 상기 질화막과 패드산화막을 소자분리마스크를 이용한 패터닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과, 상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트렌치를 형성하는 공정과, 상기 구조의 전표면에 필드산화막을 형성하되, 실리콘 소스 가스 공급관의 첨단에 펄스 밸브가 부착되어있는 증착 장비를 사용하여 필드산화막 형성 공정시 소정 주기로 실리콘 소스 가스를 온/오프시켜 필드산화막 증착과 에칭이 반복되도록하여 증착하는 공정을 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 펄스 밸브는 펄스 주파수가 1-100kHz 이고, 증착-에치 공정의 비율은 증착 공정을 10-90% 진행하고, 주기는 수 msc-수초의 간격으로 실시하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상게하게 설명 하도록 한다.
도 2는 본 발명에 따른 반도체소자의 제조 장치의 개략도로서, 필드산화막 제조를 위한 증착장치이다.
통상의 CVD 장비로서 챔버 내부의 테이블상에 웨리퍼가 탑재되고, 테이블에 연결된 Rf 파워가 플라즈마를 생성하며, O2, He 및 SiH4 의 소스 및 운반 가스 공급라인을 가지고 있고, 상기 실리콘 소스가스 공급장치에 펄스 밸브를 연결되어 있어, 필드산화막 형성공정시 펄스 파워 공급기가 도 3에서와 같은 펄스 신호를 입력시켜 일정 주기로 실리콘 소스 공급라인을 개폐시켜 실리콘 소스 가스를 개폐시켜 산화막 증착과 에치가 반복되어 산화막 증착과 에치백이 반복되어 STI 공정에서 트렌치 상부의 필드산화막에 오버행이 형성되는 것을 방지한다.
여기서, 펄스 밸브는 도 3에 도시된 바와 같이, 10kHz의 50% 증착공정을 나타내며, 펄스 주파수는 1-100kHz 이고, 증착-에치공정의 비율은 증착 공정 10-90% 까지 진행 할 수 있으며, 주기는 수 msc- 수초의 간격으로 실시한다.
상기의 장비를 사용하여 소자분리 공정을 진행하면 다음과 같다.
먼저, 반도체기판상에 패드산화막과 질화막을 순차적으로 형성하고, 소자분리 마스크를 이용한 사진식각 공정으로 상기 질화막과 패드산화막을 패터닝하여 반도체기판에서 소자분리 영역으로 예정되어있는 부분을 노출시키는 질화막 패턴과 패드산화막 패턴을 형성한 후, 상기 질화막 패턴에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트렌치를 형성한다.
그 다음 도 2의 장비를 이용하여 상기 구조의 전표면에 필드산화막을 도포하 여 트렌치를 메우고, 상기 필드산화막 상부를 CMP(chemical mechanical polishing) 등의 방법으로 식각하여 평탄화시킨 후, 상기 질화막과 패드산화막 패턴을 제거한다.
이상에서와 같이, 본 발명은 STI 공정에서 필드산화막 형성시에 실리콘 소스를 펄스 제너레이트시켜 산화막 증착과 식각을 반복하여 오버행이나 불량 발생을 방지하므로, 공정수율 및 소자의 동작 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (2)

  1. 반도체기판상에 패드산화막과 질화막을 순차적으로 형성하는 공정과,
    상기 질화막과 패드산화막을 소자분리마스크를 이용한 패터닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트렌치를 형성하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하되, 실리콘 소스 가스 공급관의 첨단에 펄스 밸브가 부착되어있는 증착 장비를 사용하여 필드산화막 형성 공정시 소정 주기로 실리콘 소스 가스를 온/오프시켜 필드산화막 증착과 에칭이 반복되도록하여 증착하는 공정을 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 펄스 밸브는 펄스 주파수가 1-100kHz 이고, 증착-에치공정의 비율은 증착 공정을 10-90% 진행하고, 주기는 수 msc-수초의 간격으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
KR1020040057684A 2004-07-23 2004-07-23 반도체소자의 제조방법 KR100587085B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040057684A KR100587085B1 (ko) 2004-07-23 2004-07-23 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040057684A KR100587085B1 (ko) 2004-07-23 2004-07-23 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060008031A true KR20060008031A (ko) 2006-01-26
KR100587085B1 KR100587085B1 (ko) 2006-06-08

Family

ID=37119183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040057684A KR100587085B1 (ko) 2004-07-23 2004-07-23 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100587085B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905278B1 (ko) * 2007-07-19 2009-06-29 주식회사 아이피에스 박막증착장치, 박막증착방법 및 반도체 소자의 갭-필 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905278B1 (ko) * 2007-07-19 2009-06-29 주식회사 아이피에스 박막증착장치, 박막증착방법 및 반도체 소자의 갭-필 방법

Also Published As

Publication number Publication date
KR100587085B1 (ko) 2006-06-08

Similar Documents

Publication Publication Date Title
KR101292025B1 (ko) 강하고 얕은 트렌치 절연 구조들 및 얕은 트렌치 절연구조물들을 형성하는 방법
US7018905B1 (en) Method of forming isolation film in semiconductor device
KR100587085B1 (ko) 반도체소자의 제조방법
US7279393B2 (en) Trench isolation structure and method of manufacture therefor
US7858488B2 (en) Method of forming a device isolation film of a semiconductor device
KR100842508B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR20070008114A (ko) 반도체 소자의 소자분리막 제조방법
KR100895388B1 (ko) 반도체소자의 제조방법
KR100712984B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100645203B1 (ko) 에피 실리콘층 성장 방법
JP2010021296A (ja) 半導体装置の製造方法
KR100688778B1 (ko) 반도체 소자의 제조 방법
KR100688777B1 (ko) 반도체 소자의 제조 방법
KR100763702B1 (ko) 폴리 스트링거를 방지하는 반도체 소자의 ｓｔｉ형성 방법
KR100842904B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20040060417A (ko) 반도체소자의 소자분리방법
KR100743619B1 (ko) 반도체장치의 트렌치 형성방법
KR100637095B1 (ko) 반도체 소자의 제조방법
KR100620171B1 (ko) 반도체 소자의 섀로우 트랜치 분리막 제조방법
KR100473728B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100826776B1 (ko) 반도체 소자의 소자 분리막 형성 방법
US6780774B2 (en) Method of semiconductor device isolation
KR20060131343A (ko) 반도체 장치의 패턴 매립 방법
KR20080062560A (ko) 반도체 소자의 소자분리막 형성방법
JP2006135209A (ja) 基板の製造方法および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee