KR20060003859A - 결함 없는 평탄 박막의 처리 방법 - Google Patents

결함 없는 평탄 박막의 처리 방법 Download PDF

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Abstract

본 발명의 방법은 반도체 웨이퍼 표면에 구리로 이루어진 상호 연결부를 형성한다. 방법 도중, 초기에 좁은 형상부(322)와 대형 형상부(326)가 웨이퍼 상부 표면에 제공되고, 기본 구리 층(334a)은 전기화학 증착 방법을 사용하여 증착된다. 기본 구리층은 형상부를 완전히 채우고, 좁은 형상부 위의 평탄한 표면과 대형 형상부 위의 평탄하지 않은 표면을 형성한다. 전기화학 기계적인 증착 방법을 사용하여 제 2 구리층(334b)이 기본 구리 층위에 증착되어 좁은 형상부와 대형 형상부 위에 평탄한 구리층을 형성한다. 이러한 방법 단계 이후, 평탄한 구리 층의 두께는 전기연마 방법을 사용하여 감소된다.

Description

결함 없는 평탄 박막의 처리 방법{DEFECT-FREE THIN AND PLANAR FILM PROCESSING}
본 출원은 2002년 7월 22일 출원되었고 발명의 명칭이 “평탄한 금속 전기-증착”이며 본 명세서에서 특별히 참조로써 병합된 미국 특허출원 제10/201,606호(NT-254)의 부분 연속출원이다.
본 발명은 반도체 집적회로 제조에 관한 것으로, 보다 상세하게는 전도층의 평탄한 증착 및 연마 방법에 관한 것이다.
종래의 반도체 디바이스는 일반적으로 실리콘 기판과 같은 반도체 기판과, 이산화 실리콘과 전도성 경로, 또는 전도성 재질로 이루어진 상호 연결부와 같이 순차적으로 형성된 복수의 유전 중간층을 포함한다. 구리와 구리 합금은 이들의 우수한 전자이동(electro-migration)과 낮은 고유저항 특성으로 인해 상호연결부 재질로서 최근에 상당한 주목을 받고 있다. 상호연결부는 유전 층에 에칭된 형상 또는 공동부에 금속화 방법을 통해 구리를 채움으로써 형성된다. 구리 금속화의 바람직한 방법은 전기 도금이다. 집적회로 내에서 상호연결부 네트워크의 다중 레벨은 기판 표면에 대해 수평으로 확장된다. 순차적인 층에 형성된 상호연결부는 비어(vias) 또는 접촉부를 사용하여 전기적으로 연결될 수 있다.
전형적인 방법에 있어서, 첫 번째로, 반도체 기판에 절연층이 형성된다. 절연층 내에 트렌치와 비어와 같은 형상 또는 공동부를 형성하기 위하여 패터닝과 에칭 방법이 수행된다. 그 후, 배리어/접착제 층과 시드(seed) 층이 패턴화된 표면 위에 증착되고, 구리와 같은 도체는 전기도금되어 모든 형상부를 채운다. 그러나, 형상부를 구리로 채우는 것에 덧붙여 도금 방법에서는, 또한 기판의 상부 표면 위에 여분의 구리를 증착시킨다. 이러한 초과 구리는 “과도한 구리”(“overburden”)로 불리고, 후속 방법 단계에서 제거할 필요가 있다. 표준 도금 방법에 있어서, 이러한 과도한 구리는, 전기화학 증착(Electrochemical Deposition : ECD) 방법이 웨이퍼 위에 큰 형상을 등각 방식으로 덮기 때문에, 큰 지형(topography)을 갖는다. 예컨대, 0.5㎛ 깊이의 형상을 갖는 웨이퍼는, 약 5㎛ 보다 넓은 형상을 포함하여 모든 형상의 완전하고 결함이 없는 채움을 보장하기 위하여, 표준 ECD 방법에 의해 0.8㎛ 두께의 구리로 덮일 수 있다. 따라서, 최종 구리 표면은 큰 형상 위의 약 0.5㎛ 단차를 갖는 지형을 가질 수 있다. 종래에, 구리 도금 이후, 이러한 지형의 표면을 먼저 전체적으로 평탄화하고, 이후 과도한 구리 층의 두께를 배리어층의 표면 레벨까지 줄이기 위하여, CMP 방법이 사용되며, 이러한 배리어층은 이후 공동부 내의 도체만을 남기고 제거된다. CMP는 비용이 많이 들고 시간 소모적인 방법이다. CMP 방법에서 사용된 높은 압력은 또한 이산화 실리콘보다 기계적으로 더 약한 낮은-k의 유전체를 손상시킨다. 그러므로, 집적화 방법에서 CMP 단계를 최소화하는 것은 모든 IC 제조자에게 하나의 목표이다. 웨이퍼 상의 지형은 또한 CMP 방법에 대한 문제점을 야기한다. 특히, 100㎛ 폭의 트렌치 또는 본드-패드와 같은 큰 형상 위로 상기 예의 0.5㎛ 단차와 같은 큰 단차는 CMP 방법 이후 디싱(dishing) 결함을 야기한다. 그러므로, 원가와 가능한 형상에 관하여, 웨이퍼 상에서 감소된 표면 지형을 갖는 더 얇은 구리 증착물을 도출할 수 있는 방법을 갖는 것은 매우 매력적이다.
구리 전기 증착 방법 도중에, 특별히 형식화한 도금 용액 또는 전해질이 사용된다. 이들 전해질은 전형적으로 물, 산(황산과 같은), 구리의 이온 종, 염화 이온 및 증착된 재질의 특성과 도금 작용에 영향을 미치는 특정 첨가제를 포함한다. 전형적인 전기도금 전해조는 가속제(accelerators), 억제제(suppressors) 및 평탄제(levelers)와 같은 상업적으로 구득 가능한 세 가지 첨가제 중 적어도 두 가지의 첨가제를 포함한다. 이들 첨가제는 간혹 다른 이름으로 불리는 것을 주지해야 한다. 예컨대, 문헌에서 가속제는 광택제(brightener)로 언급될 수 있고, 억제제는 캐리어(carrier)로 언급될 수 있다. 전해질 내에서 이들 첨가제의 기능과 염화 이온의 역할은, 수반된 메커니즘의 상세 사항이 완벽히 이해되지 않고 동의할 수 없다 할지라도, 이 분야에서 폭넓게 알려져 있다(Z.W. Sun 및 G.Dixit에 의한 "기포가 없는(void-free) 구리 증착을 위한 최적화된 전해조 제어“, 고체 상태 기술, 2001년 11월, 97쪽 참조).
전기 증착 방법은 기판 상에서 크고 작은 모든 형상부를 채우는 것을 필요로 한다. 도 1a는, 도면을 간단히 하기 위하여 단일 층으로 도시된 배리어/시드 층 (13)에 의해 덮인 높은 종횡비 비어(10), 중간 종횡비의 트렌치(11) 및 작은 종횡비의 패드(12)를 갖는 예시적인 웨이퍼 표면의 횡단면도를 개략적으로 도시한다. 비어, 트렌치 및 패드는 간혹 공동부로 알려졌다. 이 분야에 잘 알려진 바와 같이, 종횡비는 형상부의 깊이(d) 대 더 작은 수평 크기 또는 폭(W)의 비율이다. 더 깊은 형상이 패키징 응용과 같은 특정 응용에서 사용될 수도 있지만, 본 예에서 깊이(d)는 0.1㎛으로부터 2.0㎛까지의 범위이다. 비어(10)의 폭은 크기가 1㎛ 이하일 수 있고, 이들의 종횡비(d/w)는 1 내지 10의 범위이다. 트렌치(11)는 0.1 내지 1의 종횡비를 가질 수 있고, 패드(12)는 0.1 이하의 종횡비를 가질 수 있다. 예컨대 0.5㎛의 형상 깊이에 대해, 비어의 폭은 0.1㎛일 수 있고, 트렌치(11)의 폭은 2㎛일 수 있고, 패드의 폭은 20㎛일 수 있다.
도 1b는 종래 기술의 방법에 의해 구리 증착이 수행된 이후의 도 1a의 기판을 도시한다. 실선(15)은 두 가지 첨가제, 가속제와 억제제 종을 포함하는 부가적인 패키지를 사용하는 전형적인 ECD 처리로 만들어지는 구리 막의 전형적인 지형을 나타낸다. 이들 첨가제가 높은 종횡비의 비어(10)를 상향식(bottom-up)으로 구리로 채우는 것을 돕는 다는 것은 잘 알려져 있다. 그러나, 상향식 채움의 메커니즘은 형상부의 종횡비가 더 작아질수록 점점 덜 효과적이고, 증착은 점점 더 등각이 된다. 결과는 도 1b에서 중간 크기의 형상 또는 트렌치(11) 위의 작은 단차(D1)와 큰 형상 또는 패드(12) 위의 큰 단차(D2)로 도시되었다. 다양한 크기의 형상 위의 이들 단차의 크기는 기껏해야 형상 깊이(d)와 동일한 크기임을 주목해야 한다. 비어(10)의 조밀한 배열 위에 도시된 과도한 채움(O)은, 본 예의 두 가지 성분의 첨가 제 패키지를 포함하는 전해질에 의해 증착된 구리 막에서 전형적으로 관찰된다. 도 1b에서 볼 수 있는 바와 같이, 구리 막의 표면 지형은 크고, 이것은 이전에 기술한 바와 같은 CMP 단계에서 어려운 문제점을 나타낸다.
도 1b에서 실선(15)으로 도시된 구리 지형을 개선하기 위한 몇 가지 개선이 종래 기술에 의해 제공되었다. 과도한 채움(O)을 줄이거나 제거하기 위하여, 제 3의 첨가제, 즉 평탄제가 전해질 제제에 부가되었다. 첨가제의 농도를 주의깊게 조절함으로써, 도 1b에 점선(16)으로 도시한 바와 같이, 비어(10)의 조밀한 배열 위에 구리 프로파일은 평탄해질 수 있었다. 미국 특허 제6,346,479 B1호는 구리가 비등각의 전기도금 방법으로 증착되어 형상의 일부를 채우는 방법을 기술한다. 그 후 개구부 또는 형상의 나머지 채워지지 않은 부분에 등각방식으로 구리를 증착하기 위하여 제 2의 전기도금 방법이 수행된다. 이러한 접근법은, 각각 점선(16과 17)으로 도시한 바와 같이, 본 예의 비어(10)와 같은 작은 형상의 조밀한 배열 위, 그리고 가능하게는 본 예의 트렌치(11)와 같은 중간 크기의 형상 위의 평탄한 프로파일을 생성할 수 있다. 그러나, 미국 특허 제6,346,479 B1호에 개시된 바와 같이, 제 2전기도금 방법은 구리를 기판 위에 등각방식으로 증착시키고, 따라서 도 1b의 본 예에 도시된 패드(12)와 같은 큰 형상 위의 큰 단차(D2)를 제거하지 못한다. 미국 특허 제6,350,364 B1호는 제 1구리 증착 단계가 광택제 대 평탄제의 농도의 제 1비율을 갖고, 제 2구리 증착 단계가 광택제 대 평탄제 농도의 제 1비율보다 낮은 광택제 대 평탄제의 농도의 제 2비율을 갖는, 트렌치 내의 구리 전기도금 방법을 기술하였다. 이러한 방식으로 도 1b의 단차(D1)가 줄어들 수 있다고 보고되었다. 이 분야에서 잘 알려진 바와 같이, 구리 전기도금 첨가제는 도 1b의 패드(12)와 같이 매우 작은 종횡비를 갖는 매우 큰 형상에서는 작용하지 않는다. 그러므로, 단차(D2)는 이러한 접근법에 의해 훨씬 더 줄어들거나 제거될 것으로 예상되지는 않는다. D2는 웨이퍼 상의 가장 큰 형상 폭의 절반에 근접한 두께 값을 갖는 매우 두꺼운 구리가 도금될 경우에만 줄어들어 제거된다(1993년 10월 26일의 미국 특허 제5,256,565호 참조). 그러나, 많은 상호연결 설계가 10㎛보다 훨씬 큰 형상 크기를 수반하는 사실을 고려할 때, 이것은 실용적이지 못하다.
상기한 바와 같이, 패턴화된 웨이퍼 표면 상에서 비교적 평탄한 구리 지형을 얻도록 의도되는 일부 종래 기술은 대형 또는 중형 종횡비의 형상을 갖는 웨이퍼 등급에 대해 적용될 수 있다. 그러나, 많은 IC 상호연결 설계는 주어진 웨이퍼 표면상에서 상당히 다양한 종횡비를 갖는 형상을 포함한다. 특히 다중 레벨의 상호연결 구조에 있어서, 높은 전류를 전달하는 라인의 폭은 증가하는 반면, 이들의 종횡비는 더 높은 배선 레벨에서는 줄어든다. 그러므로, 큰 범위의 종횡비를 갖는 형상 위에서 구리의 표면 지형을 줄이거나 제거할 수 있는 성능을 갖는 접근법이 필요하다.
모든 형상 크기에 대해 구리 표면 지형을 줄이거나 완전히 제거할 수 있는 기술은 전기화학 기계 처리(Electrochemical Mechanical Processing : ECMPR)이다. 이 기술은 도 1b의 예에 도시된 단차(D1, D2)와 과도한 채움(O)을 제거할 수 있고, 작업물 표면에 평탄한 전도성 재질의 얇은 층을 제공하거나, 심지어 과도한 전도성 재질이 전혀 없거나 거의 없는 작업물 표면을 제공할 수 있는 능력을 갖는다. 이러 한 방식으로, CMP 방법은 최소화되거나 심지어 제거될 수 있다. 용어 “전기화학 기계 처리(ECMPR)”는 "전기화학 기계 증착(ECMD) 방법"과 “전기화학 기계 에칭(ECME)"를 모두 포함하며, 전기화학 기계 에칭은 ”전기화학 기계 연마(ECMP)"로 불리기도 한다. 일반적으로 ECMD 및 ECME 방법 모두 작업물 표면에 전기화학 처리와 기계적인 작용을 수반하기 때문에 이들 모두 전기화학 기계 처리(ECMPR)로 언급된다. ECMPR로부터 초래된 예시적인 평탄한 구리 표면의 프로파일은 도 1b에 평탄한 점선(18)으로 도시되었다.
다양한 ECMPR 접근법과 장치의 설명은 본 발명의 양수인이 공동 소유한 다음의 특허 공개 출원, 계류중인 출원에 설명되어 있는데, 이들 특허는 발명의 명칭이 “전기화학 기계 증착을 위한 방법 및 장치”인 미국특허 제6,126,992호, 2001년 12월 18일에 출원되고, 2002년 2월 21일에 특허출원 제20020020628호로 공개되었고, 발명의 명칭이 “외부 영향을 이용하여 작업물의 상부 표면과 공동 표면에 부가되는 첨가제 사이의 차이를 생성하는 방법 및 장치”인 미국 특허출원 제09/740,701호, 2001년 9월 20일 출원되었고, 발명의 명칭이 “작업물의 미리 결정된 부분의 증착을 조절하는 도금 방법 및 장치”인 미국 특허출원 제09/961,193호, 2001년 9월 20일 출원되었고, 발명의 명칭이 “마스크 도금 설계”인 미국 특허출원 제09/960,236호, 및 2002년 5월 23일 출원되었고, 발명의 명칭이 “낮은 힘의 전기화학 기계 처리 방법 및 장치”인 미국 특허출원 제10/155,828호이다. 이들 방법은 작업물 상의 공동부 내에 및 그 위에 평탄한 방식으로 금속을 증착시킨다.
본 발명은 ECD 및 ECMPR 기술을 사용하여 작업물의 표면상에 구리와 같은 전도 재질의 거의 평탄하거나 평탄한 층을 형성하는 방법에 관한 것이다. 이러한 방법은 표면에 형상 또는 공동을 갖는 반도체 기판 상에 거의 평탄하거나 평탄한 구리 층을 형성하기 위하여 적어도 두 개의 별도의 도금 용액 화학물을 사용하는 것이 바람직하다.
일 측면에 있어서, 본 발명은 상부 표면에 형성된 제 1 및 제 2공동부를 갖는 상부 표면을 구비한 반도체 웨이퍼 상에 전도성 구조를 형성하기 위한 방법을 제공한다. 웨이퍼의 제 1공동은 제 2공동보다 더 좁은 폭을 갖는다.
이러한 방법은 전기화학 증착 방법을 사용하여 제 1전도성 층을 증착하는 단계를 포함한다. 증착 방법은 제 1첨가제 합성물을 갖는 제 1전해질 용액을 사용한다. 전도성 층은 제 1공동부 위에 평탄한 표면을 형성하고 제 2공동부 위에 평탄하지 않은 표면을 형성하면서 공동을 완전히 채운다.
이러한 방법은 제 1 및 제 2공동부 위에 평탄한 전도성 층을 형성하기 위하여 제 1전도성 층 위에 제 2 전도성 층을 증착하는 단계를 포함한다. 평탄한 전도성 층은 제 1 및 제 2전도성 층을 포함하고, 제 2전도성 층은 제 2첨가제 합성물을 갖는 제 2전해질 용액을 사용하는 전기화학 기계 증착 방법을 사용하여 증착된다.
본 발명의 상기 및 다른 특성과 장점은, 다음의 상세한 설명에서 본 발명의 제한적이지 않은 예시적인 실시예를 통해 도면을 참조하여, 추가로 기술되며, 도면에서는 유사한 참조 번호는 도면을 통해 본 발명의 유사한 부분을 나타낸다.
상기한 바와 같이 또는 또 다른 본 발명의 특징과 잇점에 대하여 도면과 제한적이지 않은 하기의 실시예를 통하여 더욱 상세히 설명하고자 한다.
도 1a는 전도체의 도포를 필요로 하는 예시적인 웨이퍼의 횡단면도이다.
도 1b는 종래의 방법을 사용하여 전도체가 도포된 도 1a의 예시적인 웨이퍼의 횡단면도이다.
도 2는 본 발명에 따른 방법을 사용하여 전도체가 도포된 도 1a의 예시적인 웨이퍼의 횡단면도이다.
도 3은 본 발명의 실행을 위해 사용될 수 있는 예시적인 ECMPR 시스템의 일부를 도시하는 도면이다.
도 4a 내지 도 4c는 본 발명에 따른 방법의 다른 단계에서의 예시적인 웨이퍼의 프로파일을 도시하는 도면이다.
도 5a 내지 도 5b는 본 발명에 따라 다양한 방식으로 처리된 웨이퍼의 초점이 맞춰진 이온빔 영상을 도시하는 도면이다.
도 6은 본 발명에 따른 방법을 구현하기 위하여 사용할 수 있는 모듈의 시스템을 도시하는 도면이다.
도 7은 본 발명에 따른 단일 공정 모듈에 사용하기 위한 방법 공급 시스템을 도시하는 도면이다.
도 8a는, 도체 층이 웨이퍼 상의 형상을 채워 웨이퍼 표면상의 평탄하지 않 은 층을 형성한, 방법의 제 2실시예에 따라 처리된 웨이퍼 표면의 단면도이다.
도 8b는 평탄한 도체 층이 웨이퍼 표면상에 형성된, 도 8a에 도시된 웨이퍼 표면을 도시한 도면이다.
도 8c는 평탄한 전도성 층이 전기 연마된, 도 8b에 도시된 웨이퍼 표면을 도시한 도면이다.
도 9는 본 발명의 방법의 제 2실시예를 실행하기 위한 예시적인 시스템을 도시하는 도면이다.
본 발명의 방법은 ECMD와 같은 ECMPR 기술을 사용하여 작업물의 표면상에 구리와 같은 전도성 재질의 거의 평탄한 또는 평탄한 층을 형성하기 위한 방법에 관한 것이다. 본 발명의 방법은 표면에 형상부 또는 공동부를 갖는 반도체 표면상에 거의 평탄한 또는 평탄한 층을 형성하기 위하여 적어도 두 개의 개별 도금 용액 화학물을 사용하는 것이 바람직하다. 본 발명의 고유한 특징은 상당히 다양한 형태와 크기의 형상부 또는 공동부를 갖는 기판에 적용할 수 있다는 사실이다. 예컨대, 기판은, 1㎛이하 크기의 비어 또는 트렌치와 같은 높은 종횡비와 작은 크기의 형상부와, 10㎛ 이상 폭의 트렌치와 20㎛ 이상 크기의 패드 또는 채널과 같은 매우 낮은 종횡비의 형상부를 가질 수 있다. 이러한 예시적인 웨이퍼 상에는 심지어 500㎛ 이상의 형상부가 존재할 수 있다. 본 발명의 제 1단계에서, 작은 형상부를 결함이 없이 채우기 위해 최적화된 도금 방법이 수행된다. 이러한 단계 도중에, 도금은 웨이 퍼 표면상에 대한 기계적인 스위핑(sweeping)을 전혀 사용하지 않고 비접촉 모드로 이루어진다. 비접촉 방법은 최상의 간극-채움 성능을 위해 최적화된 제 1첨가제 화학물을 갖는 제 1도금 용액을 사용한다. 이러한 화학물은 가속제 및 억제제와 선택적으로 평탄제를 포함할 수 있다. 이 단계에서 작거나 중간 크기의 형상부는 전체적으로 구리로 채워지는 반면, 큰 크기의 형상부는 부분적으로 또는 완전히 등각으로 구리에 의해 덮인다. 본 발명의 제 1단계에서 만들어지는 구리 층의 프로파일의 예는 프로파일(30)로서 도 2에 도시되었다. 작은 형상부 모두가 구리로 채워짐을 주목해야 한다. 중간 크기의 형상부 위에 작은 단차가, 그리고 큰 형상부 위에 큰 단차가 존재한다. 본 발명의 이러한 제 1단계는 가장 큰 형상부 위의 구리 레벨이 절연층의 상부 표면의 레벨과 실질적으로 같아질 때까지 지속될 수 있다. 이 경우, 더 적은 단차는 줄어들 수 있지만, 큰 형상부 위의 단차는 실질적으로 동일하게 남는다.
본 발명의 제 2단계는, 이러한 평탄한 증착 또는 평탄화 단계를 위해 특별히 최적화된 제 2첨가제 화학물을 갖는 제 2도금 용액과 함께, 전형적으로 적어도 ECMD 방법을 포함하는 ECMPR 접촉 방법을 사용한다. 이러한 제 2화학물은 예컨대 제 1단계에서 사용할 수 있는 세 가지 첨가제 중 한 가지 또는 두 가지만을 포함할 수 있다. 접촉-단계의 지속기간에 따라, (프로파일(31)과 같이) 거의 평탄한 또는 (프로파일(32)과 같이) 완전히 평탄한 구리의 프로파일이 얻어질 수 있다. 접촉-단계의 지속기간이 증가함에 따라, 표면은 점점 더 평탄해진다. 어느 경우든, 도 1b의 종래 기술의 대형 지형과 비교하여 도 2의 프로파일(31 및 32)의 감소되고 더 평탄한 지형은 CMP 방법의 효율을 향상시키고, 디싱(dishing) 및 부식과 같은 CMP 관련 결함을 감소시킨다.
도 3은 본 발명을 실행하기 위하여 사용할 수 있는 예시적인 ECMPR 시스템(100)을 도시한다. ECMPR 시스템은 마스크, 패드 또는 스위퍼(sweeper)와 같은 작업물 표면에 영향을 주는 디바이스(a workpiece-surface-inflencing device : WSID)(102), 웨이퍼와 같은 작업물(106)을 고정하는 캐리어 헤드(104) 및 전극(108)을 포함한다. 웨이퍼는 ECMD 방법을 사용하여 구리로 도금될 실리콘웨이퍼일 수 있다. WSID(102)는, 물리적인 접촉이 존재하고, 웨이퍼(106)의 전면 표면(110)과 WSID(102)의 상부 표면(112) 사이에 상대적인 움직임이 존재하는 ECMD의 적어도 일부 동안에 사용될 수 있다. ECMD 도중에, 전극(108)과 웨이퍼의 표면 사이에 전위가 형성되어 있는 동안 WSID(102)의 상부 표면(112)은 웨이퍼(106)의 표면(110)을 스위핑한다. 대안적으로 일부 경우에, 전위는 WSID(102)의 표면(112)이 웨이퍼의 표면(110)을 스위핑한 직후에 형성된다. 즉, 전위의 형성과 WSID(102)에 의한 기판의 스위핑은 이전에 인용한 이전의 특허출원에서 상세하게 기술한 바와 같이 동시에 또는 연속적일 필요는 없다. WSID(102)의 채널(114)은 구리 도금 전해질과 같은 공정 용액(116)이 웨이퍼(106)의 표면으로 흐르도록 허용한다.
도 4a는 제 1전기도금 용액(120)을 사용하여 전기도금될 때 웨이퍼(106)의 전면 표면(110)을 도시한다. 표면(110)은 작은 형상부(122), 중간 크기의 형상부(124) 및 대형 형상부(126)를 포함할 수 있다. 작은 크기의 형상부는 1㎛ 이하의 폭을 갖는 반면, 중간 크기의 형상부는 1 내지 5㎛ 폭의 범위를 갖는다. 대형 형상 부는 10㎛ 이상의 폭을 가질 수 있다. 형상부(122, 124, 126)는 반도체 웨이퍼(106) 상에 형성된 절연층(128) 내에 형성된다. Ta, TaN 또는 이들의 화합물(Ta/TaN)과 같은 배리어층(130)은 형상부의 내부와 절연층(128)의 상부 표면(132)을 덮는다. 상부 표면(132)은 또한 “필드 영역”(“field region")으로 불린다. 얇은 구리 층과 같은 시드 층(미도시)이 배리어층 위에 덮인다. 방법 도중에, 웨이퍼(106)는 WSID(비접촉 도금)로부터 떨어져 놓이고, 제 1전기도금 용액이 WSID를 통해 흘러 웨이퍼가 회전하고 수평으로 이동하는 동안 웨이퍼(106)의 전면 표면(110)을 적신다. 일단 웨이퍼와 전극 즉 양극 사이에 전위가 가해지면(도 2에 도시), 제 1구리층(134a)이 형성된다. 제 1구리층(134a)은 작은 크기와 중간 크기의 형상부를 상향식으로 채우지만, 대형 형상부의 큰 폭으로 인해 대형 형상부를 등각으로 덮는다.
방법의 제 1단계에서, WSID는 성형 도금으로 작용한다. WSID의 채널이 공정 용액을 웨이퍼의 표면으로 흐르게 할 뿐만 아니라 도금 전류 밀도 따라서 증착된 구리층의 최종 두께 프로파일을 형성한다는 것이 중요하다. 개구부의 분포, 형태 및 크기는 WSID 상에서 낮은, 중간 및 높은 증착율을 초래할 수 있다. 이러한 방법 도중에 이들 영역 위에서 웨이퍼를 이동시킴으로써, 증착층의 원하는 두께 프로파일, 예컨대 균일한 두께 프로파일이 얻어진다. 두께 프로파일 조절의 예시적인 방법은 2001년 1월 17일에 출원되고 발명의 명칭이 “기판상에 균일한 막의 전기증착 방법 및 장치”이며, 본 발명의 양수인이 공동 소유한 미국 특허출원 제09/760,757호에 개시되었다. 원한다면, 이러한 도금 단계는 균일한 증착을 도출하기 위하여 다른 수단이 제공되는 경우, WSID 없이 수행될 수 있다.
이 실시예에 있어서, 제 1전기도금 용액(120)은 임의의 기포, 균열 및 다른 결함이 없이 작은 형상부의 상향식 채움을 강화하기 위하여 적어도 두 가지 첨가제를 포함할 수 있다. 예컨대, 미국 콘넥티컷주 웨스트 하븐 소재의 Enthone-OMI　로부터 구득가능한 Cubath　 ViaFormTM 가속제 0.8-2 ml/l와 동일한 회사에서 판매하는 Cubath　 ViaFormTM 억제제 6-12 ml/l를 함유하는 강산 도금 전해질이 황산, 황산구리, 물 및 염화 이온을 함유하는 기본 도금 전해조 화학물에 사용될 수 있다. 도금 화학물의 약산 형태는 상당히 다른 농도의 가속제와 억제제(예컨대 Enthone 약산 화학물의 경우 약 4-8 ml/l의 가속제 농도와 2-4 ml/l의 억제제 농도)를 필요로 할 수 있다. 이러한 방법 도중에 가속제는 신속하게 채워지는 작은 형상부 내에서 구리의 상향식 성장을 허용한다. 작은 형상부의 개구부 상부에 흡착되는 억제제 분자는 그 곳에서의 구리 성장의 속도를 늦춤으로써, 이들 통로의 너무 이른 폐쇄와 기포의 형성 모두를 회피한다. 가속제와 억제제 종에 부가하여, 평탄제가 이들 제제에 첨가될 수 있어서, 본 명세서에서 이전에 논의된 과도한 채움 현상을 줄이거나 제거한다. 평탄제는 도금된 표면의 높은 전류 밀도 영역 상에서 선택적으로 흡착되고, 이러한 전류 밀도, 따라서 초래될 수 있는 돌출부를 줄이는 것을 돕는다. 0.5-2 ml/l의 평탄제 농도는 상술한 예시적인 강산 화학물에서 이러한 목적을 위하여 가속제와 억제제 종에 부가하여 사용할 수 있다. Cubath　 ViaFormTM 평탄제의 상표명으로 판매되는 예시적인 평탄제는 Enthone-OMI　로부터 구득 가능하다.
도 4b에 도시된 바와 같이, 일단 제 1도금용액을 통한 비접촉 도금이 완료되면, 제 2도금용액(136)을 사용하는 ECMD 접촉-도금 단계가 제 1구리층을 덮는 제 2층(134b)을 비등각 방식으로 형성하여, 공동부 내에서 더 많은 재질을, 그리고 WSID가 스위핑한 표면 영역에는 더 적은 재질을 증착시킨다. 이러한 접촉-도금 방법 도중에, 제 2도금용액(136)이 제 1구리층(134a)에 전달됨에 따라, WSID는 필드 영역상에 및 작은 크기와 중간 크기의 형상부 상에 위치한 제 1층(134a)의 부분과 접촉시켜 기계적으로 스위핑한다. 제 2도금용액의 화학물과 결합되어, WSID의 스위핑 작용은 이미 채워진 필드 영역상에서 및 작은 형상부 상에서 구리층의 성장 속도를 늦추고, 대형 형상부 내의 구리층의 성장을 가속시켜, 전체적인 구리 증착물을 평탄화시킨다. 방법의 접촉-도금 단계는, 증착 방법에 뒤따르는 CMP 방법과 같은 과도한 제거 방법을 단순화시키기 위하여, 그 시점에서 얻어진 평탄화 정도가 적절하다면, 전체 평탄화가 달성되기 이전에 종료할 수 있다. 이러한 실시예에 있어서, 제 2도금용액의 첨가제 화학물은 접촉-도금 단계를 위하여 최적화된다. 예컨대, 제 2도금용액(132)은 임의의 평탄제를 포함할 수 있다. 더욱이, 제 2전해질 내에서 가속제 대 억제제의 비율은 제 1전해질 내에서의 비율보다 더 높을 수 있다. 상술한 예시적인 강산 전해질을 다시 참조하면, 제 2전해질 내의 가속제의 농도는 2-10 ml/l 범위일 수 있는 반면, 억제제의 농도는 2-8 ml/l일 수 있다. 이렇게 이루어지는 이유는, 웨이퍼 상의 작은 형상부 모두가 제 1도금 단계에 의해 이미 채워졌고, 따라서 이들 새로운 첨가제의 농도에 의해 이들 형상부 내의 기포 형성을 야기할 위험이 없기 때문이고, 만약 제 1단계 도중에 사용된다면 작은 형상부의 최 적의 채움을 초래하지 못할 것이다. 제 2전해질은 심지어 가속제인 단일 첨가제를 포함할 수도 있다. 본 발명자는 오직 억제제 또는 오직 가속제만을 함유하는 단일 첨가제의 전해조가 ECMD 방법에서 평탄화를 위하여 사용될 수 있다할지라도, 억제제만을 포함하는 전해조에 비교하여 가속제만을 포함하는 전해조에 대한 평탄화가 더 효과적이라는 것을 인지하였다. 도 5a는 ECMD장치와 Enthone Via-Form의 강산 VMS 용액 및 Cubath　 ViaFormTM 평탄제 8 ml/l를 포함하는 황산구리 전해질을 사용하여 구리로 도금된 웨이퍼 상의 5㎛ 폭의 트렌치의 집속 이온 빔(Focused Ion Beam : FIB) 영상을 도시한다. 이러한 방법 도중에 4 A-min의 전하가 200 mm 직경의 기판과 구리 양극 사이를 통과하였고, WSID는 50 rpm으로 회전하는 기판과 접촉하였다. 도 5a의 영상으로부터 알 수 있는 바와 같이, 기판의 상부 표면보다는 형상부에 더 많은 구리가 증착되어, 부분적인 평탄화를 나타낸다. 도 5b는, 유사하게 처리되었지만 이 번에는 Enthone Via-Form의 강산 VMS 용액 및 Cubath　 ViaFormTM 가속제 2.2 ml/l를 포함하는 다른 황산구리 전해질에서 처리된 유사한 웨이퍼의 동일한 위치로부터 취해진 FIB 횡단면도를 도시한다. 형상부 내로의 구리 증착율은 도 5a의 경우보다 이 경우가 더 높아, 더 양호한 평탄화 효율을 나타냄이 명백하다. 도 5b에 있어서, 5㎛ 트렌치 내의 구리막은 완전히 평탄하다. 이 예는 용액 화학물이 본 발명의 접촉-도금 단계 도중에 기판의 최상의 평탄화를 위하여 최적화될 수 있음을 나타낸다.
본 발명은 단계 2를 위한 화학물의 최적화와는 별도로 방법의 제 1단계를 위 한 화학물의 최적화를 허용한다. 이점은 상기 언급한 특허 및 특허출원에서 기술된 ECMPR의 제 1 및 제 2단계 모두를 위해 동일한 화학물을 사용하는 것이 가능하다 할지라도, 이하에서 설명되는 바와 같이 서로에 대해 독립적인 두 단계를 위해 화학물을 최적화하는 능력을 갖는 것은 매력적이고 유익하기 때문에, 중요하다.
주 방법의 제 1단계에서 사용된 첨가제의 농도와 유형은 첨가제의 성질, 작은 형상부의 성질, 배리어/시드 층 등의 성질에 따라 다를 수 있다. 예컨대, 황을 포함하는 일부 가속제 종은 약한 시드 층과 반응한다. 만약 특정 웨이퍼를 위한 비어의 측벽 상에서 시드 층이 매우 얇다면, 이러한 특정 웨이퍼를 덮기 위해 사용될 방법의 제 1단계에서 전해질 내의 가속제 대 억제제의 비율을 줄이는 것이 필요할 수 있다. 다른 유형의 시드 층을 갖는 다른 웨이퍼에 대해, 최상의 간극 채움 성능을 얻기 위하여 첨가제의 상대 농도를 더 조절하는 것이 필요할 수 있다. 작은 형상부의 조밀한 배열 위에 과도한 채움이 문제점을 야기한다면, 가속제와 억제제에 부가하여 제제 내에 평탄제를 포함하는 것이 필요할 수 있다.
제 1단계에서 최상의 간극 채움을 위해 조절되는 전해질 화학물은 평탄화가 일어나는 방법의 제 2단계에 대해 최상이 아닐 수 있다. 예컨대, 평탄제는 웨이퍼 표면상의 높은 전류 밀도 영역으로 끌려 들어가는 것으로 알려졌다. 그러나, ECMD 방법은 이러한 공동부의 증착 전류 밀도를 증가시킴으로써, WSID에 의해 스위핑되는 웨이퍼의 상부 표면과 비교하여, 기판 표면상의 공동부 내의 성장을 가속시키는 것으로 알려졌다. 그러므로, 방법의 제 2단계를 위해 사용된 전해질 내의 평탄제는 평탄화 효율을 떨어뜨릴 수 있다. 이것은 공정 전해질 내의 한 가지 첨가제(예, 평 탄제)의 존재가 방법의 제 1단계(비접촉 단계) 동안에 선호되는 반면, 제 2단계(접촉 도금 단계) 도중에는 필요하지 않거나 바람직하지 않는 예시이다. 마찬가지로, 더 높은 가속제 대 억제제의 비율은 이전에 기술한 바와 같은 방법의 제 1단계보다는 제 2단계에서 바람직할 수 있다. 도 5b의 실험은 오직 가속제 종만을 포함하는 전해질이, 이러한 제제가 제 1단계에 대해 성공적으로 사용될 수 없다 할지라도, 방법의 제 2단계에서 성공적으로 사용될 수 있음을 나타내었다. 제 2방법 단계를 위한 오직 한 가지 첨가제의 사용은 전체 첨가제 소비를 줄이고, 첨가제 측정 및 제어 시스템을 단순화시키고, 경비를 줄이며, 평타화 효율을 개선시켜, 생산량을 증가시킨다. 증착된 막의 전체 불순물 함량은 이러한 접근법을 통해 줄어들 수 있다.
본 발명의 원리에 따라, 방법의 제 1 및 제 2단계는 동일한 공정 모듈 또는 다수의 공정 모듈에서 수행될 수 있다. 두 단계를 수행하기 위하여 만약 동일한 공정 모듈 접근법이 사용된다면, 제 1 및 제 2단계는 순차적으로, 그리고 제 1단계를 위해 제 1용액과 제 2단계를 위해 제 2용액을 사용하여 수행된다. 위에서 충분히 기술한 바와 같이, 제 1용액 화학물은 웨이퍼 상의 형상부의 상향식 채움을 강화하는 첨가제를 포함한다. 그리고, 제 2용액 화학물은 제 1단계를 위해 사용될 수 있는 세 가지 첨가제 중 오직 한 가지 또는 두 가지만을 포함할 수 있고, 평탄한 구리층을 얻기 위하여 특별히 최적화된다. 만약 다수의 공정 모듈이 존재한다면, 제 1단계는 제 1용액 화학물을 갖는 제 1 또는 제 1그룹의 공정 모듈에서 수행될 수 있고, 제 2단계는 제 2용액 화학물을 사용하는 제 2 또는 제 2그룹의 공정 모듈을 통해 수행될 수 있다. 두 단계의 증착에 이어서, 웨이퍼는 세척되고, CMP 또는 다른(예, 전기연마) 제거 방법을 사용하여 평탄하거나 거의 평탄한 과도한 구리가 제거된다. 과도한 구리는 어닐링 단계 이전 또는 이후에 제거될 수 있다.
본 방법의 제 2단계 이후, 과도한 구리의 두께를 줄이기 위하여 선택적으로 제 3 및 심지어 제 4단계를 사용할 수 있다. 방법의 제 2단계 이후, 구리 제거 방법은 전기화학 에칭 또는 연마 단계 또는 ECME(전기화학 기계 에칭 또는 연마) 단계를 사용하는 방법의 제 3단계로서 수행될 수 있다. 제거 방법은 예컨대 접촉 ECME를 수반하는 비접촉 전기에칭 단계, 또는 비접촉 전기에칭을 수반하는 접촉 ECME와 같은 두 단계를 제 3 및 제 4단계로서 순차적으로 사용하여 수행할 수도 있다. 평탄한 증착물은 제 1 및 제 2단계에서 ECMD 기술을 사용하여 평탄한 층을 먼저 증착하고, 이후 인가된 전압을 반전시켜 동일한 전해질 또는 전기에칭 용액에서 이러한 평탄한 막을 전기에칭 또는 전기연마함으로써, 얻어질 수 있다. 이러한 방식으로, 증착물의 두께는 또한 평탄한 방식으로 줄어들 수 있다. 실제, 에칭은 필드 영역 내의 모든 금속이 제거될 때까지 지속될 수 있다. 이들 기술은, 제 2단계에 이어서, 그리고 인가된 전압의 극성을 반전시키고 작업물 표면을 전극에 비해 양극이 되게 하면서 전기에칭 용액으로 제 2용액을 사용하여 수행할 수 있다. 선택적으로 전기에칭 용액을 포함하는 제 3용액은 예컨대 접촉 ECME(제 4단계)를 수반하는 비접촉 전기에칭(제 3단계)와 같은, 방법의 제 3단계와 제 4단계에서의 제 2용액을 대체할 수 있다. 이러한 관점에서, 접촉 ECME 방법 단계와 같은 제 4단계는 제 4용액을 사용하여 수행될 수 있다.
도 6은 다수의 모듈(A,B,C 및 D)을 사용하는 시스템(150)을 예시한다. 이러한 예시적인 구성에 있어서, 모듈(A 및 B)은 제 1공정용액을 갖는 방법의 제 1단계를 수행하기 위한 ECD 또는 ECMD 모듈이 될 수 있다. 방법의 제 2단계는 제 2공정용액을 사용하는 ECMD 모듈이 될 수 있는 모듈(C)에서 수행될 수 있다. 모듈(D)는 제 2공정용액 또는 제 3공정용액을 사용하는 비접촉 전기에칭 또는 ECME와 같은 상술한 제 3단계를 수행하기 위한 ECMD 모듈, 또는 제 3단계를 위해 사용된 공정용액 또는 전기에칭 용액과 같은 제 4공정용액을 사용하는 접촉 ECME와 같은 제 4전기에칭 단계를 수행하기 위한 ECME 모듈이 될 수 있다. 선택적으로 모듈(A,B,C 및 D)는 이전에 설명한 바와 같이 두 가지 다른 용액을 사용하는 방법의 제 1 및 제 2단계를 수행하기 위한 ECD 및 ECMD 모듈일 수 있다. 각각 다른 모듈의 수는 제 1 및 제 2단계의 방법 생산량에 의존할 것이다. 다양한 모듈 사이에서 웨이퍼를 전달하기 위하여 로봇이 사용될 것이다. 도 7은 두 단계 방법에 적용되는 단일 공정 모듈을 사용하는 바람직한 시스템(200)을 예시한다.
도 7에 도시된 바와 같이, 시스템(200)은 제 1공정 모듈(PM1)(202)과 제 1공정용액 모듈(PSM1)(204)을 포함한다. PM1은 공정용액과 전극(양극)(208)을 고정하기 위한 공정 용기(206)를 포함한다. 공정 용기는 2리터 이하, 바람직하게는 1리터 이하의 용적을 가질 수 있다. 공정 용기의 상부 개구부(210)는 WSID(212)로 밀봉된다. WSID(212) 위에, 본 발명의 방법에 의해 처리될 웨이퍼(214)가 웨이퍼 캐리어(217)에 의해 고정된다. PSM1은 공정용액 공급 유니트(216), 제 1밸브(218), 제 2 밸브(220) 및 드레인(222)을 포함한다. 공급 유니트(216)는 새로운 공정용액을 제 1밸브(218)를 통해 공정 용기에 공급한다. 공정 용기(206)에서 나온 사용한 용액은 공급 유니트에 다시 전달되거나 제 2밸브(220)를 통해 드레인(222)으로 전달된다.
도 7을 참조하면, 공정 공급 유니트(216)는 방법의 제 1단계를 위한 제 1용액을 저장하기 위한 제 1탱크(224)와, 방법의 제 2단계를 위한 제 2용액을 저장하기 위한 제 2탱크(226)를 포함한다. 제 1용액, 제 2용액, 제 1단계 및 제 2단계의 설명은 위에서 이미 설명되었다. 사용된 용액이 유니트(216)에 의해 수용될 때, 첨가제와 도금 용액 화학물이 검사되고 새로 보충되어, 탱크(224, 226)는 항상 올바른 화학물을 갖는 공정용액을 보유하게 된다. 공급 유니트(216)는 또한 DI 물을 저장하기 위한 헹굼 탱크(228)를 포함한다. DI 물은 각 방법 단계 시작 이전에 공정 용기(206)를 세척하기 위하여 사용된다. DI 물은 탱크가 아닌 DI 라인으로부터 직접 들어올 수 있다. 탱크(224, 226 및 228)는 공급 라인(224‘,226’ 및 228‘)을 통해 밸브(218)에 연결된다. 밸브(218)는 라인(230)을 통해 공정 용기(206)에 연결된다. 또한, 사용된 용액(제 1, 제 2 및 헹굼 용액)은 라인(232)을 통해 밸브(220)에 전달된다. 밸브(220)로부터, 제 1용액은 라인(234)을 통해 제 1탱크에 수집되고, 제 2용액은 라인(236)을 통해 제 2탱크에 수집된다. 밸브(220)로부터 헹굼 용액은 드레인(222)으로 향한다.
예시적인 방법 시퀀스에 있어서, 방법의 제 1단계에서, PSM1의 제 1용액 탱크(224)로부터의 제 1공정 용액은 밸브(218)를 통해 PM1의 공정 용액 용기(206)로 전달되고, 리턴 라인(236)을 통해 순환되어 되돌아온다. 웨이퍼(214)가 처리된 후, 밸브(218)는 DI 공급부로 향하고, 헹굼 탱크(228)로부터의 DI 물은 제 1용액의 잔 류물로부터 공정 용기를 세척하기 위하여 밸브(218)를 통해 공정 용기(206)으로 전달된다. 세척 도중에, 밸브(218)는 주기적으로 턴-오프되고, 밸브(220)는 턴-온되어 사용된 헴굼 용액을 드레인(222)으로 보낸다. 헹굼 이후, 방법의 제 2단계는, 제 2탱크(226)로부터 새로운 제 2용액을 사용하고 사용된 제 2용액을 새로운 보충과 저장 목적을 위하여 제 2용액 탱크(226)로 되돌려 보내면서, 제 1단계와 유사하게 수행된다. 방법의 제 2단계 이후, 공정 용기는 본 발명의 방법을 통해 처리될 다음 웨이퍼를 위하여 다시 한번 더 헹구어진다. 다양한 용액을 공정 모듈로 공급하는 많은 방법이 존재함을 주지해야 한다. 본 명세서에서 주어진 예는 많은 가능성 중 하나일 뿐이다. 본 예에서 두 가지 용액이 사용되는 경우, 중간의 헹굼 단계는 생략될 수 있고, 용액 간 적은 양의 혼합이 허용될 수도 있다.
도 8a 내지 도 8c는 본 발명의 제 2실시예를 도시한다. 제 2 실시예의 제 1단계에서, 모든 형상부는, 가장 큰 형상부 내의 구리 레벨이 적어도 절연층의 상부 표면의 레벨에 도달할 때까지, 구리로 채워진다. 이 단계 동안, 웨이퍼 표면상에 기계적인 스위핑이 없는 비-접촉(전기화학 증착 또는 ECD) 모드로 도금이 이루어진다. 이 단계는 전기화학 증착 시스템 및 방법을 사용하여 수행될 수 있다. 그러나 비접촉 방법을 사용하는 ECMPR 시스템이 사용될 수도 있다. 이 방법은, 최상의 간극 채움 성능을 위해 최적화된 제 1첨가제 화학물과 최상 품질의 구리를 갖는 제 1도금 용액을 사용한다. 이러한 화학물은 가속제, 억제제 및 선택적으로 평탄제를 함유할 수 있다. 이러한 접근법을 통해, 작은 형상부와 큰 형상부의 결함 없는 채움을 위해 최적화된 도금 방법이 수행되어, 작은 형상부, 중간 크기의 형상부 및 대형 형상부가 적어도 절연층의 상부 표면의 레벨까지 양호한 품질의 구리로 완전히 채워진다. 본 발명의 제 1단계로 만들어지는 구리 층 프로파일의 예는 도 8a에 도시되었다. 일단 모든 형상부가 구리로 채워지면, 중간 크기의 형상부 위의 작은 단차와 대형 형상부 위의 큰 단차가 존재함을 주지해야 한다. 이들 단차는 그 후 후속 평탄화 단계에서 평탄한 희생 층의 증착을 통해 제거된다.
방법의 제 2단계는 평탄화 단계이고, ECMPR 접촉 방법을 사용하는데, 이 접촉 방법은 ECMD 방법을 포함하고, 평탄한 증착 또는 평탄화 단계를 위해 특별히 최적화된 제 2첨가제 화학물을 갖는 제 2도금 용액을 사용한다. 이 실시예의 제 2단계는 제 1단계가 수행되는 동일한 공정 모듈에서 또는 다른 공정 모듈에서 수행될 수 있다. 만약 동일한 ECMPR 시스템 내에서 수행된다면, 제 1도금 용액은 제 2용액으로 대체될 수 있다. 또한, 방법의 제 2단계는 제 2용액을 사용하는 다른 ECMPR 시스템에서 수행될 수 있다. 접촉 방법을 통해, 증착된 구리는 제 1단계에서 형성된 구리층 상의 단차를 채워 평탄한 층을 형성한다. 제 1단계에서 증착된 구리는 이미 형상부를 채웠으므로, 제 2단계에서 증착된 구리는 표면상의 평탄한 구리층을 형성하기 위한, 즉 웨이퍼 표면을 평탄화하기 위한 것이다. 이러한 평탄화 단계에 사용된 제 2화학물은 제 1단계를 위해 사용될 수 있는 세 가지 첨가제 중 오직 한 가지 또는 두 가지를 함유할 수 있다. 제 2화학물로 만들어지는 구리 품질은 세 가지 요소를 사용하는 제 1단계로부터의 구리 품질만큼 좋지 않을 수 있다. 이것은 제 2단계에서 증착된 구리가 희생적이고 이후에 제거될 것이기 때문에 허용 가능하다.
본 방법의 제 1단계와 제 2단계 사이에 선택적인 어닐링 단계가 존재할 수 있다. 즉, 제 1단계가 모든 형상부를 좋은 품질의 구리로 채우기 때문에, 도 8a에 도시된 최종 막은, 평탄한 층을 얻기 위하여 제 2단계로 진행하기 전에 이 막의 입자 구조를 성장시키고 안정화시키기 위하여, 어닐링될 수 있다.
제 2단계의 결과로서 그리고 지속기간에 따라, 실질적으로 평탄한 구리 프로파일이 얻어질 수 있다. 이전 실시예에서 기술한 바와 같이, 접촉-단계의 지속기간이 증가함에 따라 표면은 점점 더 평탄해진다.
방법의 제 2단계에 의해 제공된 더 평탄한 지형은, 예컨대 전기연마 또는 전기에칭 단계를 사용하는 후속 제 3단계 즉 재질 제거 단계의 효율을 증가시킨다. 전기연마 또는 전기에칭은 기판과 전극 사이에서 극성을 반전시킴으로써 동일한 ECMPR 시스템에서 수행될 수 있다. 이전 평탄화 단계에서 사용된 제 2용액은 반전된 극성 조건하에서 에칭 용액으로서 사용될 수 있다. 그러나, 제 2용액은 또한 전기연마 방법을 수행하기 위하여 특별히 제제된 에칭 용액으로 대체될 수 있다. 선택적으로, 전기연마 방법은 별도의 에칭 용액을 사용하는 별도의 전기연마 모듈에서 수행될 수도 있다. 이러한 대안적인 전기연마 시스템은 전기화학 기계 에칭 또는 연마 모듈 또는 전기연마 방법 도중에 웨이퍼 표면상에 기계적인 작용을 도입하지 않는 전기화학 연마 모듈일 수 있다. 본 명세서를 통해, 전기화학 에칭 또는 전기화학 연마는 전기화학 수단에 의해 재질을 제거하는 동일한 방법을 지칭한다. 유사하게, 전기화학 기계 에칭(ECME)과 전기화학 기계 연마(ECMP)는 동일한 그룹의 방법을 지칭한다.
도금된 기판에 적용될 때, 전기연마 방법은, 제 1화학물을 사용하는 ECD 단계 도중에 증착된 구리층을 부분적으로 제거하면서, 제 2화학물을 사용하여 평탄화 단계 도중에 증착된 구리층을 완전히 제거할 것이다. 제 1화학물을 사용하여 증착된 구리의 부분적으로 제거된 부분은 형상부 밖의 구리 부분이다. 이 실시예에서 방법의 제 2단계에 뒤따르는 단계가 전기연마 방법이라 할지라도, 평탄한 층을 제거하기 위하여 CMP 방법이 사용될 수도 있고, 이 역시 본 발명의 범주 내에 든다. 본 명세서에서 사용된 형상부는 공동, 비어, 트렌치 및 패드를 포함한다.
도 8a를 참조하면, 웨이퍼(306)의 전면 표면(310)은 제 1전기도금 용액(320)을 사용하여 전기도금된다. 표면(310)은 작은 형상부(322), 중간 크기의 형상부(324) 및 대형 형상부(326)를 포함한다. 이전의 실시예에서와 같이, 작은 크기의 형상부(322)는 1㎛이하의 폭을 가질 수 있는 반면, 중간 크기의 형상부는 1 내지 5㎛ 폭을 가질 수 있다. 대형 형상부는 10㎛ 이상의 폭을 가질 수 있다. 형상부(322, 324, 326)는 반도체 웨이퍼(306)상에 형성된 절연층(328) 내에 형성된다. 배리어층(330)은 형상부의 내부 및 절연층(328)의 상부 표면(332) 또는 필드 영역을 덮기 위하여 사용될 수 있다. 그러나, 일부 기술에서 배리어층은 사용되지 않는데, 이러한 기술 역시 본 발명의 범주 내에 든다는 것이 이해된다. 종래에, 얇은 구리 층과 같은 시드층(미도시)은 배리어층 위에 도포된다. 방법 도중에, 만약 방법이 ECMPR 모듈 내에서 수행된다면, 웨이퍼(306)는 WSID로부터 떨어져 위치하고(비접촉 도금), 제 1전기도금 용액은, 웨이퍼가 회전하고 수평으로 이동하는 동안, WSID를 통해 흘러 웨이퍼(306)의 전면 표면(310)을 적신다. 선택적으로, 방법이 만약 ECD 챔버 내에서 수행된다면, 제 1전기도금 용액은 전면 표면(310)을 향해 직접 흐른다. 일단 전기 전위가 웨이퍼와 전극 즉 양극 사이에 인가되면(도 2에 도시), 제 1구리층(334a) 또는 기본 구리가 형성된다. 도 8a를 참조하면, 이전 실시예와 다르게, 기본 구리(334a)는 작은 형상부, 중간 크기의 형상부 및 대형 형상부를 채운다, 즉 심지어 대형 형상부도 적어도 절연층의 상부 표면의 레벨까지 구리로 채워진다. 이전 실시예에 있어서, 제 1구리층은 작은 형상부와 중간 크기의 형상부를 상향식으로 채운다할 지라도, 대형 형상부를 등각으로 도포하여 반드시 완전히 채우지는 않는다.
본 실시예에 있어서, 제 1도금용액(320)은 임의의 기포, 균열 및 다른 결함이 없이 모든 크기의 형상부의 채움을 강화하기 위하여 적어도 두 가지 첨가제를 포함할 수 있다. 용액(320)의 화학물은 작은 형상부 또는 중간 크기의 형상부 상에 평탄한 막을 형성한다. 평탄한 막 두께(‘t')가 대형 형상부의 대략의 깊이(’d')보다 더 커질 때, 도금 방법의 제 1단계는 중지된다. t≥d의 조건은 대형 형상부 내의 구리층의 두께가 또한 대략 “d"보다 크고, 따라서 대형 형상부가 완전히 구리로 채워진다는 것을 나타낸다. 기본 구리는, 어닐링 및 다른 후-증착 절차 이후 양호한 응력 이동 및 전자 이동 특성을 제공하는 양호한 품질의 구리이다. 예컨대, 미국 콘넥티컷주 웨스트 하븐에 소재하는 Enthone-OMI　로부터 모두 구득가능한 Cubath　 ViaFormTM 가속제 1.5 ml/l, Cubath　 ViaFormTM 억제제 8 ml/l 및 Cubath　 ViaFormTM 평탄제 2 ml/l를 함유하는 강산 도금 전해질이 황산, 황산구리, 물 및 염화 이온을 함유하는 제 1용액 화학물에 사용될 수 있다. 이 방법 도중에, 가속제는 신속하게 채워지는 작은 형상부 내에서 구리의 상향식 성장을 허용한다. 작은 형상부의 개구부의 상부에서 흡착되는 억제제 분자는 그 곳에서의 구리 성장의 속도를 늦추고, 따라서 이들 통로의 너무 이른 폐쇄와 기포의 형성 모두를 회피한다. 평탄제는 과도한 채움 현상을 줄이거나 제거하고, 도금된 표면의 높은 전류 밀도 영역 상에서 선택적으로 흡착되며, 이러한 전류 밀도를 줄이는 것을 돕고, 따라서 초래될 수 있는 돌출부 또는 융기를 최소화시킨다. 평탄제가 없는 두 가지 성분의 화학물도, 과도한 융기 또는 과도한 채움 없이 거의 균일한 두께의 구리가 작은 형상부 및 중간 크기의 형상부 위에서 얻어지는 한, 이러한 방법에 사용될 수 있다.
도 8b에 도시된 바와 같이, 일단 제 1도금용액을 통한 도금이 완료되면, 제 2도금용액(336)을 사용하는 ECMD 접촉-도금 단계는, 중간 크기의 형상부와 대형 형상부 상의 단차 또는 공동부에 더 많은 재질을 그리고 WSID(102)가 스위핑하는 표면 영역에 더 적은 재질을 증착하면서, 평탄한 방식으로 기본 구리(334a)를 도포하는 제 2층(334b) 즉 희생 구리를 형성한다. 접촉-도금 방법을 사용하는 이러한 평탄화 단계 도중에, 제 2도금용액(336)이 기본 구리(334a)에 전달될 때, WSID는 필드 영역상에 그리고 작은 형상부 및 중간 크기의 형상부 위에 위치한 제 1층(334a)의 부분을 접촉하여 기계적으로 스위핑한다. 제 2도금용액(336)의 화학물과 결합되어, WSID(102)의 스위핑 작용은 이미 채워진 필드 영역 및 작은 형상부 상의 구리층(334b)의 성장 속도를 늦추고, 대형 형상부 내에서 구리층의 성장을 가속시켜, 전체 구리 증착물을 평탄화시킨다. 희생 구리는 후속 재질 제거 방법을 위하여 평 탄한 구리 표면을 생성한다. 재질 제거 단계(들) 도중에 희생 구리는 전체적으로 제거된다.
제 2도금용액(336)은 적은 양(예, 0.5 ml/l)을 포함할 수 있고, 오직 가속제만을 포함하는 화학물과 같은 한 성분의 화학물, 또는 가속제와 억제제를 포함하는 두 성분의 화학물을 채용할 수 있다 할지라도, 평탄제는 전혀 포함하지 않는 것이 바람직하다. 제 2용액이 만약 한가지 성분의 용액이라면, 가속제 농도는 1-10 ml/l의 범위일 수 있다. 제 2용액이 만약 두성분의 용액이라면, 제 2용액에서의 가속제 농도는 1-10 ml/l 범위일 수 있는 반면, 억제제 농도는 1-10 ml/l 범위일 수 있다. 즉, 방법 범위의 폭은 매우 넓을 수 있다. 이렇게 이루어지는 이유는, 웨이퍼 상의 작은 형상부 모두가 제 1도금 단계에 의해 이미 채워졌고, 따라서 이들 새로운 첨가제의 농도에 의해 이들 형상부 내의 기포 형성을 야기할 위험이 없기 때문이고, 만약 제 1단계 도중에 사용된다면 작은 형상부의 최적의 채움을 초래하지 못할 것이다. 방법의 접촉-도금 단계는, 증착 방법의 제 2단계에 뒤따르는 전기연마 또는 CMP 방법과 같은 두께 축소 방법을 단순화시키기 위하여, 그 시점에 얻어진 평탄화 정도가 적절하다면, 전체 평탄화가 달성되기 이전에 종료될 수 있음을 주지해야 한다.
두 가지 다른 화학물의 사용이 본 명세서에서 기술되었지만, 방법의 제 1 및 제 2단계를 위하여 동일한 화학물을 사용할 수 있음을 주지해야 한다. 그러나, 이 경우, 화학물은 제 1단계를 위한 양호한 품질의 구리와 제 2단계를 위한 양호한 평탄화를 제공하도록 선택할 필요가 있다. 두 가지 첨가제(가속제와 억제제)를 갖는 전해질 또는 평탄제의 농도가 낮은 세 가지 첨가제(가속제, 억제제 및 평탄제)를 갖는 전해질이 이러한 목적을 위하여 사용될 수 있다. 예컨대, Enthone사가 공급하는 상업적으로 구득 가능한 약산 ViAForm 화학물에 대해, 표준 ECD 첨가제 농도는, 약 6 ml/l의 가속제, 약 2 ml/l의 억제제 및 약 2 ml/l의 평탄제이다. 단일의 3-성분 화학물이 본 발명을 위하여 사용되려면, 평탄제 농도는 제 2단계의 평탄화 성능을 떨어뜨리지 않도록, 1 ml/l 이하 예컨대 0.5 ml/l로 줄어들 수 있다.
대안으로서, 2-성분 화학물은 대형 형상부를 완전히 채우면서 작은 형상부 위에서 평탄한 프로파일을 얻기 위하여 본 발명을 사용하는 제 1단계에서 사용될 수 있다. 이러한 방법의 일 예는 2003년 1월 30일 출원되었고, 발명의 명칭이 “평탄한 지형으로 구리층을 전기도금하는 방법”이며, 본 발명의 양수인에게 양도된 미국 특허출원 제60/444,355호에서 O아 볼 수 있다. 이러한 대안적인 접근법에서, 제 1단계 도중, 10㎛ 이하의 폭 또는 바람직하게는 5㎛ 이하의 폭을 갖는 형상부를 채운 이후, 구리로 더 넓은 형상부(> 10㎛)를 도 8a에 도시된 “d"이상의 두께로 채우는 것은 간격을 갖고 지속되는데, 그 간격 동안 이미 채워진 더 좁은 형상부 위의 구리 증착의 성장률을 조절한다. 이미 채워진 더 좁은 형상부 위의 구리 증착의 국부적인 성장률을 조절하는 것은 도금 간격 동안 제어 방법을 적용함으로써 달성될 수 있다. 선택된 제어 방법의 적용은 이미 채워진 작은 형상부와 중간 크기의 형상부를 덮는 구리 위에서 평탄하지 않은 지형, 즉 융기의 형성을 억제한다. 본 실시예에 있어서, 선택된 제어 방법은, 대형 폭의 형상이 완전히 채워질 때까지, 즉 구리 두께가 d보다 클 때까지, 간격 동안 반전 전위의 펄스 시퀀스(또는 펄스 파형)의 인가일 수 있다. 펄스 파형의 사용은 극히 좁은 폭의 형상부를 형성하는 구리층의 표면상에서 가속제의 농도를 유리하게 감소시킨다. 이 단계 이후, 이전에 기술한 방식으로 제 2단계 또는 평탄화 단계가 수행된다. 이 경우, 제 2단계는 동일한 공정용액을 사용하여 동일한 공정 챔버 내에서 수행될 수 있다.
도 8c에 도시된 바와 같이, 본 방법의 제 2단계 이후, 이전 단계를 사용하여 웨이퍼 상에서 형성된 구리층의 두께를 줄이기 위하여 선택적으로 제 3 및 심지어 제 4단계가 사용될 수 있다. 이전의 실시예에서와 같이, 방법의 제 2단계 이후, 구리 제거 방법이, 전기화학 에칭 또는 연마 단계 또는 ECME(전기화학 기계 에칭 또는 연마)단계를 사용하는 방법의 제 3단계로서 수행될 수 있다. 얇고 평탄한 증착물은 먼저 상술한 두 단계의 방법을 사용하여 평탄한 층을 증착하고, 전기에칭 또는 연마 용액 내에서 이러한 얇은 막을 전기에칭 또는 전기연마함으로써 얻어질 수 있다. 이러한 방식으로, 구리층의 두께는 평탄한 방식으로 줄어들고, 희생 구리는 완전히 제거되어, 필드 영역(332)과 형상부 위에 평탄화된 기본 구리(340)를 남기게 된다. 실제, 전기에칭 또는 전기연마는, 필드 영역 상의 배리어층(330)을 노출시키고 동시에 기본 구리를 형상부 내로 제한하면서, 필드 영역(332) 상의 모든 기본 구리가 제거될 때까지 지속될 수 있다. 방법의 제 3단계 및/또는 제 4단계에서, 인산 용액과 같은 전기에칭 또는 전기연마 용액을 포함하는 제 3용액이 구리의 두께를 줄이기 위하여 사용될 수 있다. 예컨대, 비접촉 전기에칭(제 3단계)은 접촉 ECME(제 4단계)를 수반할 수 있다. 이러한 관점에서, 접촉 ECME 방법 단계와 같은 제 4단계는 제 4용액을 사용하여 수행될 수도 있다.
제 4ECME 또는 전기화학 기계 연마(ECMP) 단계를 사용함으로써, 구리 잔류물의 제거를 위한 공정 창이 개방될 수 있다. 즉, 구리 벌크가 전기연마에 의해 제거된 후, 전기화학 기계 연마 단계를 위하여 구리 표면상의 보호 층을 형성하는 새로운 용액을 사용할 수 있다. 인가된 양극 전압 하에서, 이러한 보호층은 구리 표면의 평탄화를 증가시키고, 따라서 전기에칭 또는 연마를 감소시킨다. 패드가 구리표면과 접촉하고 보호층을 스위핑하는 영역에서, 평탄화는 감소되고, 에칭/연마는 강화된다. 패드가 구리층의 가장 최상의 표면과 접촉하기 때문에, 구리 층의 상부는 제거되고, ECME 또는 ECMP 단계에서 패드에 의해 스위핑되지 않는 구리 표면은 보호층에 의해 보호되어, 이들 영역의 과에칭을 회피하여 디싱 결함을 감소시킨다. 이들 기술은 제 2단계에 후속하여, 그리고 인가된 전압의 극성을 반전시키고 작업물 표면을 전극과 비교하여 더 양극이 되게 하면서 전기에칭 용액으로서 제 2용액을 사용하여 수행할 수 있다.
상부 표면으로부터 구리 제거 이후, 서로 전기적으로 차단된 구리 구조의 형성을 완성하기 위하여, 배리어층은 또한 CMP, 반응성 이온 에칭(RIE) 및 전기화학 기계 연마 방법 중 적어도 한 가지를 통해 제거할 수 있다.
도 9는 방법의 다양한 단계를 수행하기 위하여, ECD, ECMD, ECME 또는 전기연마, CMP 및 어닐링 모듈과 같은 다수의 모듈을 사용하는 시스템(350)을 예시한다. 방법의 제 1단계는 제 1공급 탱크(354)로부터 공급된 제 1공정용액을 사용하여, ECD 모듈(352) 내에서 수행될 수 있다. 방법의 제 2단계는 제 2공급 탱크(358)로부터 공급된 제 2용액을 사용하는 ECMD 모듈(356) 내에서 수행될 수 있다. 제 3 단계에서, 전기연마 단계는, 제 3공급 탱크(362)로부터 공급되고, 전기에칭 또는 전기연마 용액일 수 있는 제 3공정용액을 사용하는 전기연마 챔버(360) 내에서 수행될 수 있다. 그러나, 선택적으로, 제 3단계는 ECME 또는 ECMP 챔버 내에서 수행될 수 있다. ECME 모듈을 사용하는 경우, 전기연마는 비접촉 ECME 또는 접촉 ECME 방법을 사용하여 수행될 수 있다. 제 3단계는 CMP 모듈(364) 내에서 수행될 수 있다. 로봇은 다양한 모듈 사이에서 웨이퍼를 이동시키기 위하여 사용될 것이다. 어닐링 모듈(366)은 ECME 방법 전후에 도금된 구리를 어닐링하기 위하여 선택적으로 사용할 수 있다. 어닐링은 ECD 단계 이후 또는 ECD 및 ECMD 단계 이후에 이루어질 수 있다.
본 발명의 방법 시퀀스는 도 9에 도시된 바람직한 일 실시예와는 달리 별도의 시스템 내에 위치한 모듈 내에서 수행할 수도 있다. 헹굼 및 건조, 에지 구리 제거 등과 같은, 방법 흐름 도중에 수행될 수 있는 다른 방법은 이 분야에서 잘 알려져 있어, 본 명세서에서는 간결화를 위해 기술되지 않는다.
물론, 상술한 사항은 본 발명의 바람직한 실시예에 관한 것이며, 본 발명의 사상과 범주를 벗어남이 없이도 변경이 이루어질 수 있음을 이해해야 한다.
본 발명은 반도체 집적회로 제조 분야, 보다 상세하게는 전도층의 평탄한 증착 및 연마 방법에 이용 가능하다.

Claims (29)

  1. 상부 표면에 제 1형상부와 제 2형상부가 배치된 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법으로서, 상기 제 1형상부는 제 1폭을 갖고, 상기 제 2형상부는 가장 넓은 폭을 갖는, 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법에 있어서,
    상기 제 1형상부와 상기 제 2형상부를 완전히 채우기 위하여 제 1전도성 층을 전기화학적으로 증착하는 단계와;
    평탄한 전도성 층을 형성하기 위하여 제 2전도성 층을 상기 제 1전도성 층 위에 전기화학적 기계적으로 증착하는 단계를;
    포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  2. 제 1항에 있어서,
    상기 전기화학적으로 증착하는 단계는 제 1첨가제 합성물을 갖는 제 1전해질 용액을 포함하고, 상기 전기화학 기계적으로 증착하는 단계는 제 2첨가제 합성물을 갖는 제 2전해질 용액을 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 평탄한 전도성 층의 화학 기계적인 연마 단계를 더 포함하는 반도체 웨 이퍼 상에 전도성 구조를 형성하는 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 평탄한 전도성 층의 전기연마 단계를 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  5. 제 4항에 있어서,
    상기 전기연마 단계는 상기 평탄한 전도성 층의 거의 모두를 제거하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  6. 제 4항 또는 제 5항에 있어서,
    상기 평탄한 전도성 층의 화학 기계 연마 단계를 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  7. 제 6항에 있어서,
    상기 화학 기계 연마 단계는 상기 반도체 웨이퍼의 상기 상부 표면으로부터 제 2전도성 층을 제거하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  8. 제 7항에 있어서,
    상기 화학 기계 연마 단계는 상기 반도체 웨이퍼의 상기 상부 표면으로부터 상기 제 1전도성 층을 제거하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  9. 제 8항에 있어서,
    상기 화학 기계 연마 단계는 상기 제 1형상부를 상기 제 2형상부와 전기적으로 차단시키는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    제 1전도성 층을 전기화학적으로 증착하는 단계는, 상기 제 2형상부 내에 상기 제 1전도성 층을 상기 제 2형상부 깊이 이상의 두께로 증착하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  11. 제 2항 내지 제 10항 중 어느 한 항에 있어서,
    제 1전도성 층을 전기화학적으로 증착하는 단계는 상기 제 2형상부 내에 상기 제 1전도성 층을 상기 제 2형상부 깊이 이상의 두께로 증착하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 제 1전도성 층의 어닐링 단계를 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 제 2전도성 층의 어닐링 단계를 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  14. 제 1항 내지 제 13항 중 어느 한 항에 따른 방법을 포함하여 제조된 집적회로.
  15. 제 1항 내지 제 13항 중 어느 한 항에 있어서,
    상기 제 1전도성 층과 상기 제 2전도성 층은 구리인 반도체 웨이퍼 상에 전도성 구조를 형성하는 방법.
  16. 상부 표면에 제 1형상부와 제 2형상부가 배치된 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템으로서, 상기 제 1형상부는 제 1폭을 갖고, 상기 제 2형상부는 가장 넓은 폭을 갖는, 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템에 있어서,
    상기 제 1형상부와 상기 제 2형상부를 제 1전도성 층으로 완전히 채우도록 구성된 전기화학 증착 모듈과;
    상기 제 1전도성 층위에 제 2전도성 층을 증착하여 평탄한 전도성을 형성하도록 구성된 전기화학 기계 증착 모듈을 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  17. 제 16항에 있어서,
    상기 전기화학 증착 모듈은 제 1첨가제 합성물을 갖는 제 1전해질 용액을 포함하고, 상기 전기화학 기계적 증착 모듈은 제 2첨가제 합성물을 갖는 제 2전해질 용액을 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  18. 제 16항 또는 제 17항에 있어서,
    상기 평탄한 전도성 층을 상기 상부 표면으로부터 제거하여 상기 제 1형상부를 상기 제 2형상부로부터 전기적으로 차단하도록 구성된 화학 기계 연마(CMP) 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  19. 제 16항 내지 제 18항 중 어느 한 항에 있어서,
    상기 전기화학 증착 모듈은 상기 제 2형상부 내에 상기 제 2형상부 깊이 이상의 두께를 갖는 제 1전도성 층을 증착시키는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  20. 제 16항 내지 제 19항 중 어느 한 항에 있어서,
    상기 전도성 층을 어닐링하기 위한 어닐링 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  21. 제 16항 내지 제 20항 중 어느 한 항에 있어서, 상기 전도성 층은 구리를 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  22. 제 16항 내지 제 21항 중 어느 한 항에 있어서,
    상기 평탄한 전도성 층의 두께를 줄이도록 구성된 전기연마 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  23. 제 22항에 있어서,
    상기 전기연마 모듈은 상기 평탄한 전도성 층의 거의 모두를 제거하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  24. 제 22항에 있어서,
    상기 평탄한 전도성 층을 상기 상부 표면으로부터 제거하여 상기 제 1형상부를 상기 제 2형상부와 전기적으로 차단시키도록 구성된 화학 기계 연마(CMP) 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  25. 상부 표면에 제 1형상부와 제 2형상부가 배치된 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템으로서, 상기 제 1형상부는 제 1폭을 갖고, 상기 제 2형상부는 가장 넓은 폭을 갖는, 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템에 있어서,
    상기 제 1형상부와 상기 제 2형상부를 제 1전도성 층으로 완전히 채우고, 상기 제 1전도성 층위에 제 2전도성 층을 증착하여 평탄한 전도성을 형성하도록 구성된 증착 모듈을 포함하는 것을 특징으로 하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  26. 제 25항에 있어서,
    상기 증착 모듈은 상기 제 2형상부 내에 상기 제 2형상부 깊이 이상의 두께를 갖는 제 1전도성 층을 증착시키는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  27. 제 25항 또는 제 26항에 있어서,
    상기 상부 표면으로부터 상기 전도성 층을 제거하여 상기 제 1형상부를 상기 제 2형상부와 전기적으로 차단시키도록 구성된 화학 기계 연마(CMP) 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  28. 제 25항 내지 제 27항 중 어느 한 항에 있어서,
    상기 평탄한 전도성 층의 두께를 줄이도록 구성된 전기연마 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
  29. 제 28항에 있어서,
    상기 평탄한 전도성 층을 제거하여 상기 제 1형상부를 상기 제 2형상부와 전기적으로 차단시키도록 구성된 화학 기계 연마(CMP) 모듈을 더 포함하는 반도체 웨이퍼 상에 전도성 구조를 형성하는 시스템.
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