KR20060002397A - 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그 제조방법 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 105
- 239000010409 thin film Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 title claims description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 55
- 230000008021 deposition Effects 0.000 claims abstract description 32
- 238000002425 crystallisation Methods 0.000 claims abstract description 31
- 230000008025 crystallization Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005224 laser annealing Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 320
- 239000010408 film Substances 0.000 claims description 76
- 239000011229 interlayer Substances 0.000 claims description 65
- 238000000151 deposition Methods 0.000 claims description 38
- 230000000903 blocking effect Effects 0.000 claims description 32
- 238000003860 storage Methods 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005192 partition Methods 0.000 claims description 10
- 239000007790 solid phase Substances 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 3
- 239000012071 phase Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 3
- 229910052751 metal Inorganic materials 0.000 abstract description 24
- 239000002184 metal Substances 0.000 abstract description 21
- 239000007787 solid Substances 0.000 abstract description 8
- 239000013078 crystal Substances 0.000 abstract description 6
- 239000003054 catalyst Substances 0.000 abstract description 5
- 238000007796 conventional method Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006911 nucleation Effects 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000002310 reflectometry Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000000049 pigment Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 etc.) to this method Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 239000013079 quasicrystal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
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Abstract
본 발명은 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그 제조 방법에 대한 것으로 비정질 규소를 증착함에 있어서, 비정질도가 상대적으로 큰 얇은 막을 우선 증착한 후 그 위에 나머지 두께 만큼 비정질 규소층을 증착속도가 높은 조건으로 성막한 후 고상 결정화법(SPC)과 엑시머 레이저 어닐링(ELA)방법을 통하여 다결정화하여 형성된 박막 트랜지스터 표시판 및 그 제어방법에 대한 것이다.
본 발명으로 인하여 다결정 규소의 결정립의 크기를 크게 할 뿐만 아니라, 기존의 방식과 달리 금속 촉매를 사용하지 않아서 금속 촉매를 제거하는 불편이 없다.
이중층, 비정질도, 박막 트랜지스터 표시판
Description
도 1a 내지 도 1c는 종래의 비정질 규소가 다결정 규소로 결정화되는 단계를 도시한 도면이고,
도 2a 내지 도 2d는 본 발명에 의하여 비정질 규소를 다결정 규소로 결정화하는 경우 결정화가 진행되는 단계를 도시한 도면이고,
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV'선을 따라 도시한 단면도이고,
도 5는 각각 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 단면도이고,
도 6a 내지 도 6d는 도 5의 다음단계로서 비정질 규소를 이중층으로 적층하고 결정화 시키는 단계를 보여주는 도면이고,
도 7a, 도 8, 도 12, 도 14 및 도 16은 각각 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,
도 7b는 도 7a의 박막 트랜지스터 표시판을 VIIb-VIIb'선을 따라 잘라 도시 한 단면도이고,
도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX'선을 따라 잘라 도시한 단면도이고,
도 10은 도 8의 박막 트랜지스터 표시판을 IX-IX'선을 따라 잘라 도시한 단면도로서 도 9 다음 단계에서의 도면이고,
도 11은 도 8의 박막 트랜지스터 표시판을 IX-IX'선을 따라 잘라 도시한 단면도로서 도 10 다음 단계에서의 도면이고,
도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII'선을 따라 잘라 도시한 단면도이고,
도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV'선을 따라 잘라 도시한 단면도이고,
도 17은 도 16의 박막 트랜지스터 표시판을 XVII-XVII'선을 따라 잘라 도시한 단면도이고,
도 18은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 19는 도 18의 XIX-XIX'선을 따라 자른 단면도이고,
도 20은 도 18의 XX-XX'선을 따라 자른 단면도이고,
도 21a 내지 도 21d는 비정질 규소를 결정화시키는 단계를 도시하고 있는 단면도이고,
도 22a, 도 23a, 도 24a, 도 25a, 도 26a는 도 18에 도시된 실시예에 따른 유기 발광 표시장치용 박막 트랜지스터 표시판을 제조하는 각 단계에서의 표시판의 배치도이고,
도 22b 및 도 22c는 각각 도 22a의 XXIIb-XXIIb'선 및 XXIIc-XXIIc'선을 따라 자른 단면도이고,
도 23b 및 도 23c는 각각 도 23a의 XXIIIb-XXIIIb'선 및 XXIIIc-XXIIIc'선을 따라 자른 단면도이고,
도 24b 및 도 24c는 각각 도 24a의 XXIVb-XXIVb'선 및 XXIVc-XXIVc'선을 따라 자른 단면도이고,
도 25b 및 도 25c는 각각 도 25a의 XXVb-XXVb'선 및 XXVc-XXVc'선을 따라 자른 단면도이고,
도 26b 및 도 26c는 각각 도 26a의 XXVIb-XXVIb'선 및 XXVIc-XXVIc'선을 따라 자른 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 111: 차단층
121: 게이트선 124, 123a, 123b: 게이트 전극
131: 유지 전극선
133: 유지 전극 140: 게이트 절연막
150, 150a, 150b: 다결정 규소층
153: 소스 영역 155: 드레인 영역
157: 유지 전극 영역 171, 171a: 데이터선
171b: 전원선
173, 173a, 173b: 소스 전극
175, 175a, 175b: 드레인 전극
181, 182, 183, 184, 185, 186: 접촉구
190: 화소 전극 601, 602: 층간 절연막
70: 유기 발광층
본 발명은 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그 제조 방법에 대한 것이다.
박막 트랜지스터 표시판은 액정 표시 장치나 유기 이엘 표시 장치 등의 편판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자인 박막 트랜지스터를 소정의 배열로 형성해 놓은 기판이다.
박막 트랜지스터 표시판에는 복수의 게이트선과 데이터선이 서로 교차하고 있고, 이들 두 선이 교차하여 구획하는 각 화소 영역마다 박막 트랜지스터가 형성된다. 여기서 게이트선은 주사 신호를 전달하고, 데이터선은 화상 신호를 전달한다.
주사 신호와 화상 신호는 각각 게이트 구동 회로와 데이터 구동 회로가 각 게이트선과 데이터선에 인가한다. 이들 구동 회로는 별도의 IC(integrated circuit)칩을 실장하여 구성하기도 하고, 표시판 위에 박막 트랜지스터를 형성하는 과정에서 함께 형성하기도 한다. 후자의 경우는 주로 박막 트랜지스터의 성능이 우수한 다결정 규소 박막 트랜지스터 표시판에 적용하는 기술이다.
일반적으로 박막 트랜지스터는 비정질 규소 또는 다결정 규소를 반도체층으로 사용한다.
이러한 비정질 규소 박막 트랜지스터는 대략 0.5~1㎠/Vsec 정도의 이동도(mobility)를 가지고 있는 바, 스위칭 소자로는 사용이 가능하지만, 이동도가 작아 구동 회로를 형성하기는 부적합한 단점이 있다.
따라서 이러한 문제점을 극복하기 위해 전류 이동도가 대략 20~150㎠/Vsec 정도가 되는 다결정 규소를 반도체층으로 사용하는 다결정 규소 박막 트랜지스터 표시판이 개발되었으며, 다결정 규소 박막 트랜지스터는 비교적 높은 전류 이동도를 갖고 있으므로 구동 회로를 표시 패널 위에 직접 형성하는 칩 인 글래스(chip in glass)를 구현할 수 있다.
다결정 규소의 박막을 형성하는 기술로는, 기판의 상부에 직접 다결정 규소를 고온에서 증착하는 방법, 비정질 규소를 적층하고 600℃ 정도의 고온으로 결정화하는 방법 등이 개발되었다. 그러나 이러한 방법들은 고온 공정이 요구되기 때문에 표시 패널용 유리 기판에 적용하기는 어려움이 있으며, 결정립계를 균일하게 조절할 수 없어 박막 트랜지스터 사이의 전기적인 특성이 불균일해지는 단점을 가지고 있다.
이러한 문제점을 해결하기 위해서 결정립계의 분포를 인위적으로 조절할 수 있는 고상 결정정(SPC; solid phase crystallization)공정이 개발되었다. 이는 다결정 규소의 그레인이 레이저가 조사된 액상 영역과 레이저가 조사되지 않은 고상 영역의 경계에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 기술이다. 이러한 고상 결정정화(SPC; Solid Phase Crystallization)를 이용한 비정질 규소의 결정화시(퍼니스(furnace)에서 600??에서 1~2시간 열처리) 최종적으로 얻어지는 결정립의 크기는 주축을 중심으로 평균 1~2㎛ 정도의 크기를 갖는다. 그러나 최소 핵생성으로부터 결정립 성장시 쌍정(twin)과 같은 내부 결함을 생성시키며 자유 에너지를 낮추는 방향으로 결정립 성장이 진행되므로 내부에 높은 결함 밀도를 갖게 된다. 이렇게 비정질 규소가 다결정 규소로 상변태되는 과정은 규소층과 하부 차단막(혹은 기판)의 계면으로부터 핵생성이 일어나고 이어서 박막의 수직방향으로 수직 성장(Vertical Growth)이 발생한 후, 이웃하는 결정립과의 충돌이 일어날 때까지 측면 성장(Lateral Growth)이 일어나 결정화 과정을 종료하게 된다. 이러한 고상 결정정화(SPC)로 인한 규소의 상태 변화는 도 1a 내지 도 1c에 도시되어 있다.
이러한 고상 결정화법은 결정립의 크기가 1㎛ 이상인 결정립을 얻을 수 있는데 반해 결정립 내에 결함 밀도가 높고 공정상 상대적으로 높은 결정화 온도(600℃)와 장시간의 결정화 시간이 요구되는 단점이 있다.
그래서 이러한 방법에 일정량의 금속 원소(Ni, Pd, Au, Al 등)를 첨가하여 공정 온도를 낮추고 결정화 시간 역시 감소시킬 수 있는 금속 유도 결정화(MIC: Metal Induced Crystallization) 혹은 금속 유도 측면 결정화(MILC: Metal Induced Lateral Crystallization) 등의 기술도 존재한다.
이러한 MIC 기술과 엑시머 레이저 어닐링 기술(ELA; eximer laser annealing)을 연속적으로 적용하여 큰 결정립을 형성하고 입내 결함을 최소화 할 수 있는 CGS(Continuous Growth Silicon) 기술도 개발되어 있다. 그러나 금속 촉매를 이용하는 이러한 기술들은 결정화 이후 잔류하는 금속원소를 제거(gettering)해주어야 하기 때문에 추가적인 열처리 공정이 필요하며 이러한 열처리 기술을 이용하더라도 효과적으로 잔류 금속 원소를 제거하지 못한다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 비정질 규소의 증착시 이중층을 증착하고, 그 후 고상 결정화법(SPC) 공정과 엑시머 레이저 어닐링(ELA)방법을 통하여 입내 결함이 적고 결정립이 큰 다결정 규소층을 형성하는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 비정질 규소를 증착함에 있어서, 비정질도가 상대적으로 큰 얇은 막을 우선 증착한 후 그 위에 나머지 두께 만큼 비정질 규소층을 증착속도가 높은 조건으로 성막한 후 고상 결정화법(SPC)과 엑시머 레이저 어닐링(ELA)방법을 통하여 다결정화한다.
구체적으로는, 절연 기판, 상기 기판 위에 형성되어 있는 차단층과 상기 차단층위에 형성되어 다결정 규소층, 상기 다결정 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극, 상기 게이트 전극을 덮고 있는 제1 층간 절연막, 상기 제1 층간 절연막에 형성되며 상기 다결정 규소층에 도핑되어 형성된 소스 영역과 드레인 영역의 일부를 각각 노출시키는 제1 접촉구와 제2 접촉구, 상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극을 포함하는 데이터선, 상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극, 상기 데이터선 및 드레인 전극을 덮으며 드레인 전극의 일부를 노출시키는 제3 접촉구를 가지는 제2 층간 절연막, 상기 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 포함하는 트랜지스터 표시판에 대한 것이며,
이러한 박막 트랜지스터 표시판은 절연 기판 위에 차단층을 형성하는 단계, 상기 차단층 위에 이중층의 비정질 규소층을 형성하는 단계, 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계, 상기 다결정 규소층을 사진 식각하여 다결정 규소층을 형성하는 단계, 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 순서에 의하여 제조된다.
한편, 유기 EL 디스플레이에서 사용되는 TFT로서 본 발명이 적용된 박막 트랜지스터 표시판은 절연 기판, 상기 기판 위에 형성되어 있는 차단층과 상기 차단층위에 형성되어 있는 다결정 규소층, 상기 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트선, 게이트선 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있는 데이터선 및 드레인 전극, 데이터선 위에 형성되어 있는 제2 층간 절연막, 제2 층간 절연막 위에 형성되어 있는 화소전극을 포함하는 유기 EL용 박막 트랜지스터 표시판으로, 상기 화소 전극 위의 소정 영역에 유기 발광층을 형성하고, 상기 유기 발광층을 에워싸며 유기 발광층의 영역을 한정하는 격벽, 상기 유기 발광층과 격벽 위에 형성되는 공통 전극을 더 포함하는 유기 EL 디스플레이 장치도 포함할 수 있다.
그리고 상기 다결정 규소층은 제1 및 제2 트랜지스터부와 제2 트랜지스터부와 연결되어 있는 유지 전극부를 가지고, 게이트선 및 유지 전극부는 각각 제1 및 제2 트랜지스터와 중첩하는 제1 및 제2 게이트 전극 및 유지 전극부와 중첩하는 유지 전극을 포함하고, 데이터선은 데이터선 및 전원선, 데이터선 및 제1 트랜지스터부의 소스 영역과 연결되어 있는 제1 소스 전극, 제1 트랜지스터부의 드레인 영역 및 제2 게이트 전극과 연결되어 있는 제2 소스 전극, 제2 트랜지스터부의 드레인 영역과 연결되어 있는 제2 드레인 전극을 포함하며, 화소 전극은 제2 드레인 전극과 연결되어 있는 것이 바람직하다.
한편, 상기 유기 발광 표시 장치용 박막 트랜지스터 표시판은 절연기판 위에 차단층을 형성하는 단계, 상기 차단층 위에 이중층의 비정질 규소층을 형성하는 단 계, 상기 비정질 규소층을 레이저를 이용하여 이를 결정화하여 다결정 규소층을 형성하는 단계, 상기 다결정 규소층을 사진 식각하여 다결정 규소층을 형성하는 단계, 상기 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트선을 형성하는 단계, 게이트선 위에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 가지는 데이터선을 형성하는 단계, 데이터선 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 순서에 의하여 제조된다.
여기서 화소 전극 위에 격벽을 형성하는 단계, 격벽에 의하여 구획된 화소 전극 위의 소정영역에 유기 발광층을 형성하는 단계, 유기 발광층 위에 공통 전극을 형성하는 단계를 더 포함할 수 있으며, 상기 공통 전극과 접촉하는 보조 전극을 형성하는 단계를 더 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 다결정 규소를 이용한 박막 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도1c는 일반적인 고상 결정화법(SPC)에 대하여 도시하고 있다.
도 1a 내지 도 1c를 보면, 계면에서 생성된 핵을 중심으로 하여 결정화가 이루어지기 때문에 최종 결정립의 크기는 결정립 성장에 개입하는 핵의 밀도에 좌우된다. 이러한 핵의 밀도는 최초 비정질 실리콘 성막시 계면에 존재하는 자유핵(pre-nuclei)의 밀도에 의존한다. 비정질도(randomness)로 표현되기도 하는 이러한 자유핵의 밀도는 성막 조건에 따라 달라지게 된다. 즉 증착온도가 낮거나 증착압력이 높은 경우에는 비정질도가 높아져서 계면에 자유핵의 밀도가 감소하게 된다.
이러한 성질을 이용하여 비정질도가 높은 비정질 규소층을 증착함에 있어서, 증착압력을 증가시키는 데는 일정한 한계가 있으며, 증착온도를 낮추는 경우에는 증착온도가 낮아짐에 따라 성막 속도가 지수 함수적으로 급격히 감소하여 성막에 소요되는 시간이 크게 증가한다.
그렇지만 궁극적으로 초기 단계 핵생성이 유도되는 것은 계면 영역이므로 이 주위만 비정질도가 상대적으로 높은 박막을 성막하고 그 이후 상부막은 일반적 조 건으로 성막하면 비정질도가 높은 박막 조건으로 전체를 성막한 경우와 동일한 효과를 가져 올 수 있다.
이에 대한 자세한 도면은 도 2a 내지 도 2d에 도시되어 있으며, 도면을 이용하여 상세하게 설명한다.
우선 도 2a에 도시된 바와 같이 기판(110)위에 차단층(1110)을 성막하고 이어서 비정질 규소층을 증착한다. 이때, 비정질도가 상대적으로 큰 막질을 얻을 수 있는 조건(증착온도를 낮추거나 증착압력을 증가시킨 조건)으로 약 50Å 두께의 막을 우선적으로 증착한다. 이어서 목표로 하는 두께의 나머지 비정질 규소층은 증착속도가 상대적으로 빠른 조건으로 성막한다.
비정질도가 상대적으로 큰 비정질 규소층은 일반적으로 440℃의 온도와 0.5~0.7 Pa의 압력에서 증착하며, 그 위에 쌓는 비정질 규소층은 일반적으로 480℃의 온도와 0.3 Pa의 압력에서 증착한다. 여기에서 제시된 온도 및 압력에서 벗어나서도 증착이 가능한데, 다만 하부의 비정질 규소층은 상부의 비정질 규소층보다 압력이 높고 온도가 낮은 것이 바람직하며, 반드시 비정질도가 상부층보다 높아야 한다.
또한 하부의 비정질 규소층의 두께는 50Å이 바람직하며, 상부의 비정질 규소층의 두께는 목표로 하는 비정질 규소층의 두께에서 상기 50Å을 뺀 나머지 두께가 된다.
이렇게 비정질 규소층을 이중층으로 성막한 후, 퍼니스(furnace) 열처리를 통하여 고상 결정화(SPC)를 실시한다.(도 2b, 도2c 참고) 이때 공정온도는 약 550~600℃, 공정시간은 1~4시간 정도 소요된다. 이와 같이 비정질도가 높은 비정질 규소층을 하부층으로 둠으로써, 결정화 될 때 계면에서의 핵생성이 억제되어 고상 결정화(SPC) 이후 얻어지는 결정립의 크기는 일반적인 고상 결정화(SPC)의 경우 1㎛ 정도에 지나지 않는데 비해 3~4㎛까지 확대 할 수 있다.
그 후 도 2d에 도시된 바와 같이, 엑시머 레이저 어닐링(ELA)을 통해 최초 고상 결정화(SPC) 공정을 통해 얻어진 결정립의 크기를 유지하면서 결정립 내에 존재하는 쌍정(twin) 혹은 준결정립계(Sub-grain-boundary) 등을 제거할 수 있다.
도 2a 내지 도 2d에 도시한 방법을 이용하여 제조된 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 이하 설명한다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV'선을 따라 도시한 단면도이다.
도 3 및 도 4에 도시한 바와 같이, 절연 기판(110)위에 산화 규소 또는 질화규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111)위에 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 포함된 다결정 규소층(150)이 형성되어 있다. 여기서, 차단층(111)은 절연기판과 다결정 규소층(150)의 접착성을 향상시키며, 절연 기판(110) 내부에 존재하는 도전성 불순물이 다결정 규소층(150)으로 확산되는 것을 방지하는 역할을 한다.
상기 다결정 규소층(150)은 비정질도가 서로 다른 두 층을 포함하는 비정질 규소층을 증착하고 이를 결정화하여 형성한다. 여기서 비정질도가 상대적으로 높은 비정질 규소층을 하층으로 형성하고, 그 상층으로는 일반적인 조건에서 증착되는 비정질 규소층을 형성한다. 결정화 단계 후 엑시머 레이저 어닐링(ELA)을 이용하여 쌍정 혹은 준결정립계를 제거하는 방식으로 다결정 규소층(150)을 형성한다.
다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(152)이 형성되어 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(15)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 층간 절연막(601)이 형성되어 있다. 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(181, 182)를 포함하고 있다.
층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접 촉구(181)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(182)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(173)을 노출하는 제3 접촉구(183)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(183)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
상기와 같은 특징을 가지는 본 발명의 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법에 대해서 살펴본다.
도 5는 각각 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 단면도이고, 도 6a 내지 도 6d는 도 5의 다음단계로서 비정질 규소를 이중층으로 적층하고 결정화 시키는 단계를 보여주는 도면이고, 도 7a, 도 8, 도 12, 도 14 및 도 16은 각각 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 7b는 도 7a의 박막 트 랜지스터 표시판을 VIIb-VIIb'선을 따라 잘라 도시한 단면도이고, 도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX'선을 따라 잘라 도시한 단면도이고, 도 10은 도 8의 박막 트랜지스터 표시판을 IX-IX'선을 따라 잘라 도시한 단면도로서 도 9 다음 단계에서의 도면이고, 도 11은 도 8의 박막 트랜지스터 표시판을 IX-IX'선을 따라 잘라 도시한 단면도로서 도 10 다음 단계에서의 도면이고, 도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII'선을 따라 잘라 도시한 단면도이고, 도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV'선을 따라 잘라 도시한 단면도이고, 도 17은 도 16의 박막 트랜지스터 표시판을 XVII-XVII'선을 따라 잘라 도시한 단면도이다.
먼저 도 5에 도시한 바와 같이, 절연 기판(110) 위에 차단층(111)을 형성한다. 차단층(111)은 진공 증착 챔버(도시하지 않음)내에서 PECVD 방법으로 SiH4 가스와 NO2 가스를 사용하여 형성한다.
NO2 가스를 사용함으로 인해서 다결정 규소층이 N-1로 도핑된 것과 같은 문제가 발생한다. 이러한 문제점을 제거하기 위하여 포징(purging)공정이나 진공 증착 챔버의 밖으로 로딩하여 공기 중에서 1분 이상 방치하는 등의 방법을 사용할 수 있다.
이어서 도 6a 내지 도 6d에 도시한 바와 같이, 차단층(111) 위에 하부층(210)과 상부층(220)의 이중층을 포함하는 비정질 규소층을 증착한다. 비정질 규소층 중 하부층(210)은 비정질도가 상대적으로 상부층(220) 보다 크게 되도록 증착한다. 그렇게 하기 위하여 증착온도를 상부층(220) 증착시보다 낮추거나 증착압력을 상부층 증착시보다 높여서 증착하며, 두 가지 조건을 동시에 적용하여 증착 하는 것도 가능하다. 이러한 조건을 적용하여 증착하는 하부층(210)은 그 두께가 50Å 정도가 되도록 하는 것이 바람직하다. 이는 앞에서 기술한 바와 같이 계면부분에서의 비정질도(또는 자유핵의 밀도)가 중요하기 때문에 계면 부근에만 비정질도가 높은 비정질 규소층을 형성하는 것이다.
그 후 적층하고자 하는 나머지 두께를 일반적인 온도와 압력에서, 즉 하부층(210)을 증착할 때의 온도보다 높은 온도 또는 하부층(210)을 증착할 때의 압력보다 낮은 압력에서 비정질 규소로 증착하여 상부층(220)을 증착한다. 이렇게 증착된 모습을 도 6a에서 볼 수 있다.
그 후 고상 결정화를 통하여 이중층으로 증착된 비정질 규소층을 결정화하면, 도 6b와 도6c에 도시된 바와 같이, 결정이 수직 방향과 수평 방향으로 성장하여 다결정 규소층(150)으로 변환된다. 그 후 엑시머 레이저 어닐링(ELA)에 의하여 내부의 쌍정 혹은 준결정립계 등을 제거한다.
이어 도 7a 및 도 7b에 도시한 바와 같이, 형성된 다결정 규소층(150)을 사진 식각 방법으로 패터닝하여 다결정 규소층(150)의 패턴을 형성한다.
도 8 및 도 9에 도시한 바와 같이, 다결정 규소층(150)위에 질화규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
다음 게이트 절연막(140)위에 몰리브덴 텅스텐 등의 금속 물질을 증착하여 게이트 도전막(도시하지 않음)을 형성한다.
게이트 도전막을 사진 식각하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이 때, 게이트선(121)은 다결정 규소층(150)과 일부분 중첩하는 게이트 전극(124)을 가지며, 유지 전극선(131)은 유지 전극(133)을 가진다.
그리고 도 10에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131)을 마스크로 하여 다결정 규소층(150)에 N형 또는 P형 도전형 불순물을 저농도로 주입하여 저농도 도핑 영역(152)을 형성한다.
도 11에 도시한 바와 같이, 다결정 규소층(150)을 덮도록 감광막을 형성한 후 패터닝하여 감광막 패턴(PR)을 형성한다. 여기서 감광막 패턴(PR)은 감광막 패턴의 가장자리가 게이트선(121) 측벽을 덮는 형태로 형성한다. 이를 통하여 게이트선(121) 및 유지 전극선(131)과 인접한 다결정 규소층(150)의 소정 부분을 감광막 패턴(PR)이 덮도록 한다. 노광량은 형성한 감광막의 두께를 고려하여 노광 시간 및 광의 세기 등을 조절함으로써 조정한다.
이후 감광막 패턴(PR)을 마스크로 N형 또는 P형 도전형 불순물을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 형성한다. 채널 영역(154)은 게이트 전극(124) 아래에 위치한 다결정 규소층(150)으로 불순물이 도핑되지 않으며 소스 영역(153)과 드레인 영역(155)을 분리한다. 그리고 저농도 도핑 영역(152)은 감광막 패턴(PR)에 의해 보호된 다결정 규소층(150)의 소정 부분으로, 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154)사이 및 유지 전극선(131, 133)과 인접한 부분으로 축소된다.
또한, 다결정 규소층(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 다결정 규소층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리 되어 있다.
이어 도 12 및 도 13에 도시한 바와 같이, 다결정 규소층(150)을 덮도록 기판 전면에 절연 물질을 적층하여 층간 절연막(601)을 형성한다. 이후 층간 절연막(601)에 사진 식각 방법으로 소스 영역(153)과 드레인 영역(155)을 노출하는 제1 접촉구(181) 및 제2 접촉구(182)를 형성한다.
도 14 및 도 15에 도시한 바와 같이, 제1 접촉구(181) 및 제2 접촉구(182)내부를 포함하여 제1 층간 절연막(601) 위에 데이터 도전막을 형성한 후 패터닝하여 데이터선(171)과 드레인 전극(175)을 형성한다. 데이터선(171)은 제1 접촉구(181)를 통해 소스 영역(153)과 연결되고, 드레인 전극(175)은 제2 접촉구(182)를 통해 드레인 영역(155)과 연결된다.
데이터선(171)은 알루미늄 네오디뮴(AIND)과 같은 알루미늄 함유 금속의 단일층이나 알루미늄 합금층과 크롬(Cr)이나 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하고 사진 식각하여 형성한다.
도 16 및 도 17에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1 층간 절연막(601) 위에 절연 물질을 적층하여 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)에 사진 식각 방법으로 드레인 전극(175)을 노출하는 제3 접촉구(183)를 형성한다.
다음, 도 3 및 도 4에 도시한 바와 같이, 제3 접촉구(183) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데 이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(183)를 통해 드레인 전극(175)과 연결된다. 접촉 보조 부재는 제1 및 제2 층간 절연층(601, 602)에 걸쳐 형성되어 있는 제4 접촉구(도시하지 않음), 제1 및 제2 층간 절연층(601, 602)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제5 접촉구(도시하지 않음)를 통해 각각 데이터선(171) 및 게이트선(121)의 한쪽 끝부분과 연결된다.
본 발명은 상술한 바와 같이 LCD상의 박막 트랜지스터 표시판뿐만 아니라 유기 EL 디스플레이에서도 적용이 가능하며, 이하 유기 EL에 적용된 본 발명의 실시예에 대하여 살펴보겠다.
도 18은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 19는 도 18의 XIX-XIX'선을 따라 자른 단면도이고, 도 20은 도 18의 XX-XX'선을 따라 자른 단면도이다.
도 18 내지 도 20에 도시한 바와 같이, 절연기판(110)위에 산화 규소 등으로 이루어진 차단층(111)이 형성되어 있고, 상기 차단층(111)위에 다결정 규소층(153a, 154a, 155a, 153b, 154b, 155b, 157)이 형성되어 있다.
다결정 규소층(153a, 154a, 155a, 153b, 154b, 155b, 157)은 제1 트랜지스터부(153a, 154a, 155a), 제2 트랜지스터부(153b, 154b, 155b) 및 유지 전극부(157)를 포함한다. 제1 트랜지스터부(153a, 154a, 155a)의 소스 영역(제1 소스 영역, 153a)과 드레인 영역(제1 드레인 영역, 155a)은 n형 불순물로 도핑되어 있고, 제2 트랜지스터부(153b, 154b, 155b)의 소스 영역(제2 소스 영역, 153b)과 드레인 영역(제2 드레인 영역, 155b)은 p형 불순물로 도핑되어 있다. 이 때, 구동 조건에 따라서는 제1 소스 영역(153a) 및 드레인 영역(155a)이 p형 불순물로 도핑되고 제2 소스 영역(153b) 및 드레인 영역(155b)이 n형 불순물로 도핑될 수도 있다.
다결정 규소층(153a, 154a, 155a, 153b, 154b, 155b, 157)위에는 산화 규소 또는 질화규소로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)위에는 알루미늄, 크롬, 몰리브덴 또는 이들의 합금 등의 금속으로 이루어진 게이트선(121)과 제1 및 제2 게이트 전극(123a, 123b) 및 유지 전극(133)이 형성되어 있다.
제1 게이트 전극(123a)은 게이트선(121)의 가지 모양으로 형성되어 있고 제1 트랜지스터의 채널 영역(제1 채널 영역, 154a)과 중첩하고 있으며, 제2 게이트 전극(123b)은 게이트선(121)과는 분리되어 있고 제2 트랜지스터의 채널 영역(제2 채널 영역, 154b)과 중첩하고 있다. 유지 전극(133)은 제2 게이트 전극(123b)과 연결되어 있고, 다결정 규소층의 유지 전극부(157)와 중첩되어 있다.
게이트선(121)의 한쪽 끝부분에는 외부 구동 회로(도시하지 않음)로부터 전달되는 신호를 입력받기 위해서 게이트선(121)의 폭보다 넓게 형성할 수 있다.
게이트선(121)과 제1 및 제2 게이트 전극(123a, 123b) 및 유지 전극(133)의 위에는 층간 절연막(801)이 형성되어 있고, 층간 절연막(801) 위에는 데이터선(171a) 및 전원선(171b), 제1 및 제2 소스 전극(173a, 173b), 제1 및 제2 드레인 전극(175a, 175b)이 형성되어 있다.
제1 소스 전극(173a)은 데이터선(171a)의 분지로서 층간 절연막(801)과 게이 트 절연막(140)을 관통하고 있는 접촉구(181)를 통하여 제1 소스 영역(153a)과 연결되어 있고, 제2 소스 전극(173b)은 전원선(171b)의 분지로서 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(184)를 통하여 제2 소스 영역(153b)과 연결되어 있다. 제1 드레인 전극(175a)은 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(182, 183)를 통하여 제1 드레인 영역(155a) 및 제2 게이트 전극(123b)과 접촉하여 이들을 연결하고 있고, 제2 드레인 전극(175b)은 게이트 절연막(140) 및 층간 절연막(801)을 관통하고 있는 접촉구(185)를 통하여 제2 드레인 영역(155b)과 연결되어 있다. 한편, 전원선(171b)은 유지 전극(133)과 중첩되어 있다.
그리고 데이터선(171a, 171b, 173a, 173b) 및 드레인 전극(175a, 175b) 위에는 제2 드레인 전극(175)을 노출하는 접촉구(186)를 가지는 층간 절연막(802)이 형성되어 있다.
층간 절연막(802) 위에는 접촉구(186)를 통해 제2 드레인 전극(175b)과 연결되어 있는 화소 전극(190)이 형성되어 있다. 화소 전극(190)은 알루미늄 등의 반사성이 우수한 물질로 형성하는 것이 바람직하다. 그러나 필요에 따라서는 화소 전극(190)을 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 절연 물질로 형성할 수도 있다.
화소 전극(190) 위에는 유기 절연 물질로 이루어진 격벽(803)이 형성되어 있다. 격벽(803)은 화소 전극(190) 주변을 둘러싸서 유기 발광층(70)이 채워질 영역을 한정하고 있다.
격벽(803)은 검정색 안료를 포함하는 감광제를 노광 및 현상하여 형성함으로써 차광막의 역할을 겸하도록 하고, 동시에 형성 공정도 단순화할 수 있다. 격벽(802)에 둘러싸인 화소 전극(190) 위의 영역에는 유기 발광층(70)이 형성되어 있다. 유기 발광층(70)은 적색, 녹색, 청색 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색, 녹색 및 청색 유기 발광층(70)이 순서대로 반복적으로 배치되어 있다.
유기 발광층(70)과 격벽(803) 위에는 버퍼층(804)이 형성되어 있다. 버퍼층(804)은 필요에 따라서는 생략될 수 있다.
버퍼층(804) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있다. 만약 화소 전극(190)이 ITO 또는 IZO 등의 투명한 도전 물질로 이루어지는 경우에는 공통 전극(270)은 알루미늄 등의 반사성이 좋은 금속으로 형성한다.
한편, 도시하지는 않았으나 공통 전극(270)의 전도성을 보완하기 위하여 저항이 낮은 금속으로 보조 전극을 형성할 수도 있다. 보조 전극은 공통 전극(270)과 버퍼층(804) 사이 또는 공통 전극(270) 위에 형성할 수 있으며, 유기 발광층(70)과는 중첩하지 않도록 격벽(803)을 따라 매트릭스 모양으로 형성하는 것이 바람직하다. 여기서, 전원선(171b)은 정전압 전원에 연결되어 있다.
이러한 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구동에 대하여 간단히 설명한다.
게이트선(121)에 온(on) 펄스가 인가되면 제1 트랜지스터가 온 되어 데이터 선(171a)을 통하여 인가되는 화상 신호 전압이 제2 게이트 전극(123b)으로 전달된다. 제2 게이트 전극(123b)에 화상 신호 전압이 인가되면 제2 트랜지스터가 온 되어 전원선(171b)을 통하여 전달되는 전류가 화소 전극(190)과 유기 발광층(70)을 통하여 공통 전극(270)으로 흐르게 된다. 유기 발광층(70)은 전류가 흐르면 특정 파장대의 빛을 방출한다. 흐르는 전류의 양에 따라 유기 발광층(70)이 방출하는 빛의 양이 달라져 휘도가 변하게 된다. 이 때, 제2 트랜지스터가 전류를 흘릴 수 있는 양은 제1 트랜지스터를 통하여 전달되는 화상 신호 전압의 크기에 의하여 결정된다.
이상 설명한 유기 발광 표시 장치용 박막 트랜지스터 표시판을 제조하는 방법을 도 21a 내지 도 26c 및 도 18 내지 도 20을 참조하여 상세히 설명한다.
도 21a 내지 도 21d는 비정질 규소를 결정화시키는 단계를 도시하고 있는 단면도이고, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a는 도 18에 도시된 실시예에 따른 유기 발광 표시장치용 박막 트랜지스터 표시판을 제조하는 각 단계에서의 표시판의 배치도이고, 도 22b 및 도 22c는 각각 도 22a의 XXIIb-XXIIb'선 및 XXIIc-XXIIc'선을 따라 자른 단면도이고, 도 23b 및 도 23c는 각각 도 23a의 XXIIIb-XXIIIb'선 및 XXIIIc-XXIIIc'선을 따라 자른 단면도이고, 도 24b 및 도 24c는 각각 도 24a의 XXIVb-XXIVb'선 및 XXIVc-XXIVc'선을 따라 자른 단면도이고, 도 25b 및 도 25c는 각각 도 25a의 XXVb-XXVb'선 및 XXVc-XXVc'선을 따라 자른 단면도이고, 도 26b 및 도 26c는 각각 도 26a의 XXVIb-XXVIb'선 및 XXVIc-XXVIc'선을 따라 자른 단면도이다.
먼저 도 21a에 도시한 바와 같이, 절연기판(110)위에 산화 규소 등을 증착하여 차단층(111)을 형성한 후, 차단층(111) 위에 하부층(210)과 상부층(220)의 이중층을 포함하는 비정질 규소층을 증착한다. 비정질 규소층 중 하부층(210)은 비정질도가 상대적으로 상부층(220)보다 크게 되도록 증착한다. 그렇게 하기 위하여 증착온도를 상부층(220) 증착시보다 낮추거나 증착압력을 상부층 증착시보다 높여서 증착하며, 두 가지 조건을 동시에 적용하여 증착하는 것도 가능하다. 이러한 조건을 적용하여 증착하는 하부층(210)은 그 두께가 50Å 정도가 되도록 하는 것이 바람직하다. 이는 앞에서 기술한 바와 같이 계면부분에서의 비정질도가 중요하기 때문에 계면 부근에서만 비정질도가 높은 비정질 규소층을 형성하는 것이다.
그 후 적층하고자 하는 나머지 두께를 일반적인 온도와 압력에서, 즉 하부층(210)을 증착할 때의 온도보다 높은 온도 또는 하부층(210)을 증착할 때의 압력보다 낮은 압력에서 비정질 규소로 증착하여 상부층(220)을 증착한다.
그 후 도 21b 및 도 21c에 도시한 바와 같이 고상 결정화를 통하여 이중층으로 증착된 비정질 규소층을 결정화하고, 그 후 도 21d에 도시한 바와 같이 엑시머 레이저 어닐링(ELA)에 의하여 내부의 쌍정 혹은 준결정립계 등을 제거한다.
그 후 도 21a 내지 도 21d의 단계를 거쳐서 얻어진 다결정 규소층(150)을 패터닝하여 도 22a 내지 도 22c에 도시한 바와 같이 형성한다.
그 후 도 23a 내지 도 23c에 도시한 바와 같이, 다결정 규소층(150a, 150b, 157) 위에 게이트 절연막(140)을 증착한다. 이어서, 금속을 증착하여 게이트용 금속막(120)을 형성한다. 이후 게이트용 금속막(120) 위에 감광막을 도포한 후 노광 및 현상하여 제1 감광막 패턴(PR1)을 형성한다.
다음으로 제1 감광막 패턴(PR1)을 마스크로 하여 게이트용 금속막(120)을 식각함으로써 제2 게이트 전극(123b)과 유지 전극(133)을 형성하고, 노출되어 있는 제2 트랜지스터부(150b) 다결정 규소층에 p형 불순물 이온을 주입하여 제2 소스 영역(153b)과 제2 드레인 영역(155b) 및 불순물이 도핑되지 않은 제2 채널영역(154b)을 형성한다. 이때, 제1 트랜지스터부(150a) 다결정 규소층은 제1 감광막 패턴(PR1) 및 게이트용 금속막(120)에 덮여 보호된다. 이때 유지 전극부(157)는 후에 형성되는 전원선(171b)과 중첩하는 부분으로 감광막에 의해 보호되므로 불순물이 도핑되지 않는다.
다음, 도 24a 내지 도 24c에 도시한 바와 같이, 제1 감광막 패턴(PR1)을 제거하고, 감광막을 새로 도포하고 노광 및 현상하여 제2 감광막 패턴(PR2)을 형성한다. 제2 감광막 패턴(PR2)을 마스크로 하여 게이트용 금속막(120)을 식각함으로써 제1 게이트 전극(123a) 및 게이트선(121)을 형성하고, 노출되어 있는 제1 트랜지스터부(150a) 다결정 규소층에 n형 불순물 이온을 주입하여 제1 소스 영역(153a)과 제1 드레인 영역(155a) 및 불순물이 도핑되지 않은 제1 채널 영역(154a)을 형성한다. 이 때, 제2 트랜지스터부(153b, 154b, 155b) 및 유지 전극부(157)는 제2 감광막 패턴(PR2)에 덮여 보호된다.
다음, 도 25a 내지 도 25c에 도시한 바와 같이, 게이트선(121, 123a, 123b, 133) 위에 층간 절연막(801)을 적층하고 사진 식각 공정으로 층간 절연층(801) 및 게이트 절연막(140)을 식각하여 제1 소스 영역(173a), 제1 드레인 영역(175a), 제2 소스 영역(173b) 및 제2 드레인 영역(175b)을 각각 노출시키는 접촉구(181, 182, 184, 185)와 층간 절연층(801)을 식각하여 제2 게이트 전극 (123b)의 한쪽 끝부분을 노출시키는 접촉구(183)를 형성한다.
다음, 데이터용 금속막을 적층하고 사진 식각 공정으로 데이터선(171a, 171b, 173a, 173b) 및 드레인 전극(175a, 175b)을 형성한다.
도 26a 내지 26c에 도시한 바와 같이, 데이터선(171a, 171b, 173a, 173b) 및 드레인 전극(175a, 175b) 위에 층간 절연막(802)을 형성한 후 사진 식각 공정으로 층간 절연막(802)을 식각하여 제2 드레인 전극(175b)을 노출하는 접촉구(186)를 형성한다.
이후 층간 절연막(802) 위에 알루미늄 등의 반사성이 우수한 금속을 증착한 후 사진 식각 공정으로 패터닝하여 접촉구(186)를 통해 제2 드레인 전극(175b)과 연결되는 화소 전극(190)을 형성한다.
다음, 도 18 내지 도 20에 도시한 바와 같이, 데이터선(171a, 171b, 173a, 173b) 및 드레인 전극(175a, 175b) 위에 검정색 안료를 포함하는 유기막을 도포하고 노광 및 현상하여 격벽(803)을 형성하고, 각 화소 영역에 유기 발광층(70)을 형성한다. 이때, 유기 발광층(70)은 다층 구조로 이루어지는 것이 보통이다. 유기 발광층(70)은 마스킹(masking) 후 증착하거나, 잉크젯 프린팅 등의 방법을 통하여 형성한다.
다음, 유기 발광층(70) 위에 전도성 유기물질을 도포하여 버퍼층(804)을 형성하고, 버퍼층(804) 위에 ITO 또는 IZO를 증착하여 공통 전극(270)을 형성한다.
이 때, 도시하지는 않았으나 공통 전극(270) 형성 전 또는 후에 알루미늄 등의 저저항 물질로 보조 전극을 형성할 수 있다. 또, 화소 전극(190)을 투명 도전 물질로 형성하는 경우에는 공통 전극(270)을 반사성이 우수한 금속을 사용하여 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 바와 같이 본 발명에서는 기판 및 차단층 위에 비정잘도가 높은 하부층과 보통의 비정질도를 가지는 상부층으로 이루어진 비정질 규소층을 형성한 후 이를 고상 결정법(SPC) 및 엑시머 레이저 어닐링(ELA)을 이용하여 다결정 규소화 함으로써 결정립의 크기가 크고 결함이 적은 다결정 규소층을 형성할 수 있다. 뿐만 아니라, 기존의 방식과 달리 금속 촉매를 사용하지 않으므로 금속 촉매를 제거하는 불편이 없다.
Claims (18)
- 절연 기판,상기 기판 위에 형성되어 있는 차단층,상기 차단층위에 비정질도가 높은 하부층과 하부층에 비하여 비정질도가 낮은 상부층을 가지는 비정질 규소층을 형성하고 이를 결정화하여 형성한 다결정 규소층,상기 다결정 규소층을 덮고 있는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있는 게이트 전극,상기 게이트 전극을 덮고 있는 제1 층간 절연막,상기 제1 층간 절연막에 형성되며 상기 다결정 규소층에 도핑되어 형성된 소스 영역과 드레인 영역의 일부를 각각 노출시키는 제1 접촉구와 제2 접촉구,상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극을 포함하는 데이터선,상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극,상기 데이터선 및 드레인 전극을 덮으며 드레인 전극의 일부를 노출시키는 제3 접촉구를 가지는 제2 층간 절연막,상기 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판
- 절연 기판 위에 차단층을 형성하는 단계,상기 차단층 위에 하부층의 비정질 규소층을 형성하는 단계,상기 하부층의 비정질 규소층 위에 상부층의 비정질 규소층을 형성하는 단계로서 상기 상부층은 하부층에 비하여 비정질도가 낮도록 형성하는 단계,상기 비정질 규소층을 결정화하여 다결정 규소층을 형성한 후 이를 사진 식각하는 단계,다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계,다결정 규소층 위에 게이트 절연막을 형성하는 단계,게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계,제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계,제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 절연 기판,상기 기판 위에 형성되어 있는 차단층,상기 차단층위에 형성되어 있는 다결정 규소층으로서, 이중층으로 형성되고 상기 이중층 중 하부층은 비정질도가 상부층에 비하여 상대적으로 높도록 형성한 비정질 규소층을 결정화하여 형성된 다결정 규소층,상기 다결정 규소층 위에 형성되어 있는 게이트 절연막,게이트 절연막 위에 형성되어 있는 게이트선,게이트선 위에 형성되어 있는 제1 층간 절연막,제1 층간 절연막 위에 형성되어 있는 데이터선 및 전원선,데이터선 위에 형성되어 있는 제2 층간 절연막,제2 층간 절연막 위에 형성되어 있는 화소전극을 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 제3항에서,상기 화소 전극 위의 소정 영역에 형성되어 있는 유기 발광층,상기 유기 발광층을 에워싸며 상기 유기 발광층의 영역을 한정하고 있는 격벽,상기 유기 발광층과 상기 격벽 위에 형성되어 있는 공통 전극을 더 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 제3항 또는 제4항에서,상기 다결정 규소층은 제1 및 제2 트랜지스터부와 제2 트랜지스터부와 연결되어 있는 유지 전극부를 가지며,상기 게이트선 및 유지 전극부는 각각 상기 제1 및 제2 트랜지스터부와 중첩하는 제1 및 제2 게이트 전극 및 상기 유지 전극부와 중첩하는 유지 전극을 포함하고,상기 데이터선은 상기 제1 트랜지스터부의 소스 영역과 연결되어 있는 제1 소스 전극을 포함하고,상기 전원선은 상기 제2 트랜지스터부의 소스 영역과 연결되어 있는 제2 소스 전극을 포함하며,상기 제1 트랜지스터부의 드레인 영역 및 상기 제2 게이트 전극과 연결되어 있는 제1 드레인 전극 및 상기 제2 트랜지스터부의 드레인 영역과 연결되어 있는 제2 드레인 전극을 더 포함하며,상기 화소 전극은 상기 제2 드레인 전극과 연결되어 있는 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 제5항에서,상기 유기 발광층과 상기 공통 전극 사이에 형성되어 있는 버퍼층을 더 포함 하는 것을 특징으로 하는 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 절연기판 위에 차단층을 형성하는 단계,상기 차단층 위에 하부층의 비정질 규소층을 형성하는 단계,상기 하부층의 비정질 규소층 위에 상부층의 비정질 규소층을 형성하는 단계로서 상기 상부층은 하부층에 비하여 비정질도가 낮도록 형성하는 단계,상기 비정질 규소층을 결정화하여 다결정 규소층을 형성한 후 이를 사진 식각하는 단계,상기 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계,다결정 규소층 위에 게이트 절연막을 형성하는 단계,게이트 절연막 위에 게이트선을 형성하는 단계,게이트선 위에 제1 층간 절연막을 형성하는 단계,제1 층간 절연막 위에 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 가지는 데이터선을 형성하는 단계,데이터선 위에 제2 층간 절연막을 형성하는 단계,제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,상기 화소 전극 위에 격벽을 형성하는 단계,상기 격벽에 의하여 구획된 상기 화소 전극 위의 소정 영역에 유기 발광층을 형성하는 단계,상기 유기 발광층 위에 공통 전극을 형성하는 단계를 더 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서,상기 공통 전극과 접촉하는 보조 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 제1항 또는 제3항에서,상기 비정질 규소층의 결정화는 고상 결정화법 및 엑시머 레이저 어닐링법을 사용하여 다결정 규소층을 형성한 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 제1항 또는 제3항에서,상기 비정질도가 상부층에 비하여 상대적으로 높도록 하부층을 형성하는 것은 상부층의 증착 온도에 비하여 하부층의 증착 온도가 낮거나 상부층의 증착 압력에 비하여 하부층의 증착 압력이 높은 조건에서 형성하는 것인 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 제2항 또는 제7항에서,상기 비정질 규소층의 결정화는 고상 결정화법 및 엑시머 레이저 어닐링법을 사용하여 다결정 규소층을 형성한 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 제2항 또는 제7항에서,상기 비정질도가 상부층에 비하여 상대적으로 높도록 하부층을 형성하는 것은 상부층의 증착 온도에 비하여 하부층의 증착 온도가 낮거나 상부층의 증착 압력에 비하여 하부층의 증착 압력이 높은 조건에서 형성하는 것인 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법
- 절연 기판,상기 기판 위에 형성되어 있는 차단층,상기 차단층 위에 형성되어 있는 다결정 규소층으로서, 이중층으로 형성되고 상기 이중층 중 하부층은 비정질도가 상부층에 비하여 상대적으로 높도록 형성한 비정질 규소층을 결정화하여 형성된 다결정 규소층,상기 다결정 규소층과 절연되어 있으며 소정 부분 중첩하는 게이트 전극,상기 다결정 규소층의 상기 게이트 전극과 중첩하는 부분 양쪽의 일부와 각각 접촉하고 있는 소스 전극 및 드레인 전극을 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 비정질 규소를 결정화하여 형성된 다결정 규소를 이용한 박막 트랜지스터 표시판에서,상기 비정질 규소는 이중층으로 형성되고, 상기 이중층의 하부층은 증착온 도가 상부층에 비하여 낮은 조건이거나 증착 압력이 상부층에 비하여 높은 조건으로 증착된 후 고상 결정화법 및 엑시머 레이저 어닐링법을 통하여 결정화된 다결정 규소를 이용한 박막 트랜지스터 표시판.
- 다결정 규소를 이용한 박막 트랜지스터 표시판을 제조하는 방법에서,상기 다결정 규소는 비정질 규소를 결정화하여 형성되며, 비정질 규소를 다결정 규소로 결정화하는 방법은비정질 규소를 이중층으로 증착하며, 상기 이중층의 하부층은 증착 온도가 상부층에 비하여 낮은 조건이거나 증착 압력이 상부층에 비하여 높은 조건으로 증착하고, 상부층은 상기 하부층의 증착 온도에 비하여 높은 온도이거나 상기 하부층의 증착 압력에 비하여 낮은 압력으로 증착하는 단계,상기 이중층의 비정질 규소를 고상 결정화하고 그 후 엑시머 레이저 어닐링법을 행하는 단계를 포함하는 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 제16항에서,상기 이중층 중 하부층은 그 두께가 50Å 인 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
- 제16항에서,상기 이중층 중 하부층은 440℃의 온도에서 0.5~0.7Pa의 압력으로 증착하며, 상부층은 480℃의 온도에서 0.3Pa의 압력으로 증착하는 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040051424A KR20060002397A (ko) | 2004-07-02 | 2004-07-02 | 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040051424A KR20060002397A (ko) | 2004-07-02 | 2004-07-02 | 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060002397A true KR20060002397A (ko) | 2006-01-09 |
Family
ID=37105356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040051424A KR20060002397A (ko) | 2004-07-02 | 2004-07-02 | 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20060002397A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841206B2 (en) | 2010-09-03 | 2014-09-23 | Samsung Display Co., Ltd. | Method of forming polycrystalline silicon layer, and thin film transistor and organic light emitting device including the polycrystalline silicon layer |
-
2004
- 2004-07-02 KR KR1020040051424A patent/KR20060002397A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841206B2 (en) | 2010-09-03 | 2014-09-23 | Samsung Display Co., Ltd. | Method of forming polycrystalline silicon layer, and thin film transistor and organic light emitting device including the polycrystalline silicon layer |
| US9406730B2 (en) | 2010-09-03 | 2016-08-02 | Samsung Display Co., Ltd. | Thin film transistor and organic light emitting device including polycrystalline silicon layer |
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