KR20050119635A - 트렌치 커트형 발광 다이오드 및 이의 제조 방법 - Google Patents

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KR20050119635A
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Abstract

제1 및 제2의 반대 측면들을 지니는 반도체 기판, 및 상기 기판의 제2의 측면 상의 적어도 하나의 장치 층을 사용하여 반도체 장치들을 형성하는 방법으로서, 상기 적어도 하나의 장치 층이 제1 및 제2의 장치 부분들을 포함하는 반도체 장치들의 형성 방법이 제공되어 있다. 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제1의 측면에 제1의 트렌치가 형성된다. 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제2의 측면에 제2의 트렌치를 형성된다.

Description

트렌치 커트형 발광 다이오드 및 이의 제조 방법{Trench cut light emitting diodes and methods of fabricating same}
본 발명은 마이크로 전자 장치 및 그 제조 방법에 관한 것이며, 보다 구체적으로 기술하면 발광 다이오드(LED)와 같은 반도체 장치에서 이용될 수 있는 구조에 관한 것이다.
발광 다이오드들은 소비 및 상업 용도로 폭넓게 사용되고 있다. 당업자에게 잘 알려져 있는 바와 같이, 발광 다이오드는 마이크로 전자 기판 상의 다이오드 영역을 포함하는 것이 일반적이다. 상기 마이크로 전자 기판은 예를 들면 비소화 갈륨, 인화 갈륨, 이들의 합금, 탄화 실리콘 및/또는 사파이어를 포함할 수 있다. 계속된 LED의 개발로 가시 스펙트럼 이상에 적용될 수 있는 광원이 매우 효율적이게 되었으며 또한 기계적으로 견고하게 되었다. 잠재적으로 유효 수명이 긴 고체 장치들과 결합되는 이같은 특성들은 다양한 신규 디스플레이 용도들을 허용할 수 있으며 LED들을 잘 정착된 백열 전구와 경합하는 국면에 있게 할 수 있다.
GaN계 발광 다이오드(LED)들은 상부에 복수개의 GaN계 에피택셜 층들이 데포지트되는 사파이어 또는 SiC와 같은 절연성, 반도전성 또는 도전성 기판을 포함하는 것이 전형적이다. 상기 에피텍셜 층들은 에너지를 공급받을 때 광을 방출하는 p-n 접합을 지니는 활성 영역(active region)을 포함한다. 전형적인 LED는, 또한 패키지 또는 리드 프레임이라 언급되는 서브마운트(이하 "서브마운트(submount)"라 함) 상에의 기판 측면 하부에 장착되어 있다. 도 1에는 종래의 LED가 개략적으로 예시되어 있으며, 상기 LED는 n-형 SiC 기판(10), 및 상기 기판 상에 성장되어 있으며 하나의 메사 형태로 패터닝되어 있는 n-GaN계 층(14) 및 p-GaN계 층(16)을 포함하는 활성 영역(12)을 지닌다. 금속 p-전극(18)은 상기 p-GaN 층(16) 상에 데포지트되어 상기 p-GaN 층(16)에 전기적으로 연결되어 있으며 와이어 본드 접속(28)은 상기 p-전극(18) 상의 본드 패드(20)에 구현된다. 상기 도전성 기판 상에 있으며 상기 도전성 기판에 전기적으로 연결되어 있는 n-전극(22)은 도전성 에폭시(26)를 사용하여 금속 서브마운트(24)에 부착된다. 종래의 공정에서는, 상기 도전성 에폭시(26; 대개는 은(silver) 에폭시임)는 상기 서브마운트 상에 데포지트되고 상기 LED는 상기 에폭시(26) 내로 압착된다. 그후, 상기 에폭시는 열경화됨으로써 상기 에폭시가 굳어져서, LED 칩에 대한 안정적이고도 전기 도전적인 마운트(mount)를 제공한다. 상기 활성 영역(12)에서 생성되는 광은 상기 장치의 위 그리고 외부로 안내된다. 그러나, 생성된 광의 상당량이 상기 기판 내로 전달되고 부분적으로는 상기 에폭시(26)에 의해 흡수될 수 있다.
LED들의 플립-칩 장착은 서브마운트 기판 측면 상부 상에의 LED 장착을 포함한다. 그후, 광이 추출되어 투명 기판을 통해 방출된다. 플립-칩 장착은 SiC계 LED들을 장착하기 위한 특히 바람직한 기법일 수 있다. SiC가 GaN보다 높은 굴절율을 지니기 때문에, 상기 활성 영역에서 생성되는 광은 GaN/SiC 경계면에서 내부적으로 반사하지 못한다(즉, GaN계 층들 내로 다시 반사하지 못한다). SiC계 LED들의 플립-칩 장착은 당업계에 알려진 특정의 칩-성형 기법들을 이용할 경우에 개선된 광 추출을 제공할 수 있다. SiC LED들의 플립-칩 패키징은 개선된 열 추출/방출과 같은 다른 이점들을 또한 지닐 수 있는 데, 이는 상기 칩에 대한 특정 용도에 따라 바람직할 수 있다.
도 2에는 플립-칩 장착과 관련된 한가지 문제가 예시되어 있다. 즉, 칩이 도전성 서브마운트나 또는 패키지 상에 장착되는 플립-칩일 경우, 종래의 기술들이 가능하지 않을 수 있다. 종래에는, 은 에폭시와 같은 도전성 다이 부착 재료(26)가 상기 칩 및/또는 상기 서브마운트(24) 상에 데포지트되고 상기 칩이 상기 서브마운트(24) 상에 압착된다. 이는 점성이 있는 도전성 다이 부착 재료(26)가 삐져 나와 상기 장치 내의 n-형 층(14,10)들과 접촉함으로써 예상할 수 있는 바와 같이 바람직하지 못한 결과들로 인해 상기 활성 영역에서의 p-n 접합을 분로시키는 쇼트키(Schottky) 다이오드 접합을 형성할 수 있게 한다.
LED 다이들이 톱질 및 절단(breaking)을 통해 웨이퍼로부터 싱귤레이션될 경우 절단시 다이의 측면에 가해지는 응력 때문에 부가적인 문제가 생길 수 있다. 이러한 응력으로 인해 칩의 에지 부분에는 균열들이 생길 수 있다. 상기 균열들이 매우 불량할 경우, 상기 다이가 못 쓰게 될 수 있다. 예를 들면, 상기 균열들이 상기 장치의 활성 영역들 내로 연장될 경우, 상기 장치가 못 쓰게 될 수 있다.
도 1은 종래의 LED를 개략적으로 보여주는 도면이다.
도 2는 종래의 기법들을 이용한 플립-칩 장착형 LED를 개략적으로 보여주는 도면이다.
도 3은 본 발명의 실시예들에 따른 LED들의 웨이퍼 중 일부를 개략적으로 보여주는 도면이다.
도 4는 본 발명의 실시예들에 따른 LED들의 제조에 있어서의 공정 단계들을 보여주는 플로챠트이다.
도 5는 본 발명의 다른 실시예들에 따른 LED들의 제조에 있어서의 공정 단계들을 보여주는 플로챠트이다.
본 발명의 실시예들은 기판의 에피-측면으로부터 장치의 기판 내로 연장된 트렌치를 지니는 발광 장치 및 그러한 발광 장치의 제조 방법을 제공한다. 상기 트렌치는 개별 장치들을 정의하는 메사(mesa)의 주변에 배치되고 상기 발광 장치들의 싱귤레이션을 제공하도록 웨이퍼가 절단되는 영역에 배치된다. 본 발명의 일부 실시예들에서는, 상기 트렌치의 노출 부분들 상에 비활성(passivation) 층이 제공된다. 메사 분리용 트렌치에 의해 정의되는 활성 영역들을 지니는 본 발명의 실시예들에서는, 상기 메사 분리용 트렌치 내에 제2의 트렌치가 제공되며, 상기 제2의 트렌치는 상기 장치의 기판 내로 연장되고 웨이퍼로부터 다이를 분리시키도록 기판이 절단되는 기판 영역에 인접 배치될 수 있다.
본 발명의 방법 실시예들에 의하면, 제1 및 제2의 반대 측면들을 지니는 반도체 기판, 및 상기 기판의 제2의 측면 상의 적어도 하나의 장치 층을 사용하여 반도체 장치들을 형성하는 방법이 제공되며, 상기 적어도 하나의 장치 층은 제1 및 제2의 장치 부분들을 포함한다. 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제1의 측면에 제1의 트렌치가 형성된다. 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제2의 측면에 제2의 트렌치가 형성된다.
본 발명의 부가적인 방법 실시예들에 의하면, 하나의 장치 측면을 지니는 반도체 기판 및 상기 기판의 장치 측면 상의 적어도 하나의 장치 층을 사용하여 반도체 장치들을 형성하는 방법이 제공되며, 상기 적어도 하나의 장치 층은 제1 및 제2의 장치 부분들을 포함한다. 상기 적어도 하나의 장치 층에는 분리용 트렌치가 형성된다. 이러한 분리용 트렌치는 상기 제1의 장치 부분을 포함하는 제1의 메사 및 상기 제2의 장치 부분을 포함하는 제2의 메사를 정의한다. 상기 분리용 트렌치에 그리고 상기 분리용 트렌치를 따라 상기 기판의 장치 측면에는 제2의 트렌치가 형성된다. 상기 제2의 트렌치는 상기 제1 및 제2의 장치 부분들 사이로 연장된다.
본 발명의 실시예들에 의하면, 반도체 기판 조립체가 제1 및 제2의 반대 측면들을 지니는 반도체 기판 및 상기 기판의 제2의 측면 상의 적어도 하나의 장치 층을 포함한다. 상기 적어도 하나의 장치 층은 제1 및 제2의 장치 부분들을 포함한다. 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제1의 측면에 제1의 트렌치가 정의된다. 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제2의 측면에 제2의 트렌치가 정의된다.
본 발명의 실시예들에 의하면, 반도체 기판 조립체는 하나의 장치 측면을 지니는 반도체 기판 및 상기 기판의 장치 측면 상의 적어도 하나의 장치 층을 포함한다. 상기 적어도 하나의 장치 층은 제1 및 제2의 장치 부분들을 포함한다. 상기 적어도 하나의 장치 층에는 분리용 트렌치가 정의된다. 상기 분리용 트렌치는 상기 제1의 장치 부분을 포함하는 제1의 메사 및 상기 제2의 장치 부분을 포함하는 제2의 메사를 정의한다. 상기 분리용 트렌치에 그리고 상기 분리용 트렌치를 따라 상기 기판의 장치 측면에 제2의 트렌치가 정의된다. 상기 제2의 트렌치는 상기 제1 및 제2의 장치 부분들 사이로 연장된다.
당업자라면 단지 본 발명의 예시일 뿐인 이하 바람직한 실시예들에 대한 상세한 설명 및 도면들의 해석으로부터 본 발명의 목적들을 알 수 있을 것이다.
본 발명의 다른 특징들은 첨부 도면들과 연관지어 해석될 경우 이하 본 발명의 특정 실시예들에 대한 상세한 설명으로부터 보다 용이하게 이해될 것이다.
지금부터 본 발명의 실시예들이 도시되어 있는 첨부 도면들을 참조하여 본 발명이 보다 완전하게 설명될 것이다. 그러나, 본 발명이 다른 여러 형태로 구체화될 수 있으므로 본원에서 언급되는 실시예들에 국한된 것으로 해석되어서는 안된다. 오히려, 이같은 실시예들은 이러한 세부 내용이 완전하고 완벽한 것이며 당업자에게 본 발명의 범위를 완전하게 전달하도록 제공된 것이다. 전반적인 설명에 걸쳐 동일 부호들이 동일 요소들을 언급하고 있다. 더욱이, 도면들에 예시되어 있는 여러 층들 및 영역들이 개략적으로 예시된 것이다. 또한 당업자라면 알 수 있겠지만, 기판 또는 다른 층 "상에" 형성되는 층은 본원에서 상기 기판 또는 다른 층 상에 직접 형성된 층이나 또는 상기 기판 또는 다른 층 상에 형성되는 중간 층 또는 층들을 언급할 수 있다. 따라서, 본 발명은 첨부 도면들에 예시된 상대적 크기 또는 간격에 국한되지 않는다.
본 발명의 실시예들은 예를 들면 성형 기판을 지니며 그리고/또는 플립-칩 장착에 적합한 발광 장치와 같은 발광 장치를 제공한다. 상기 발광 장치는 상기 장치의 활성 영역들이 상부에 형성되어 있으며 상기 장치의 성형 기판 측면과는 반대인 측면(예컨대, 상기 장치의 "에피(epi)" 측면)으로부터 상기 장치의 기판 내로 연장되는 트렌치를 지닌다. 상기 에피-측면 트렌치는 상기 장치의 접합 내로 연장되는 브레이크(break)들의 전개로 인해 수율 손실을 저감시킬 수 있는 웨이퍼의 절단을 용이하게 하기 위한 응력 제거 또는 응력 제거 수단을 제공할 수 있다. 그 외에도, 플립-칩 장착 장치들의 경우, 상기 에피 측면 트렌치는 절연용 비활성 재료가 사후 트렌치 커트 웨이퍼 상에 데포지트되어, 효율적으로 상기 트렌치 커트를 상기 비활성 재료로 감쌀 수 있게 한다. 따라서, 절연 장벽은 SiC 기판과 접촉하는 다이 부착 재료(예컨대, 땜납)에 제공됨으로써, 다이 부착시 상기 장치의 p 및 n 접합들 간에 단락(short) 또는 분로(shunt)를 형성할 수 있다.
위에서 언급된 바와 같이, 본 발명의 일부 실시예들에 있어서, 발광 장치는 형상 기판을 지닐 수 있다. SiC의 고굴절율 때문에, SiC 기판을 통과하는 광은, 이러한 광이 상당히 작은 입사각(즉, 법선에 상당히 가까운 각)으로 경계면에 이르지 않을 경우 상기 기판의 외부에서 상기 기판의 내부로 완전히 반사되는 경향을 지닌다. 완전 내부 반사에 대한 임계각은 SiC 기판과의 경계면을 형성하는 재료에 의존한다. 보다 많은 광선들이 작은 입사각으로 SiC의 표면에 이르게 함으로써 완전 내부 반사를 제한하는 방식으로 SiC 기판을 성형하여 SiC계 LED로부터 출력되는 광을 증가시키는 것이 가능하다. 그 중 하나의 칩 성형 기법 및 이러한 기법으로 제조된 칩은, 본원에 병합되는, 발명의 명칭이 "광 추출을 위한 기판 수정들을 포함하는 발광 다이오드 및 이의 제조 방법(LIGHT EMITTING DIODES INCLUDING SUBSTRATE MODIFICATIONS FOR LIGHT EXTRACTION AND MANUFACTURING METHODS THEREFOR)"이고 2002년 1월 25일자 출원된 미국 특허출원 제10/057,821호에 언급되어 있다.
도 3에는 싱귤레이션(singulation) 이전에 위에서 참조된 특허출원에 언급된 것들과 같은 성형 기판들을 지니는 LED 칩들이 예시되어 있다. 특히, 웨이퍼(100)는 SiC 기판과 같은 기판(120)을 포함하는 도 3에 도시된 바와 같은 LED 칩(110)들을 포함한다. 상기 LED 칩(110)들의 활성 장치 영역(122)은 GaN계 층들과 같은 III족 질화물들을 포함할 수 있다. 접점(124,128)들은 활성 장치 영역(122)들 및 기판(120) 상에 제공되어 있다. 그 외에도, 공정 금속(eutectic metal) 영역(126)들이 또한 제공될 수 있다.
상기 활성 영역(122)들은 분리용 트렌치(132)를 통해 메사(mesa)들의 형태로 형성된다. 상기 분리용 트렌치(132)는 개개의 장치 또는 장치들의 그룹을 정의하는 데 사용되고 상기 장치들을 분리하고 일부 실시예들에서는 원하는 기판 형상을 제공하는 데 이용되는 기판(120)의 성형 트렌치(또는 커트) 또는 "스트리트(street; 공간)" (136)들과 실질적으로 정렬된다. 도 3에 또한 예시되어 있는 바와 같이, 제2의 트렌치(134)는 또한 상기 기판(120) 내에 형성된다. 상기 제2의 트렌치(134)는 또한 기판(120)의 스트리트(136)들과 실질적으로 정렬되고 일부 실시예들에서는 상기 활성 영역(122)들의 메사 종단부를 형성하는 분리용 트렌치(132) 내에 형성된다.
상기 제2의 트렌치(134)는 별도의 제조 단계로 제공될 수도 있고 상기 분리용 트렌치(132)의 형성과 함께 단일 단계로 형성될 수도 있다. 예를 들면, 상기 제2의 트렌치(134)는 다이싱(dicing)될 수도 있고, 톱질될 수도 있으며, 에칭될 수도 있고 레이저 스크라이빙(laser scribing)될 수도 있으며 표준 경질 재료 반도체 분리 또는 싱귤레이션 기법들의 기타 방법들을 사용하여 생성될 수도 있다.
본 발명의 일부 실시예들에서는, 상기 제2의 트렌치(134)가 상기 활성 영역(122)들 내로의 브레이크들의 전개를 저감시키도록 싱귤레이션 공정에서의 기판의 절단을 용이하게 하며 그리고/또는 응력 제거를 제공하기에 충분한 거리만큼 기판(120) 내로 연장된다. 예를 들면, 본 발명의 일부 실시예들에서는, 상기 제2의 트렌치(134)가 기판(120) 내로 적어도 약 2㎛ 연장된다. 다른 실시예들에서는, 상기 제2의 트렌치(134)가 기판(120) 내로 적어도 약 5㎛ 연장된다. 본 발명의 다른 실시예들에서는, 상기 제2의 트렌치(134)는 기판(120) 내로 적어도 약 10㎛ 연장된다. 본 발명의 특정 실시예에서는, 상기 제2의 트렌치(134)가 기판(120) 내로 적어도 20㎛ 연장된다. 일부 바람직한 실시예들에 의하면, 상기 제2의 트렌치(134)는 약 2 내지 5㎛ 깊이만큼 기판(120) 내로 연장된다. 일부 실시예들에 의하면, 기판(120) 내 제2의 트렌치(134)의 깊이는 기판(120)의 두께의 적어도 1%이다. 일부 바람직한 실시예들에 의하면, 기판(120) 내 제2의 트렌치(134)의 깊이는 기판(120)의 약 5 내지 20%이다.
더욱이, 상기 제2의 트렌치(134)는 또한 상기 활성 영역(122)들 내로의 브레이크들의 전개를 저감시키도록 싱귤레이션 공정에서의 기판의 절단을 용이하게 하며 그리고/또는 응력 제거를 제공하기에 충분한 폭을 제공할 수 있다. 본 발명의 여러 실시예들에서는, 발광 장치 구조들이 상기 활성 영역(122)들로서 제공될 수 있다. 예를 들면, 본 발명의 일부 실시예들에서는, 상기 제2의 트렌치(134)가 적어도 약 2㎛ 폭을 지닌다. 다른 실시예들에서는, 상기 제2의 트렌치(134)가 적어도 약 5㎛ 폭을 지닌다. 본 발명의 다른 실시예들에서는, 상기 제2의 트렌치(134)가 적어도 약 10㎛ 폭을 지닌다. 본 발명의 특정 실시예에서는, 상기 제2의 트렌치(134)가 적어도 약 25㎛ 폭을 지닌다. 일부 실시예들에서는, 상기 제2의 트렌치(134)가 약 2 내지 25㎛ 폭을 지닌다.
일부 실시예들에 의하면, 상기 분리용 트렌치(132)가 적어도 약 1㎛ 깊이를 지닌다. 일부 바람직한 실시예에 의하면, 상기 분리용 트렌치(132)는 약 2 내지 4㎛ 깊이를 지닌다.
일부 실시예들에 의하면, 상기 분리용 트렌치(132)가 적어도 30㎛ 폭을 지닌다. 일부 바람직한 실시예들에 의하면, 상기 분리용 트렌치(132)는 약 50 내지 70㎛ 폭을 지닌다.
일부 실시예들에 의하면, 성형 트렌치(136)는 적어도 100㎛ 기판(120) 내 깊이를 지닌다. 일부 바람직한 실시예들에 의하면, 상기 성형 트렌치(136)는 약 200 내지 220㎛ 기판 내 깊이를 지닌다.
일부 실시예들에 의하면, 상기 성형 트렌치(136)는 적어도 50㎛ 폭을 지닌다. 일부 바람직한 실시예들에 의하면, 상기 성형 트렌치(136)는 약 75 내지 125㎛ 폭을 지닌다.
일부 바람직한 실시예에 의하면, 상기 제2의 트렌치(134)가 약 2 내지 5㎛ 기판(120) 내 깊이를 지니고 상기 성형 트렌치(136)가 약 150 및 200㎛의 기판(120 ) 내 깊이를 지닌다. 일부 실시예들에 의하면, 기판(120) 내 제2의 트렌치(134)의 깊이는 기판 내 성형 트렌치(136)의 깊이의 약 5 내지 10%이다. 일부 실시예들에 의하면, 상기 제2의 트렌치(134) 및 상기 성형 트렌치(136) 사이에 남아 있는 기판(120)의 두께는 기판(120)의 원래 두께의 적어도 5%이다. 일부 실시예들에 의하면, 상기 제2의 트렌치(134) 및 상기 성형 트렌치(136) 간에 남아 있는 기판(120)의 두께는 기판(120)의 원래 두께의 약 5 내지 15%이다.
도 3에 또한 예시되어 있는 바와 같이, 산화물, 질화물 및/또는 산질화물과 같은 비활성(passivation) 층(130)이 상기 분리용 트렌치(132) 및 상기 제2의 트렌치(134)에 의해 노출된 표면들 상에 제공될 수 있다. 따라서, 상기 비활성 층(130)은 상기 제2의 트렌치(134)의 깊이에 대응하는 길이만큼 상기 기판(120) 내로 연장될 수 있다. 본 발명의 특정 실시예들에서는, 비활성 재료가 질화 실리콘(SiN), 도핑되거나 또는 도핑되지 않은 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy ), 스핀-온 글라스(Spin-on Glass), 폴리이미드, 또는 기타 절연 재료 또는 이같은 막들의 조합일 수 있으며, CVD, LPCVD, PECVD, 스퍼터링 또는 경화 공정이 이어지는 비경화 액체의 스핀-온 분배(spin-on dispense)에 의해 데포지트될 수 있다.
기판 내에의 비활성 층(130)의 형성으로 상기 활성 영역(122)들에서의 p-n 접합부 주위에 침투(wicking)한 다이 부착 재료에 기인하는 LED 조립체 단락들 또는 분로들에 대한 보호 기능이 제공될 수 있다. 따라서, 상기 제2의 트렌치(134)의 형성 이후에 형성되는 비활성 층(130)을 지니는 본 발명의 실시예들에서, 상기 제2의 트렌치(134)의 깊이는 또한, 상기 장치(110)가 장착될 경우 기생 쇼트키 다이오드가 형성될 가능성을 저감시키도록 선택될 수 있다.
본 발명의 일부 실시예들에서는, 상기 활성 영역(122)들은 미국, 노스캐롤라이나, 더럼 소재의 크리, 인코포레이티드(Cree, Inc.)에 의해 제조 및 판매되고 있는 그러한 장치들과 같은 탄화 실리콘 기판 상에 제조된 질화 갈륨계 LED들 또는 레이저들일 수 있다. 예를 들면, 본 발명은, 세부 내용들이 마치 본원에 완전히 언급되어 있는 것처럼 본원에 병합되는, 미국 특허 제6,201,262호, 제6,187,606호, 제6,120,600호, 제5,912,477호, 제5,739,554호, 제5,631,190호, 제5,604,135호, 제5,523,589호, 제5,416,342호, 제5,393,993호, 제5,338,944호, 제5,210,051호, 제5,027,168호,제4,966,862호 및/또는 4,918,497호에 언급된 바와 같은 LED들 및/또는 레이저들과 함께 사용하기에 적합할 수 있다. 다른 적합한 LED들 및/또는 레이저들은 각각의 특허출원이 2001년 5월 30일자 출원된, 발명의 명칭이 "다중 퀀텀 웰 및 초격자 구조를 지닌 발광 다이도드 구조(LIGHT EMITTING DIDODE STRUCTURE WITH MULTI-QUANTUM WELL AND SUPERLATTICE STRUCTURE)"인 미국 가 특허출원 제60/294,378호, 발명의 명칭이 "다중 퀀텀 발광 다이오드 구조(MULTI-QUANTUM LIGHT EMITTING DIODE STRUCTURE)"인 미국 가 특허출원 제60/294,445호 및 발명의 명칭이 "초격자 구조를 지닌 발광 다이도드 구조(LIGHT EMITTING DIDODE STRUCTURE WITH SUPERLATTICE STRUCTURE)"인 미국 가 특허출원 제60/294,308호, 2002년 5월 7일자 출원되었으며 발명의 명칭이 "퀀텀 웰 및 초격자를 지닌 III족 질화물계 발광 다이오드 구조, III족 질화물계 퀀텀 웰 구조 및 III족 질화물계 초격자 구조(GROUP III NITRIDE BASED LIGHT EMITTING DIODE STRUCTURES WITH A QUANTUM WELL AND SUPERLATTICE, GROUP III NITRIDE BASED QUANTUM WELL STRUCTURES AND GROUP III NITRIDE BASED SUPERLATTICE STRUCTURES)"인 미국 특허출원 제10/140,796호와 아울러, 2001년 7월 23일자 출원되었으며 발명의 명칭이 "광 추출을 위한 기판 수정들을 포함하는 발광 다이오드 및 이의 제조 방법(LIGHT EMITTING DIODES INCLUDING SUBSTRATE MODIFICATIONS FOR LIGHT EXTRACTION AND MANUFACTURING METHODS THERE-FOR)"인 미국 특허출원 제10/057,82호 및 2002년 1월 25일자 출원되었으며 발명의 명칭이 "광 추출을 위한 기판 수정들을 포함하는 발광 다이오드 및 이의 제조 방법(LIGHT EMITTING DIODES INCLUDING SUBSTRATE MODIFICATIONS FOR LIGHT EXTRACTION AND MANUFACTURING METHODS THEREFOR)"인 미국 특허출원 제10/057,82호이며, 이같은 출원들의 세부 내용들이 마치 완전히 언급되어 있는 것처럼 본원에 병합된다.
본 발명의 특정 실시예들에서는, 발광 장치들이 활성 영역에서 생성된 광을 다시 상기 장치를 통해 반사하기 위한 반사 층을 제공하는 p-전극을 포함할 수 있다. 반사형 p-전극들 및 관련 구조들은 마치 본원에 완전히 언급되어 있는 것처럼 본원에 병합되는, 2002년 1월 25일자 출원되었으며 발명의 명칭이 광 추출을 위한 기판 수정들을 포함하는 발광 다이오드 및 이의 제조 방법(LIGHT EMITTING DIODES INCLUDING SUBSTRATE MODIFICATIONS FOR LIGHT EXTRACTION AND MANUFACTURING METHODS THEREFOR)"인 미국 특허출원 제10/057,82호에 언급되어 있다.
상기 LED들 및/또는 레이저들은 광 방출이 기판을 통해 이루어지도록 "플립-칩(flip-chip)" 구성으로 동작하도록 구성될 수 있다. 이같은 실시예들에서, 기판은, 예를 들면, 2001년 7월 23일자 출원되었으며 발명의 명칭이 "광 추출을 위한 기판 수정들을 포함하는 발광 다이오드 및 이의 제조 방법(LIGHT EMITTING DIODES INCLUDING SUBSTRATE MODIFICATIONS FOR LIGHT EXTRACTION AND MANUFACTURING METHODS THEREFOR)"인 미국 가 특허출원 제60/307,235호 및 2002년 1월 25일자 출원되었고 발명의 명칭이 "광 추출을 위한 기판 수정들을 포함하는 발광 다이오드 및 이의 제조 방법(LIGHT EMITTING DIODES INCLUDING SUBSTRATE MODIFICATIONS FOR LIGHT EXTRACTION AND MANUFACTURING METHODS THEREFOR)"인 미국 특허출원 제10/ 057,82호에 언급된 바와 같은 장치들의 광 출력을 증강하도록 패터닝(patterning)될 수 있다.
도 4에는 본 발명의 실시예들에 따른 발광 장치들을 제조하는 방법들이 예시되어 있다. 도 4에 도시된 바와 같이, 위에서 언급된 바와 같은 발광 장치가 제조된다(블록(200)). 상기 발광 장치의 층들이 에칭되어 메사(mesa)가 형성된다(블록(202))(예컨대, 분리용 트렌치(예컨대, 분리용 트렌치(132))가 형성된다). 이같은 결과로 얻어진 메사 상에는 그후 활성 층들 상의 접점이 형성된다(블록(203)). 웨이퍼가 위에서 언급된 바와 같이 절단되어야 하는 영역들의 기판 내로 연장되는 트렌치(예컨대, 제2의 트렌치(134))가 형성되며 상기 메사 주변에 형성될 수 있다(블록(204)). 상기 메사 및 상기 트렌치의 노출 표면들 상에는 비활성 층이 형성된다(블록(206)). 상기 비활성 층 내에 개구가 형성되며 공정 금속(eutectic metal) 접점이 형성된다(블록(207)). 선택적으로는, 상기 장치의 활성 영역들의 반대쪽에 있는 장치들의 기판이 (예컨대, 성형 트렌치(136)와 같은 성형 트렌치를 형성함으로써) 성형된다(블록(208)). 그후, 상기 장치는 다이들을 분할하는 선들을 따라 웨이퍼를 절단함으로써 (개별 다이들 또는 다이들의 그룹들을 형성하도록) 싱귤레이션된다(블록(210)).
도 5에는 보호 층이 에피-측면 트렌치의 제조시에 제공되는 본 발명의 실시예들에 따른 발광 장치들을 제공하는 방법들이 예시되어 있다. 도 5에 도시된 바와 같이, 위에서 언급된 것과 같은 발광 장치가 제조된다(블록(300)). 상기 발광 장치의 층들이 에칭되어 메사가 형성된다(블록(302))(예컨대, 분리용 트렌치(예컨대, 분리용 트렌치(132))가 형성된다). 이같은 결과로 얻어진 메사 상에는 그후 활성 층들 상의 접점이 형성된다(블록(304)). 상기 메사의 측벽들을 포함하여, 상기와 같은 결과로 얻어진 메사 상에는 희생 보호 층이 형성된다. 에피-측면 트렌치의 형성시에 오염 또는 물리적 손상으로부터 상기 활성 영역을 보호하기 위해 상기 보호 층이 제공될 수 있다. 특정 실시예들에서는, 상기 보호 층이, 예를 들면, 질화 실리콘, 산질화 실리콘, 이산화 실리콘 따위와 같은 유전체 층일 수도 있고 포토레지스트 재료일 수도 있다. 그러나, 상기 트렌치의 형성시에 상기 메사를 보호할 수 있는 임의의 재료가 이용될 수 있다.
웨이퍼가 위에서 언급된 바와 같이 절단되어야 할 영역들의 기판 내로 연장되는 트렌치(예컨대, 상기 제2의 트렌치(134))가 형성되며, 상기 메사 주변에 형성될 수 있다(블록(308)). 특정 실시예들에서는, 상기 트렌치가 예를 들면 상기 희생 보호 층을 통해 톱질 또는 레이저 스크라이빙으로 형성되지만, 톱 커트로부터 초래되는 오염 또는 물리적 손상으로부터 상기 메사를 보호하도록 상기 희생 보호 층 중 적어도 일부가 상기 메사의 측벽 상에 남게 된다. 트렌치 형성이 완료된 후에는, 상기 희생 보호 층이 상기 메사로부터 제거된다(블록(310)). 상기 희생 보호 층의 제거를 위한 특정의 기법들이 상기 희생 보호 층의 성질에 의존한다. 유전체 층 및 포토레지스트 층을 제거하기 위한 방법들은 당업자에게 잘 알려져 있다.
상기 메사 및 상기 트렌치의 노출 표면들 상에는 비활성 층이 형성된다(블록(312)). 상기 비활성 층 내에 개구가 형성되며 공정 금속 접점이 형성된다(블록(314)). 선택적으로는, 상기 장치의 활성 영역들의 반대쪽에 있는 장치의 기판은 (예컨대, 성형 트렌치(136)와 같은 성형 트렌치를 형성함으로써) 성형된다(블록(316 )). 상기 장치들은 다이들을 분할하는 선들에 따라 웨이퍼를 절단함으로써 개별 다이들 또는 다이들의 그룹들을 형성하도록) 싱귤레이션된다(블록(318)).
본 발명의 특정 실시예들에서, 기판의 성형은 기판의 톱질 또는 스코어링(scoring)이 기판의 성형 부분을 한정하는 톱질 또는 스코어링 작업으로 제공될 수 있다. 예를 들면, 웨이퍼 내의 선들을 절단하는 데 사용되는 톱날은 아톤(ATON) 형상(예컨대, 위에서 볼 때 입방체 부분을 갖는 각뿔대(truncated pyramid))를 정의할 수 있다. 그같은 톱 커트들은 그후 상기 장치들을 싱귤레이션하는 데 파단선들로서 사용될 수 있다.
위에서 언급된 바와 같이, 상기 제2의 트렌치(134)는 레이저 스크라이빙을 통해 형성될 수 있다. 보다 구체적으로 기술하면, 애블레이션(ablation)을 통해 기판(120)의 여러 부분들 및 필요에 따라서는 임의의 상부 층들(예컨대, 상기 활성 장치 영역(122)들이 형성되는 층들)을 제거하는 데 레이저가 사용될 수 있다. 임의의 적합한 레이저가 사용될 수 있다. 일부 실시예들에 의하면, Nd-YAG, 엑시머 또는 다른 단파장 레이저가 사용된다.
더욱이, 장치들의 제조 단계들이 도 4 및/또는 도 5의 특정 시퀀스들을 참조하여 예시되어 있지만, 본 발명의 실시예들은 그같은 시퀀스들에 국한되는 것으로 해석되어서는 안된다. 예를 들면, 트렌치(예컨대, 트렌치(134))는 메사의 형성 이전이나 또는 비활성 층의 형성 이후에 형성될 수 있다. 상기 비활성 층의 형성 이후의 트렌치의 형성은 플립-칩이 장착되어서는 안되는 장치들에 적합할 수 있다. 따라서, 본 발명은 도 4 및/또는 도 5에 예시된 단계들의 특정 시퀀스들에 국한되는 것으로 해석되어서는 안된다.
지금까지 본 발명이 본 세부 내용에 비추어 볼 때 당업자라면 알 수 있는 바와 같이 장치 분리용 트렌치 및 제2의 트렌치를 참조하여 설명되었지만, 단일의 트렌치는 상기 분리용 트렌치 및 상기 제2의 트렌치 모두를 제공할 수 있다. 더욱이, 3개 이상의 트렌치들이 또한 제공될 수 있다. 따라서, 본 발명의 실시예들은 특정 개수의 개별 트렌치들에 국한되는 것으로 해석되어서는 안된다.
지금까지 본 발명의 실시예들이 질화 갈륨계 장치들을 참조하여 설명되었지만, 본 발명의 교시들 및 이점들은 또한 다른 III족 질화물 또는 다른 반도체 재료들에서도 제공될 수 있다. 더욱이, 지금까지 본 발명의 실시예들이 도 3에 예시된 바와 같은 각뿔대 부분 및 입방체 부분을 갖는 성형 기판을 참조하여 설명되었지만, 다른 형상의 기판들이 이용될 수 있다. 따라서, 본 발명의 실시예들은 본원에서 언급된 특정의 형상들에 국한되는 것으로 해석되어서는 안된다.
지금까지 LED들 및/또는 레이저들을 참조하여 설명되었지만, 본 발명의 방법들 및 조립체들은 또한 다이오드들, 트랜지스터들, 사이리스터들 따위와 같은 싱귤레이션되는 다른 장치들에도 사용될 수 있다.
위에서 언급된 내용이 본 발명을 예시한 것이지 본 발명을 국한시키는 것으로 해석되어선 안된다. 지금까지 본 발명의 대표적인 실시예가 몇가지 설명되었지만, 당업자는 본 발명의 신규한 교시들 및 이점들로부터 실질적으로 벗어나지 않고서도 대표적인 실시예들에서 여러 변형예들이 예상가능하다는 것을 용이하게 이해할 수 있을 것이다. 따라서, 그러한 모든 변형예들은 본 발명의 범위 내에 포함되는 것으로 의도된다. 그러므로, 여기서 이해하여야 할 점은 위에서 언급된 내용이 본 발명을 예시한 것이지 개시된 특정 실시예들에 국한되는 것으로 해석되어서는 안되고 또한 개시된 실시예들과 아울러 다른 실시예들에 대한 변형예들이 본 발명의 범위 내에 포함되는 것으로 의도된다는 점이다.
관련 출원들
본원은 2002년 7월 19일자 출원된 미국 가 특허출원 제60/397,488호 및 2002년 10월 3일자 출원된 미국 가 특허출원 제60/415,898호에 대한 우선권의 이점을 주장한 것이며, 본원에는 이러한 출원들의 세부 내용들이 그대로 병합되어 있다.

Claims (99)

  1. 제1 및 제2의 반대 측면들을 지니는 반도체 기판, 및 상기 기판의 제2의 측면 상의 적어도 하나의 장치 층을 사용하여 반도체 장치들을 형성하는 방법으로서, 상기 적어도 하나의 장치 층은 제1 및 제2의 장치 부분들을 포함하는 반도체 장치들의 형성 방법에 있어서,
    a) 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제1의 측면에 제1의 트렌치를 형성하는 단계; 및
    b) 상기 제1 및 제2의 장치 부분들 사이에서 상기 기판의 제2의 측면에 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  2. 제1항에 있어서, 상기 방법은 제1 및 제2의 다이들을 형성하도록 상기 제1 및 제2의 트렌치들을 따라 상기 기판을 절단하는 단계를 더 포함하며, 상기 제1의 다이는 상기 제1의 장치 부분 및 상기 기판의 제1의 부분을 포함하고, 상기 제2의 다이는 상기 제2의 장치 부분 및 상기 기판의 제2의 부분을 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  3. 제2항에 있어서, 상기 제1 및 제2의 다이들은 제1 및 제2의 발광 다이오드(LED)들을 각각 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  4. 제2항에 있어서, 상기 제1 및 제2의 다이들은 제1 및 제2의 레이저 다이오드들을 각각 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  5. 제1항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 제2의 트렌치가 상기 제1의 트렌치와 실질적으로 나란하도록 상기 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  6. 제5항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 제2의 트렌치가 상기 제1의 트렌치와 실질적으로 정렬되도록 상기 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  7. 제1항에 있어서, 상기 방법은 상기 적어도 하나의 장치 층에 제3의 트렌치를 형성하는 단계를 더 포함하며, 상기 제3의 트렌치는 상기 제1의 장치 부분을 포함하는 제1의 메사 및 상기 제2의 장치 부분을 포함하는 제2의 메사를 정의하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  8. 제7항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 제3의 트렌치에 상기 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  9. 제8항에 있어서, 상기 방법은 상기 제2의 트렌치를 따라 상기 기판 및 상기 제1 및 제2의 메사들의 노출 표면들 상에 전기 절연용 불활성 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  10. 제9항에 있어서, 상기 불활성 층은 산화물, 질화물, 산질화물, 스핀-온 글라스, 및/또는 폴리이미드로 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  11. 제9항에 있어서, 상기 불활성 층은 데포지션 공정을 사용하여 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  12. 제7항에 있어서, 상기 제3의 트렌치를 형성하는 단계는 적어도 하나의 장치 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  13. 제1항에 있어서, 상기 방법은 상기 제1 및 제2의 장치 부분들 상에 각각 제1 및 제2의 접점들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  14. 제13항에 있어서, 상기 방법은 상기 제1 및 제2의 접점들 각각 상에 각각 제1 및 제2의 공정 금속(eutectic metal) 접점들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  15. 제13항에 있어서, 상기 방법은 상기 제1 및 제2의 접점들의 반대쪽에 있는 기판의 제1의 측면 상에 각각 제3 및 제4의 접점들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  16. 제1항에 있어서, 상기 제2의 트렌치를 형성하는 단계 이전에 희생 층을 형성하는 단계, 및 상기 제2의 트렌치를 형성하는 단계 이후에 상기 희생 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  17. 제1항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 다이싱, 톱질, 에칭 및/또는 레이저 스크라이빙 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  18. 제17항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 기판의 제2의 측면 내에 상기 제2의 트렌치를 레이저 스크라이빙하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  19. 제17항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 기판의 제2의 측면 내에 상기 제2의 트렌치를 톱질하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  20. 제1항에 있어서, 상기 제1의 트렌치를 형성하는 단계는 상기 기판의 제1의 측면 내에 상기 제1의 트렌치를 톱질하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  21. 제20항에 있어서, 상기 제1의 트렌치를 톱질하는 단계는 상기 제1의 트렌치가 아톤(ATON) 형상으로 이루어지도록 상기 제1의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  22. 제1항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  23. 제1항에 있어서, 상기 제2의 트렌치가 상기 기판의 두께의 적어도 약 1%의 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  24. 제1항에 있어서, 상기 제1의 트렌치는 적어도 약 100㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  25. 제24항에 있어서, 상기 제1의 트렌치는 약 200 내지 220㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  26. 제1항에 있어서, 상기 제2의 트렌치는 약 2 내지 5㎛ 기판 내 깊이를 지니고, 상기 제1의 트렌치는 약 150 내지 200㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  27. 제1항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  28. 제27항에 있어서, 상기 제2의 트렌치는 약 2 내지 25㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  29. 제1항에 있어서, 상기 기판 내 제2의 트렌치의 깊이는 상기 기판 내 제1의 트렌치의 깊이의 약 5 내지 10%인 것을 특징으로 하는 반도체 장치들의 형성 방법.
  30. 제1항에 있어서, 상기 기판은 SiC, GaAs, GaP, 사파이어 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  31. 제30항에 있어서, 상기 기판은 SiC로 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  32. 제1항에 있어서, 상기 적어도 하나의 장치 층은 III족 질화물을 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  33. 하나의 장치 측면을 지니는 반도체 기판 및 상기 기판의 장치 측면 상의 적어도 하나의 장치 층을 사용하여 반도체 장치들을 형성하는 방법으로서, 상기 적어도 하나의 장치 층은 제1 및 제2의 장치 부분들을 포함하는 반도체 장치들의 형성 방법에 있어서,
    a) 상기 적어도 하나의 장치 층에 분리용 트렌치를 형성하는 단계로서, 상기 분리용 트렌치는 상기 제1의 장치 부분을 포함하는 제1의 메사 및 상기 제2의 장치 부분을 포함하는 제2의 메사를 정의하는 단계; 및
    b) 상기 분리용 트렌치에 그리고 상기 분리용 트렌치를 따라 상기 기판의 장치 측면에 제2의 트렌치를 형성하는 단계로서, 상기 제2의 트렌치는 상기 제1 및 제2의 장치 부분들 사이로 연장되는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  34. 제33항에 있어서, 상기 방법은 제1 및 제2의 다이들을 형성하도록 상기 제2의 트렌치를 따라 상기 기판을 절단하는 단계를 더 포함하며, 상기 제1의 다이는 상기 제1의 장치 부분 및 상기 기판의 제1의 부분을 포함하고, 상기 제2의 다이는 상기 제2의 장치 부분 및 상기 기판의 제2의 부분을 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  35. 제34항에 있어서, 상기 제1 및 제2의 다이들은 제1 및 제2의 발광 다이오드(LED)들을 각각 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  36. 제34항에 있어서, 상기 제1 및 제2의 다이들은 각각 제1 및 제2의 레이저 다이오드들을 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  37. 제33항에 있어서, 상기 방법은 상기 제2의 트렌치를 따라 상기 기판 및 상기 제1 및 제2의 메사들의 노출 표면들 상에 전기 절연용 비활성 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  38. 제37항에 있어서, 상기 비활성 층은 산화물, 질화물, 산질화물, 스핀-온 글라스 및/또는 폴리이미드로 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  39. 제37항에 있어서, 상기 비활성 층은 데포지션 공정을 사용하여 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  40. 제33항에 있어서, 상기 분리용 트렌치를 형성하는 단계는 상기 적어도 하나의 장치 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  41. 제33항에 있어서, 상기 방법은 상기 장치 측면의 반대쪽에 있는 기판의 측면에 성형 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  42. 제41항에 있어서, 상기 성형 트렌치를 형성하는 단계는 상기 성형 트렌치가 상기 제2의 트렌치와 실질적으로 정렬되도록 상기 성형 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  43. 제33항에 있어서, 상기 방법은 상기 제1 및 제2의 장치 부분들 상에 각각 제1 및 제2의 접점들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  44. 제43항에 있어서, 상기 방법은 상기 제1 및 제2의 접점들 각각 상에 각각 제1 및 제2의 공정 금속 접점들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  45. 제43항에 있어서, 상기 방법은 상기 제1 및 제2의 접점들의 반대쪽에 각각 배치되도록 상기 장치 측면의 반대쪽에 있는 기판의 측면 상에 제3 및 제4의 접점을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  46. 제33항에 있어서, 상기 방법은 상기 제2의 트렌치를 형성하는 단계 이전에 희생 층을 형성하는 단계, 및 상기 제2의 트렌치를 형성하는 단계 이후에 상기 희생 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  47. 제33항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 다이싱, 톱질, 에칭 및/또는 레이저 스크라이빙 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  48. 제47항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 기판의 장치 측면 내에 상기 제2의 트렌치를 레이저 스크라이빙하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  49. 제47항에 있어서, 상기 제2의 트렌치를 형성하는 단계는 상기 기판의 장치 측면 내에 상기 제2의 트렌치를 톱질하는 단계를 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  50. 제33항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  51. 제33항에 있어서, 상기 제2의 트렌치는 상기 기판의 두께의 적어도 약 1%의 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  52. 제33항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  53. 제52항에 있어서, 상기 제2의 트렌치는 약 2 내지 25㎛의 기판 내 폭을 지니는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  54. 제33항에 있어서, 상기 기판은 SiC, GaAs, GaP, 사파이어 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  55. 제54항에 있어서, 상기 기판은 SiC로 형성되는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  56. 제33항에 있어서, 상기 적어도 하나의 장치 층은 III족 질화물을 포함하는 것을 특징으로 하는 반도체 장치들의 형성 방법.
  57. 반도체 기판 조립체에 있어서,
    a) 제1 및 제2의 반대 측면들을 지니는 반도체 기판;
    b) 상기 기판의 제2의 측면 상의 적어도 하나의 장치 층으로서, 제1 및 제2의 장치 부분들을 포함하는 적어도 하나의 장치 층;
    c) 상기 제1 및 제2의 장치 부분들 사이에서의 기판의 제1의 측면에의 제1의 트렌치; 및
    d) 상기 제1 및 제2의 장치 부분들 사이에서의 기판의 제2의 측면에의 제2의 트렌치를 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  58. 제57항에 있어서, 상기 조립체는 상기 제1 및 제2의 트렌치들에 의해 분리되는 제1 및 제2의 다이들을 포함하고, 상기 제1의 다이는 상기 제1의 장치 부분 및 상기 기판의 제1의 부분을 포함하며, 상기 제2의 다이는 상기 제2의 장치 부분 및 상기 기판의 제2의 부분을 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  59. 제58항에 있어서, 상기 제1 및 제2의 다이들은 각각 제1 및 제2의 발광 다이오드(LED)들을 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  60. 제58항에 있어서, 상기 제1 및 제2의 다이들은 각각 제1 및 제2의 레이저 다이오드들을 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  61. 제57항에 있어서, 상기 제2의 트렌치는 상기 제1의 트렌치와 실질적으로 나란한 것을 특징으로 하는 반도체 기판 조립체.
  62. 제61항에 있어서, 상기 제2의 트렌치는 상기 제1의 트렌치와 실질적으로 정렬되는 것을 특징으로 하는 반도체 기판 조립체.
  63. 제57항에 있어서, 상기 조립체는 상기 적어도 하나의 장치 층에의 제3의 트렌치를 더 포함하고, 상기 제3의 트렌치는 상기 제1의 장치 부분을 포함하는 제1의 메사 및 상기 제2의 장치 부분을 포함하는 제2의 메사를 정의하는 것을 특징으로 하는 반도체 기판 조립체.
  64. 제63항에 있어서, 상기 제2의 트렌치는 상기 제3의 트렌치 내에 배치되는 것을 특징으로 하는 반도체 기판 조립체.
  65. 제64항에 있어서, 상기 조립체는 상기 제2의 트렌치를 따른 상기 기판 및 상기 제1 및 제2의 메사들의 노출 표면들 상의 전기 절연용 비활성 층을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  66. 제65항에 있어서, 상기 비활성 층은 산화물, 질화물, 산질화물, 스핀-온 글라스 및/또는 폴리이미드로 형성되는 것을 특징으로 하는 반도체 기판 조립체.
  67. 제57항에 있어서, 상기 조립체는 상기 제1 및 제2의 장치 부분들 상의 각각의 제1 및 제2의 접점들을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  68. 제67항에 있어서, 상기 조립체는 상기 제1 및 제2의 접점들 각각 상의 각각의 제1 및 제2의 공정 금속 접점들을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  69. 제67항에 있어서, 상기 제1 및 제2의 접점들의 반대쪽에 있는 기판의 제1 측면상의 각각의 제3 및 제4의 접점들을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  70. 제57항에 있어서, 상기 제1의 트렌치는 아톤(ATON) 형상으로 이루어져 있는 것을 특징으로 하는 반도체 기판 조립체.
  71. 제57항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  72. 제57항에 있어서, 상기 제2의 트렌치는 상기 기판의 두께의 적어도 약 1% 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  73. 제57항에 있어서, 상기 제1의 트렌치는 적어도 약 100㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  74. 제73항에 있어서, 상기 제1의 트렌치는 약 200 내지 220㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  75. 제57항에 있어서, 상기 제2의 트렌치는 약 2 내지 5㎛ 기판 내 깊이를 지니고, 상기 제1의 트렌치는 약 150 내지 200㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  76. 제57항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 기판 조립체.
  77. 제76항에 있어서, 상기 제2의 트렌치는 약 2 내지 25㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 기판 조립체.
  78. 제57항에 있어서, 상기 기판 내 제2의 트렌치의 깊이는 상기 기판 내 제1 트렌치의 깊이의 약 5 내지 10%인 것을 특징으로 하는 반도체 기판 조립체.
  79. 제57항에 있어서, 상기 기판은 SiC, GaAs, GaP, 사파이어 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성되는 것을 특징으로 하는 반도체 기판 조립체.
  80. 제79항에 있어서, 상기 기판은 SiC로 형성되는 것을 특징으로 하는 반도체 기판 조립체.
  81. 제57항에 있어서, 상기 적어도 하나의 장치 층은 III족 질화물을 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  82. 반도체 기판 조립체에 있어서,
    a) 하나의 장치 측면을 지니는 반도체 기판;
    b) 상기 기판의 장치 측면 상의 적어도 하나의 장치 층으로서, 제1 및 제2의 장치 부분들을 포함하는 적어도 하나의 장치 층;
    c) 상기 적어도 하나의 장치 층에의 분리용 트렌치로서, 상기 제1의 장치 부분을 포함하는 제1의 메사 및 상기 제2의 장치 부분을 포함하는 제2의 메사를 정의하는 분리용 트렌치; 및
    d) 상기 분리용 트렌치에 그리고 상기 분리용 트렌치를 따른 기판의 장치 측면에의 제2의 트렌치로서, 상기 제1 및 제2의 장치 부분들 사이로 연장되는 제2의 트렌치를 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  83. 제82항에 있어서, 상기 조립체는 상기 제1 및 제2의 트렌치들에 의해 분리된 제1 및 제2의 다이들을 더 포함하고, 상기 제1의 다이는 상기 제1의 장치 부분 및 상기 기판의 제1의 부분을 포함하며, 상기 제2의 다이는 상기 제2의 장치 부분 및 상기 기판의 제2의 부분을 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  84. 제83항에 있어서, 상기 제1 및 상기 제2의 다이들은 제1 및 제2의 발광 다이오드(LED)들을 각각 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  85. 제83항에 있어서, 상기 제1 및 제2의 다이들은 제1 및 제2의 레이저 다이오드들을 각각 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  86. 제82항에 있어서, 상기 조립체는 상기 제2의 트렌치를 따른 상기 기판 및 상기 제1 및 제2의 메사들의 노출 표면들 상의 전기 절연용 비활성 층을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  87. 제86항에 있어서, 상기 비활성 층은 산화물, 질화물, 산질화물, 스핀-온 글라스 및/또는 폴리이미드로 형성되는 것을 특징으로 하는 반도체 기판 조립체.
  88. 제82항에 있어서, 상기 조립체는 상기 장치 측면의 반대쪽에 있는 기판의 한 측면에의 성형 트렌치를 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  89. 제88항에 있어서, 상기 성형 트렌치는 상기 제2의 트렌치와 실질적으로 정렬되는 것을 특징으로 하는 반도체 기판 조립체.
  90. 제82항에 있어서, 상기 조립체는 상기 제1 및 제2의 장치 부분들 상의 각각의 제1 및 제2의 접점들을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  91. 제90항에 있어서, 상기 조립체는 상기 제1 및 제2의 접점들 각각 상의 각각의 제1 및 제2의 공정 금속 접점들을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  92. 제90항에 있어서, 상기 조립체는 상기 제1 및 제2의 접점들의 반대쪽에 각각 배치되도록 상기 장치 측면의 반대쪽에 있는 기판의 한 측면 상의 제3 및 제4의 접점들을 더 포함하는 것을 특징으로 하는 반도체 기판 조립체.
  93. 제82항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  94. 제93항에 있어서, 상기 제2의 트렌치는 상기 기판의 두께의 적어도 약 1% 기판 내 깊이를 지니는 것을 특징으로 하는 반도체 기판 조립체.
  95. 제82항에 있어서, 상기 제2의 트렌치는 적어도 약 2㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 기판 조립체.
  96. 제95항에 있어서, 상기 제2의 트렌치는 약 2 내지 25㎛ 기판 내 폭을 지니는 것을 특징으로 하는 반도체 기판 조립체.
  97. 제82항에 있어서, 상기 기판은 SiC, GaAs, GaP, 사파이어 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성되는 것을 특징으로 하는 반도체 기판 조립체.
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