CN108962997A - 一种功率器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种功率器件及其制作方法，所述功率器件的制作方法包括：提供第一导电类型的衬底；在所述衬底下表面形成延伸至所述衬底内的第一沟槽，所述第一沟槽自所述衬底下表面延伸至所述衬底内的方向上宽度递减；在所述衬底上表面生长形成第一导电类型的外延层；在所述衬底下表面形成延伸至所述外延层内的第二沟槽，所述第二沟槽自所述衬底下表面延伸至所述外延层内的方向上宽度递减；在所述外延层上表面形成源极和栅极结构，其中，所述源极和栅极结构包括正面电极；在所述衬底的下表面形成背面电极；形成贯穿所述外延层上表面的防水层延伸至所述第二沟槽顶部的第三沟槽。由于在形成所述第三沟槽后，不用再进行单独的划片步骤。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。
背景技术
随着半导体技术在工业生产自动化、计算机技术、通讯技术中的广泛应用，以及电子设备的复杂程度不断加大，对于功率器件的可靠性要求也越来越高。在早期的各种封装形式中，陶瓷等气密性封装可靠性最高。而早期的塑料封装由于水汽扩散问题未能解决，可靠性难以同气密性封装相比。随着材料和工艺的不断改进，目前，塑料封装的可靠性在某些方面己接近或达到了陶瓷等气密性封装的水平。同时，由于塑料封装成本低和适合大规模自动化生产，所以当前国际上整个集成电路生产中97％的芯片采用塑料封装形式。除广泛地应用于家电、计算机等领域，塑料封装已开始应用于汽车电子、航空等高可靠性要求的领域。而且，塑料封装也正逐步应用于对可靠性要求非常严格的军用领域。
微电子封装是对微电子芯片或部件进行保护，提供能源和进行冷却，并且将微电子部分和外部环境进行电气、热学和机械的连接。对功率器件而言，其封装有其特殊性：一是由于大量热量的产生，封装体要有良好的散热能力，而且要保证器件封装体有良好的热稳定性，这是功率器件封装中的核心问题；二是功率器件芯片尺寸普遍比较大，必须考虑焊接时的应力及其在使用时会产生较大的热应力；三是随着功率器件的发展，引线键合及其外壳封装的电阻已经和芯片内阻可以比拟的程度，改善封装体外电阻就变得十分重要。由于大量新型功率器件应用于便携式电子产品中，功率器件封装也沿着小型化，集成度高等方向发展。
芯片级封装解决了长期存在的芯片小而封装大的根本矛盾，足以再次引发一场集成电路封装技术的革命。由于功率器件也需要封装后具有更小的尺寸，而利用芯片级封装技术封装的半导体分立器件由于其能以同样的电路板占位面积和更小的体积，实现数倍的功率密度，且芯片级封装技术配合增强热性能，因为硅片的利用程度更高，使元件与印刷线路板之间的接触更为紧密，整体能效更高。因而如何利用芯片级封装技术对功率器件进行封装迅速成为一个极具吸引力的研究领域。
目前在利用芯片级封装技术对功率器件进行封装的过程中，往往还需要进行划片，传统的划片工艺常常会导致应力的产生，从而使得芯片容易出现崩角或断裂等缺陷，因此，划片工艺的改进成为半导体制造领域中一个亟需解决的问题。
发明内容
本发明正是基于上述问题，提出了一种功率器件及其制作方法，能够使芯片分开，不用单独划片，从而进行快速封装。
有鉴于此，本发明实施例一方面提出了一种功率器件，该功率器件包括：
第一导电类型的衬底，所述衬底具有从所述衬底下表面延伸至所述衬底内的第一沟槽，所述第一沟槽自所述衬底下表面延伸至所述衬底内的方向上宽度递减；
第一导电类型的外延层，生长形成于所述衬底上表面；
源极和栅极结构，形成于所述外延层上表面其中，所述源极和栅极结构包括正面电极；
第一防水层，形成于所述第一沟槽的顶部以及侧壁；
第二防水层，形成于所述衬底和所述外延层侧面；
第三防水层，形成于所述正面电极和所述外延层上表面；
背面电极，形成于所述衬底下表面；
其中，所述衬底和所述外延层的侧面为阶梯型结构，所述阶梯型结构在所述功率器件未与划片道区分离时通过在所述衬底下表面形成延伸至所述外延层内的第二沟槽，并形成贯穿所述外延层上表面的所述第三防水层延伸至所述第二沟槽顶部的第三沟槽，以使所述功率器件与所述划片道区分离。
进一步地，所述第一沟槽为阶梯型结构，所述呈阶梯型结构的第一沟槽自开口到顶部的每一层高度递减。
进一步地，所述阶梯型结构为三级阶梯型结构。
进一步地，所述形成于所述衬底和所述外延层的侧面的阶梯型结构自所述衬底下表面延伸至所述外延层的方向的每一层高度递减。
进一步地，所述第一沟槽与所述源极和栅极结构相对设置。
本发明实施例另一方面提供一种功率器件的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底下表面形成延伸至所述衬底内的第一沟槽，所述第一沟槽自所述衬底下表面延伸至所述衬底内的方向上宽度递减；
在所述衬底上表面生长形成第一导电类型的外延层；
在所述衬底下表面形成延伸至所述外延层内的第二沟槽，所述第二沟槽自所述衬底下表面延伸至所述外延层内的方向上宽度递减；
在所述外延层上表面形成源极和栅极结构，其中，所述源极和栅极结构包括正面电极；
在所述第一沟槽顶部和侧壁形成第一防水层，在所述第二沟槽顶部和侧壁形成第二防水层，在所述源极和栅极结构以及所述外延层上表面形成第三防水层；
在所述衬底的下表面形成背面电极；
形成贯穿所述外延层上表面的防水层延伸至所述第二沟槽顶部的第三沟槽。
进一步地，所述第一沟槽和所述第二沟槽均为阶梯型结构，所述阶梯型结构自开口到顶部的每一层高度递减。
进一步地，所述第一沟槽和所述第二沟槽均为三级阶梯型结构。
进一步地，所述在所述第一沟槽顶部和侧壁形成第一防水层，在所述第二沟槽顶部和侧壁形成第二防水层具体包括：
在所述衬底下表面和所述第一沟槽顶部以及侧壁形成防水层；
在所述第二沟槽顶部和侧壁形成第二防水层；
去除所述衬底下表面形成的防水层，保留所述第一沟槽顶部和侧壁的防水层形成第一防水层。
进一步地，将所述第一沟槽与所述源极和栅极结构相对设置。
本发明实施例提出的技术方案通过提供第一导电类型的衬底；在所述衬底下表面形成延伸至所述衬底内的第一沟槽，所述第一沟槽自所述衬底下表面延伸至所述衬底内的方向上宽度递减；在所述衬底上表面生长形成第一导电类型的外延层；在所述衬底下表面形成延伸至所述外延层内的第二沟槽，所述第二沟槽自所述衬底下表面延伸至所述外延层内的方向上宽度递减；在所述外延层上表面形成源极和栅极结构，其中，所述源极和栅极结构包括正面电极；在所述第一沟槽顶部和侧壁形成第一防水层，在所述第二沟槽顶部和侧壁形成第二防水层，在所述源极和栅极结构以及所述外延层上表面形成第三防水层；在所述衬底的下表面形成背面电极；形成贯穿所述外延层上表面的防水层延伸至所述第二沟槽顶部的第三沟槽。由于在形成所述第三沟槽后，芯片自动分开，不用再进行单独的划片步骤，从而进行快速封装。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的一个实施例提供的功率器件的制作方法的流程示意图；
图2是本发明的一个实施例提供的功率器件的结构示意图；
图3至图9是本发明的一个实施例提供的功率器件的制作方法步骤的结构示意图；
图中：1、衬底；2、第一沟槽；21、第一子沟槽；22、第二子沟槽；23、第三子沟槽；3、外延层；4、第二沟槽；5、源极和栅极结构；6、正面电极；7、第一防水层；8、第二防水层；9、第三防水层；10、背面电极；11、第三沟槽。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
下面参阅附图，对本发明实施例一种功率器件的制作方法加以详细阐述。
以下结合图1至图9对本发明实施例提供的一种功率器件及其制作方法进行详细说明。
本发明实施例提供一种功率器件的制作方法，如图1和图2所示，该功率器件的制作方法包括：
步骤S01：提供第一导电类型的衬底1；
步骤S02：在所述衬底1下表面形成延伸至所述衬底1内的第一沟槽2，所述第一沟槽2自所述衬底1下表面延伸至所述衬底1内的方向上宽度递减；
步骤S03：在所述衬底1上表面生长形成第一导电类型的外延层3；
步骤S04：在所述衬底1下表面形成延伸至所述外延层3内的第二沟槽4，所述第二沟槽4自所述衬底1下表面延伸至所述外延层3内的方向上宽度递减；
步骤S05：在所述外延层3上表面形成源极和栅极结构5，其中，所述源极和栅极结构5包括正面电极6；
步骤S06：在所述第一沟槽2顶部和侧壁形成第一防水层7，在所述第二沟槽4顶部和侧壁形成第二防水层8，在所述源极和栅极结构5以及所述外延层3上表面形成第三防水层9；
步骤S07：在所述衬底1的下表面形成背面电极10；
步骤S08：形成贯穿所述外延层3上表面的防水层延伸至所述第二沟槽4顶部的第三沟槽11。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底1和P型外延都属于P型半导体，N型衬底1和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅图3，执行步骤S01，具体为：提供第一导电类型的衬底1。需要说明的是，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，尤其所述衬底1为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂磷元素或砷元素或两者的任意组合制成。
请参阅图3，执行步骤S02，具体为：在所述衬底1下表面形成延伸至所述衬底1内的第一沟槽2，所述第一沟槽2自所述衬底1下表面延伸至所述衬底1内的方向上宽度递减。所述第一沟槽2通过在所述衬底1下表面刻蚀形成，其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，使用的干法刻蚀具体为，在所述衬底1的下表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述衬底1的下表面形成光刻胶层，在所述光刻胶层上通过刻蚀形成从所述衬底1下表面延伸至所述衬底1内的第一沟槽2，去除所述光刻胶层。
进一步地，所述第一沟槽2为阶梯型结构，所述阶梯型结构自开口到顶部的每一层高度递减。可选地，形成的所述第一沟槽2自开口到顶部分别形成第一子沟槽21以及第二子沟槽22。优选地，所述第一子沟槽21的宽度和深度大于所述第二子沟槽22的宽度和深度。由于所述第一子沟槽21和所述第二子沟槽22依次从所述衬底1下表面延伸至所述衬底1中，因此，当在所述衬底1上表面形成另外的结构时，所述第一子沟槽21的宽度大于所述第二子沟槽22的宽度，使得所述第一子沟槽21的接触面积大于所述第二子沟槽22的接触面积，另外所述第一子沟槽21的深度大于所述第二子沟槽22的深度，使得所述第二子沟槽22的接触面积较小且在所述衬底1中较深的位置，所述第二子沟槽22会将应力最大程度地释放，需要说明地是，所述第一子沟槽21的宽度和深度大于所述第二子沟槽22的宽度和深度的结构，使得产生的应力逐级释放掉，并在后续步骤中防止所述第一子沟槽21和所述第二子沟槽22内的填充物从所述衬底1内脱落。
进一步地，所述第一沟槽2为三级阶梯型结构。可选地，形成的所述沟槽自下而上为分别形成第一子沟槽21、第二子沟槽22和第三子沟槽23。优选地，所述第一子沟槽21的宽度和深度大于所述第二子沟槽22的宽度和深度，所述第二子沟槽22的宽度和深度大于所述第三子沟槽23的宽度和深度。在所述第二子沟槽22的底部形成接触面积更小和深度更小的所述第三子沟槽23，由于所述第一子沟槽21、所述第二子沟槽22和所述第三子沟槽23形成三极阶梯型结构，相对于只有所述第一子沟槽21和所述第二子沟槽22形成的二极阶梯结构来说，所述三级阶梯结构使得产生的应力更进一步的逐级释放掉，从而在后续步骤中进一步防止所述第一子沟槽21、所述第二子沟槽22和所述第三子沟槽23内的填充物从所述衬底1内脱落。
可选地，关于所述第一子沟槽21、所述第二子沟槽22和所述第三子沟槽23的形状，所述第一子沟槽21、所述第二子沟槽22和所述第三子沟槽23的形状可以为矩形沟槽，也可以是方形沟槽，本领域技术人员还可以根据器件的电学性能选择不同形状的沟槽。
需要说明的是，在本发明的一些实施例中，所述自所述衬底1下表面延伸至所述衬底1内的方向上呈宽度递减的阶梯型结构的第一沟槽2可以形成为第一子沟槽21和第二子沟槽22，还可以形成为所述第一子沟槽21、所述第二子沟槽22和所述第三子沟槽23，也可以形成为四个或四个以上的沟槽，本领域技术人员可以根据实际情况选择不同数量的沟槽形成上述阶梯型结构。在接下来的实施例中，均以所述第一沟槽2自所述衬底1下表面延伸至所述衬底1内的方向上呈宽度递减的三级阶梯型结构为例进行描述，但并不对此进行限定。
在本发明的一些实施例中，所述第一沟槽2内可以填充介质层，所述第一沟槽2内也可以不填充介质层，本领域技术人员可以根据实际情况确定所述第一沟槽2内是否需要填充。优选的，所述第一沟槽2内可以填充介质层(图未示)，所述填充的介质层可以释放应力，从而避免所述第一子沟槽21、所述第二子沟槽22以及所述第三子沟槽23的深度过深从而导致所述衬底1开裂。
请参阅图3，执行步骤S03，具体为：在所述衬底1上表面生长形成第一导电类型的外延层3。其中，在所述衬底1上表面生长第一导电类型的外延层3的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述外延层3。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述外延层3。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层3，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成外延层3，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成外延层3，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述外延层3和所述衬底1同为硅材料制成，使得所述衬底1和所述外延层3有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。
请参阅附图3，执行步骤S04，具体为：在所述衬底1下表面形成延伸至所述外延层3内的第二沟槽4，所述第二沟槽4自所述衬底1下表面延伸至所述外延层3内的方向上宽度递减。所述第二沟槽4通过在所述衬底1下表面刻蚀形成，其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，使用的干法刻蚀具体为，在所述衬底1的下表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述衬底1的下表面形成第二光刻胶层，在所述光刻胶层上通过刻蚀形成从所述衬底1下表面延伸至所述衬底1内的第一沟槽2，去除所述第二光刻胶层。
需要说明的是，所述第一沟槽2相对于所述第二沟槽4来说为浅沟槽，所述第二沟槽4相对于所述第一沟槽2来说为深沟槽，所述第一沟槽2主要用于释放应力，防止所述第二沟槽4的深度过宽从而出现开裂，导致芯片受损。所述第二沟槽4用于释放更多的应力，也便于在后续的工艺步骤的进行。
应理解，所述第二沟槽4与所述第一沟槽2相似，所述第二沟槽4也为阶梯型结构，所述阶梯型结构自开口到顶部的每一层高度递减。所述第二沟槽4也为三级阶梯型结构。所述第二沟槽4与所述第一沟槽2的差别在于所述第二沟槽4从所述衬底1下表面延伸至所述外延层3内，而所述第一沟槽2从所述衬底1下表面延伸至所述衬底1内。因此，在本发明的一些实施例中，所述第二沟槽4的具体结构及作用均可以参考所述第一沟槽2的具体结构，在此不再进行赘述。
进一步地，将所述第一沟槽2与所述源极和栅极结构5相对设置。在制备所述源极和栅极结构5的过程中，所述第一沟槽2的结构是为了防止两侧的所述第二沟槽4形成的深沟槽应力太大，避免器件结构发生变形等缺陷。
请参阅附图4，执行步骤S05，具体为：在所述外延层3上表面形成源极和栅极结构5，其中，所述源极和栅极结构5包括正面电极6。在本发明的一些实施例中，所述形成的源极和栅极结构5可以通过常规工艺在所述外延层3上表面，即所述外延的正面形成。适用于本发明实施例技术方案中的源极和栅极结构5有很多种，例如，所述源极和栅极结构5可以为VDMOS(vertical double-diffused MOSFET，即垂直双扩散金属氧化物半导体场效应晶体管)中的源极和栅极结构，也可以为LDMOS(Laterally DiffusedMetal OxideSemiconductor，即横向扩散金属氧化物半导体)中的源极和栅极结构，也可以为IGBT(Insulated Gate Bipolar Transistor，即绝缘栅双极型晶体管)的源极和栅极结构，但不限于上述几种功率器件结构。需要说明的是，所述源极和栅极结构5分别包括源极和栅极，所述源极和栅极组成所述功率器件上表面形成的正面电极6。
请参阅附图5和附图6，执行步骤S06，具体地：在所述第一沟槽2顶部和侧壁形成第一防水层7，在所述第二沟槽4顶部和侧壁形成第二防水层8，在所述源极和栅极结构5以及所述外延层3上表面形成第三防水层9。在本发明的一些实施例中，所述第一防水层7、所述第二防水层8以及所述第三防水层9均为防水层，需要说明的是，所述防水层为塑胶树脂材料制成。
进一步地，所述在所述第一沟槽2顶部和侧壁形成第一防水层7，在所述第二沟槽4顶部和侧壁形成第二防水层8具体包括：在所述衬底1下表面和所述第一沟槽2顶部以及侧壁形成防水层；在所述第二沟槽4顶部和侧壁形成第二防水层8；去除所述衬底1下表面形成的防水层，保留所述第一沟槽2顶部和侧壁的防水层形成第一防水层7。在本发明的一些实施例中，首先给整体的芯片结构制备防水层时，所述衬底1下表面、所述第一沟槽2顶部和侧壁、所述第二沟槽4顶部和侧壁、所述正面电极6上表面以及所述外延层3上表面均形成一定厚度的防水层。之后对所述衬底1下表面的防水层进行研磨减薄，从而去除所述衬底1下表面形成的防水层，保留所述第一沟槽2顶部和侧壁的防水层，形成所述第一防水层7。
请参阅附图7，执行步骤S07，具体地：在所述衬底1的下表面形成背面电极10。在本发明的一些实施例中，在所述衬底1下表面覆盖金属材料，使得所述衬底1下表面金属化，以形成背面金属层，所述背面金属层形成背面电极10。在本发明的一些实施例中，所述正面电极6上表面形成的防水层的大部分都不去除，这是为了在所述正面电极6上形成的防水层上表面形成通孔，并引出连接线，所述背面电极10为了将整个所述衬底1下表面焊接到散热片上，所以需要全部去除。应理解，所述背面电极10相对于所述源极和栅极结构5来说为漏极。
请参阅附图8和附图9，执行步骤S08，具体为：形成贯穿所述外延层3上表面的防水层延伸至所述第二沟槽4顶部的第三沟槽11。所述第三沟槽11通过在所述防水层上表面刻蚀形成，其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，使用的干法刻蚀具体为，在所述衬底1的下表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述防水层上表面形成第三光刻胶层，在所述光刻胶层上通过刻蚀形成贯穿所述外延层3上表面的防水层延伸至所述第二沟槽4顶部的第三沟槽11，去除所述第三光刻胶层。
需要说明的是，所述第三沟槽11与所述第二沟槽4的顶部连接，使得所述第三沟槽11与所述第二沟槽4贯通，从而将芯片与芯片之间完全分开，实际上已完成了划片的步骤，不用另外单独进行划片。此时，所述第三沟槽11与所述第二沟槽4的顶部进行连接时，所述第二沟槽4顶部具有防水层，此时所述第二沟槽4顶部的防水层在芯片分开时也随之分离于所述第二沟槽4，此时第二沟槽4只具有侧壁上的防水层。
应理解，所述衬底1的上表面与所述外延层3的下表面接触，所述衬底1的下表面与所述衬底1的上表面相对。在本发明的一些实施例中，向上的方向为从所述衬底1下表面延伸至所述衬底1上表面的方向，向下的方向为从所述衬底1上表面延伸至所述衬底1下表面的方向。在本发明的一些实施例中，所述第一沟槽和所述第二沟槽的顶部是远离于所述衬底下表面的端部。
如图2所示，本发明实施例提供一种功率器件，所示功率器件包括：
第一导电类型的衬底1，所述衬底1具有从所述衬底1下表面延伸至所述衬底1内的第一沟槽2，所述第一沟槽2自所述衬底1下表面延伸至所述衬底1内的方向上宽度递减；
第一导电类型的外延层3，生长形成于所述衬底1上表面；
源极和栅极结构5，形成于所述外延层3上表面其中，所述源极和栅极结构5包括正面电极6；
第一防水层7，形成于所述第一沟槽2的顶部以及侧壁；
第二防水层8，形成于所述衬底1和所述外延层3侧面；
第三防水层9，形成于所述正面电极6和所述外延层3上表面；
背面电极10，形成于所述衬底1下表面；
其中，所述衬底1和所述外延层3的侧面为阶梯型结构，所述阶梯型结构在所述功率器件未与划片道区分离时通过在所述衬底1下表面形成延伸至所述外延层3内的第二沟槽4，并形成贯穿所述外延层3上表面的所述第三防水层9延伸至所述第二沟槽4顶部的第三沟槽11，以使所述功率器件与所述划片道区分离。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底1和P型外延都属于P型半导体，N型衬底1和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
需要说明的是，所述划片道区位于所述功率器件的两侧，所述划片道区用于划片，使得形成的相同功率器件芯片与功率器件芯片之间相互分开。
在本发明的一些实施例中，所述衬底1和所述外延层3的掺杂类型相同，即均为相同的导电类型，例如，所述衬底1和所述外延层3均为第一导电类型，所述衬底1和所述外延层3也可以都为第二导电类型。所述衬底1和所述外延层3的掺杂类型相同，避免当掺杂类型不同时，所述衬底1和所述外延层3之间会形成PN结，从而在形成所述第一子沟槽21、所述第二子沟槽22以及所述第三子沟槽23时影响器件的性能。进一步地，在形成所述衬底1和所述外延层3的过程中，所述衬底1的掺杂浓度高于所述外延层3的掺杂浓度。
进一步地，所述第一沟槽2为阶梯型结构，所述呈阶梯型结构的第一沟槽2自开口到顶部的每一层高度递减。在本发明的一些实施例中，所述第一防水层7形成于所述第一沟槽2的顶部和侧壁，使得所述第一防水层7从所述衬底1下表面延伸至所述衬底1内，形成了自开口到顶部的呈宽度递减的阶梯型结构。所述阶梯型结构自开口到顶部的每一层高度递减，使得产生的应力逐级释放。
进一步地，所述阶梯型结构为三级阶梯型结构。在本发明实施例中，所述沟槽可以为二极阶梯型结构，也可以为三极阶梯型结构，在本发明的一些实施例中，均以所述第一沟槽2为三级阶梯型结构为例进行描述，但不限于此。所述第一防水层7形成于所述沟槽的侧壁，即所述第一防水层7形成于所述第一子沟槽21、所述第二子沟槽22和所述第三子沟槽23的侧壁，使得所述第一防水层7从所述衬底1下表面延伸至所述衬底1内，形成了自开口到顶部呈宽度递减的三级阶梯型结构。所述三级阶梯型结构的底部与所述衬底1的接触面积比所述二极阶梯型结构的底部与所述衬底1的接触面积更小，从而使得产生的应力进一步释放。进一步地，所述三级阶梯型结构自下而上分别为第一级阶梯、第二级阶梯以及第三级阶梯。
进一步地，所述形成于所述衬底1和所述外延层3的侧面的阶梯型结构自所述衬底1下表面延伸至所述外延层3的方向的每一层高度递减。在本发明的一些实施例中，所述形成与所述衬底1和所述外延层3的侧面的阶梯型结构对称设置，并且所述阶梯型结构自所述衬底1延伸至所述外延层3的方向的宽度递减，从而使得所述衬底1的宽度小于所述外延层3的宽度。所述形成于所述衬底1和所述外延层3的侧面的阶梯型结构为在形成的工艺中形成的结构。
进一步地，所述第一沟槽2与所述源极和栅极结构5相对设置。在制备所述源极和栅极结构5的过程中，所述第一沟槽2的结构是为了防止两侧的所述第二沟槽4形成的深沟槽应力太大，避免器件结构发生变形等缺陷。
以上结合附图详细说明了本发明的技术方案，本发明通过在所述衬底1上表面生长形成所述外延层3，并在所述衬底1下表面刻蚀形成所述第一沟槽2和所述第二沟槽4，所述第一沟槽2与所述第二沟槽4的高度不同，从而释放了应力，再在所述外延层3上表面形成源极和栅极结构5的功率器件芯片结构，完成芯片制造过程后，使用塑胶树脂进行芯片级封装，最后对所述制造完成的芯片之后在所述外延层3上表面对应的防水层上表面进行干法刻蚀，形成所述第三沟槽11，使得所述第三沟槽11与所述第二沟槽4接触，此时形成的相同功率器件芯片与功率器件芯片之间相互分开，不用再进行单独的划片步骤，达到快速封装的效果。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率器件，其特征在于，包括：
第一导电类型的衬底，所述衬底具有从所述衬底下表面延伸至所述衬底内的第一沟槽，所述第一沟槽自所述衬底下表面延伸至所述衬底内的方向上宽度递减；
第一导电类型的外延层，生长形成于所述衬底上表面；
源极和栅极结构，形成于所述外延层上表面其中，所述源极和栅极结构包括正面电极；
第一防水层，形成于所述第一沟槽的顶部以及侧壁；
第二防水层，形成于所述衬底和所述外延层侧面；
第三防水层，形成于所述正面电极和所述外延层上表面；
背面电极，形成于所述衬底下表面；
其中，所述衬底和所述外延层的侧面为阶梯型结构，所述阶梯型结构在所述功率器件未与划片道区分离时通过在所述衬底下表面形成延伸至所述外延层内的第二沟槽，并形成贯穿所述外延层上表面的所述第三防水层延伸至所述第二沟槽顶部的第三沟槽，以使所述功率器件与所述划片道区分离。
2.根据权利要求1所述的功率器件，其特征在于，所述第一沟槽为阶梯型结构，所述呈阶梯型结构的第一沟槽自开口到顶部的每一层高度递减。
3.根据权利要求2所述的功率器件，其特征在于，所述阶梯型结构为三级阶梯型结构。
4.根据权利要求3所述的功率器件，其特征在于，所述形成于所述衬底和所述外延层的侧面的阶梯型结构自所述衬底下表面延伸至所述外延层的方向的每一层高度递减。
5.根据权利要求4所述的功率器件，其特征在于，所述第一沟槽与所述源极和栅极结构相对设置。
6.一种功率器件的制作方法，其包括：
提供第一导电类型的衬底；
在所述衬底下表面形成延伸至所述衬底内的第一沟槽，所述第一沟槽自所述衬底下表面延伸至所述衬底内的方向上宽度递减；
在所述衬底上表面生长形成第一导电类型的外延层；
在所述衬底下表面形成延伸至所述外延层内的第二沟槽，所述第二沟槽自所述衬底下表面延伸至所述外延层内的方向上宽度递减；
在所述外延层上表面形成源极和栅极结构，其中，所述源极和栅极结构包括正面电极；
在所述第一沟槽顶部和侧壁形成第一防水层，在所述第二沟槽顶部和侧壁形成第二防水层，在所述源极和栅极结构以及所述外延层上表面形成第三防水层；
在所述衬底的下表面形成背面电极；
形成贯穿所述外延层上表面的防水层延伸至所述第二沟槽顶部的第三沟槽。
7.根据权利要求6所述的一种功率器件的制作方法，其特征在于，所述第一沟槽和所述第二沟槽均为阶梯型结构，所述阶梯型结构自开口到顶部的每一层高度递减。
8.根据权利要求7所述的一种功率器件的制作方法，其特征在于，所述第一沟槽和所述第二沟槽均为三级阶梯型结构。
9.根据权利要求8所述的一种功率器件的制作方法，其特征在于，所述在所述第一沟槽顶部和侧壁形成第一防水层，在所述第二沟槽顶部和侧壁形成第二防水层具体包括：
在所述衬底下表面和所述第一沟槽顶部以及侧壁形成防水层；
在所述第二沟槽顶部和侧壁形成第二防水层；
去除所述衬底下表面形成的防水层，保留所述第一沟槽顶部和侧壁的防水层形成第一防水层。
10.根据权利要求9所述的一种功率器件的制作方法，其特征在于，将所述第一沟槽与所述源极和栅极结构相对设置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20181207 |