KR20050118477A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR20050118477A
KR20050118477A KR1020040043608A KR20040043608A KR20050118477A KR 20050118477 A KR20050118477 A KR 20050118477A KR 1020040043608 A KR1020040043608 A KR 1020040043608A KR 20040043608 A KR20040043608 A KR 20040043608A KR 20050118477 A KR20050118477 A KR 20050118477A
Authority
KR
South Korea
Prior art keywords
slm
temperature
oxygen
furnace
nitrogen
Prior art date
Application number
KR1020040043608A
Other languages
English (en)
Inventor
이창진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040043608A priority Critical patent/KR20050118477A/ko
Publication of KR20050118477A publication Critical patent/KR20050118477A/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트가 형성된 다수의 웨이퍼를 고온의 퍼니스에 로딩시키는 단계와, 상기 퍼니스의 온도를 소정의 온도로 상승시킨 후 안정화시키는 단계와, 상기 퍼니스에 질소 및 산소를 소정량 유입시켜 상기 웨이퍼의 상기 플로팅 게이트 상부에 산화막을 성장시키는 단계와, 상기 산소를 제거하고 질소 분위기에서 어닐을 실시하는 단계와, 상기 퍼니스의 온도를 소정 온도로 하강시킨 후 상기 웨이퍼를 언로딩시키는 단계를 포함하여 ONO 유전체막을 형성하기 이전에 플로팅 게이트의 모폴로지를 개선할 수 있으며, 아울러 ONO 유전체막의 스마일링 현상도 개선할 수 있어 플래쉬 메모리 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 유전체막을 형성하기 이전에 플로팅 게이트 상부에 고온에서 산화막을 성장시켜 플로팅 게이트의 모폴로지(morphology)를 개선함으로써 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적인 플래쉬 메모리 소자의 스택 게이트 형성 공정을 설명하면, 플로팅 게이트가 형성된 반도체 기판 상부에 하부 산화막, 질화막, 상부 산화막을 적층하여 ONO 유전체막을 형성하고, 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크막을 순차적으로 형성한 후 콘트롤 게이트 마스크를 이용한 마스크 공정 및 식각 공정으로 이들 막을 패터닝하여 형성한다. 여기서, ONO의 하부 산화막은 LPCVD 방식으로 형성되는데, 이 경우 플로팅 게이트로 사용되는 폴리실리콘막의 모폴로지 (morphology)에 의하여 ONO 유전체막의 특성이 영향을 받는다. 즉, 폴리실리콘막의 그레인 사이즈(grain size)가 작고 균일할수록 하부 산화막과 폴리실리콘막의 계면 특성이 양호하여 안정적인 프로그램 문턱 전압 분포 및 양호한 리텐션(retention) 특성을 나타내는데, 반대의 경우는 소자 동작시 국부적으로 전계를 강화시켜주는 작용을 함으로써 소자 특성을 저하시킨다. 그럼에도 불구하고, 유전체막의 하부 산화막을 현재의 LPCVD 방식으로 증착할 경우 퍼니스(furnace)에 웨이퍼(wafer)가 로딩(loading)된 후 메인 증착 공정까지 도달하기 위해서는 800℃ 이상의 열 버짓(thermal budget)을 2시간 이상 받음으로써 비정질 실리콘(amorphous silicon)으로 증착된 하부의 폴리실리콘막이 결정질 실리콘으로 전이되며, 그레인 사이즈를 작고 균일하게 유지하기 힘들어진다. 이러한 표면을 갖는 폴리실리콘막 상부에 LPCVD 방식으로 하부 산화막이 증착되어 계면이 조밀하지 못할 경우 ONO 유전체막의 절연 특성 뿐만 아니라 게이트 라인을 형성한 후 게이트 패터닝에서 유발되는 스트레스를 없애기 위해 적용되는 산화막(Re Oxide) 형성 동안 하부 산화막의 스마일링 현상을 유발하여 슬로우 프로그램 페일(slow program fail)을 유발하게 된다.
이러한 문제를 해결하기 위한 하나의 방법으로서, 플로팅 게이트를 형성한 후 하부 산화막을 증착하기 이전에 플로팅 게이트 상부에 도 1의 공정 레시피를 이용하여 산화막을 성장시키게 된다.
도 1의 공정 레시피를 참조하면, 로딩 단계는 웨이퍼가 들어있는 보우트를 800℃의 온도를 유지하는 고온의 퍼니스에 분당 10∼20㎝의 속도로 인입하는 단계로서, 이때 질소(N2) 및 산소(O2)를 각각 18SLM 및 0.18SLM의 양으로 유입시킨다. 대기 단계는 각 웨이퍼들의 온도를 일정하게 해주기 위한 단계로서, 이때 질소(N2) 및 산소(O2)를 각각 12SLM 및 0.12SLM의 양으로 유입시킨다. 제 1 램프업 단계는 질소(N2) 및 산소(O2)를 각각 12SLM 및 0.12SLM의 양으로 유입시키고, 약 5℃/min의 온도 기울기로 가열시켜 950℃의 온도까지 상승시키는 단계이다. 제 2 램프업 단계는 산소(O2)의 유입을 중단시키고 질소(N2)를 12SLM의 양으로 유입시키며, 약 2.5℃/min의 온도 기울기로 가열시켜 1000℃까지 상승시키는 단계이다. 안정화 단계는 모든 웨이퍼들이 같은 온도를 유지하고, 온도 상승시 발생할 수 있는 오버슈트를 방지하기 위한 단계로서, 이때 질소(N2)를 12SLM의 양으로 유입시킨다. 산화 단계는 산화막을 소정의 두께로 성장시키기 위해 주산화 과정을 진행하는 단계로서, 이때 질소(N2)의 유입을 중단시키고 산소(O2)를 10SLM의 양으로 유입시킨다. 질소(N2) 퍼지 단계는 주산화 공정이 끝난 뒤 남아 있는 산소를 제거하고 어닐 효과를 주기 위한 단계로서, 산소(O2)의 유입을 중단시키고 질소(N2)를 15SLM의 양으로 유입시킨다. 램프 다운 단계는 웨이퍼들을 꺼내기 위하여 온도를 낮추는 단계로서, 2.5℃/min의 기울기로 하강시켜 800℃까지 낮추는 단계이다. 언로딩 단계는 퍼니스에 들어있는 보우트를 퍼니스 바깥으로 꺼내는 단계이다.
상기와 같은 종래의 레시피를 이용하여 산화막을 성장시키면 주산화 공정인 산화 단계 이전까지의 산화막 성장 정도가 실리콘 기판에서는 약 10Å, 플래쉬 메모리의 플로팅 게이트로 사용하고 있는 도프트 폴리실리콘막 상에서는 20∼40Å 정도 성장한다. 현재의 512M 플래쉬의 경우 하부 산화막의 타겟이 50Å인 것을 고려하면 레시피 마진이 부족함을 알 수 있다. 한편, 주산화 공정의 온도를 800℃ 근처의 저온으로 낮추어 진행할 경우에 문제가 되는 것은 하부 폴리실리콘막의 그레인 내부(intra grain)와 그레인 바운더리(grain boundary) 사이의 산화 속도인데, 산화 온도가 낮을 경우 그레인 내부에 비하여 그레인 바운더리에서의 산화 속도가 매우 빠르기 때문에 하부 산화막 형성 후, 즉 증착 공정 후 폴리실리콘막의 모폴로지가 나빠져 소자 제작 후 누설 전류 및 신뢰성면에서 좋지 않은 영향을 끼친다.
본 발명의 목적은 유전체막을 형성하기 이전에 플로팅 게이트의 모폴로지를 개선함으로써 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 산화 단계에서 질소(N2)에 대한 산소(O2)의 유입량을 20% 내외로 조절하는 레시피를 이용하여 플로팅 게이트 상부에 산화막을 성장시켜 플로팅 게이트의 모폴로지를 개선한 후 유전체막을 형성함으로써 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 (a) 플로팅 게이트가 형성된 다수의 웨이퍼를 고온의 퍼니스에 로딩시키는 단계와, (b) 상기 퍼니스의 온도를 소정의 온도로 상승시킨 후 안정화시키는 단계와, (c) 상기 퍼니스에 질소 및 산소를 소정량 유입시켜 상기 웨이퍼의 상기 플로팅 게이트 상부에 산화막을 성장시키는 단계와, (d) 상기 산소를 제거하고 질소 분위기에서 어닐을 실시하는 단계와, (e) 상기 퍼니스의 온도를 소정 온도로 하강시킨 후 상기 웨이퍼를 언로딩시키는 단계를 포함한다.
상기 (a) 단계는 800℃의 온도를 유지하는 상기 퍼니스에 질소 및 산소를 각각 18SLM 및 0.18SLM의 양으로 유입시키면서 실시한다.
상기 (a) 단계를 실시한 후 상기 질소 및 산소를 각각 12SLM 및 0.12SLM의 양으로 유입시키면서 상기 각 웨이퍼들의 온도를 일정하게 해주는 단계를 더 포함한다.
상기 (b) 단계는 상기 질소 및 산소를 각각 12SLM 및 0.12SLM의 양으로 유입시키고, 약 5℃/min의 온도 기울기로 가열시켜 상기 퍼니스를 850±25℃의 온도까지 상승시키는 단계와, 상기 산소의 유입을 중단시키고 상기 질소를 12SLM의 양으로 유입시키고, 약 5℃/min의 온도 기울기로 가열시켜 상기 퍼니스를 1000±50℃까지 상승시키는 단계와, 상기 질소 및 산소를 각각 10SLM 및 0.2 내지 0.5SLM의 양으로 조절하여 유입시켜 상기 퍼니스를 안정화시키는 단계를 포함한다.
상기 (c) 단계는 상기 질소에 대한 상기 산소의 비율을 20% 내외로 조절하여 실시하는데, 상기 질소 및 상기 산소는 각각 10SLM 및 2SLM의 양으로 유입시킨다.
상기 (d) 단계는 상기 산소의 유입을 중단시키고 상기 질소를 15SLM의 양으로 유입시켜 실시한다.
상기 (e) 단계는 2.5℃/min의 기울기로 하강시켜 상기 퍼니스의 온도를 800℃까지 하강시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 소자에 적용되는 산화막 성장 레시피도로서, 고온에서 산화 공정을 진행하여 ONO 유전체막의 하부 산화막을 형성한 후 플로팅 게이트의 모폴로지를 개선시키고, 미량의 산소에 의해 성장되는 산화막의 두께를 최소화하면서 초기의 산화 과정에 의해 형성되는 질화막의 성장을 방지하기 위한 산화막 성장 레시피이다.
도 2의 공정 레시피를 참조하면, 로딩 단계는 플로팅 게이트가 형성된 웨이퍼가 들어있는 보우트를 800℃의 온도를 유지하는 고온의 퍼니스에 분당 10∼20㎝의 속도로 인입하는 단계로서, 이때 질소(N2) 및 산소(O2)를 각각 18SLM 및 0.18SLM의 양으로 유입시킨다. 대기 단계는 각 웨이퍼들의 온도를 일정하게 해주기 위한 단계로서, 이때 질소(N2) 및 산소(O2)를 각각 12SLM 및 0.12SLM의 양으로 유입시킨다. 제 1 램프업 단계는 질소(N2) 및 산소(O2)를 각각 12SLM 및 0.12SLM의 양으로 유입시키고, 약 5℃/min의 온도 기울기로 가열시켜 850±25℃의 온도, 바람직하게는 850℃의 온도까지 상승시키는 단계이다. 제 2 램프업 단계는 산소(O2)의 유입을 중단시키고 질소(N2)를 12SLM의 양으로 유입시키며, 약 5℃/min의 온도 기울기로 가열시켜 1000±50℃, 바람직하게는 1000℃까지 상승시키는 단계이다. 안정화 단계는 모든 웨이퍼들이 같은 온도를 유지하고, 온도 상승시 발생할 수 있는 오버슈트를 방지하기 위한 단계로서, 제 1 안정화 단계는 질소(N2) 및 산소(O2)를 각각 10SLM 및 0.2SLM의 양으로 유입시키고, 제 2 안정화 단계는 질소(N2) 및 산소(O2)를 각각 10SLM 및 0.5SLM의 양으로 유입시킨다. 산화 단계는 산화막을 소정의 두께로 성장시키기 위해 주산화 과정을 진행하는 단계로서, 이때 질소(N2) 및 산소(O2)를 각각 10SLM 및 2SLM의 양으로 유입시킨다. 질소(N2) 퍼지 단계는 주산화 공정이 끝난 뒤 남아 있는 산소를 제거하고 어닐 효과를 주기 위한 단계로서, 산소(O2)의 유입을 중단시키고 질소(N2)를 15SLM의 양으로 유입시킨다. 램프 다운 단계는 웨이퍼들을 꺼내기 위하여 온도를 낮추는 단계로서, 2.5℃/min의 기울기로 하강시켜 800℃까지 낮추는 단계이다. 언로딩 단계는 퍼니스에 들어있는 보우트를 퍼니스 바깥으로 꺼내는 단계이다.
상술한 바와 같이 본 발명에 의하면 보우트 로딩 단계부터 제 1 램프업 단계까지 질소에 대한 산소의 양을 1% 이내로 조절하고, 1000℃까지 온도를 상승시킨 후 온도 안정화 단계에서 산소의 양을 서서히 증가시킨 후 산화 단계에서도 질소를 유입시켜 산화율을 저하시키는 방식으로 플로팅 게이트 상부에 산화막을 성장시킴으로써 콘트롤 게이트의 절연 물질로 사용되는 ONO 유전체막을 형성하기 이전에 플로팅 게이트의 모폴로지를 개선할 수 있어 유전 특성을 개선할 수 있으며, ONO 유전체막의 스마일링 현상도 개선할 수 있어 플래쉬 메모리 소자의 특성을 향상시킬 수 있다.
도 1은 종래의 플로팅 게이트 상부에 산화막을 성장시키기 위한 공정 레시피도.
도 2는 본 발명에 따른 플로팅 게이트 상부에 산화막을 성장시키기 위한 공정 레시피도.

Claims (8)

  1. (a) 플로팅 게이트가 형성된 다수의 웨이퍼를 고온의 퍼니스에 로딩시키는 단계;
    (b) 상기 퍼니스의 온도를 소정의 온도로 상승시킨 후 안정화시키는 단계;
    (c) 상기 퍼니스에 질소 및 산소를 소정량 유입시켜 상기 웨이퍼의 상기 플로팅 게이트 상부에 산화막을 성장시키는 단계;
    (d) 상기 산소를 제거하고 질소 분위기에서 어닐을 실시하는 단계; 및
    (e) 상기 퍼니스의 온도를 소정 온도로 하강시킨 후 상기 웨이퍼를 언로딩시키는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 (a) 단계는 800℃의 온도를 유지하는 상기 퍼니스에 질소 및 산소를 각각 18SLM 및 0.18SLM의 양으로 유입시키면서 실시하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 (a) 단계를 실시한 후 상기 질소 및 산소를 각각 12SLM 및 0.12SLM의 양으로 유입시키면서 상기 각 웨이퍼들의 온도를 일정하게 해주는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 (b) 단계는 상기 질소 및 산소를 각각 12SLM 및 0.12SLM의 양으로 유입시키고, 약 5℃/min의 온도 기울기로 가열시켜 상기 퍼니스를 850±25℃의 온도까지 상승시키는 단계;
    상기 산소의 유입을 중단시키고 상기 질소를 12SLM의 양으로 유입시키고, 약 5℃/min의 온도 기울기로 가열시켜 상기 퍼니스를 1000±50℃까지 상승시키는 단계; 및
    상기 질소 및 산소를 각각 10SLM 및 0.2 내지 0.5SLM의 양으로 조절하여 유입시켜 상기 퍼니스를 안정화시키는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 (c) 단계는 상기 질소에 대한 상기 산소의 비율을 20% 내외로 조절하여 실시하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 질소 및 상기 산소는 각각 10SLM 및 2SLM의 양으로 유입되는 플래쉬 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 (d) 단계는 상기 산소의 유입을 중단시키고 상기 질소를 15SLM의 양으로 유입시켜 실시하는 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 (e) 단계는 2.5℃/min의 기울기로 하강시켜 상기 퍼니스의 온도를 800℃까지 하강시키는 플래쉬 메모리 소자의 제조 방법.
KR1020040043608A 2004-06-14 2004-06-14 플래쉬 메모리 소자의 제조 방법 KR20050118477A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040043608A KR20050118477A (ko) 2004-06-14 2004-06-14 플래쉬 메모리 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040043608A KR20050118477A (ko) 2004-06-14 2004-06-14 플래쉬 메모리 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050118477A true KR20050118477A (ko) 2005-12-19

Family

ID=37291504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040043608A KR20050118477A (ko) 2004-06-14 2004-06-14 플래쉬 메모리 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050118477A (ko)

Similar Documents

Publication Publication Date Title
US7371640B2 (en) Semiconductor device with floating trap type nonvolatile memory cell and method for manufacturing the same
TWI455251B (zh) 製造非揮發性電荷擷取記憶體裝置之單一晶圓程序
JP2005197643A (ja) フラッシュセメモリ素子の製造方法
KR100466312B1 (ko) 유전막을 갖는 반도체 장치의 제조방법
KR100425666B1 (ko) 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법
US7049230B2 (en) Method of forming a contact plug in a semiconductor device
KR100469128B1 (ko) 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법
KR100700926B1 (ko) 반도체 장치의 제조 방법
KR20050118477A (ko) 플래쉬 메모리 소자의 제조 방법
US6767791B1 (en) Structure and method for suppressing oxide encroachment in a floating gate memory cell
KR100953023B1 (ko) 게이트 전극 형성 방법
US6509230B1 (en) Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods
KR100470941B1 (ko) 옥시나이트라이드막 형성방법
KR100738575B1 (ko) 반도체소자 제조를 위한 고온 건식산화방법
KR100671629B1 (ko) 반도체 소자의 산화막 형성 방법
JP3628278B2 (ja) Ta2O5誘電膜を含む半導体素子のキャパシターの製造方法
US6521496B1 (en) Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods
KR19980052494A (ko) 플래쉬 메모리의 산화막 형성방법
KR100246776B1 (ko) 반도체 소자의 산화막 형성방법
KR100255167B1 (ko) 반도체 소자의 폴리실리콘 전극 형성 방법
KR20070037740A (ko) 반도체소자 제조를 위한 고온 건식산화방법
KR100431300B1 (ko) 플래쉬 메모리 셀 형성 방법
CN110943087A (zh) 分栅快闪存储器的制造方法
KR20240041045A (ko) 박막 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR100879746B1 (ko) 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E801 Decision on dismissal of amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20070119

Effective date: 20071130