JP3628278B2 - Ta2O5誘電膜を含む半導体素子のキャパシターの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ素子のキャパシターの製造方法に係り、特に、Ta2O5誘電膜を含むキャパシターの製造方法に関する。
【0002】
【従来の技術】
1ギガビット級以上の次世代の高密度DRAM用キャパシターの誘電膜として、高誘電率を有しつつ、実用化が容易なTa2O5膜に関する研究開発がなされつつある。Ta2O5膜を実用化させるためには、耐熱性の向上及び上部電極材料の選択と共に、漏れ電流性を改善させることが極めて重要である。一般に、Ta2O5膜は、熱CVD(Chemical Vapor Deposition)方法により成膜するが、ソースガスとしてTa(OC2H5)5とO2を使用するため、Ta2O5膜内にCまたは水分などの不純物が混ざり、これが漏れ電流の経路となる。また、成膜後のTa2O5膜は非晶質の状態なので膜質が悪く、このため、漏れ電流が極めて多い。しかも、酸素との結合力が弱いため酸素が乏し易い。
【0003】
Ta2O5膜における漏れ電流を減らし、かつ膜質の特性を向上させるために、通常、Ta2O5膜を形成した後に低温酸化アニーリング工程を行うことにより、Ta2O5膜内の酸素の欠乏を補充して前記Ta2O5膜をキュアリングし、その後続工程として酸素雰囲気で高温熱処理を行ってTa2O5膜を結晶化させ、Ta2O5膜内の不純物を除去する。
【0004】
低温酸化アニーリング工程によるTa2O5膜のキュアリングは、主としてO3またはUV−O3を用いて行う。このときのキュアリングのメカニズムは、次の通りである。すなわち、O3がUVの照射によってO2及び酸素単原子であるOに分離し、ここで分離した酸素単原子がTa2O5膜内に浸透してTaのダングリング結合位置に結合する。UV−O3アニーリング工程をあまりにも高温で行うと、O3によるキュアリング効果は小さくなり、熱的効果によるキュアリングが行われる。O3またはUV−O3による低温酸化アニーリング工程はTa2O5膜を採用するキャパシターにおいて弱かった漏れ電流性を改善させようとすることにあるため、適宜な範囲の低温で行うことが望ましい。そして、Ta2O5の結晶化は720℃近傍でなされることが知られている。したがって、Ta2O5膜の結晶化のための高温熱処理工程は720℃以上の温度で行うことが望ましい。
【0005】
もし、UV−O3によるアニーリング工程をTa2O5の結晶化温度以上で行えば、Ta2O5膜と下部電極との間に過度な界面酸化がもたらされて静電容量が半分またはそれ以下に減少することになる。したがって、過度な界面酸化を抑え、O3によるキュアリング効果を得るためには、UV−O3によるアニーリング工程はTa2O5の結晶化温度以下で行う必要があり、Ta2O5膜の結晶化のための高温熱処理工程はTa2O5の結晶化温度以上で行う必要がある。
【0006】
しかし、通常の抵抗加熱式ヒーターを採用したバッチ式設備においては、加熱装置の構成が簡単であるのに対し、温度変化の速度が極めて遅い。前述したTa2O5膜の低温酸化アニーリング工程及び高温熱処理工程を行うためには、前記ヒーターの温度をTa2O5膜の低温酸化アニーリング工程の適正温度、例えば、500℃以下の温度に保った後、Ta2O5膜の高温熱処理のために720℃以上に上げなければならない。これらの工程を行うために、通常の抵抗加熱式ヒーターを採用したバッチ式設備を用いる場合には、温度変更の速度が分当たり数℃程度と非常に遅く、ヒーターの温度が目標温度まで達した後でも、ヒーターの温度が安定化するまで数十分の時間がさらに必要であるという短所がある。
【0007】
そのため、従来の技術においては、Ta2O5膜の低温酸化アニーリング工程は抵抗加熱式ヒーターを採用したバッチ式設備で行い、その後続工程である高温熱処理工程は炉形態の別途の装備を用い、ドライO2アニーリング方式で行われた。
【0008】
ところが、従来の技術のように、炉形態の装備を用いて高温熱処理工程を別途に行う場合、前記炉内においてTa2O5の結晶化に必要な時間が普通30分〜1時間程度かかり、その前後にかかる温度の上昇及び下降時間を勘案すれば、Ta2O5膜の高温熱処理工程だけに総4時間以上がかかって熱負担が大きくなり、工程が複雑であるだけでなく、スループット(throughput)の観点からも不利であった。
【0009】
【発明が解決しようとする課題】
本発明の目的は、従来の技術における問題点を解決することであって、Ta2O5膜のキュアリングのための低温酸化アニーリング工程及び結晶化のための高温熱処理段階を単純化してキャパシターの形成工程における熱負担を減らし、しかもスループットを向上できるキャパシターの製造方法を提供することである。
【0010】
【課題を解決するための手段】
前記目的を達成するために、本発明による実施形態では、ウェーハのヒーターからの離隔距離を変えたり、或いは処理室の圧力を変えたりする方法を提供する。
【0011】
これらの実施形態によれば、Ta2O5膜を前記Ta2O5膜の結晶化温度よりも低い第1温度に保つ。前記Ta2O5膜の温度を前記結晶化温度まで上げるために処理室内においてヒーターに対する前記Ta2O5膜の相対的な位置と前記処理室内における圧力のうち少なくとも一方を変える。
【0012】
一部の実施形態において、前記処理室内において前記Ta2O5膜は、前記Ta2O5膜を第1温度に保つために、前記処理室内において前記ヒーターから第1距離だけ離れている前記Ta2O5膜の第1位置にある。前記変化段階においては、前記Ta2O5膜の温度を前記結晶化温度まで上げるために前記Ta2O5膜を前記第1位置から前記第1距離よりも短い第2距離だけ前記ヒーターから離れている前記処理室内の第2位置に移動させる。一部の実施形態において、前記第1距離は2mmであり、前記第2距離は1mmよりも短い。
【0013】
本発明による一部の実施形態において、前記処理室内において前記Ta2O5膜は前記処理室内において前記ヒーターから第1距離だけ離れている前記Ta2O5膜の第1位置にある。前記変化段階は、前記Ta2O5膜を前記第1位置から前記第1距離よりも長い第2距離だけ前記ヒーターから離れている前記処理室内の第2位置に移動させる段階と、前記Ta2O5膜を前記第2位置から前記第1距離よりも短い第3距離だけ前記ヒーターから離れている前記処理室内の第3位置に移動させる段階とを含む。
【0014】
本発明による一部の実施形態において、前記加熱段階においては、前記処理室内において前記Ta2O5膜をO3またはUV−O3雰囲気下で650℃以下の温度に加熱する。一部の実施形態において、前記変化段階は、前記Ta2O5膜をO2、N2O、N2、ArまたはHeの雰囲気下で750℃以上の温度に加熱する段階をさらに含む。
【0015】
本発明による一部の実施形態において、前記変化段階においては、前記Ta2O5膜の温度を前記結晶化温度まで上げるために、前記処理室内の第1圧力を第2圧力に上げる。一部の実施形態において、前記第1圧力は1.0Torrであり、前記第2圧力は300Torrである。
【0016】
本発明による一部の実施形態において、前記処理室内に前記Ta2O5膜を前記処理室内において前記ヒーターから第1距離だけ離れている前記Ta2O5膜の第1位置にあり、前記変化段階においては、前記Ta2O5膜を前記第1位置から前記第1距離よりも短い第2距離だけ前記ヒーターから離れている前記処理室内の第2位置に移動させ、前記変化段階においては、前記Ta2O5膜の温度を前記結晶化温度まで上げるために前記処理室内の圧力を上げる段階をさらに含む。
【0017】
本発明による一部の実施形態において、前記加熱する段階は、前記Ta2O5膜を前記ヒーターから第1距離だけ離れている前記処理室内の第2位置に移動させる段階と、前記第1位置における温度が上がるに伴い、前記Ta2O5膜を前記ヒーターから遠く移動させる段階とをさらに含む。
【0018】
また、前記目的を達成するために、本発明によるキャパシターの製造方法においては、半導体基板上に下部電極を形成する。前記下部電極上にTa2O5膜を形成する。上面に前記半導体基板を載置でき、抵抗発熱体によって温度調節されるステージを備えた処理室内において、前記Ta2O5膜をオゾン雰囲気下でTa2O5の結晶化温度以下の温度でアニーリングして前記Ta2O5膜をキュアリングする。前記処理室内において前記アニーリング段階とインサイチュで前記Ta2O5膜をTa2O5の結晶化温度以上の温度で熱処理して前記Ta2O5膜を結晶化させる。
【0019】
前記抵抗発熱体は、前記キュアリング段階から前記結晶化段階までTa2O5の結晶化温度以上の温度を保つ。
【0020】
本発明の一様態によるキャパシターの製造方法においては、前記ステージ上から上昇または下降させることにより、前記半導体基板と前記ステージとの間の距離を調節できる複数のリフトピンが設けられている処理室を用いる。ここで、前記キュアリング段階は、前記半導体基板が前記ステージから所定距離離れて前記リフトピンが前記ステージから所定高さだけ上昇した状態で行い、前記結晶化段階は、前記半導体基板が前記ステージと接するように前記リフトピンが前記ステージ上に突出しない状態で行う。
【0021】
前記キュアリング段階は、前記結晶化段階よりも低い圧力または結晶化段階と同一の圧力下で行いうる。
【0022】
前記キュアリング段階はO3またはUV−O3雰囲気下で行い、前記結晶化段階はO2、N2O、N2、ArまたはHeの雰囲気下で行う。
【0023】
前記キュアリング段階においては、前記半導体基板の温度を650℃以下に保つために、前記ステージ上に突出する前記リフトピンの高さを調節できる。
【0024】
本発明の他の様態によるキャパシターの製造方法においては、前記キュアリング段階及び結晶化段階を各々前記半導体基板が前記ステージと接している状態で行い、前記キュアリング段階は前記結晶化段階でよりも低い圧力で行う。
【0025】
このとき、望ましくは、前記キュアリング段階は3Torr以下の圧力下で行い、前記結晶化段階は5〜300Torrの圧力下で行う。
【0026】
また、前記キュアリング段階においては、前記半導体基板の温度を650℃以下に保つために前記処理室内の圧力を調節できる。
【0027】
本発明によれば、Ta2O5誘電膜の形成のためのキュアリング段階及び結晶化段階を行うに当たって、リフトピンの高さを調節したり、或いは処理室内の圧力を調節したりする方法によりウェーハの温度を迅速に変えることができる。また、Ta2O5膜の低温酸化アニーリング工程及び後続する高温熱処理工程を同一の処理室内においてインサイチュで行うので、キャパシターの誘電膜の形成工程が単純化され、Ta2O5誘電膜の形成工程において、熱負担を顕著に低減できるという効果が得られる。
【0028】
【発明の実施の形態】
タンタル酸化物(Ta2O5)膜に対する酸素雰囲気における高温熱処理工程は、その効果として得られる前記Ta2O5膜の結晶化によってTa2O5膜の信頼性を確保でき、誘電率を向上できるので、必ず経なければならない工程である。
【0029】
本発明によるキャパシターの製造方法においては、下部電極上にTa2O5膜を蒸着した後、オゾン雰囲気下でTa2O5膜の酸素欠乏を補充するための低温酸化工程及びTa2O5膜の結晶化のための高温熱処理工程において抵抗加熱式ヒーターを採用する通常のバッチ式設備を用い、一つの処理室内においてインサイチュで行う。
【0030】
図1は、この実施形態によるキャパシターの製造方法において、Ta2O5膜を低温酸化アニーリング及び高温熱処理するのに用いうる既存のガス処理装置の構成を例示したものである。図1は、日本東京所在の東京エレクトロン株式会社製のCVD設備に含まれた構成を参照して示したものである。
【0031】
図1において、処理室12の上部には所定の処理ガスを前記処理室12内に供給するためのガス供給部21が設けられている。前記ガス供給部21にはウェーハWと対向する底面に複数のホール21aが形成されており、これらを通じて処理ガスが下に供給される。
【0032】
前記処理室12の底部には排気管22が接続されており、真空ポンプ23により処理室12の内部は所定の真空度に保てる。
【0033】
また、前記処理室12の底部には、前記ガス供給部21と対向するようにケース13が設けられている。このケース13は、その上にウェーハWが載置されるステージ31を備えた上部円筒体32を含む。前記上部円筒体32内には、加熱手段である抵抗発熱体14が設けられている。前記抵抗発熱体14は、前記ステージ31の直下に位置している。前記抵抗発熱体14には、2本の給電線15a、15bが接続されており、これらの給電線15a、15bは前記処理室12の外部の電源部25に接続されている。前記抵抗発熱体14には温度測定用サーモカップル16が接続されており、前記サーモカップル16は外部の温度制御部62に接続されている。
【0034】
前記処理室12の外部には、前記ケース13の内部に不活性ガスを供給するための不活性ガス供給管43と、前記ケース13の内部から不活性ガスを排出させるための不活性ガス排気管44とが設けられている。前記不活性ガス供給管43から供給される不活性ガスによって前記ケース13の内部は不活性ガス雰囲気となるように構成されている。
【0035】
前記ケース13の上部円筒体32内には前記上部円筒体32の上面から底面まで貫通するようにホール73が形成されており、リング状のリフトプレート74に固定されている3つのリフトピン75が、前記ステージ31から上昇または下降可能に前記ホール73内に昇降自在に挿入されている。前記リフトプレート74はリフト軸76を通じて昇降機構77に接続されている。
【0036】
図1の処理室12と同一の構成を備えたバッチ式設備を用い、前記処理室12内においてTa2O5膜の酸素欠乏を補充してキュアリングするための低温酸化工程とTa2O5膜の結晶化のための高温熱処理工程をインサイチュで行うに当たって、前記低温酸化工程、すなわち、キュアリング工程はTa2O5膜の結晶化温度以下で行い、後続する高温熱処理工程、すなわち、結晶化工程はウェーハの温度を上げた状態でO3を除いたガスを使って行う。
【0037】
図2は、Ta2O5膜が形成されたウェーハに対し、本発明の方法によって前記処理室12内において前記Ta2O5膜のキュアリングのための低温酸化工程及び前記Ta2O5膜の結晶化のための高温熱処理工程をインサイチュで行うに当たって、前記処理室12内における望ましいウェーハ温度の変化を示した図である。
【0038】
すなわち、既存の抵抗加熱式ヒーターの温度変化速度が遅い点を勘案して前記抵抗発熱体14の温度を変えるための時間を浪費しないために、前記抵抗発熱体14の温度は前記Ta2O5膜の結晶化が可能な温度、例えば、750℃に設定してそのまま保ち、前記処理室12内においてウェーハの温度を前記低温酸化工程時にはTa2O5膜の結晶化温度以下に保っておいて、低温酸化工程が終わった後では結晶化温度まで迅速に上げなければならない。
【0039】
図2において、高温熱処理工程を行うのに必要なウェーハ温度の上昇量をより減少させるために、低温酸化工程中にウェーハの温度を上げる場合がある。このときには、低温酸化工程中にウェーハを前記抵抗発熱体14の方に移動させることにより、ウェーハの温度を上げることができる。
【0040】
また、低温酸化工程中にウェーハがあまりにも高温となることを防止するために、ウェーハを前記抵抗発熱体14から遠く移動させることもできる。例えば、図2に示されたように、低温酸化工程の開始時点でウェーハが前記抵抗発熱体14に近づくように位置できる。処理室内部の温度が結晶化温度に近づくに伴い、低温酸化工程が終了する前にウェーハの温度が結晶化温度に達することを防止するために、ウェーハを前記抵抗発熱体14から遠く移動できる。
【0041】
図2に示したように、いったん酸化工程が始まり、ウェーハの温度が結晶化温度以下に保たれ、低温酸化工程を行うのに適切な時間が与えられれば、ウェーハの温度を示すラインの傾斜が小さくなる。低温酸化工程が終わったとき、高温熱処理工程を行うためにウェーハの温度が結晶化温度まで上昇可能にウェーハを前記抵抗発熱体14の方に移動させることにより、ウェーハの温度を上げることができる。ウェーハの温度を略一定のレベルに保つために、高温熱処理工程中に前記抵抗発熱体14とウェーハとの離隔距離を調整できる。
【0042】
本発明による方法においては、前記処理室12内において、ウェーハの温度を迅速に変えるために前記リフトピン75の高さを調節する方法と、前記処理室12内の圧力を変える方法を用いる。
【0043】
前記2種類の方法によるウェーハの温度調節の可能性を確かめるために、前記抵抗発熱体14の温度を一定に保った状態で、前記リフトピン75の高さの変化及び前記処理室12内における圧力の変化によるウェーハの温度変化を各々測定した。その結果を各々図3及び図4に示す。
【0044】
図3は、リフトピンの高さの変化によるウェーハの温度変化を示したグラフである。図3の結果を得るために、前記処理室12の内部を1mTorrの真空に維持し、前記抵抗発熱体14の温度を750℃に保ちつつ、前記リフトピン75を前記ステージ31から各々0mm、1mm、2mm及び3mmだけ上げた状態において前記リフトピン75でウェーハを支持することにより、ウェーハが前記ステージ31から各々前記上昇距離だけ離隔されるようにし、そのときの各々のウェーハの温度を測定した。図3の結果においては、リフトピン75の上昇高さが1mm高くなるにつれ、ウェーハの温度は約5℃低くなると現れた。
【0045】
図4は、処理室内の圧力変化によるウェーハの温度変化を示したグラフである。図4の結果を得るために、前記抵抗発熱体14の温度を750℃に保ちつつ、ウェーハが前記ウェーハ支持面31と接した状態で前記処理室12内の圧力を1.0Torrから30.0Torrまで変えつつ、ウェーハの温度を測定した。図4の結果から、処理室内の圧力が低くなるほど、ウェーハの温度が低くなることが分かる。
【0046】
図3及び図4の結果から、処理室内において、抵抗発熱体の温度を一定に保った状態で、リフトピンの高さを調節する方法、或いは処理室内の圧力を調節する方法を用い、前記処理室内において、ウェーハの温度を調節できるということが確かめられた。
【0047】
図5Aないし図5Fは、本発明の望ましい実施形態によるキャパシターの製造方法を説明するための工程手順断面図である。
【0048】
図5Aを参照すれば、半導体基板100上に、例えば、ドーピングされたポリシリコンよりなる下部電極110を形成する。
【0049】
図5Bを参照すれば、前記下部電極110が形成された結果物上で露出したSi表面をRTN(Rapid Thermal Nitridation)で約15〜20Åの厚さで窒化させ、シリコン窒化膜112を形成する。
【0050】
図5Cないし図5Eは、Ta2O5誘電膜120aを形成する過程を説明するための断面図である。
【0051】
具体的に説明すれば、図5Cのように、前記シリコン窒化膜112上にTa2O5膜120を形成する。
【0052】
その後、図5Dに示したように、例えば、O3またはUV−O3などのオゾン雰囲気124下で低温酸化アニーリング工程により、前記Ta2O5膜120をTa2O5の結晶化温度以下の温度でアニーリングして前記Ta2O5膜120内の酸素欠乏を補充することで、前記Ta2O5膜120をキュアリングする。前記低温酸化アニーリング工程は、加熱手段として抵抗発熱体を備える処理室内で行われる。
【0053】
この工程のために、図1に示したような設備が用いられる。ここで、前記抵抗発熱体14の温度はTa2O5の結晶化温度以上、例えば、750℃に保った状態で、図6Aに示したように、前記リフトピン75を前記ステージ31から所定距離d、例えば、2mm上げて前記半導体基板100が前記ステージ31から2mm離隔された状態で前記リフトピン75上に支持されるようにする。その結果、前記離隔された距離によって前記半導体基板100の温度が前記抵抗発熱体14の設定温度まで上がることが抑えられて、前記半導体基板100の温度をTa2O5の結晶化温度以下である650℃以下、好ましくは200〜650℃の温度に保てる。このとき、前記リフトピン75の高さを調節して前記半導体基板100の温度を適切に調節できる。前記リフトピン75を上げた状態で、前記半導体基板100の温度が安定化する間または安定化した後にO3を前記処理室12内に供給して、前記低温酸化アニーリング工程を行う。
【0054】
ここで、前記処理室12の圧力は300Torr以下、好ましくは0.1〜300Torrの範囲に保つことが望ましい。前記低温酸化アニーリング工程は約30秒〜5分間、望ましくは、約2分間行う。
【0055】
図5Dの低温酸化アニーリング段階において、前記半導体基板100の温度を一層効率良く調節するために、前記リフトピン75を、図6Aに示したように上昇させた状態で、前記処理室12内の圧力を一層下げる方法を適用することも可能である。
【0056】
次に、図5Eに示したように、前記処理室12内において、前記低温酸化アニーリング工程とインサイチュで前記Ta2O5膜120をTa2O5の結晶化温度以上の温度で熱処理して前記Ta2O5膜120を結晶化させ、所望のTa2O5誘電膜120aを得る。このとき、前記抵抗発熱体14の温度は既にTa2O5の結晶化温度以上の温度、例えば、750℃に保たれているので、前記リフトピン75を、図6Dに示した位置まで下げさえすれば、前記半導体基板100の温度をTa2O5の結晶化温度以上に調節できる。
【0057】
したがって、前記低温酸化アニーリング工程が終われば、前記リフトピン75を下げて前記半導体基板100と前記ステージ31とを当接させることにより、前記半導体基板100の温度を前記抵抗発熱体14の設定温度であるTa2O5の結晶化温度以上に上げる。すなわち、図5Eの高温熱処理段階は、図6Bに示されたように、前記半導体基板100と前記ステージ31とが互いに接している状態で行う。前記半導体基板100の温度がTa2O5の結晶化温度まで上がる間に、または上がった後に前記半導体基板100上に雰囲気ガス126、例えば、O2、N2O、N2、Ar、Heなどを供給しつつ、前記高温熱処理工程を行う。前記高温熱処理工程は750℃以上、好ましくは750〜950℃の範囲で、約30秒〜5分間、望ましくは、約2分間行う。このとき、前記処理室12内の圧力は300Torr以下、好ましくは0.1〜300Torrの範囲に保つことが望ましい。
【0058】
ここで、前記低温酸化アニーリング工程及び高温熱処理工程において、前記半導体基板100の温度を一層効率良く調節するために、前記低温酸化アニーリング工程時の圧力を前記高温熱処理工程時の圧力よりも低く設定できる。
【0059】
前記Ta2O5膜の低温酸化アニーリング工程及び高温熱処理工程をインサイチュで行うための他の方法として、図5Dの工程及び図5Eの工程を前記処理室12内においてインサイチュで連続的に行うが、前記リフトピン75を上昇及び下降させる方法を用いず、前記処理室12内の圧力を変える方法を用いることもできる。
【0060】
図7は、圧力変化を利用する方法を説明するための図である。図7を参照すれば、図6Bに示したように、前記半導体基板100と前記ステージ31とが互いに接している状態で、前記抵抗発熱体14の温度はTa2O5の結晶化温度以上に保ち、前記処理室12内の圧力を低温酸化段階では3Torr以下、望ましくは0.1〜3Torrの範囲、さらに望ましくは0.1〜2Torrの範囲の低い第1圧力P1に保ちつつ、前記オゾン雰囲気124下で低温酸化アニーリング工程を行い、前記第1圧力P1よりも高い第2圧力P2で、図5Eを参照して説明した方法と同様にして高温熱処理工程を行う。前記第2圧力P2は5〜300Torrの範囲内で設定することが望ましい。このように、圧力変化を利用する方法においては、低温酸化段階において前記半導体基板100が前記ステージ31と接していても、前記第1圧力P1と低く設定された圧力によって前記半導体基板100の温度はTa2O5の結晶化温度以下に保たれうる。
【0061】
前記Ta2O5誘電膜120aが得られた後、その上に図5Fに示したように、上部電極130を形成してキャパシターを完成する。
【0062】
図8は、本発明による方法に従い製造されたキャパシターの電気的な特性を従来の方法に従い製造されたキャパシターと比較して評価したグラフである。より具体的に説明すれば、本発明によるキャパシターの製造方法に従いリフトピンの高さを調節する方法によって、Ta2O5膜に対して低温酸化アニーリング工程によるキュアリング及び高温熱処理工程による結晶化を行った場合(△)と、従来の方法でのように、Ta2O5膜を低温酸化アニーリングした後で炉の形の他の装備を用いてドライO2アニーリング方式により高温熱処理工程を行った場合(□)とを比較したものである。
【0063】
ここで、本発明による方法の場合(△)、抵抗発熱体の温度は750℃に保ちつつ、リフトピンをステージから2mm上げた状態でUV−O3アニーリングを2分間行うことにより、Ta2O5膜を低温酸化アニーリングしてキュアリングし、次に、リフトピンを完全に下降させてウェーハとステージとが接している状態で雰囲気ガスとしてO2を使って高温熱処理工程を2分間行い、Ta2O5膜を結晶化させた。
【0064】
その結果、図8からも確かめられるように、本発明による方法に従い製造されたキャパシターにおいては、一つの処理室内において単純な工程でTa2O5膜を比較的に短い時間内にキュアリング及び結晶化できるにも拘わらず、従来の方法に従い製造されたキャパシターと同一水準の漏れ電流性が得られた。
【0065】
本発明によるキャパシターの製造方法においては、Ta2O5膜をキュアリング及び結晶化させるために、抵抗発熱体よりなる加熱手段を備えた処理室を備えた製造設備を用いる。前記処理室内において、前記抵抗発熱体の温度はTa2O5の結晶化が可能な温度に固定させた状態で、Ta2O5膜をTa2O5の結晶化温度以下でアニーリングしてキュアリングするためにオゾン雰囲気でリフトピンを上げ、或いは処理室の内部を低圧に保ちつつ、低温酸化アニーリング工程を行う。Ta2O5膜の結晶化に必要な高温熱処理工程は、リフトピンを下げてウェーハとステージとが接している状態で前記低温酸化アニーリング工程とインサイチュで行う。
【0066】
本発明によるキャパシターの製造方法によれば、抵抗発熱体の温度をTa2O5の結晶化温度以上に設定した状態でリフトピンの高さを調節し、或いは処理室内の圧力を調節する方法によりウェーハの温度を迅速に変えることができる。また、Ta2O5膜の低温酸化アニーリング工程及び後続する高温熱処理工程を同一の処理室内においてインサイチュで行うので、従来の技術において必要とされていた炉の形の別途の装備を用いる必要がなく、このため、長時間かかっていたドライO2アニーリング工程を省略できる。したがって、本発明によれば、キャパシターの誘電膜の形成工程が単純化され、Ta2O5誘電膜の形成工程において熱負担を大幅に低減できるという効果が得られる。したがって、スループットが向上するので、本発明を量産工程に有利に適用できる。
【0067】
明らかなように、以上では、ウェーハがピンによって移動すると説明したが、ウェーハはその他の手段によっても移動できる。例えば、他の実施形態として前記抵抗発熱体14に対して前記上部円筒体32が相対的に遠くまたは近く移動されうる。
【0068】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的な思想の範囲内において当分野における通常の知識を有した者なら、これより各種の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【図1】本発明の望ましい実施形態によるキャパシターの製造方法に用いうるガス処理装置の構成を概略的に示した縦断側面図である。
【図2】本発明によるキャパシターの製造方法において、Ta2O5膜の低温酸化アニーリング工程及び高温熱処理工程におけるウェーハの温度変化を示した図である。
【図3】本発明によるキャパシターの製造方法に適用されるリフトピンの高さ変化によるウェーハの温度変化を示したグラフである。
【図4】本発明によるキャパシターの製造方法に適用される処理室内の圧力変化によるウェーハの温度変化を示したグラフである。
【図5】AないしFは本発明の望ましい実施形態によるキャパシターの製造方法を説明するための断面図である。
【図6】AおよびBは本発明の一実施形態による方法によってリフトピンの高さ変化を用い、Ta2O5膜を低温酸化アニーリング及び高温熱処理する方法を説明するための図であって、各々リフトピンの上昇及び下降状態を示した図である。
【図7】本発明の一実施形態による方法によって処理室内の圧力の変化を用い、Ta2O5膜を低温酸化アニーリング及び高温熱処理する方法を説明するための図である。
【図8】本発明による方法によって製造されたキャパシターの電気的特性を従来の方法によって製造されたキャパシターと比較して示したグラフである。
【符号の説明】
12…処理室
13…ケース
14…抵抗発熱体
15…給電線
16…温度測定用サーモカップル
21…ガス供給部
22…排気管
23…真空ポンプ
31…ステージ
32…上部円筒体
43…不活性ガス供給管
44…不活性ガス排気管
73…ホール
74…リフトプレート
75…リフトピン
100…半導体基板
110…下部電極
112…シリコン窒化膜
120…Ta2O5膜
130…上部電極
Claims (22)
- Ta2O5膜を前記Ta2O5膜の結晶化温度よりも低い第1温度に保つ段階と、
前記Ta2O5膜の温度を前記結晶化温度まで上げるために処理室内においてヒーターに対する前記Ta2O5膜の相対的な位置と前記処理室内における圧力のうち少なくとも一方を変化段階とする、ここで前記処理室内において、前記Ta2O5膜の位置は、前記ヒーターから第1距離だけ離れている前記Ta2O5膜の第1位置であり、前記変化段階は、前記Ta2O5膜を前記第1位置から前記第1距離よりも長い第2距離だけ前記ヒーターから離れている前記処理室内の第2位置に移動させる段階と、前記Ta2O5膜を前記第2位置から前記第1距離よりも短い第3距離だけ前記ヒーターから離れている前記処理室内の第3位置に移動させる段階とを含む、ことを含むことを特徴とする処理室内におけるTa2O5膜の形成方法。 - 前記第1距離は2mmであり、
前記第2距離は1mmよりも短いことを特徴とする請求項1に記載の処理室内におけるTa2O5膜の形成方法。 - 前記加熱段階においては、前記処理室内において、前記Ta2O5膜をO3またはUV-O3雰囲気下で650℃以下の温度に加熱することを特徴とする請求項1に記載の処理室内におけるTa2O5膜の形成方法。
- 前記変化段階は、前記Ta2O5膜をO2、N2O、N2、ArまたはHeの雰囲気下で750℃以上の温度に加熱する段階をさらに含むことを特徴とする請求項1に記載の処理室内におけるTa2O5膜の形成方法。
- 前記変化段階においては、前記Ta2O5膜の温度を前記結晶化温度まで上げるために前記処理室内の第1圧力を第2圧力まで上げることを特徴とする請求項1に記載の処理室内におけるTa2O5膜の形成方法。
- 前記第1圧力は1.0Torrであり、前記第2圧力は300Torrであることを特徴とする請求項5に記載の処理室内におけるTa2O5膜の形成方法。
- 前記処理室内において、前記Ta2O5膜の位置は、前記ヒーターから第1距離だけ離れている前記Ta2O5膜の第1位置であり、
前記変化段階においては、前記Ta2O5膜を前記第1位置から前記第1距離よりも短い第2距離だけ前記ヒーターから離れている前記処理室内の第2位置に移動させ、
前記変化段階においては、前記Ta2O5膜の温度を前記結晶化温度まで上げるために前記処理室内の圧力を上げる段階をさらに含むことを特徴とする請求項1に記載の処理室内におけるTa2O5膜の形成方法。 - 前記加熱する段階は、
前記Ta2O5膜を前記ヒーターから第1距離だけ離れている前記処理室内の第1位置に移動させる段階と、
前記第1位置における温度が上がるに伴い、前記Ta2O5膜を前記ヒーターから遠く移動させる段階とをさらに含むことを特徴とする請求項1に記載の処理室内におけるTa2O5膜の形成方法。 - 半導体基板上に下部電極を形成する段階と、
前記下部電極上にTa2O5膜を形成する段階と、
処理室内において、前記Ta2O5膜をO3雰囲気下で前記Ta2O5膜の結晶化温度よりも低い温度でアニーリングして前記Ta2O5膜をキュアリングする段階と、
前記処理室内において前記Ta2O5膜を前記Ta2O5膜の結晶化温度以上の温度で熱処理して前記Ta2O5膜を結晶化する段階とを含む、ここで、前記キュアリング段階は、前記結晶化段階よりも低い圧力下で行う、ことを特徴とする半導体素子のキャパシターの製造方法。 - 前記Ta2O5膜のキュアリング段階及び前記Ta2O5膜の結晶化段階の間は、ヒーターは前記Ta2O5膜の結晶化温度以上の温度に保たれることを特徴とする請求項9に記載の半導体素子のキャパシターの製造方法。
- 前記処理室には、前記Ta2O5膜が載置されるステージ上から上昇または下降させることにより、前記半導体基板と前記ステージとの間の距離を調節できる移動可能な複数のリフトピンが設けられており、
前記キュアリング段階は、前記半導体基板が前記ステージから所定距離離れるように前記複数のリフトピンが前記ステージから所定高さだけ上昇した第1状態で行い、
前記結晶化段階は、前記半導体基板が前記ステージと接するように前記リフトピンが前記ステージ上に突出しない第2状態で行うことを特徴とする請求項10に記載の半導体素子のキャパシターの製造方法。 - 前記キュアリング段階及び結晶化段階において、前記ヒーターの温度は750℃に設定されることを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階及び結晶化段階は、前記処理室内の圧力が300Torr以下の状態で行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階は、O3またはUV-O3雰囲気下で行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記結晶化段階は、O2、N2O、N2、Ar及びHeのうち少なくとも一つを含む雰囲気下で行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階においては、前記半導体基板の温度を650℃以下に保つために前記リフトピンの高さを調節することを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階は、30秒〜5分間行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記結晶化段階は、30秒〜5分間行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階及び結晶化段階は、各々前記半導体基板が前記ステージと接している状態で行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階及び結晶化段階において、前記ヒーターの温度は750℃に設定されることを特徴とする請求項19に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階は、3Torr以下の圧力下で行うことを特徴とする請求項11に記載の半導体素子のキャパシターの製造方法。
- 前記結晶化段階は、5〜300Torrの圧力下で行うことを特徴とする請求項19に記載の半導体素子のキャパシターの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000029303A KR100331569B1 (ko) | 2000-05-30 | 2000-05-30 | 탄탈륨 산화막을 포함하는 반도체 소자의 커패시터의 제조방법 |
KR00P29303 | 2000-05-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002033319A JP2002033319A (ja) | 2002-01-31 |
JP3628278B2 true JP3628278B2 (ja) | 2005-03-09 |
Family
ID=19670797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001160427A Expired - Fee Related JP3628278B2 (ja) | 2000-05-30 | 2001-05-29 | Ta2O5誘電膜を含む半導体素子のキャパシターの製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP3628278B2 (ja) |
KR (1) | KR100331569B1 (ja) |
TW (1) | TW497208B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450685B1 (ko) | 2002-11-30 | 2004-10-01 | 삼성전자주식회사 | 유전막 공정을 단순화하여 반도체 소자의 커패시터를제조하는 방법과 그 유전막을 형성하는 장치 |
KR100505056B1 (ko) | 2003-01-02 | 2005-07-29 | 삼성전자주식회사 | 반도체 장치의 복합막 형성 방법과, 이를 이용한 커패시터및 게이트 절연막 형성 방법 |
US9064960B2 (en) * | 2007-01-31 | 2015-06-23 | Applied Materials, Inc. | Selective epitaxy process control |
TWI564960B (zh) * | 2011-09-16 | 2017-01-01 | 聯華電子股份有限公司 | 高介電常數介電層的製作方法 |
-
2000
- 2000-05-30 KR KR1020000029303A patent/KR100331569B1/ko active IP Right Grant
-
2001
- 2001-05-17 TW TW090111830A patent/TW497208B/zh not_active IP Right Cessation
- 2001-05-29 JP JP2001160427A patent/JP3628278B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW497208B (en) | 2002-08-01 |
KR100331569B1 (ko) | 2002-04-06 |
JP2002033319A (ja) | 2002-01-31 |
KR20010108659A (ko) | 2001-12-08 |
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Legal Events
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---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040617 |
|
A131 | Notification of reasons for refusal |
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|
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|
R150 | Certificate of patent or registration of utility model |
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