JP3628278B2 - Ｔａ２Ｏ５誘電膜を含む半導体素子のキャパシターの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子のキャパシターの製造方法に係り、特に、Ｔａ２Ｏ５誘電膜を含むキャパシターの製造方法に関する。
【０００２】
【従来の技術】
１ギガビット級以上の次世代の高密度ＤＲＡＭ用キャパシターの誘電膜として、高誘電率を有しつつ、実用化が容易なＴａ２Ｏ５膜に関する研究開発がなされつつある。Ｔａ２Ｏ５膜を実用化させるためには、耐熱性の向上及び上部電極材料の選択と共に、漏れ電流性を改善させることが極めて重要である。一般に、Ｔａ２Ｏ５膜は、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法により成膜するが、ソースガスとしてＴａ（ＯＣ２Ｈ５）５とＯ２を使用するため、Ｔａ２Ｏ５膜内にＣまたは水分などの不純物が混ざり、これが漏れ電流の経路となる。また、成膜後のＴａ２Ｏ５膜は非晶質の状態なので膜質が悪く、このため、漏れ電流が極めて多い。しかも、酸素との結合力が弱いため酸素が乏し易い。
【０００３】
Ｔａ２Ｏ５膜における漏れ電流を減らし、かつ膜質の特性を向上させるために、通常、Ｔａ２Ｏ５膜を形成した後に低温酸化アニーリング工程を行うことにより、Ｔａ２Ｏ５膜内の酸素の欠乏を補充して前記Ｔａ２Ｏ５膜をキュアリングし、その後続工程として酸素雰囲気で高温熱処理を行ってＴａ２Ｏ５膜を結晶化させ、Ｔａ２Ｏ５膜内の不純物を除去する。
【０００４】
低温酸化アニーリング工程によるＴａ２Ｏ５膜のキュアリングは、主としてＯ３またはＵＶ−Ｏ３を用いて行う。このときのキュアリングのメカニズムは、次の通りである。すなわち、Ｏ３がＵＶの照射によってＯ２及び酸素単原子であるＯに分離し、ここで分離した酸素単原子がＴａ２Ｏ５膜内に浸透してＴａのダングリング結合位置に結合する。ＵＶ−Ｏ３アニーリング工程をあまりにも高温で行うと、Ｏ３によるキュアリング効果は小さくなり、熱的効果によるキュアリングが行われる。Ｏ３またはＵＶ−Ｏ３による低温酸化アニーリング工程はＴａ２Ｏ５膜を採用するキャパシターにおいて弱かった漏れ電流性を改善させようとすることにあるため、適宜な範囲の低温で行うことが望ましい。そして、Ｔａ２Ｏ５の結晶化は７２０℃近傍でなされることが知られている。したがって、Ｔａ２Ｏ５膜の結晶化のための高温熱処理工程は７２０℃以上の温度で行うことが望ましい。
【０００５】
もし、ＵＶ−Ｏ３によるアニーリング工程をＴａ２Ｏ５の結晶化温度以上で行えば、Ｔａ２Ｏ５膜と下部電極との間に過度な界面酸化がもたらされて静電容量が半分またはそれ以下に減少することになる。したがって、過度な界面酸化を抑え、Ｏ３によるキュアリング効果を得るためには、ＵＶ−Ｏ３によるアニーリング工程はＴａ２Ｏ５の結晶化温度以下で行う必要があり、Ｔａ２Ｏ５膜の結晶化のための高温熱処理工程はＴａ２Ｏ５の結晶化温度以上で行う必要がある。
【０００６】
しかし、通常の抵抗加熱式ヒーターを採用したバッチ式設備においては、加熱装置の構成が簡単であるのに対し、温度変化の速度が極めて遅い。前述したＴａ２Ｏ５膜の低温酸化アニーリング工程及び高温熱処理工程を行うためには、前記ヒーターの温度をＴａ２Ｏ５膜の低温酸化アニーリング工程の適正温度、例えば、５００℃以下の温度に保った後、Ｔａ２Ｏ５膜の高温熱処理のために７２０℃以上に上げなければならない。これらの工程を行うために、通常の抵抗加熱式ヒーターを採用したバッチ式設備を用いる場合には、温度変更の速度が分当たり数℃程度と非常に遅く、ヒーターの温度が目標温度まで達した後でも、ヒーターの温度が安定化するまで数十分の時間がさらに必要であるという短所がある。
【０００７】
そのため、従来の技術においては、Ｔａ２Ｏ５膜の低温酸化アニーリング工程は抵抗加熱式ヒーターを採用したバッチ式設備で行い、その後続工程である高温熱処理工程は炉形態の別途の装備を用い、ドライＯ２アニーリング方式で行われた。
【０００８】
ところが、従来の技術のように、炉形態の装備を用いて高温熱処理工程を別途に行う場合、前記炉内においてＴａ２Ｏ５の結晶化に必要な時間が普通３０分〜１時間程度かかり、その前後にかかる温度の上昇及び下降時間を勘案すれば、Ｔａ２Ｏ５膜の高温熱処理工程だけに総４時間以上がかかって熱負担が大きくなり、工程が複雑であるだけでなく、スループット（ｔｈｒｏｕｇｈｐｕｔ）の観点からも不利であった。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、従来の技術における問題点を解決することであって、Ｔａ２Ｏ５膜のキュアリングのための低温酸化アニーリング工程及び結晶化のための高温熱処理段階を単純化してキャパシターの形成工程における熱負担を減らし、しかもスループットを向上できるキャパシターの製造方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明による実施形態では、ウェーハのヒーターからの離隔距離を変えたり、或いは処理室の圧力を変えたりする方法を提供する。
【００１１】
これらの実施形態によれば、Ｔａ２Ｏ５膜を前記Ｔａ２Ｏ５膜の結晶化温度よりも低い第１温度に保つ。前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために処理室内においてヒーターに対する前記Ｔａ２Ｏ５膜の相対的な位置と前記処理室内における圧力のうち少なくとも一方を変える。
【００１２】
一部の実施形態において、前記処理室内において前記Ｔａ２Ｏ５膜は、前記Ｔａ２Ｏ５膜を第１温度に保つために、前記処理室内において前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置にある。前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも短い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させる。一部の実施形態において、前記第１距離は２ｍｍであり、前記第２距離は１ｍｍよりも短い。
【００１３】
本発明による一部の実施形態において、前記処理室内において前記Ｔａ２Ｏ５膜は前記処理室内において前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置にある。前記変化段階は、前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも長い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させる段階と、前記Ｔａ２Ｏ５膜を前記第２位置から前記第１距離よりも短い第３距離だけ前記ヒーターから離れている前記処理室内の第３位置に移動させる段階とを含む。
【００１４】
本発明による一部の実施形態において、前記加熱段階においては、前記処理室内において前記Ｔａ２Ｏ５膜をＯ３またはＵＶ−Ｏ３雰囲気下で６５０℃以下の温度に加熱する。一部の実施形態において、前記変化段階は、前記Ｔａ２Ｏ５膜をＯ２、Ｎ２Ｏ、Ｎ２、ＡｒまたはＨｅの雰囲気下で７５０℃以上の温度に加熱する段階をさらに含む。
【００１５】
本発明による一部の実施形態において、前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために、前記処理室内の第１圧力を第２圧力に上げる。一部の実施形態において、前記第１圧力は１．０Ｔｏｒｒであり、前記第２圧力は３００Ｔｏｒｒである。
【００１６】
本発明による一部の実施形態において、前記処理室内に前記Ｔａ２Ｏ５膜を前記処理室内において前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置にあり、前記変化段階においては、前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも短い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させ、前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために前記処理室内の圧力を上げる段階をさらに含む。
【００１７】
本発明による一部の実施形態において、前記加熱する段階は、前記Ｔａ２Ｏ５膜を前記ヒーターから第１距離だけ離れている前記処理室内の第２位置に移動させる段階と、前記第１位置における温度が上がるに伴い、前記Ｔａ２Ｏ５膜を前記ヒーターから遠く移動させる段階とをさらに含む。
【００１８】
また、前記目的を達成するために、本発明によるキャパシターの製造方法においては、半導体基板上に下部電極を形成する。前記下部電極上にＴａ２Ｏ５膜を形成する。上面に前記半導体基板を載置でき、抵抗発熱体によって温度調節されるステージを備えた処理室内において、前記Ｔａ２Ｏ５膜をオゾン雰囲気下でＴａ２Ｏ５の結晶化温度以下の温度でアニーリングして前記Ｔａ２Ｏ５膜をキュアリングする。前記処理室内において前記アニーリング段階とインサイチュで前記Ｔａ２Ｏ５膜をＴａ２Ｏ５の結晶化温度以上の温度で熱処理して前記Ｔａ２Ｏ５膜を結晶化させる。
【００１９】
前記抵抗発熱体は、前記キュアリング段階から前記結晶化段階までＴａ２Ｏ５の結晶化温度以上の温度を保つ。
【００２０】
本発明の一様態によるキャパシターの製造方法においては、前記ステージ上から上昇または下降させることにより、前記半導体基板と前記ステージとの間の距離を調節できる複数のリフトピンが設けられている処理室を用いる。ここで、前記キュアリング段階は、前記半導体基板が前記ステージから所定距離離れて前記リフトピンが前記ステージから所定高さだけ上昇した状態で行い、前記結晶化段階は、前記半導体基板が前記ステージと接するように前記リフトピンが前記ステージ上に突出しない状態で行う。
【００２１】
前記キュアリング段階は、前記結晶化段階よりも低い圧力または結晶化段階と同一の圧力下で行いうる。
【００２２】
前記キュアリング段階はＯ３またはＵＶ−Ｏ３雰囲気下で行い、前記結晶化段階はＯ２、Ｎ２Ｏ、Ｎ２、ＡｒまたはＨｅの雰囲気下で行う。
【００２３】
前記キュアリング段階においては、前記半導体基板の温度を６５０℃以下に保つために、前記ステージ上に突出する前記リフトピンの高さを調節できる。
【００２４】
本発明の他の様態によるキャパシターの製造方法においては、前記キュアリング段階及び結晶化段階を各々前記半導体基板が前記ステージと接している状態で行い、前記キュアリング段階は前記結晶化段階でよりも低い圧力で行う。
【００２５】
このとき、望ましくは、前記キュアリング段階は３Ｔｏｒｒ以下の圧力下で行い、前記結晶化段階は５〜３００Ｔｏｒｒの圧力下で行う。
【００２６】
また、前記キュアリング段階においては、前記半導体基板の温度を６５０℃以下に保つために前記処理室内の圧力を調節できる。
【００２７】
本発明によれば、Ｔａ２Ｏ５誘電膜の形成のためのキュアリング段階及び結晶化段階を行うに当たって、リフトピンの高さを調節したり、或いは処理室内の圧力を調節したりする方法によりウェーハの温度を迅速に変えることができる。また、Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び後続する高温熱処理工程を同一の処理室内においてインサイチュで行うので、キャパシターの誘電膜の形成工程が単純化され、Ｔａ２Ｏ５誘電膜の形成工程において、熱負担を顕著に低減できるという効果が得られる。
【００２８】
【発明の実施の形態】
タンタル酸化物（Ｔａ２Ｏ５）膜に対する酸素雰囲気における高温熱処理工程は、その効果として得られる前記Ｔａ２Ｏ５膜の結晶化によってＴａ２Ｏ５膜の信頼性を確保でき、誘電率を向上できるので、必ず経なければならない工程である。
【００２９】
本発明によるキャパシターの製造方法においては、下部電極上にＴａ２Ｏ５膜を蒸着した後、オゾン雰囲気下でＴａ２Ｏ５膜の酸素欠乏を補充するための低温酸化工程及びＴａ２Ｏ５膜の結晶化のための高温熱処理工程において抵抗加熱式ヒーターを採用する通常のバッチ式設備を用い、一つの処理室内においてインサイチュで行う。
【００３０】
図１は、この実施形態によるキャパシターの製造方法において、Ｔａ２Ｏ５膜を低温酸化アニーリング及び高温熱処理するのに用いうる既存のガス処理装置の構成を例示したものである。図１は、日本東京所在の東京エレクトロン株式会社製のＣＶＤ設備に含まれた構成を参照して示したものである。
【００３１】
図１において、処理室１２の上部には所定の処理ガスを前記処理室１２内に供給するためのガス供給部２１が設けられている。前記ガス供給部２１にはウェーハＷと対向する底面に複数のホール２１ａが形成されており、これらを通じて処理ガスが下に供給される。
【００３２】
前記処理室１２の底部には排気管２２が接続されており、真空ポンプ２３により処理室１２の内部は所定の真空度に保てる。
【００３３】
また、前記処理室１２の底部には、前記ガス供給部２１と対向するようにケース１３が設けられている。このケース１３は、その上にウェーハＷが載置されるステージ３１を備えた上部円筒体３２を含む。前記上部円筒体３２内には、加熱手段である抵抗発熱体１４が設けられている。前記抵抗発熱体１４は、前記ステージ３１の直下に位置している。前記抵抗発熱体１４には、２本の給電線１５ａ、１５ｂが接続されており、これらの給電線１５ａ、１５ｂは前記処理室１２の外部の電源部２５に接続されている。前記抵抗発熱体１４には温度測定用サーモカップル１６が接続されており、前記サーモカップル１６は外部の温度制御部６２に接続されている。
【００３４】
前記処理室１２の外部には、前記ケース１３の内部に不活性ガスを供給するための不活性ガス供給管４３と、前記ケース１３の内部から不活性ガスを排出させるための不活性ガス排気管４４とが設けられている。前記不活性ガス供給管４３から供給される不活性ガスによって前記ケース１３の内部は不活性ガス雰囲気となるように構成されている。
【００３５】
前記ケース１３の上部円筒体３２内には前記上部円筒体３２の上面から底面まで貫通するようにホール７３が形成されており、リング状のリフトプレート７４に固定されている３つのリフトピン７５が、前記ステージ３１から上昇または下降可能に前記ホール７３内に昇降自在に挿入されている。前記リフトプレート７４はリフト軸７６を通じて昇降機構７７に接続されている。
【００３６】
図１の処理室１２と同一の構成を備えたバッチ式設備を用い、前記処理室１２内においてＴａ２Ｏ５膜の酸素欠乏を補充してキュアリングするための低温酸化工程とＴａ２Ｏ５膜の結晶化のための高温熱処理工程をインサイチュで行うに当たって、前記低温酸化工程、すなわち、キュアリング工程はＴａ２Ｏ５膜の結晶化温度以下で行い、後続する高温熱処理工程、すなわち、結晶化工程はウェーハの温度を上げた状態でＯ３を除いたガスを使って行う。
【００３７】
図２は、Ｔａ２Ｏ５膜が形成されたウェーハに対し、本発明の方法によって前記処理室１２内において前記Ｔａ２Ｏ５膜のキュアリングのための低温酸化工程及び前記Ｔａ２Ｏ５膜の結晶化のための高温熱処理工程をインサイチュで行うに当たって、前記処理室１２内における望ましいウェーハ温度の変化を示した図である。
【００３８】
すなわち、既存の抵抗加熱式ヒーターの温度変化速度が遅い点を勘案して前記抵抗発熱体１４の温度を変えるための時間を浪費しないために、前記抵抗発熱体１４の温度は前記Ｔａ２Ｏ５膜の結晶化が可能な温度、例えば、７５０℃に設定してそのまま保ち、前記処理室１２内においてウェーハの温度を前記低温酸化工程時にはＴａ２Ｏ５膜の結晶化温度以下に保っておいて、低温酸化工程が終わった後では結晶化温度まで迅速に上げなければならない。
【００３９】
図２において、高温熱処理工程を行うのに必要なウェーハ温度の上昇量をより減少させるために、低温酸化工程中にウェーハの温度を上げる場合がある。このときには、低温酸化工程中にウェーハを前記抵抗発熱体１４の方に移動させることにより、ウェーハの温度を上げることができる。
【００４０】
また、低温酸化工程中にウェーハがあまりにも高温となることを防止するために、ウェーハを前記抵抗発熱体１４から遠く移動させることもできる。例えば、図２に示されたように、低温酸化工程の開始時点でウェーハが前記抵抗発熱体１４に近づくように位置できる。処理室内部の温度が結晶化温度に近づくに伴い、低温酸化工程が終了する前にウェーハの温度が結晶化温度に達することを防止するために、ウェーハを前記抵抗発熱体１４から遠く移動できる。
【００４１】
図２に示したように、いったん酸化工程が始まり、ウェーハの温度が結晶化温度以下に保たれ、低温酸化工程を行うのに適切な時間が与えられれば、ウェーハの温度を示すラインの傾斜が小さくなる。低温酸化工程が終わったとき、高温熱処理工程を行うためにウェーハの温度が結晶化温度まで上昇可能にウェーハを前記抵抗発熱体１４の方に移動させることにより、ウェーハの温度を上げることができる。ウェーハの温度を略一定のレベルに保つために、高温熱処理工程中に前記抵抗発熱体１４とウェーハとの離隔距離を調整できる。
【００４２】
本発明による方法においては、前記処理室１２内において、ウェーハの温度を迅速に変えるために前記リフトピン７５の高さを調節する方法と、前記処理室１２内の圧力を変える方法を用いる。
【００４３】
前記２種類の方法によるウェーハの温度調節の可能性を確かめるために、前記抵抗発熱体１４の温度を一定に保った状態で、前記リフトピン７５の高さの変化及び前記処理室１２内における圧力の変化によるウェーハの温度変化を各々測定した。その結果を各々図３及び図４に示す。
【００４４】
図３は、リフトピンの高さの変化によるウェーハの温度変化を示したグラフである。図３の結果を得るために、前記処理室１２の内部を１ｍＴｏｒｒの真空に維持し、前記抵抗発熱体１４の温度を７５０℃に保ちつつ、前記リフトピン７５を前記ステージ３１から各々０ｍｍ、１ｍｍ、２ｍｍ及び３ｍｍだけ上げた状態において前記リフトピン７５でウェーハを支持することにより、ウェーハが前記ステージ３１から各々前記上昇距離だけ離隔されるようにし、そのときの各々のウェーハの温度を測定した。図３の結果においては、リフトピン７５の上昇高さが１ｍｍ高くなるにつれ、ウェーハの温度は約５℃低くなると現れた。
【００４５】
図４は、処理室内の圧力変化によるウェーハの温度変化を示したグラフである。図４の結果を得るために、前記抵抗発熱体１４の温度を７５０℃に保ちつつ、ウェーハが前記ウェーハ支持面３１と接した状態で前記処理室１２内の圧力を１．０Ｔｏｒｒから３０．０Ｔｏｒｒまで変えつつ、ウェーハの温度を測定した。図４の結果から、処理室内の圧力が低くなるほど、ウェーハの温度が低くなることが分かる。
【００４６】
図３及び図４の結果から、処理室内において、抵抗発熱体の温度を一定に保った状態で、リフトピンの高さを調節する方法、或いは処理室内の圧力を調節する方法を用い、前記処理室内において、ウェーハの温度を調節できるということが確かめられた。
【００４７】
図５Ａないし図５Ｆは、本発明の望ましい実施形態によるキャパシターの製造方法を説明するための工程手順断面図である。
【００４８】
図５Ａを参照すれば、半導体基板１００上に、例えば、ドーピングされたポリシリコンよりなる下部電極１１０を形成する。
【００４９】
図５Ｂを参照すれば、前記下部電極１１０が形成された結果物上で露出したＳｉ表面をＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）で約１５〜２０Åの厚さで窒化させ、シリコン窒化膜１１２を形成する。
【００５０】
図５Ｃないし図５Ｅは、Ｔａ２Ｏ５誘電膜１２０ａを形成する過程を説明するための断面図である。
【００５１】
具体的に説明すれば、図５Ｃのように、前記シリコン窒化膜１１２上にＴａ２Ｏ５膜１２０を形成する。
【００５２】
その後、図５Ｄに示したように、例えば、Ｏ３またはＵＶ−Ｏ３などのオゾン雰囲気１２４下で低温酸化アニーリング工程により、前記Ｔａ２Ｏ５膜１２０をＴａ２Ｏ５の結晶化温度以下の温度でアニーリングして前記Ｔａ２Ｏ５膜１２０内の酸素欠乏を補充することで、前記Ｔａ２Ｏ５膜１２０をキュアリングする。前記低温酸化アニーリング工程は、加熱手段として抵抗発熱体を備える処理室内で行われる。
【００５３】
この工程のために、図１に示したような設備が用いられる。ここで、前記抵抗発熱体１４の温度はＴａ２Ｏ５の結晶化温度以上、例えば、７５０℃に保った状態で、図６Ａに示したように、前記リフトピン７５を前記ステージ３１から所定距離ｄ、例えば、２ｍｍ上げて前記半導体基板１００が前記ステージ３１から２ｍｍ離隔された状態で前記リフトピン７５上に支持されるようにする。その結果、前記離隔された距離によって前記半導体基板１００の温度が前記抵抗発熱体１４の設定温度まで上がることが抑えられて、前記半導体基板１００の温度をＴａ２Ｏ５の結晶化温度以下である６５０℃以下、好ましくは２００〜６５０℃の温度に保てる。このとき、前記リフトピン７５の高さを調節して前記半導体基板１００の温度を適切に調節できる。前記リフトピン７５を上げた状態で、前記半導体基板１００の温度が安定化する間または安定化した後にＯ３を前記処理室１２内に供給して、前記低温酸化アニーリング工程を行う。
【００５４】
ここで、前記処理室１２の圧力は３００Ｔｏｒｒ以下、好ましくは０．１〜３００Ｔｏｒｒの範囲に保つことが望ましい。前記低温酸化アニーリング工程は約３０秒〜５分間、望ましくは、約２分間行う。
【００５５】
図５Ｄの低温酸化アニーリング段階において、前記半導体基板１００の温度を一層効率良く調節するために、前記リフトピン７５を、図６Ａに示したように上昇させた状態で、前記処理室１２内の圧力を一層下げる方法を適用することも可能である。
【００５６】
次に、図５Ｅに示したように、前記処理室１２内において、前記低温酸化アニーリング工程とインサイチュで前記Ｔａ２Ｏ５膜１２０をＴａ２Ｏ５の結晶化温度以上の温度で熱処理して前記Ｔａ２Ｏ５膜１２０を結晶化させ、所望のＴａ２Ｏ５誘電膜１２０ａを得る。このとき、前記抵抗発熱体１４の温度は既にＴａ２Ｏ５の結晶化温度以上の温度、例えば、７５０℃に保たれているので、前記リフトピン７５を、図６Ｄに示した位置まで下げさえすれば、前記半導体基板１００の温度をＴａ２Ｏ５の結晶化温度以上に調節できる。
【００５７】
したがって、前記低温酸化アニーリング工程が終われば、前記リフトピン７５を下げて前記半導体基板１００と前記ステージ３１とを当接させることにより、前記半導体基板１００の温度を前記抵抗発熱体１４の設定温度であるＴａ２Ｏ５の結晶化温度以上に上げる。すなわち、図５Ｅの高温熱処理段階は、図６Ｂに示されたように、前記半導体基板１００と前記ステージ３１とが互いに接している状態で行う。前記半導体基板１００の温度がＴａ２Ｏ５の結晶化温度まで上がる間に、または上がった後に前記半導体基板１００上に雰囲気ガス１２６、例えば、Ｏ２、Ｎ２Ｏ、Ｎ２、Ａｒ、Ｈｅなどを供給しつつ、前記高温熱処理工程を行う。前記高温熱処理工程は７５０℃以上、好ましくは７５０〜９５０℃の範囲で、約３０秒〜５分間、望ましくは、約２分間行う。このとき、前記処理室１２内の圧力は３００Ｔｏｒｒ以下、好ましくは０．１〜３００Ｔｏｒｒの範囲に保つことが望ましい。
【００５８】
ここで、前記低温酸化アニーリング工程及び高温熱処理工程において、前記半導体基板１００の温度を一層効率良く調節するために、前記低温酸化アニーリング工程時の圧力を前記高温熱処理工程時の圧力よりも低く設定できる。
【００５９】
前記Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び高温熱処理工程をインサイチュで行うための他の方法として、図５Ｄの工程及び図５Ｅの工程を前記処理室１２内においてインサイチュで連続的に行うが、前記リフトピン７５を上昇及び下降させる方法を用いず、前記処理室１２内の圧力を変える方法を用いることもできる。
【００６０】
図７は、圧力変化を利用する方法を説明するための図である。図７を参照すれば、図６Ｂに示したように、前記半導体基板１００と前記ステージ３１とが互いに接している状態で、前記抵抗発熱体１４の温度はＴａ２Ｏ５の結晶化温度以上に保ち、前記処理室１２内の圧力を低温酸化段階では３Ｔｏｒｒ以下、望ましくは０．１〜３Ｔｏｒｒの範囲、さらに望ましくは０．１〜２Ｔｏｒｒの範囲の低い第１圧力Ｐ１に保ちつつ、前記オゾン雰囲気１２４下で低温酸化アニーリング工程を行い、前記第１圧力Ｐ１よりも高い第２圧力Ｐ２で、図５Ｅを参照して説明した方法と同様にして高温熱処理工程を行う。前記第２圧力Ｐ２は５〜３００Ｔｏｒｒの範囲内で設定することが望ましい。このように、圧力変化を利用する方法においては、低温酸化段階において前記半導体基板１００が前記ステージ３１と接していても、前記第１圧力Ｐ１と低く設定された圧力によって前記半導体基板１００の温度はＴａ２Ｏ５の結晶化温度以下に保たれうる。
【００６１】
前記Ｔａ２Ｏ５誘電膜１２０ａが得られた後、その上に図５Ｆに示したように、上部電極１３０を形成してキャパシターを完成する。
【００６２】
図８は、本発明による方法に従い製造されたキャパシターの電気的な特性を従来の方法に従い製造されたキャパシターと比較して評価したグラフである。より具体的に説明すれば、本発明によるキャパシターの製造方法に従いリフトピンの高さを調節する方法によって、Ｔａ２Ｏ５膜に対して低温酸化アニーリング工程によるキュアリング及び高温熱処理工程による結晶化を行った場合（△）と、従来の方法でのように、Ｔａ２Ｏ５膜を低温酸化アニーリングした後で炉の形の他の装備を用いてドライＯ２アニーリング方式により高温熱処理工程を行った場合（□）とを比較したものである。
【００６３】
ここで、本発明による方法の場合（△）、抵抗発熱体の温度は７５０℃に保ちつつ、リフトピンをステージから２ｍｍ上げた状態でＵＶ−Ｏ３アニーリングを２分間行うことにより、Ｔａ２Ｏ５膜を低温酸化アニーリングしてキュアリングし、次に、リフトピンを完全に下降させてウェーハとステージとが接している状態で雰囲気ガスとしてＯ２を使って高温熱処理工程を２分間行い、Ｔａ２Ｏ５膜を結晶化させた。
【００６４】
その結果、図８からも確かめられるように、本発明による方法に従い製造されたキャパシターにおいては、一つの処理室内において単純な工程でＴａ２Ｏ５膜を比較的に短い時間内にキュアリング及び結晶化できるにも拘わらず、従来の方法に従い製造されたキャパシターと同一水準の漏れ電流性が得られた。
【００６５】
本発明によるキャパシターの製造方法においては、Ｔａ２Ｏ５膜をキュアリング及び結晶化させるために、抵抗発熱体よりなる加熱手段を備えた処理室を備えた製造設備を用いる。前記処理室内において、前記抵抗発熱体の温度はＴａ２Ｏ５の結晶化が可能な温度に固定させた状態で、Ｔａ２Ｏ５膜をＴａ２Ｏ５の結晶化温度以下でアニーリングしてキュアリングするためにオゾン雰囲気でリフトピンを上げ、或いは処理室の内部を低圧に保ちつつ、低温酸化アニーリング工程を行う。Ｔａ２Ｏ５膜の結晶化に必要な高温熱処理工程は、リフトピンを下げてウェーハとステージとが接している状態で前記低温酸化アニーリング工程とインサイチュで行う。
【００６６】
本発明によるキャパシターの製造方法によれば、抵抗発熱体の温度をＴａ２Ｏ５の結晶化温度以上に設定した状態でリフトピンの高さを調節し、或いは処理室内の圧力を調節する方法によりウェーハの温度を迅速に変えることができる。また、Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び後続する高温熱処理工程を同一の処理室内においてインサイチュで行うので、従来の技術において必要とされていた炉の形の別途の装備を用いる必要がなく、このため、長時間かかっていたドライＯ２アニーリング工程を省略できる。したがって、本発明によれば、キャパシターの誘電膜の形成工程が単純化され、Ｔａ２Ｏ５誘電膜の形成工程において熱負担を大幅に低減できるという効果が得られる。したがって、スループットが向上するので、本発明を量産工程に有利に適用できる。
【００６７】
明らかなように、以上では、ウェーハがピンによって移動すると説明したが、ウェーハはその他の手段によっても移動できる。例えば、他の実施形態として前記抵抗発熱体１４に対して前記上部円筒体３２が相対的に遠くまたは近く移動されうる。
【００６８】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的な思想の範囲内において当分野における通常の知識を有した者なら、これより各種の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態によるキャパシターの製造方法に用いうるガス処理装置の構成を概略的に示した縦断側面図である。
【図２】本発明によるキャパシターの製造方法において、Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び高温熱処理工程におけるウェーハの温度変化を示した図である。
【図３】本発明によるキャパシターの製造方法に適用されるリフトピンの高さ変化によるウェーハの温度変化を示したグラフである。
【図４】本発明によるキャパシターの製造方法に適用される処理室内の圧力変化によるウェーハの温度変化を示したグラフである。
【図５】ＡないしＦは本発明の望ましい実施形態によるキャパシターの製造方法を説明するための断面図である。
【図６】ＡおよびＢは本発明の一実施形態による方法によってリフトピンの高さ変化を用い、Ｔａ２Ｏ５膜を低温酸化アニーリング及び高温熱処理する方法を説明するための図であって、各々リフトピンの上昇及び下降状態を示した図である。
【図７】本発明の一実施形態による方法によって処理室内の圧力の変化を用い、Ｔａ２Ｏ５膜を低温酸化アニーリング及び高温熱処理する方法を説明するための図である。
【図８】本発明による方法によって製造されたキャパシターの電気的特性を従来の方法によって製造されたキャパシターと比較して示したグラフである。
【符号の説明】
１２…処理室
１３…ケース
１４…抵抗発熱体
１５…給電線
１６…温度測定用サーモカップル
２１…ガス供給部
２２…排気管
２３…真空ポンプ
３１…ステージ
３２…上部円筒体
４３…不活性ガス供給管
４４…不活性ガス排気管
７３…ホール
７４…リフトプレート
７５…リフトピン
１００…半導体基板
１１０…下部電極
１１２…シリコン窒化膜
１２０…Ｔａ２Ｏ５膜
１３０…上部電極
【発明の属する技術分野】
本発明は、半導体メモリ素子のキャパシターの製造方法に係り、特に、Ｔａ２Ｏ５誘電膜を含むキャパシターの製造方法に関する。
【０００２】
【従来の技術】
１ギガビット級以上の次世代の高密度ＤＲＡＭ用キャパシターの誘電膜として、高誘電率を有しつつ、実用化が容易なＴａ２Ｏ５膜に関する研究開発がなされつつある。Ｔａ２Ｏ５膜を実用化させるためには、耐熱性の向上及び上部電極材料の選択と共に、漏れ電流性を改善させることが極めて重要である。一般に、Ｔａ２Ｏ５膜は、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法により成膜するが、ソースガスとしてＴａ（ＯＣ２Ｈ５）５とＯ２を使用するため、Ｔａ２Ｏ５膜内にＣまたは水分などの不純物が混ざり、これが漏れ電流の経路となる。また、成膜後のＴａ２Ｏ５膜は非晶質の状態なので膜質が悪く、このため、漏れ電流が極めて多い。しかも、酸素との結合力が弱いため酸素が乏し易い。
【０００３】
Ｔａ２Ｏ５膜における漏れ電流を減らし、かつ膜質の特性を向上させるために、通常、Ｔａ２Ｏ５膜を形成した後に低温酸化アニーリング工程を行うことにより、Ｔａ２Ｏ５膜内の酸素の欠乏を補充して前記Ｔａ２Ｏ５膜をキュアリングし、その後続工程として酸素雰囲気で高温熱処理を行ってＴａ２Ｏ５膜を結晶化させ、Ｔａ２Ｏ５膜内の不純物を除去する。
【０００４】
低温酸化アニーリング工程によるＴａ２Ｏ５膜のキュアリングは、主としてＯ３またはＵＶ−Ｏ３を用いて行う。このときのキュアリングのメカニズムは、次の通りである。すなわち、Ｏ３がＵＶの照射によってＯ２及び酸素単原子であるＯに分離し、ここで分離した酸素単原子がＴａ２Ｏ５膜内に浸透してＴａのダングリング結合位置に結合する。ＵＶ−Ｏ３アニーリング工程をあまりにも高温で行うと、Ｏ３によるキュアリング効果は小さくなり、熱的効果によるキュアリングが行われる。Ｏ３またはＵＶ−Ｏ３による低温酸化アニーリング工程はＴａ２Ｏ５膜を採用するキャパシターにおいて弱かった漏れ電流性を改善させようとすることにあるため、適宜な範囲の低温で行うことが望ましい。そして、Ｔａ２Ｏ５の結晶化は７２０℃近傍でなされることが知られている。したがって、Ｔａ２Ｏ５膜の結晶化のための高温熱処理工程は７２０℃以上の温度で行うことが望ましい。
【０００５】
もし、ＵＶ−Ｏ３によるアニーリング工程をＴａ２Ｏ５の結晶化温度以上で行えば、Ｔａ２Ｏ５膜と下部電極との間に過度な界面酸化がもたらされて静電容量が半分またはそれ以下に減少することになる。したがって、過度な界面酸化を抑え、Ｏ３によるキュアリング効果を得るためには、ＵＶ−Ｏ３によるアニーリング工程はＴａ２Ｏ５の結晶化温度以下で行う必要があり、Ｔａ２Ｏ５膜の結晶化のための高温熱処理工程はＴａ２Ｏ５の結晶化温度以上で行う必要がある。
【０００６】
しかし、通常の抵抗加熱式ヒーターを採用したバッチ式設備においては、加熱装置の構成が簡単であるのに対し、温度変化の速度が極めて遅い。前述したＴａ２Ｏ５膜の低温酸化アニーリング工程及び高温熱処理工程を行うためには、前記ヒーターの温度をＴａ２Ｏ５膜の低温酸化アニーリング工程の適正温度、例えば、５００℃以下の温度に保った後、Ｔａ２Ｏ５膜の高温熱処理のために７２０℃以上に上げなければならない。これらの工程を行うために、通常の抵抗加熱式ヒーターを採用したバッチ式設備を用いる場合には、温度変更の速度が分当たり数℃程度と非常に遅く、ヒーターの温度が目標温度まで達した後でも、ヒーターの温度が安定化するまで数十分の時間がさらに必要であるという短所がある。
【０００７】
そのため、従来の技術においては、Ｔａ２Ｏ５膜の低温酸化アニーリング工程は抵抗加熱式ヒーターを採用したバッチ式設備で行い、その後続工程である高温熱処理工程は炉形態の別途の装備を用い、ドライＯ２アニーリング方式で行われた。
【０００８】
ところが、従来の技術のように、炉形態の装備を用いて高温熱処理工程を別途に行う場合、前記炉内においてＴａ２Ｏ５の結晶化に必要な時間が普通３０分〜１時間程度かかり、その前後にかかる温度の上昇及び下降時間を勘案すれば、Ｔａ２Ｏ５膜の高温熱処理工程だけに総４時間以上がかかって熱負担が大きくなり、工程が複雑であるだけでなく、スループット（ｔｈｒｏｕｇｈｐｕｔ）の観点からも不利であった。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、従来の技術における問題点を解決することであって、Ｔａ２Ｏ５膜のキュアリングのための低温酸化アニーリング工程及び結晶化のための高温熱処理段階を単純化してキャパシターの形成工程における熱負担を減らし、しかもスループットを向上できるキャパシターの製造方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明による実施形態では、ウェーハのヒーターからの離隔距離を変えたり、或いは処理室の圧力を変えたりする方法を提供する。
【００１１】
これらの実施形態によれば、Ｔａ２Ｏ５膜を前記Ｔａ２Ｏ５膜の結晶化温度よりも低い第１温度に保つ。前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために処理室内においてヒーターに対する前記Ｔａ２Ｏ５膜の相対的な位置と前記処理室内における圧力のうち少なくとも一方を変える。
【００１２】
一部の実施形態において、前記処理室内において前記Ｔａ２Ｏ５膜は、前記Ｔａ２Ｏ５膜を第１温度に保つために、前記処理室内において前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置にある。前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも短い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させる。一部の実施形態において、前記第１距離は２ｍｍであり、前記第２距離は１ｍｍよりも短い。
【００１３】
本発明による一部の実施形態において、前記処理室内において前記Ｔａ２Ｏ５膜は前記処理室内において前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置にある。前記変化段階は、前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも長い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させる段階と、前記Ｔａ２Ｏ５膜を前記第２位置から前記第１距離よりも短い第３距離だけ前記ヒーターから離れている前記処理室内の第３位置に移動させる段階とを含む。
【００１４】
本発明による一部の実施形態において、前記加熱段階においては、前記処理室内において前記Ｔａ２Ｏ５膜をＯ３またはＵＶ−Ｏ３雰囲気下で６５０℃以下の温度に加熱する。一部の実施形態において、前記変化段階は、前記Ｔａ２Ｏ５膜をＯ２、Ｎ２Ｏ、Ｎ２、ＡｒまたはＨｅの雰囲気下で７５０℃以上の温度に加熱する段階をさらに含む。
【００１５】
本発明による一部の実施形態において、前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために、前記処理室内の第１圧力を第２圧力に上げる。一部の実施形態において、前記第１圧力は１．０Ｔｏｒｒであり、前記第２圧力は３００Ｔｏｒｒである。
【００１６】
本発明による一部の実施形態において、前記処理室内に前記Ｔａ２Ｏ５膜を前記処理室内において前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置にあり、前記変化段階においては、前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも短い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させ、前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために前記処理室内の圧力を上げる段階をさらに含む。
【００１７】
本発明による一部の実施形態において、前記加熱する段階は、前記Ｔａ２Ｏ５膜を前記ヒーターから第１距離だけ離れている前記処理室内の第２位置に移動させる段階と、前記第１位置における温度が上がるに伴い、前記Ｔａ２Ｏ５膜を前記ヒーターから遠く移動させる段階とをさらに含む。
【００１８】
また、前記目的を達成するために、本発明によるキャパシターの製造方法においては、半導体基板上に下部電極を形成する。前記下部電極上にＴａ２Ｏ５膜を形成する。上面に前記半導体基板を載置でき、抵抗発熱体によって温度調節されるステージを備えた処理室内において、前記Ｔａ２Ｏ５膜をオゾン雰囲気下でＴａ２Ｏ５の結晶化温度以下の温度でアニーリングして前記Ｔａ２Ｏ５膜をキュアリングする。前記処理室内において前記アニーリング段階とインサイチュで前記Ｔａ２Ｏ５膜をＴａ２Ｏ５の結晶化温度以上の温度で熱処理して前記Ｔａ２Ｏ５膜を結晶化させる。
【００１９】
前記抵抗発熱体は、前記キュアリング段階から前記結晶化段階までＴａ２Ｏ５の結晶化温度以上の温度を保つ。
【００２０】
本発明の一様態によるキャパシターの製造方法においては、前記ステージ上から上昇または下降させることにより、前記半導体基板と前記ステージとの間の距離を調節できる複数のリフトピンが設けられている処理室を用いる。ここで、前記キュアリング段階は、前記半導体基板が前記ステージから所定距離離れて前記リフトピンが前記ステージから所定高さだけ上昇した状態で行い、前記結晶化段階は、前記半導体基板が前記ステージと接するように前記リフトピンが前記ステージ上に突出しない状態で行う。
【００２１】
前記キュアリング段階は、前記結晶化段階よりも低い圧力または結晶化段階と同一の圧力下で行いうる。
【００２２】
前記キュアリング段階はＯ３またはＵＶ−Ｏ３雰囲気下で行い、前記結晶化段階はＯ２、Ｎ２Ｏ、Ｎ２、ＡｒまたはＨｅの雰囲気下で行う。
【００２３】
前記キュアリング段階においては、前記半導体基板の温度を６５０℃以下に保つために、前記ステージ上に突出する前記リフトピンの高さを調節できる。
【００２４】
本発明の他の様態によるキャパシターの製造方法においては、前記キュアリング段階及び結晶化段階を各々前記半導体基板が前記ステージと接している状態で行い、前記キュアリング段階は前記結晶化段階でよりも低い圧力で行う。
【００２５】
このとき、望ましくは、前記キュアリング段階は３Ｔｏｒｒ以下の圧力下で行い、前記結晶化段階は５〜３００Ｔｏｒｒの圧力下で行う。
【００２６】
また、前記キュアリング段階においては、前記半導体基板の温度を６５０℃以下に保つために前記処理室内の圧力を調節できる。
【００２７】
本発明によれば、Ｔａ２Ｏ５誘電膜の形成のためのキュアリング段階及び結晶化段階を行うに当たって、リフトピンの高さを調節したり、或いは処理室内の圧力を調節したりする方法によりウェーハの温度を迅速に変えることができる。また、Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び後続する高温熱処理工程を同一の処理室内においてインサイチュで行うので、キャパシターの誘電膜の形成工程が単純化され、Ｔａ２Ｏ５誘電膜の形成工程において、熱負担を顕著に低減できるという効果が得られる。
【００２８】
【発明の実施の形態】
タンタル酸化物（Ｔａ２Ｏ５）膜に対する酸素雰囲気における高温熱処理工程は、その効果として得られる前記Ｔａ２Ｏ５膜の結晶化によってＴａ２Ｏ５膜の信頼性を確保でき、誘電率を向上できるので、必ず経なければならない工程である。
【００２９】
本発明によるキャパシターの製造方法においては、下部電極上にＴａ２Ｏ５膜を蒸着した後、オゾン雰囲気下でＴａ２Ｏ５膜の酸素欠乏を補充するための低温酸化工程及びＴａ２Ｏ５膜の結晶化のための高温熱処理工程において抵抗加熱式ヒーターを採用する通常のバッチ式設備を用い、一つの処理室内においてインサイチュで行う。
【００３０】
図１は、この実施形態によるキャパシターの製造方法において、Ｔａ２Ｏ５膜を低温酸化アニーリング及び高温熱処理するのに用いうる既存のガス処理装置の構成を例示したものである。図１は、日本東京所在の東京エレクトロン株式会社製のＣＶＤ設備に含まれた構成を参照して示したものである。
【００３１】
図１において、処理室１２の上部には所定の処理ガスを前記処理室１２内に供給するためのガス供給部２１が設けられている。前記ガス供給部２１にはウェーハＷと対向する底面に複数のホール２１ａが形成されており、これらを通じて処理ガスが下に供給される。
【００３２】
前記処理室１２の底部には排気管２２が接続されており、真空ポンプ２３により処理室１２の内部は所定の真空度に保てる。
【００３３】
また、前記処理室１２の底部には、前記ガス供給部２１と対向するようにケース１３が設けられている。このケース１３は、その上にウェーハＷが載置されるステージ３１を備えた上部円筒体３２を含む。前記上部円筒体３２内には、加熱手段である抵抗発熱体１４が設けられている。前記抵抗発熱体１４は、前記ステージ３１の直下に位置している。前記抵抗発熱体１４には、２本の給電線１５ａ、１５ｂが接続されており、これらの給電線１５ａ、１５ｂは前記処理室１２の外部の電源部２５に接続されている。前記抵抗発熱体１４には温度測定用サーモカップル１６が接続されており、前記サーモカップル１６は外部の温度制御部６２に接続されている。
【００３４】
前記処理室１２の外部には、前記ケース１３の内部に不活性ガスを供給するための不活性ガス供給管４３と、前記ケース１３の内部から不活性ガスを排出させるための不活性ガス排気管４４とが設けられている。前記不活性ガス供給管４３から供給される不活性ガスによって前記ケース１３の内部は不活性ガス雰囲気となるように構成されている。
【００３５】
前記ケース１３の上部円筒体３２内には前記上部円筒体３２の上面から底面まで貫通するようにホール７３が形成されており、リング状のリフトプレート７４に固定されている３つのリフトピン７５が、前記ステージ３１から上昇または下降可能に前記ホール７３内に昇降自在に挿入されている。前記リフトプレート７４はリフト軸７６を通じて昇降機構７７に接続されている。
【００３６】
図１の処理室１２と同一の構成を備えたバッチ式設備を用い、前記処理室１２内においてＴａ２Ｏ５膜の酸素欠乏を補充してキュアリングするための低温酸化工程とＴａ２Ｏ５膜の結晶化のための高温熱処理工程をインサイチュで行うに当たって、前記低温酸化工程、すなわち、キュアリング工程はＴａ２Ｏ５膜の結晶化温度以下で行い、後続する高温熱処理工程、すなわち、結晶化工程はウェーハの温度を上げた状態でＯ３を除いたガスを使って行う。
【００３７】
図２は、Ｔａ２Ｏ５膜が形成されたウェーハに対し、本発明の方法によって前記処理室１２内において前記Ｔａ２Ｏ５膜のキュアリングのための低温酸化工程及び前記Ｔａ２Ｏ５膜の結晶化のための高温熱処理工程をインサイチュで行うに当たって、前記処理室１２内における望ましいウェーハ温度の変化を示した図である。
【００３８】
すなわち、既存の抵抗加熱式ヒーターの温度変化速度が遅い点を勘案して前記抵抗発熱体１４の温度を変えるための時間を浪費しないために、前記抵抗発熱体１４の温度は前記Ｔａ２Ｏ５膜の結晶化が可能な温度、例えば、７５０℃に設定してそのまま保ち、前記処理室１２内においてウェーハの温度を前記低温酸化工程時にはＴａ２Ｏ５膜の結晶化温度以下に保っておいて、低温酸化工程が終わった後では結晶化温度まで迅速に上げなければならない。
【００３９】
図２において、高温熱処理工程を行うのに必要なウェーハ温度の上昇量をより減少させるために、低温酸化工程中にウェーハの温度を上げる場合がある。このときには、低温酸化工程中にウェーハを前記抵抗発熱体１４の方に移動させることにより、ウェーハの温度を上げることができる。
【００４０】
また、低温酸化工程中にウェーハがあまりにも高温となることを防止するために、ウェーハを前記抵抗発熱体１４から遠く移動させることもできる。例えば、図２に示されたように、低温酸化工程の開始時点でウェーハが前記抵抗発熱体１４に近づくように位置できる。処理室内部の温度が結晶化温度に近づくに伴い、低温酸化工程が終了する前にウェーハの温度が結晶化温度に達することを防止するために、ウェーハを前記抵抗発熱体１４から遠く移動できる。
【００４１】
図２に示したように、いったん酸化工程が始まり、ウェーハの温度が結晶化温度以下に保たれ、低温酸化工程を行うのに適切な時間が与えられれば、ウェーハの温度を示すラインの傾斜が小さくなる。低温酸化工程が終わったとき、高温熱処理工程を行うためにウェーハの温度が結晶化温度まで上昇可能にウェーハを前記抵抗発熱体１４の方に移動させることにより、ウェーハの温度を上げることができる。ウェーハの温度を略一定のレベルに保つために、高温熱処理工程中に前記抵抗発熱体１４とウェーハとの離隔距離を調整できる。
【００４２】
本発明による方法においては、前記処理室１２内において、ウェーハの温度を迅速に変えるために前記リフトピン７５の高さを調節する方法と、前記処理室１２内の圧力を変える方法を用いる。
【００４３】
前記２種類の方法によるウェーハの温度調節の可能性を確かめるために、前記抵抗発熱体１４の温度を一定に保った状態で、前記リフトピン７５の高さの変化及び前記処理室１２内における圧力の変化によるウェーハの温度変化を各々測定した。その結果を各々図３及び図４に示す。
【００４４】
図３は、リフトピンの高さの変化によるウェーハの温度変化を示したグラフである。図３の結果を得るために、前記処理室１２の内部を１ｍＴｏｒｒの真空に維持し、前記抵抗発熱体１４の温度を７５０℃に保ちつつ、前記リフトピン７５を前記ステージ３１から各々０ｍｍ、１ｍｍ、２ｍｍ及び３ｍｍだけ上げた状態において前記リフトピン７５でウェーハを支持することにより、ウェーハが前記ステージ３１から各々前記上昇距離だけ離隔されるようにし、そのときの各々のウェーハの温度を測定した。図３の結果においては、リフトピン７５の上昇高さが１ｍｍ高くなるにつれ、ウェーハの温度は約５℃低くなると現れた。
【００４５】
図４は、処理室内の圧力変化によるウェーハの温度変化を示したグラフである。図４の結果を得るために、前記抵抗発熱体１４の温度を７５０℃に保ちつつ、ウェーハが前記ウェーハ支持面３１と接した状態で前記処理室１２内の圧力を１．０Ｔｏｒｒから３０．０Ｔｏｒｒまで変えつつ、ウェーハの温度を測定した。図４の結果から、処理室内の圧力が低くなるほど、ウェーハの温度が低くなることが分かる。
【００４６】
図３及び図４の結果から、処理室内において、抵抗発熱体の温度を一定に保った状態で、リフトピンの高さを調節する方法、或いは処理室内の圧力を調節する方法を用い、前記処理室内において、ウェーハの温度を調節できるということが確かめられた。
【００４７】
図５Ａないし図５Ｆは、本発明の望ましい実施形態によるキャパシターの製造方法を説明するための工程手順断面図である。
【００４８】
図５Ａを参照すれば、半導体基板１００上に、例えば、ドーピングされたポリシリコンよりなる下部電極１１０を形成する。
【００４９】
図５Ｂを参照すれば、前記下部電極１１０が形成された結果物上で露出したＳｉ表面をＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）で約１５〜２０Åの厚さで窒化させ、シリコン窒化膜１１２を形成する。
【００５０】
図５Ｃないし図５Ｅは、Ｔａ２Ｏ５誘電膜１２０ａを形成する過程を説明するための断面図である。
【００５１】
具体的に説明すれば、図５Ｃのように、前記シリコン窒化膜１１２上にＴａ２Ｏ５膜１２０を形成する。
【００５２】
その後、図５Ｄに示したように、例えば、Ｏ３またはＵＶ−Ｏ３などのオゾン雰囲気１２４下で低温酸化アニーリング工程により、前記Ｔａ２Ｏ５膜１２０をＴａ２Ｏ５の結晶化温度以下の温度でアニーリングして前記Ｔａ２Ｏ５膜１２０内の酸素欠乏を補充することで、前記Ｔａ２Ｏ５膜１２０をキュアリングする。前記低温酸化アニーリング工程は、加熱手段として抵抗発熱体を備える処理室内で行われる。
【００５３】
この工程のために、図１に示したような設備が用いられる。ここで、前記抵抗発熱体１４の温度はＴａ２Ｏ５の結晶化温度以上、例えば、７５０℃に保った状態で、図６Ａに示したように、前記リフトピン７５を前記ステージ３１から所定距離ｄ、例えば、２ｍｍ上げて前記半導体基板１００が前記ステージ３１から２ｍｍ離隔された状態で前記リフトピン７５上に支持されるようにする。その結果、前記離隔された距離によって前記半導体基板１００の温度が前記抵抗発熱体１４の設定温度まで上がることが抑えられて、前記半導体基板１００の温度をＴａ２Ｏ５の結晶化温度以下である６５０℃以下、好ましくは２００〜６５０℃の温度に保てる。このとき、前記リフトピン７５の高さを調節して前記半導体基板１００の温度を適切に調節できる。前記リフトピン７５を上げた状態で、前記半導体基板１００の温度が安定化する間または安定化した後にＯ３を前記処理室１２内に供給して、前記低温酸化アニーリング工程を行う。
【００５４】
ここで、前記処理室１２の圧力は３００Ｔｏｒｒ以下、好ましくは０．１〜３００Ｔｏｒｒの範囲に保つことが望ましい。前記低温酸化アニーリング工程は約３０秒〜５分間、望ましくは、約２分間行う。
【００５５】
図５Ｄの低温酸化アニーリング段階において、前記半導体基板１００の温度を一層効率良く調節するために、前記リフトピン７５を、図６Ａに示したように上昇させた状態で、前記処理室１２内の圧力を一層下げる方法を適用することも可能である。
【００５６】
次に、図５Ｅに示したように、前記処理室１２内において、前記低温酸化アニーリング工程とインサイチュで前記Ｔａ２Ｏ５膜１２０をＴａ２Ｏ５の結晶化温度以上の温度で熱処理して前記Ｔａ２Ｏ５膜１２０を結晶化させ、所望のＴａ２Ｏ５誘電膜１２０ａを得る。このとき、前記抵抗発熱体１４の温度は既にＴａ２Ｏ５の結晶化温度以上の温度、例えば、７５０℃に保たれているので、前記リフトピン７５を、図６Ｄに示した位置まで下げさえすれば、前記半導体基板１００の温度をＴａ２Ｏ５の結晶化温度以上に調節できる。
【００５７】
したがって、前記低温酸化アニーリング工程が終われば、前記リフトピン７５を下げて前記半導体基板１００と前記ステージ３１とを当接させることにより、前記半導体基板１００の温度を前記抵抗発熱体１４の設定温度であるＴａ２Ｏ５の結晶化温度以上に上げる。すなわち、図５Ｅの高温熱処理段階は、図６Ｂに示されたように、前記半導体基板１００と前記ステージ３１とが互いに接している状態で行う。前記半導体基板１００の温度がＴａ２Ｏ５の結晶化温度まで上がる間に、または上がった後に前記半導体基板１００上に雰囲気ガス１２６、例えば、Ｏ２、Ｎ２Ｏ、Ｎ２、Ａｒ、Ｈｅなどを供給しつつ、前記高温熱処理工程を行う。前記高温熱処理工程は７５０℃以上、好ましくは７５０〜９５０℃の範囲で、約３０秒〜５分間、望ましくは、約２分間行う。このとき、前記処理室１２内の圧力は３００Ｔｏｒｒ以下、好ましくは０．１〜３００Ｔｏｒｒの範囲に保つことが望ましい。
【００５８】
ここで、前記低温酸化アニーリング工程及び高温熱処理工程において、前記半導体基板１００の温度を一層効率良く調節するために、前記低温酸化アニーリング工程時の圧力を前記高温熱処理工程時の圧力よりも低く設定できる。
【００５９】
前記Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び高温熱処理工程をインサイチュで行うための他の方法として、図５Ｄの工程及び図５Ｅの工程を前記処理室１２内においてインサイチュで連続的に行うが、前記リフトピン７５を上昇及び下降させる方法を用いず、前記処理室１２内の圧力を変える方法を用いることもできる。
【００６０】
図７は、圧力変化を利用する方法を説明するための図である。図７を参照すれば、図６Ｂに示したように、前記半導体基板１００と前記ステージ３１とが互いに接している状態で、前記抵抗発熱体１４の温度はＴａ２Ｏ５の結晶化温度以上に保ち、前記処理室１２内の圧力を低温酸化段階では３Ｔｏｒｒ以下、望ましくは０．１〜３Ｔｏｒｒの範囲、さらに望ましくは０．１〜２Ｔｏｒｒの範囲の低い第１圧力Ｐ１に保ちつつ、前記オゾン雰囲気１２４下で低温酸化アニーリング工程を行い、前記第１圧力Ｐ１よりも高い第２圧力Ｐ２で、図５Ｅを参照して説明した方法と同様にして高温熱処理工程を行う。前記第２圧力Ｐ２は５〜３００Ｔｏｒｒの範囲内で設定することが望ましい。このように、圧力変化を利用する方法においては、低温酸化段階において前記半導体基板１００が前記ステージ３１と接していても、前記第１圧力Ｐ１と低く設定された圧力によって前記半導体基板１００の温度はＴａ２Ｏ５の結晶化温度以下に保たれうる。
【００６１】
前記Ｔａ２Ｏ５誘電膜１２０ａが得られた後、その上に図５Ｆに示したように、上部電極１３０を形成してキャパシターを完成する。
【００６２】
図８は、本発明による方法に従い製造されたキャパシターの電気的な特性を従来の方法に従い製造されたキャパシターと比較して評価したグラフである。より具体的に説明すれば、本発明によるキャパシターの製造方法に従いリフトピンの高さを調節する方法によって、Ｔａ２Ｏ５膜に対して低温酸化アニーリング工程によるキュアリング及び高温熱処理工程による結晶化を行った場合（△）と、従来の方法でのように、Ｔａ２Ｏ５膜を低温酸化アニーリングした後で炉の形の他の装備を用いてドライＯ２アニーリング方式により高温熱処理工程を行った場合（□）とを比較したものである。
【００６３】
ここで、本発明による方法の場合（△）、抵抗発熱体の温度は７５０℃に保ちつつ、リフトピンをステージから２ｍｍ上げた状態でＵＶ−Ｏ３アニーリングを２分間行うことにより、Ｔａ２Ｏ５膜を低温酸化アニーリングしてキュアリングし、次に、リフトピンを完全に下降させてウェーハとステージとが接している状態で雰囲気ガスとしてＯ２を使って高温熱処理工程を２分間行い、Ｔａ２Ｏ５膜を結晶化させた。
【００６４】
その結果、図８からも確かめられるように、本発明による方法に従い製造されたキャパシターにおいては、一つの処理室内において単純な工程でＴａ２Ｏ５膜を比較的に短い時間内にキュアリング及び結晶化できるにも拘わらず、従来の方法に従い製造されたキャパシターと同一水準の漏れ電流性が得られた。
【００６５】
本発明によるキャパシターの製造方法においては、Ｔａ２Ｏ５膜をキュアリング及び結晶化させるために、抵抗発熱体よりなる加熱手段を備えた処理室を備えた製造設備を用いる。前記処理室内において、前記抵抗発熱体の温度はＴａ２Ｏ５の結晶化が可能な温度に固定させた状態で、Ｔａ２Ｏ５膜をＴａ２Ｏ５の結晶化温度以下でアニーリングしてキュアリングするためにオゾン雰囲気でリフトピンを上げ、或いは処理室の内部を低圧に保ちつつ、低温酸化アニーリング工程を行う。Ｔａ２Ｏ５膜の結晶化に必要な高温熱処理工程は、リフトピンを下げてウェーハとステージとが接している状態で前記低温酸化アニーリング工程とインサイチュで行う。
【００６６】
本発明によるキャパシターの製造方法によれば、抵抗発熱体の温度をＴａ２Ｏ５の結晶化温度以上に設定した状態でリフトピンの高さを調節し、或いは処理室内の圧力を調節する方法によりウェーハの温度を迅速に変えることができる。また、Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び後続する高温熱処理工程を同一の処理室内においてインサイチュで行うので、従来の技術において必要とされていた炉の形の別途の装備を用いる必要がなく、このため、長時間かかっていたドライＯ２アニーリング工程を省略できる。したがって、本発明によれば、キャパシターの誘電膜の形成工程が単純化され、Ｔａ２Ｏ５誘電膜の形成工程において熱負担を大幅に低減できるという効果が得られる。したがって、スループットが向上するので、本発明を量産工程に有利に適用できる。
【００６７】
明らかなように、以上では、ウェーハがピンによって移動すると説明したが、ウェーハはその他の手段によっても移動できる。例えば、他の実施形態として前記抵抗発熱体１４に対して前記上部円筒体３２が相対的に遠くまたは近く移動されうる。
【００６８】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的な思想の範囲内において当分野における通常の知識を有した者なら、これより各種の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態によるキャパシターの製造方法に用いうるガス処理装置の構成を概略的に示した縦断側面図である。
【図２】本発明によるキャパシターの製造方法において、Ｔａ２Ｏ５膜の低温酸化アニーリング工程及び高温熱処理工程におけるウェーハの温度変化を示した図である。
【図３】本発明によるキャパシターの製造方法に適用されるリフトピンの高さ変化によるウェーハの温度変化を示したグラフである。
【図４】本発明によるキャパシターの製造方法に適用される処理室内の圧力変化によるウェーハの温度変化を示したグラフである。
【図５】ＡないしＦは本発明の望ましい実施形態によるキャパシターの製造方法を説明するための断面図である。
【図６】ＡおよびＢは本発明の一実施形態による方法によってリフトピンの高さ変化を用い、Ｔａ２Ｏ５膜を低温酸化アニーリング及び高温熱処理する方法を説明するための図であって、各々リフトピンの上昇及び下降状態を示した図である。
【図７】本発明の一実施形態による方法によって処理室内の圧力の変化を用い、Ｔａ２Ｏ５膜を低温酸化アニーリング及び高温熱処理する方法を説明するための図である。
【図８】本発明による方法によって製造されたキャパシターの電気的特性を従来の方法によって製造されたキャパシターと比較して示したグラフである。
【符号の説明】
１２…処理室
１３…ケース
１４…抵抗発熱体
１５…給電線
１６…温度測定用サーモカップル
２１…ガス供給部
２２…排気管
２３…真空ポンプ
３１…ステージ
３２…上部円筒体
４３…不活性ガス供給管
４４…不活性ガス排気管
７３…ホール
７４…リフトプレート
７５…リフトピン
１００…半導体基板
１１０…下部電極
１１２…シリコン窒化膜
１２０…Ｔａ２Ｏ５膜
１３０…上部電極
Claims (22)
- Ｔａ２Ｏ５膜を前記Ｔａ２Ｏ５膜の結晶化温度よりも低い第１温度に保つ段階と、
前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために処理室内においてヒーターに対する前記Ｔａ２Ｏ５膜の相対的な位置と前記処理室内における圧力のうち少なくとも一方を変化段階とする、ここで前記処理室内において、前記Ｔａ２Ｏ５膜の位置は、前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置であり、前記変化段階は、前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも長い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させる段階と、前記Ｔａ２Ｏ５膜を前記第２位置から前記第１距離よりも短い第３距離だけ前記ヒーターから離れている前記処理室内の第３位置に移動させる段階とを含む、ことを含むことを特徴とする処理室内におけるＴａ２Ｏ５膜の形成方法。 - 前記第１距離は２ｍｍであり、
前記第２距離は１ｍｍよりも短いことを特徴とする請求項１に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。 - 前記加熱段階においては、前記処理室内において、前記Ｔａ２Ｏ５膜をＯ３またはＵＶ-Ｏ３雰囲気下で６５０℃以下の温度に加熱することを特徴とする請求項１に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。
- 前記変化段階は、前記Ｔａ２Ｏ５膜をＯ２、Ｎ２Ｏ、Ｎ２、ＡｒまたはＨｅの雰囲気下で７５０℃以上の温度に加熱する段階をさらに含むことを特徴とする請求項１に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。
- 前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために前記処理室内の第１圧力を第２圧力まで上げることを特徴とする請求項１に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。
- 前記第１圧力は１．０Ｔｏｒｒであり、前記第２圧力は３００Ｔｏｒｒであることを特徴とする請求項５に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。
- 前記処理室内において、前記Ｔａ２Ｏ５膜の位置は、前記ヒーターから第１距離だけ離れている前記Ｔａ２Ｏ５膜の第１位置であり、
前記変化段階においては、前記Ｔａ２Ｏ５膜を前記第１位置から前記第１距離よりも短い第２距離だけ前記ヒーターから離れている前記処理室内の第２位置に移動させ、
前記変化段階においては、前記Ｔａ２Ｏ５膜の温度を前記結晶化温度まで上げるために前記処理室内の圧力を上げる段階をさらに含むことを特徴とする請求項１に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。 - 前記加熱する段階は、
前記Ｔａ２Ｏ５膜を前記ヒーターから第１距離だけ離れている前記処理室内の第１位置に移動させる段階と、
前記第１位置における温度が上がるに伴い、前記Ｔａ２Ｏ５膜を前記ヒーターから遠く移動させる段階とをさらに含むことを特徴とする請求項１に記載の処理室内におけるＴａ２Ｏ５膜の形成方法。 - 半導体基板上に下部電極を形成する段階と、
前記下部電極上にＴａ２Ｏ５膜を形成する段階と、
処理室内において、前記Ｔａ２Ｏ５膜をＯ３雰囲気下で前記Ｔａ２Ｏ５膜の結晶化温度よりも低い温度でアニーリングして前記Ｔａ２Ｏ５膜をキュアリングする段階と、
前記処理室内において前記Ｔａ２Ｏ５膜を前記Ｔａ２Ｏ５膜の結晶化温度以上の温度で熱処理して前記Ｔａ２Ｏ５膜を結晶化する段階とを含む、ここで、前記キュアリング段階は、前記結晶化段階よりも低い圧力下で行う、ことを特徴とする半導体素子のキャパシターの製造方法。 - 前記Ｔａ２Ｏ５膜のキュアリング段階及び前記Ｔａ２Ｏ５膜の結晶化段階の間は、ヒーターは前記Ｔａ２Ｏ５膜の結晶化温度以上の温度に保たれることを特徴とする請求項９に記載の半導体素子のキャパシターの製造方法。
- 前記処理室には、前記Ｔａ２Ｏ５膜が載置されるステージ上から上昇または下降させることにより、前記半導体基板と前記ステージとの間の距離を調節できる移動可能な複数のリフトピンが設けられており、
前記キュアリング段階は、前記半導体基板が前記ステージから所定距離離れるように前記複数のリフトピンが前記ステージから所定高さだけ上昇した第１状態で行い、
前記結晶化段階は、前記半導体基板が前記ステージと接するように前記リフトピンが前記ステージ上に突出しない第２状態で行うことを特徴とする請求項１０に記載の半導体素子のキャパシターの製造方法。 - 前記キュアリング段階及び結晶化段階において、前記ヒーターの温度は７５０℃に設定されることを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階及び結晶化段階は、前記処理室内の圧力が３００Ｔｏｒｒ以下の状態で行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階は、Ｏ３またはＵＶ-Ｏ３雰囲気下で行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記結晶化段階は、Ｏ２、Ｎ２Ｏ、Ｎ２、Ａｒ及びＨｅのうち少なくとも一つを含む雰囲気下で行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階においては、前記半導体基板の温度を６５０℃以下に保つために前記リフトピンの高さを調節することを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階は、３０秒〜５分間行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記結晶化段階は、３０秒〜５分間行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階及び結晶化段階は、各々前記半導体基板が前記ステージと接している状態で行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階及び結晶化段階において、前記ヒーターの温度は７５０℃に設定されることを特徴とする請求項１９に記載の半導体素子のキャパシターの製造方法。
- 前記キュアリング段階は、３Ｔｏｒｒ以下の圧力下で行うことを特徴とする請求項１１に記載の半導体素子のキャパシターの製造方法。
- 前記結晶化段階は、５〜３００Ｔｏｒｒの圧力下で行うことを特徴とする請求項１９に記載の半導体素子のキャパシターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000029303A KR100331569B1 (ko) | 2000-05-30 | 2000-05-30 | 탄탈륨 산화막을 포함하는 반도체 소자의 커패시터의 제조방법 |
| KR00P29303 | 2000-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002033319A JP2002033319A (ja) | 2002-01-31 |
| JP3628278B2 true JP3628278B2 (ja) | 2005-03-09 |
Family
ID=19670797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001160427A Expired - Fee Related JP3628278B2 (ja) | 2000-05-30 | 2001-05-29 | Ｔａ２Ｏ５誘電膜を含む半導体素子のキャパシターの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3628278B2 (ja) |
| KR (1) | KR100331569B1 (ja) |
| TW (1) | TW497208B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450685B1 (ko) | 2002-11-30 | 2004-10-01 | 삼성전자주식회사 | 유전막 공정을 단순화하여 반도체 소자의 커패시터를제조하는 방법과 그 유전막을 형성하는 장치 |
| KR100505056B1 (ko) | 2003-01-02 | 2005-07-29 | 삼성전자주식회사 | 반도체 장치의 복합막 형성 방법과, 이를 이용한 커패시터및 게이트 절연막 형성 방법 |
| US9064960B2 (en) * | 2007-01-31 | 2015-06-23 | Applied Materials, Inc. | Selective epitaxy process control |
| TWI564960B (zh) * | 2011-09-16 | 2017-01-01 | 聯華電子股份有限公司 | 高介電常數介電層的製作方法 |
-
2000
- 2000-05-30 KR KR1020000029303A patent/KR100331569B1/ko active IP Right Grant
-
2001
- 2001-05-17 TW TW090111830A patent/TW497208B/zh not_active IP Right Cessation
- 2001-05-29 JP JP2001160427A patent/JP3628278B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW497208B (en) | 2002-08-01 |
| KR100331569B1 (ko) | 2002-04-06 |
| JP2002033319A (ja) | 2002-01-31 |
| KR20010108659A (ko) | 2001-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040617 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3628278 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 9 |
|
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