KR20050107799A - 개선된 전체 듀얼-다마신 평탄화를 위한 시스템, 방법 및장치 - Google Patents

개선된 전체 듀얼-다마신 평탄화를 위한 시스템, 방법 및장치 Download PDF

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Abstract

패터닝된 반도체 기판 (100) 을 평탄화하는 시스템 및 방법은 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 패터닝된 반도체 기판 (100) 은, 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료 (120) 를 가진다. 도전성 상호접속 재료는 과도부 (112) 를 가진다. 과도부는 국부 불균일성을 포함한다. 과도부의 벌크부는 과도부 (120) 를 평탄화하기 위하여 제거된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 결정하기 위하여 매핑된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 실질적으로 제거하기 위하여 에칭된다.

Description

개선된 전체 듀얼-다마신 평탄화를 위한 시스템, 방법 및 장치{SYSTEM, METHOD AND APPARATUS FOR IMPROVED GLOBAL DUAL-DAMASCENE PLANARIZATION}
발명의 배경
1. 기술분야
본 발명은 일반적으로 듀얼 다마신 반도체 제조 프로세스에 관한 것이고, 더 구체적으로는, 반도체 제조 프로세스에서 특징형상 (feature) 및 층을 평탄화하는 방법 및 시스템에 관한 것이다.
2. 종래기술
듀얼 다마신 제조 프로세스는 반도체 제조에서 더 일반화되고 있다. 통상의 듀얼 다마신 제조 프로세스에서는, 하나 이상의 도전재가, 반도체 기판에 형성된 사전 패터닝된 트렌치 및 비어 또는 반도체 기판 상에 형성된 막에 적층되어 소망하는 전기회로 상호접속을 형성한다. 도전재의 잉여 또는 과도부 (overburden portion) 가 종종 형성된다. 도전재의 과도부는 불필요하고 바람직하지 않으며, 다마신 특징형상을 제조하고 후속 프로세스를 위한 평탄한 표면을 제공하기 위해 제거되어야 한다.
도전재의 과도부는 통상적으로 화학적 기계적 연마 (CMP) 및 전자-화학적 연마 (ECP) (예를 들어, 에칭) 프로세스 및 CMP 와 ECP 프로세스의 조합을 통해 반도체 기판으로부터 제거된다. 이 프로세스 각각은 중요한 단점을 가진다. 예를 들어, ECP 는 통상적으로 비교적 낮은 산출량 및 불량한 균일성을 가지고 비도전재를 효과적으로 제거하지 못한다.
CMP 는, 통상적으로 도전성 잔여물을 남기거나 다양한 재료의 부식을 유발하거나 또는 불균일한 제거를 발생시키는 물리적 접촉 프로세스를 요구하고, 상호접속 및 ILD (interlevel dielectric) 상면을 적절하게 평탄화하지 못한다. 또한, CMP 는 잔류하는 상호접속 및 ILD 구조에 응력 관련 손상 (예를 들어, 층간 분리 (delamination), 박리) 을 유발할 수 있다. CMP 유발 응력 손상은 최근에 사용되는 재료의 매우 불량한 층간 접착 특징에 의해 더 악화된다. 물리적 응력을 감소시키기 위해 CMP 프로세스의 물리력을 감소시키는 것은 종종 용인되지 못할만큼의 저산출 속도 및 다른 불량한 프로세스 성능 파라미터를 발생시킨다.
전술한 관점에서, 잔류하는 특징형상에의 물리적 응력을 최소화하면서 과도한 재료를 균일하게 실질적으로 제거하기 위한 개선된 평탄화 시스템 및 방법에 대한 요구가 있다. 개선된 평탄화 시스템 및 방법은 반도체 제조에 사용하기에 적절해야 하고, 듀얼 다마신 프로세스 또는 다른 반도체 제조 프로세스와 같은 프로세스에 적용할 수 있어야 한다.
요약
일반적으로, 본 발명은 반도체 기판을 평탄화하기 위한 시스템 및 방법을 제공함으로써 이러한 요구를 충족시킨다. 본 발명은 프로세스, 기기, 시스템, 컴퓨터 판독가능 매체 또는 장치를 포함하는 다양한 방식으로 구현될 수 있다. 이하 본 발명의 다양한 발명적 실시형태를 설명한다.
일 실시형태는 패터닝된 반도체 기판을 평탄화하는 방법을 제공한다. 이 방법은 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 패터닝된 반도체 기판은 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 가진다. 도전성 상호접속 재료는 과도부를 가진다. 과도부는 국부 불균일성을 포함한다. 과도부의 벌크 (bulk) 부는 과도부를 평탄화하기 위하여 제거된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 결정하기 위해 매핑된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 실질적으로 제거하기 위하여 에칭된다. 이러한 패턴은 듀얼 다마신 프로세스에서 패터닝된 반도체 기판상에 형성될 수 있다.
과도부의 벌크부를 제거하는 것은 과도부 상에 추가층을 형성하고, 추가층 및 과도부를 평탄화하는 것을 포함한다. 추가층은 평탄화 프로세스에서 실질적으로 전부 제거된다.
또한, 과도부의 벌크부를 제거하는 것은 과도부의 상면 및 상부를 화학적으로 개질함으로써 과도부 상에 추가층을 형성하는 것과 추가층 및 과도부의 적어도 일부를 에칭하여 과도부를 실질적으로 평탄화하는 것을 포함할 수 있으며, 추가층은 실질적으로 전부 제거된다. 추가층 및 과도부를 평탄화하는 것은 추가층을 에칭, 제 2 추가층을 형성 및 제 2 추가층을 에칭하는 것을 포함하는 반복 프로세스를 포함할 수 있다.
전체 불균일성을 결정하기 위하여 실질적으로 국부 평탄화된 과도부를 매핑하는 것은 와전류 (eddy current) 센서로 실질적으로 국부 평탄화된 과도부를 매핑하는 것을 포함할 수 있다.
전체 불균일성을 결정하기 위하여 실질적으로 국부 평탄화된 과도부를 매핑하는 것은 인시츄 (in-situ) 에 실질적으로 국부 평탄화된 과도부를 매핑하는 것을 포함할 수 있다.
실질적으로 전체 불균일성을 제거하기 위하여 실질적으로 국부 평탄화된 과도부를 에칭하는 것은 전체 불균일성을 보상하기 위하여 에칭 레시피 (recipe) 를 조정하는 것을 포함할 수 있다.
또한, 전체 불균일성을 실질적으로 제거하기 위하여 실질적으로 국부 평탄화된 과도부를 에칭하는 것은 복수의 특징형상에 기계적인 응력을 가하지 않고 전체 불균일성을 실질적으로 제거하는 것을 포함할 수 있다.
또한, 전체 불균일성을 실질적으로 제거하기 위하여 실질적으로 국부 평탄화된 과도부를 에칭하는 것은 패터닝된 특징형상 상에 형성된 배리어층을 노출시키는 에칭을 포함할 수 있다. 이러한 에칭은 배리어에 대해 선택적일 수 있다.
전체 불균일성을 실질적으로 제거하기 위하여 실질적으로 국부 평탄화된 과도부를 에칭하는 것은 복수의 특징형상에서 도전성 상호접속 재료의 임의의 리세스 (recess) 를 실질적으로 최소화하는 것을 포함할 수 있다.
또한, 최종 에칭 프로세스가 포함될 수 있다. 최종 에칭 프로세스는 패터닝된 특징형상 상에 형성된 배리어층을 실질적으로 제거할 수 있다. 또한, 최종 에칭 프로세스는 마스크 재료의 제거를 포함할 수 있다.
도전성 상호접속 재료는 구리 및/또는 구리원소를 포함할 수 있다.
다른 실시형태는 패터닝된 반도체 기판을 수용하는 것을 포함하는 방법에 의해 형성된 반도체 장치를 포함한다. 패터닝된 반도체 기판은 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 가진다. 도전성 상호접속 재료는 국부 불균일성을 포함하는 과도부를 가진다. 과도부의 벌크부는 과도부를 평탄화하기 위하여 제거된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 결정하기 위해 매핑된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 실질적으로 제거하기 위하여 에칭된다.
또 다른 실시형태는 듀얼 다마신 상호접속 구조를 형성하는 방법을 포함한다. 이 방법은 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 듀얼 다마신 패터닝된 반도체 기판은 듀얼 다마신 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 가진다. 도전성 상호접속 재료는, 국부 불균일성을 포함하는 과도부를 가진다. 과도부의 벌크부는 과도부를 평탄화하기 위하여 제거된다. 과도부의 벌크부를 제거하는 것은 과도부 상에 추가층을 형성하는 것과 추가층 및 과도부를 평탄화하는 것을 포함한다. 추가층은 평탄화 프로세스에서 실질적으로 완전하게 제거된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 결정하기 위해 매핑된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 실질적으로 제거하기 위해 에칭된다.
또 다른 실시형태는 듀얼 다마신 상호접속 구조를 형성하는 방법을 포함한다. 이 방법은 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 듀얼 다마신 패터닝된 반도체 기판은 듀얼 다마신 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 포함한다. 도전성 상호접속 재료는, 국부 불균일성을 포함하는 과도부를 가진다. 과도부의 벌크부는 과도부를 평탄화하기 위하여 제거된다. 과도부의 벌크부를 제거하는 것은 과도부의 상면 및 상부를 화학적으로 개질함으로써 과도부 상에 추가층을 형성하는 것을 포함한다. 추가층 및 적어도 과도부의 일부는 과도부를 실질적으로 평탄화하기 위하여 에칭된다. 추가층은 실질적으로 완전히 제거된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 결정하기 위하여 매핑된다. 실질적으로 국부 평탄화된 과도부는 전체 불균일성을 실질적으로 제거하기 위하여 에칭된다.
본 발명은 기판에 걸쳐 전체 불균일성을 실질적으로 제거하면서 기계적인 응력을 최소화하는 이점을 제공한다.
본 발명의 다른 양태 및 이점은, 본 발명의 원리를 예시의 방식으로 설명하는 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명은 첨부한 도면을 참조한 다음의 상세한 설명에 의해 명백하게 이해될 것이고, 유사한 참조 번호는 유사한 구조적 요소를 지정한다.
도면의 간단한 설명
도 1 은 본 발명의 일 실시형태에 따른 패터닝된 반도체 기판을 도시한다.
도 2 는 본 발명의 일 실시형태에 따라 추가된 추가층을 도시한다.
도 3 은 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과도부를 도시한다.
도 4a 는 본 발명의 일 실시형태에 따른 제 2 에칭 프로세스를 거친 기판을 도시한다.
도 4b 는 본 발명의 일 실시형태에 따른 배리어 제거 프로세스를 거친 기판을 도시한다.
도 5 는 본 발명의 일 실시형태에 따른, 국부 평탄화를 수행하는 방법 공정의 흐름도이다.
도 6a 내지 도 6d 는 본 발명의 일 실시형태에 따른, 국부 균일성을 증가시키기 위해 기판에 적용되는 화학적 개질 및 에치백 프로세스의 시퀀스를 도시한다.
도 7 은 본 발명의 일 실시형태에 따른, 국부 균일성을 증가시키기 위해 기판에 적용되는 화학적 개질 및 에치백 프로세스의 방법 공정의 흐름도이다.
도 8 은 본 발명의 일 실시형태에 따른, 전체 불균일성을 보정하는 방법 공정의 흐름도이다.
도 9 는 본 발명의 일 실시형태에 따른, 실질적으로 제거되고 평탄화된 과도부를 도시한다.
예시적인 실시형태의 상세한 설명
개선된 평탄화 시스템 및 방법에 대한 다양한 예시적인 실시형태를 설명한다. 이하 설명하는 구체적인 상세부분의 일부 또는 전부가 없어도 본 발명이 실시될 수도 있음은 당업자에게 자명할 것이다.
개선된 평탄화 시스템 및 방법의 일 실시형태에서는 반도체 기판의 국부를 가로지르는 개선된 국부 평탄화 균일성을 제공한다. 개선된 국부 평탄화 균일성은, 내재층에서의 특징형상 및 적층 프로세스에서의 변동에 의해 유발되는 국부 불균일성을 실질적으로 제거한다. 또 다른 실시형태는 전체 기판에 걸친, 개선된 전체 평탄화 균일성 (예를 들어, 중심 균일성에 대한 에지 균일성) 을 제공한다.
도 1 은 본 발명의 일 실시형태에 따른 듀얼 다마신 프로세스에서 패터닝된 반도체 기판 (100) 을 도시한다. 기판 (100) 은 듀얼 다마신 제조 프로세스와 같은 반도체 제조 프로세스의 일부로서 패터닝되었다. 기판 (100) 을 패터닝하는데 마스크가 사용될 수 있다. 기판 (100) 은 크고 다소 분리된 특징형상 (102) (예를 들어, 트렌치, 비어 등), 작고 다소 분리된 특징형상 (104) 및 조밀하게 함께 패킹된 (packed) 복수의 특징형상 (106) 을 포함한다. 배리어층 (110) 이 또한 포함된다. 배리어층 (110) 은 통상적으로 기판 (100) 또는 도전성 상호접속 재료 (120) 와 다른 재료이다. 도전성 상호접속 재료 (120) 는 구리 또는 구리 합금, 또는 다른 도전재일 수 있다.
도전성 상호접속 재료 (120) 의 과도부 (112) 는 특징형상 (102, 104, 106) 상에 연장되어 있고, 과도부 (112) 의 두께면에서 특징형상에 대응하는 국부화된 변동량 (114, 116, 118) 을 포함한다. 도시된 바와 같이, 더 큰 특징형상 (102) 은, 과도부 (112) 의 두께에서 약간 작은 변동량을 가지는 더 작은 특징형상 (104) 에 비해 과도부 (112) 의 두께에서 대응하는 더 큰 감소를 가진다. 조밀하게 패킹된 특징형상 (106) 은 과도부 (112) 의 다소 증가된 두께를 가진다.
통상의 에칭 프로세스는 도전성 상호접속 재료 (120) 의 과도부 (112) 를 전체 웨이퍼 상에서 매우 균일한 속도로 에칭하고, 따라서, 조밀하게 패킹된 특징형상 (106) 에 근접한 배리어층 (110) 이 노출되기 전에 큰 특징형상 (102) 에 근접한 배리어층 (110) 이 노출될 것이다. 즉, 통상의 에칭 프로세스는 도전성 상호접속 재료의 과도부 (112) 를 평탄화할 수 없다.
도 2 는 본 발명의 일 실시형태에 따라 추가된 추가층 (202) 을 도시한다. 추가층 (202) 은 과도부 (112) 의 상부 상에 형성된다. 추가층 (202) 은 실질적으로 평탄한 충전재 (예를 들어, 스핀 온 글래스 (SOG), 폴리실리콘, 중합 저항재, 이중층, UV 또는 열 경화재, 또는 평면을 형성하도록 흐를 수 있고 적절한 에칭 특징을 가지는 다른 재료) 일 수 있다. 또한, 선택적이고, 비교적 얇은 (예를 들어, 두께가 약 25 내지 100 nm 인) 등각층 (204) 이 추가층 (202) 과 과도부 (112) 사이에 포함될 수도 있다. 등각층 (204) 은 배리어층 또는 접착층일 수 있다. 등각층 (204) 은, 추가층 (202) 으로 사용될 수 있는 재료의 더 폭넓은 다양성을 허용할 수 있다.
추가층 (202) 및 과도부 (112) 는, 후속 에칭 프로세스 (예를 들어, 플라즈마 또는 가스 에칭 프로세스) 가 추가층 (202) 및 과도부 (112) 를 실질적으로 동일한 속도로 에칭할 수 있도록 실질적으로 1:1 의 에칭 선택도를 가진다.
도 3 은 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과도부 (112') 를 도시한다. 추가층 (202) 이 적층체 (100, 110, 112, 202) 상에서 실질적으로 평면을 형성하기 때문에, 잔류하는 과도부 (112') 가, 국부 변동량 (114, 116, 118) 이 실질적으로 제거된 실질적 국부 평면이 될 때까지, 제 1 에칭 프로세스가 전체 영역 상에서 추가층 (202) 및 과도부 (112) 를 균일하게 에칭할 수 있다.
통상의 레시피는 추가층 (202) 과 과도부 (112) 사이의 1:1 에칭 선택도를 제공하는 조건과 관련될 것이다. 예를 들어, 추가층 (202) 이 SOG 이고, 과도부 (112) 가 구리이면, 할로겐 (예를 들어, Cl, F, Br, I) 기반 화학물이 구리 및 SOG 모두에 대해 에칭 속도 제어를 제공하여, 소망하는 1:1 선택도를 위한 튜닝을 허용한다. 반응성 할로겐 라디칼을 생성하는 임의의 플라즈마 공급 가스가 사용될 수 있지만, CF4, Cl2 및 HCl 이 통상의 예이다. 에칭 속도, 선택도, 균일성을 제어하고, 하나 이상의 첨가제 (예를 들어, Ar, H2, Cl, O2, CH3X (X = F, Cl, Br, I), CH2F2 및 CH4) 함유물 및 기판 온도와 같은, 부식을 포함하는 프로세스 변수의 변동을 감소시키기 위해 다양한 프로세스 파라미터가 조정될 수 있다.
다른 접근 방식은, 잔류하는 구리 (112) 상면의 패시베이션 (passivation) 및 추가층 (202) 의 에칭 속도 제어를 제공하기 위한 다른 첨가제를 가진 구리 과도부 (112) 의 주식각액으로서, Ar, 또는 He, Xe, Ne, Kr 과 같은 다른 불활성 가스로 스퍼터 지배 에칭 (sputter dominant etch) 하는 것과 관련된다. 다른 첨가제는 예를 들어, H2 및/또는 CF4 를 포함할 수 있다. 이러한 프로세스들은 약 75 ℃ 와 약 400 ℃ 사이의 넓은 온도 범위에서 동작할 수 있다.
제 1 에칭 프로세스는 잔류하는 과도부 (112') 를, 국부 변동량 (114, 116, 118) 이 실질적으로 제거된 실질적 국부 평면에 남겨두도록 설계된 에칭 프로세스이다. 하나 이상의 후속 에칭 프로세스는 과도부 (112') 의 벌크 또는 대부분을 제거할 것이다. 최종 에칭 프로세스가 적용되어, 과도부 (112') 가 배리어 (110) 로부터 제거되는 종점까지 에칭 프로세스를 계속할 수 있다. 또한, 최종 에칭 프로세스가 벌크 에칭 프로세스에 포함될 수 있다. 최종 에칭 후의 후속 프로세스가 선택적 배리어 제거 및 잔류하는 도전재 (120) 의 패시베이션을 포함하여, 부식을 방지하고 추가적인 프로세스에 대한 안정성을 제공할 수 있다. 최종 에칭 후의 추가적인 공정은 임의의 재료를 현저하게 제거하지 않고 단지 잔류하는 도전재 (120) 를 패시베이션하여, 부식을 방지하고 추가적인 프로세스에 대한 안정성을 제공하도록 설계될 수 있다.
도 4a 는 본 발명의 일 실시형태에 따른 제 2 에칭 프로세스를 거친 기판 (100) 을 도시한다. 제 2 에칭 프로세스는, 배리어층 (110) 이 모든 위치에서 실질적으로 동시에 노출되고, 특징형상 (102, 104, 106) 을 충전하는 도전재 (예를 들어, 구리, 구리 함유 합금 및 그 화합물, 및 다른 도전재) 부분 (120) 만을 남기도록 종점까지 계속된다.
제 1 에칭 프로세스 및 제 2 에칭 프로세스는 실질적으로 유사하거나 또는 현저하게 다를 수 있다. 예를 들어, 제 1 에칭 프로세스는 국부 불균일성 (114, 116, 118) 에 기인한 (예를 들어, 내재층에서 특징형상 (102, 104, 106) 의 위치, 크기 및 밀집도에 의해 유발된) 과도부 (112) 의 국부 평면성을 개선시키기 위한 에칭 프로세스일 수 있다. 전체 추가층 (202) 및 일부의 과도부 (112) 가 제 1 에칭 프로세스에서 제거될 수 있다. 이에 비해, 제 2 에칭 프로세스는 잔류하는 평탄한 과도부 (112') 의 전체를 종점 (즉, 배리어층 (110) 이 노출될 때) 까지 제거하는 더 선택적인 에칭 프로세스일 수 있다.
도 4b 는 본 발명의 일 실시형태에 따른 배리어 제거 프로세스를 거친 기판을 도시한다. 배리어층 (110) 일부가 제거되어 내재하는 마스크층 (402) 을 노출시킨다. 특징형상 (102, 104, 106) 내에 형성된 배리어층 (110) 부분만이 잔류한다. 통상의 제 2 에칭 프로세스는 고속, 및 바람직하게는 배리어층 (110) 에 대한 높은 선택도로 과도부 (112) 의 벌크 부분을 제거한다. 예를 들어, 과도부 (112) 가 구리이면, 할로겐 기반 화학물 (예를 들어, Cl2, CF4, HCl, HBr, BCl3) 이 제 2 에칭 프로세스를 위해 효과적으로 사용될 수 있다. 또 다른 접근 방식에서는, Ar (또는 다른 영족 즉 불활성 가스) 기반 스퍼터 프로세스와 같은 물리적으로 지배적인 에칭 프로세스가 사용될 수 있다. 다양한 프로세스 파라미터가 에칭 속도 및 선택도를 제어하기 위해 조정될 수 있다. 다양한 프로세스 파라미터는 반응종의 기판 온도 밸런스 및 하나 이상의 첨가제 (예를 들어, H2, O2, Ar, He, Xe, Ne, Kr 등) 의 포함 등과 같은 프로세스 변수를 조정하는 것을 포함할 수 있다.
도 5 는 본 발명의 일 실시형태에 따른, 국부 평탄화를 수행하는 방법 공정의 흐름도 (500) 이다. 공정 505 에서는, 추가층 (202) 이 도전성 과도부 (112) 의 상부 상에 추가된다. 공정 510 에서는, 최초 에칭 프로세스가 적용되어 추가층 (202) 의 대부분 및 도전성 과도부 (112) 를 제거한다. 공정 515 에서는, 제 2 에칭 프로세스가 적용되어 잔류하는 과도부 (112') 를 종점까지 제거한다.
또 다른 실시형태에서는, 또한 공정 515 가 전술한 바와 같이 최종 에칭 프로세스를 포함할 수 있다. 최종 에칭 후의 후속 프로세스가 선택적인 배리어 제거 및 잔류하는 도전재 (120) 의 패시베이션을 포함하여 부식을 방지하고 추가적인 프로세스를 위한 안정성을 제공한다. 최종 에칭 프로세스 후의 추가적인 공정이 임의의 재료를 현저하게 제거하지 않고, 단지 잔류하는 도전재 (120) 를 패시베이션하여 부식을 방지하고 추가적인 프로세스를 위한 안정성을 제공하도록 설계될 수 있다.
도 6a 내지 6d 는 본 발명의 일 실시형태에 따른, 국부 균일성을 증가시키기 위해 기판 (600) 에 적용되는 화학적 개질 및 에치백 프로세스의 시퀀스를 도시한다. 도 7 은 본 발명의 일 실시형태에 따른, 국부 균일성을 증가시키기 위해 기판 (600) 에 적용되는 화학적 개질 및 에치백 프로세스의 방법 공정의 흐름도 (700) 를 도시한다. 도 6a 에 도시된 바와 같이, 기판 (600) 은, 전술한 도 1 에 도시된 기판 (100) 과 유사하게 평면이 아닌 표면 프로파일 (606) 을 가진, 실질적으로 평면이 아닌 과도부 (602) 를 가진다.
도 6b 및 도 7 을 참조하면, 공정 705 에서는, 추가층 (604) 이 과도부 (602) 의 상부 상에 형성된다. 추가층 (604) 은 과도부 (602) 상에 적층되거나 형성될 수 있다. 예를 들어, 추가층 (604) 은 과도부 (602) 의 최상부의 화학적 개질을 통해 형성될 수 있다. 과도부 (602) 가 구리 또는 구리 합금이면, 가스에의 제어된 노출이 구리 반응 생성층 (604) 을 형성할 수 있다. Cu-할로겐화물층 (604) 을 형성할 수 있는 할로겐 가스가 일예이다. 구리 반응층 (604) 은 구리 과도부 (602) 의 표면으로 확산되어 구리 과도부 (602) 의 상부를 개질시킨다. 구리의 화학 개질에 대한 프로세스는, Nagraj S. Kulkarni 및 Robert T. DeHoff 의 "Application of Volatility Diagrams for Low Temperature, Dry Etching, and Planarization of Copper", Journal of Electrochemical Society, 149(11) G620-G632, 2002 에서와 같이 공지되어 있다.
또 다른 예에서, 추가층 (604) 은 과도부 (602) 상에 적층될 수 있다. 적층된 층 (604) 은 과도부 (602) 상에 적층되는 중합체층 또는 산화층을 포함할 수 있다.
공정 710 및 도 6c 를 참조하면, 에치백 프로세스가 추가층 (604) 을 제거하기 위해 적용된다. 또한, 과도부 (602) 의 일부가 제거될 수도 있다. 추가층 (604) 의 제거는 과도부 (602) 의 프로파일을 더 연화하여 (즉, 평탄화하여) 프로파일 (606') 을 발생시킨다. Cu-할로겐화물은 과도부 (602) 의 외곽을 실질적으로 연화시킨다. 또한, Cu-할로겐화물은 실질적으로 구리 과도부 (602) 의 1:1 에치백 선택도를 유지할 수 있다. 공정 705 및 710 은 복수회 반복되어, 도 6d 에 도시된 바와 같이 생성된 프로파일이 실질적으로 평탄하게 될 때까지, 과도부 (602) 내지 후속 프로파일 (606' 및 606") 을 실질적으로 평탄화할 수 있다.
화합물 형성의 형태 의존성을 이용하는, 구리 과도부 (602) 의 화학 개질은 통상적으로 Cu-반응종 인터페이스에서 구리를 산화시킴으로써 달성된다. 이 예에서의 구리 산화는 구리원소를 능동 산화 상태의 구리를 함유한 구리 화합물로 화학 개질하는 것을 포함한다. 예를 들어, 구리의 염화 제 1 구리 또는 염화 제 2 구리 (CuCl 또는 CuCl2) 로의 산화는 저온 (예를 들어, 200 ℃ 미만) 의 염소 플라즈마에서 발생할 수 있다.
에치백 프로세스는 이 구리 화합물을, 휘발될 수 있고 따라서 잔류하는 과도부 (602') 의 표면을 일정한 기판 온도에 남겨둘 수 있는 또 다른 화학적 화합물로 환원시키는 것과 관련된다. 예를 들어, 반응성 수소종 (예를 들어, H2 플라즈마) 의 존재 하에 CuCl2 의 휘발성 Cu3Cl3 으로의 환원이 있을 수 있다. 구리 과도부 (602) 의 토포그래피 (예를 들어, 프로파일) 를 동시에 평탄화하면서, 개질부의 에치백이 후속하는 형태 의존적 개질을 교호하는 것이 구리 과도부 (602) 의 벌크 제거를 초래할 수 있다.
공정 715 에서, 과도부 (602) 가 실질적으로 평탄화되면, 방법 공정이 종료한다. 또한, 공정 715 에서, 과도부 (602) 가 실질적으로 평탄화되지 않으면, 방법 공정은 전술한 공정 705 에서 계속된다. 일 실시형태에서는, 공정 705 내지 715 가 단일 에칭 챔버 내에서 인시츄로 발생할 수 있다. 또 다른 실시형태에서는, 공정 710 은 익스시츄 (ex situ) 로 발생할 수 있고, ECD 또는 낮은 다운포스 CMP 프로세스를 포함하여 도 6d 에 도시된 바와 같은 실질적으로 평탄한 과도부 (602') 를 달성할 수 있다.
도 6a 내지 도 7 에서 설명된 방법 공정은 평면이 아닌 과도부 (602) 의 평탄화 및 과도부 (602) 벌크의 제거 모두를 수행하는 평면 벌크 제거 프로세스로서 사용될 수 있다.
기판 (100, 600) 의 국부 평탄화는 당업계에 공지되어 있는 다수의 공지된 층두께 매핑 기술 중 하나 이상을 통해 결정될 수 있다. 예를 들어, 와전류 센서가 과도부 (112, 112') 의 두께를 매핑할 수 있다. 와전류 센서 (ECS) 는 매우 얇은 층의 도전막 (예를 들어, 1200 Å 미만) 을 정확하게 측정할 수 있다. 매우 얇은 층을 정확하게 측정하는 것은, 기판 내 와전류에 기인한 ECS 신호의 성분이 실질적으로 제거되거나, 최소화되거나 또는 보상되어야 하는 것을 요구한다. 또한, 도전막의 매우 얇은 층의 두께는 에칭, CMP 또는 적층 프로세스와 같은 다중 단계 프로세스 내에서 측정될 수 있다. 예를 들어, CMP 프로세스 내에서, 처리되는 기판은 연마 표면으로부터 이동될 수 있고, ECS 는 기판으로부터 알려진 거리까지 이동되어 기판 상의 막 두께를 측정할 수 있다. 기판 및/또는 ECS 는 서로 상대적으로 이동하여, ECS 가 기판의 전체 표면을 매핑하고, 따라서 기판 표면 상의 금속막 두께 및 위치를 식별할 수 있다.
전술한 도 1 내지 도 7 에 설명된 방법 및 시스템은 과도부의 국부적이고 패턴 의존적인 불균일성을 실질적으로 제거하는 다양한 접근 방식을 설명한다. 그러나, 전술한 도 1 내지 도 7 에 설명된 방법 및 시스템은 전체 불균일성의 보정을 직접 다루지 않는다. 전체 불균일성은 기판의 가장자리에 비해 기판 중심에서의 재료 제거 속도에서의 변동, 및 국부적이지 않은 현상인 다른 불균일성을 포함할 수 있다.
도 8 은 본 발명의 일 실시형태에 따른 전체 불균일성을 보정하는 방법 공정 800 의 흐름도이다. 공정 805 에서는, 과도부에서의 특징형상-패턴 의존적 불균일성과 같은 국부 불균일성을 가진 기판이 수용된다. 공정 810 에서는, 국부 불균일성이 CMP, ECP 또는 그 방법들 등을 통해 실질적으로 제거되고, 균일성이, CMP, ECP 또는 전술한 도 1 내지 도 7 에서 설명된 방법 및 시스템 또는 공지된 임의의 다른 방법을 통해 실질적으로 제거된다. 국부 불균일성의 실질적인 제거는 전술한 도 3 에 도시된 평탄화된 과도부 (112') 와 같은 실질적으로 국부 평탄화된 과도부를 형성한다.
도 9 는 본 발명의 일 실시형태에 따른, 실질적으로 제거되고 평탄화된 과도부 (902) 를 도시한다. 실질적으로 제거되고 평탄화된 과도부 (902) 는 수백 Å 의 두께와 같이 비교적 얇은 과도부가 될 수 있다.
공정 815 에서, 평탄화된 과도부를 가진 기판은 평탄화된 과도부에서의 전체 불균일성을 식별하고 정량화하기 위해 매핑된다. 평탄화된 과도부는 전술한 분야에서 공지된 다수의 층두께 매핑 기술 중 하나 이상을 이용하여 매핑될 수 있다. 매핑은 인시츄로 (현재의 프로세스 챔버 내에서) 또는 익스시츄로 (현재의 프로세스 챔버 외부에서) 될 수 있다. 또한 인시츄 매핑 프로세스는 동적일 수 있고, 후속 프로세스가 진행함에 따라 후속 프로세스가 동적으로 조정되도록 허용할 수 있다.
공정 820 에서, 전술한 공정 815 에서 결정된 바와 같이 전체 불균일성의 위치 및 양은, 최종 에칭 프로세스에서 검출된 전체 불균일성의 특정한 요구사항을 다루기 위해 에칭 프로세스를 조정함으로써 실질적으로 기계적인 응력없는 프로세스에서 제거된다. 예를 들어, 잔류하는 과도부 (902) 가 중심에서 거의 500 Å 의 두께, 에지에서 300 Å 의 두께인 경우, 중심에서 에지까지의 불균일성이 보상될 수 있도록 레시피가 조정되어 전체 배리어층 (110) 은 동시에 노출될 것이다. 에치백 프로세스 동안 기계적인 힘이 기판에 작용하지 않기 때문에 응력없는 프로세스는 전술한 CMP 의 문제점들을 회피한다.
선택된 레시피 (예를 들어, 프로세스 변수의 선택된 값) 는 배리어층 (110) 에 대해 선택적이고 (즉, 구리를 에칭하는 레시피보다 더 느린 속도로 배리어를 에칭할 것이고, 예를 들어, 이 프로세스에서 배리어 에칭에 대한 구리 에칭의 통상의 선택도 범위는 약 1 보다 크고 약 3 보다 작다), 임의의 리세스 (recess) (예를 들어, 특징형상 (102, 104, 106) 에서 도전재 (120) 의 과잉 제거) 를 최소화할 것이다.
최종 에칭은 잔류하는 과도부 (902) 의 구리 및 배리어층 (110) 모두에 대해 비교적 느린 에칭 속도를 가져서, 배리어층 (110) 의 잔류하는 상부 (height) 배리어에 대해 특징형상 (102, 104, 106) 으로의 임의의 리세스를 최소화한다. 그 결과, 최종 에칭은 구리를 에칭하기 위한 높은 선택도를 가질 수 없다.
또한 최종 에치백 프로세스가 포함될 수 있다. 최종 에치백 프로세스는, 최종 결과가 최소의 구리 및 ILD 손실로 실질적인 전체 균일성 및 실질적으로 평탄한 특징형상을 제공하도록 (예를 들어, 임의의 구리 리세스가 최종 에칭 및 배리어 제거 프로세스의 종료시에 기판 (100) 에 걸쳐 전체적으로 균일하도록), 적절한 선택도 및 균일성 제어를 가진 마스크 재료 및/또는 ILD 재료의 에치백을 포함한다. 이 예에서, 최종 에칭은 높은 선택도로 마스크 재료를 에치백하는 균일 프로세스를 포함하여 구리 리세스를 최소화할 것이다. 예를 들어, 할로겐 농도가 낮고 기판의 온도가 낮은 (예를 들어, 200 ℃ 미만) 할로겐 기반 프로세스는 마스크 재료를 화학적으로 충분히 에칭하면서 낮은 구리 에칭 속도를 유지할 것이다. 할로겐 반응종 (예를 들어, CF4, C2F6, C4F6) 을 포함하는 임의의 플라즈마 피드 가스가 사용될 수 있다. 에칭 속도 제어 첨가제는 Ar, O2, CH2F2 를 포함할 수 있고, 또한 다른 물질이 포함될 수 있다.
전체 구리 리세스 및/또는 마스크/ILD 손실이 최종 에칭 및 최종 에치백 프로세스의 종료시에 기판에 걸쳐 불균일하면, 레시피에서의 추가적인 변동량이 전체 불균일에 대해 보정되어야 한다. 예를 들어, 에칭 불균일성의 결과를 중심 고속 또는 에지 고속 에칭 속도로서 설명하는 것이 통상의 예이다. 이러한 예들에서는, 기판에 걸쳐 구리 리세스 및/또는 마스크/ILD 손실에서의 변동량을 유발시킬 수 있다. 마스크/ILD 재료의 최종 에치백 동안 적절한 균일성 및 선택도 제어를 이용하여 최소의 구리 및 마스크 손실을 가진 전체적으로 평탄한 특징형상을 얻기 위해 이러한 변동에 반하는 보상이 달성될 수 있다. 중심 고속 최종 에칭 프로세스의 예에서는, 특징형상 (102, 104, 106) 에서의 구리 레벨과 동일한 레벨로 만들도록 마스크 재료를 선택적으로 에칭하는 에지 고속 최종 에치백 프로세스에 의해, 기판의 중심에서 더 큰 구리 리세스가 유발되는 것이 보상될 수 있다. 이 프로세스에서 얻어지는 통상의 선택도는 약 2 보다 크다. 균일성 제어를 제공하는 레시피의 변동은 압력, 기판을 가로지르는 온도 변동, 이온 흐름의 균일성 제어, 가스 농도 및 챔버 벽 온도를 포함한다. 선택도를 제어하는 변동은 반응성 할로겐종 농도, 기판 온도 및 바이어스 전력을 포함한다.
본 발명의 설명에 관련하여 본 명세서에서 사용될 때, 용어 "약" 은 +/- 10 % 를 의미한다. 예를 들어, 구문 "약 250 ℃" 는 225 ℃ 와 275 ℃ 사이의 범위를 나타낸다. 도 5, 7, 8 의 공정에 의해 표현되는 명령은 표현된 순서대로 수행될 필요는 없으며, 이 공정에 의해 표현되는 모든 프로세스가 본 발명을 실시하는데 필수적인 것은 아니다. 또한, 도 5, 7, 및 8 은 RAM, ROM, 또는 컴퓨터 또는 마이크로프로세서 제어 시스템의 하드디스크 드라이브 중 임의의 하나 또는 그 조합에 저장된 소프트웨어에서 구현될 수 있다.
전술한 발명은 명백한 이해를 위해 일부 상세하게 설명했지만, 첨부한 청구항의 범위 내에서 임의의 변경 및 개질이 실행될 수도 있음은 명백하다. 따라서, 본 실시형태들은 한정적인 것이 아니라 예시적인 것으로 고려되어야 하며, 본 발명은 본 명세서의 상세한 설명들에 한정되지는 않으며, 첨부한 청구항의 범위 및 균등범위 내에서 개질될 수도 있다.

Claims (19)

  1. 패턴에 복수의 특징형상 (feature) 을 충전하는 도전성 상호접속 재료를 가지는 패터닝된 반도체 기판을 수용하는 단계로서, 상기 도전성 상호접속 재료는 국부 불균일성을 가진 과도부 (overburden portion) 를 포함하는, 상기 수용하는 단계;
    상기 과도부를 평탄화하기 위하여 상기 과도부의 벌크부를 제거하는 단계;
    전체 불균일성을 결정하기 위하여 실질적으로 국부 평탄화된 과도부를 매핑하는 단계; 및
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 상기 과도부의 벌크부를 제거하는 단계는,
    상기 과도부 상에 추가층을 형성하는 단계; 및
    상기 추가층 및 상기 과도부를 평탄화하는 단계로서, 상기 추가층은 상기 평탄화 단계에서 실질적으로 완전히 제거되는 상기 평탄화하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 상기 과도부의 벌크부를 제거하는 단계는,
    상기 과도부의 상면 및 상부를 화학적으로 개질함으로써 상기 과도부 상에 추가층을 형성하는 단계; 및
    상기 추가층이 실질적으로 완전히 제거되도록, 상기 과도부를 실질적으로 평탄화하기 위하여 상기 추가층 및 상기 과도부의 적어도 일부를 에칭하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  4. 제 4 항에 있어서,
    상기 추가층 및 상기 과도부를 평탄화하는 단계는,
    상기 추가층을 에칭하는 단계;
    제 2 추가층을 형성하는 단계; 및
    상기 제 2 추가층을 에칭하는 단계를 포함하는 반복 프로세스를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 전체 불균일성을 결정하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 매핑하는 단계는, 와전류 센서로 상기 실질적으로 국부 평탄화된 과도부를 매핑하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 전체 불균일성을 결정하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 매핑하는 단계는, 상기 실질적으로 국부 평탄화된 과도부를 인시츄 (in-situ) 매핑하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  7. 제 1 항에 있어서,
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계는, 상기 전체 불균일성을 보상하기 위하여 에칭 레시피 (recipe) 를 조정하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  8. 제 1 항에 있어서,
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계는, 상기 복수의 특징형상에 기계적인 응력을 가하지 않고, 상기 전체 불균일성을 실질적으로 제거하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  9. 제 1 항에 있어서,
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계는, 상기 패터닝된 특징형상 상에 형성된 배리어층을 노출시키는 에칭 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  10. 제 9 항에 있어서,
    상기 에칭은 상기 배리어에 선택적인, 패터닝된 반도체 기판의 평탄화 방법.
  11. 제 9 항에 있어서,
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계는, 상기 복수의 특징형상에서 상기 도전성 상호접속 재료의 임의의 리세스 (recess) 를 실질적으로 최소화하는 단계를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  12. 제 9 항에 있어서,
    상기 패터닝된 특징형상 상에 형성된 상기 배리어층을 실질적으로 제거하는 최종 에칭 프로세스를 더 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  13. 제 12 항에 있어서,
    상기 최종 에칭 프로세스는 마스크 재료의 제거를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  14. 제 1 항에 있어서,
    상기 도전성 상호접속 재료는 구리를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  15. 제 1 항에 있어서,
    상기 도전성 상호접속 재료는 구리 원소를 포함하는, 패터닝된 반도체 기판의 평탄화 방법.
  16. 제 1 항에 있어서,
    상기 패턴은 듀얼 다마신 프로세스에서 상기 패터닝된 반도체 기판 상에 형성되는, 패터닝된 반도체 기판의 평탄화 방법.
  17. 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 가지는 패터닝된 반도체 기판을 수용하는 단계로서, 상기 도전성 상호접속 재료는 국부 불균일성을 가진 과도부를 포함하는, 상기 수용하는 단계;
    상기 과도부를 평탄화하기 위하여 상기 과도부의 벌크부를 제거하는 단계;
    전체 불균일성을 결정하기 위하여 실질적으로 국부 평탄화된 과도부를 매핑하는 단계; 및
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계를 포함하는 방법에 의해 형성되는, 반도체 장치.
  18. 듀얼 다마신 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 가지는 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계로서, 상기 도전성 상호접속 재료는 국부 불균일성을 가진 과도부를 포함하는, 상기 수용하는 단계;
    상기 과도부를 평탄화하기 위하여 상기 과도부의 벌크부를 제거하는 단계로서,
    상기 과도부 상에 추가층을 형성하는 단계; 및
    상기 추가층 및 상기 과도부를 평탄화하는 단계로서, 상기 추가층은 상기 평탄화 단계에서 실질적으로 완전히 제거되는 상기 평탄화하는 단계를 포함하는, 상기 벌크부를 제거하는 단계;
    전체 불균일성을 결정하기 위하여 실질적으로 국부 평탄화된 과도부를 매핑하는 단계; 및
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계를 포함하는, 듀얼 다마신 상호접속 구조의 형성방법.
  19. 듀얼 다마신 패턴에 복수의 특징형상을 충전하는 도전성 상호접속 재료를 가지는 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계로서, 상기 도전성 상호접속 재료는 국부 불균일성을 가진 과도부를 포함하는, 상기 수용하는 단계;
    상기 과도부를 평탄화하기 위하여 상기 과도부의 벌크부를 제거하는 단계로서,
    상기 과도부의 상면 및 상부를 화학적으로 개질하는 단계를 포함하는 상기 과도부 상에 추가층을 형성하는 단계; 및
    상기 추가층이 실질적으로 완전히 제거되도록, 상기 과도부를 실질적으로 평탄화하기 위하여 상기 추가층 및 상기 과도부의 적어도 일부를 에칭하는 단계를 포함하는, 상기 벌크부를 제거하는 단계;
    전체 불균일성을 결정하기 위하여 실질적으로 국부 평탄화된 과도부를 매핑하는 단계; 및
    상기 전체 불균일성을 실질적으로 제거하기 위하여 상기 실질적으로 국부 평탄화된 과도부를 에칭하는 단계를 포함하는, 듀얼 다마신 상호접속 구조의 형성방법.
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