KR100705371B1 - 도금 처리 방법, 도금 처리 장치 및 도금 처리 시스템 - Google Patents

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Abstract

종래보다도 고품질의 평탄화 처리를 달성할 수 있는 도금 처리 방법은, 피처리체(10)와 전극판(20)을 목적 금속 이온을 포함하고 있는 수용액에 침지하는 단계와, 상기 피처리체와 상기 전극판에 순방향 전류를 흐르게 하여 상기 피처리체 상에 필요한 것보다 더 두꺼운 두께를 가진 도금막을 형성함으로써 상기 피처리체 상에 금속을 퇴적시키는 단계와, 상기 피처리체(10)와 상기 전극판(20)에 역방향 전류를 흐르게 하여 상기 금속막의 적어도 일부를 균일하게 제거하는 단계를 포함한다. 도금 처리 장치 및 도금 처리 시스템도 마찬가지로 개시되어 있다.

Description

도금 처리 방법, 도금 처리 장치 및 도금 처리 시스템{PLATING METHOD AND DEVICE, AND PLATING SYSTEM}
본 발명은 도금 처리 방법, 도금 처리 장치 및 도금 처리 시스템에 관한 것이다. 본 발명은 예컨대 구리(Cu) 배선된 디바이스의 제조 공정 중의 웨이퍼 평탄화 공정에서 화학 기계적 연마(CMP) 단계의 일부 또는 전부를 대체하는 공정으로서 적합하다.
최근, 이러한 CMP 공정은 반도체 제품의 고밀도화 및 고미세화로 인하여, 미세화의 진행으로 초점심도가 얕은 리소그래피기술을 보충하는 것으로서 주목받고 있다. 이 CMP 공정은 화학 연마제(슬러리) 및 패드 등을 사용하여 그 평탄화 대상물을 기계적으로 연마하는 방법이며, 종래의 글래스 멜팅법(glass-melting method), 스핀온 글래스법(spin-on glass method)을 대신하여, 1㎛ 이하의 초미세 패턴을 형성할 때의 평탄화 공정에 적용 가능한 수법으로서 기대되고 있다. 또한, CMP는 평탄화하는 데에 사용하는 것뿐만 아니라, 매립 배선[다마신(damascene)]을 형성하는 데에도 사용되고 있다. 이것은 금속을 에칭하는 것보다도 산화막을 에칭하는 것에 의해 배선 라인을 고정밀도로 형성할 수 있기 때문이다.
한편, 이 기술 분야에서는 반도체 소자의 고속화, 고신뢰성화, 고집적화에 대응하는 차세대 배선 재료가 검토되고 있다. 알루미늄(Al) 합금 재료의 대체물로서는 구리(Cu)의 사용이 검토되고 있는 중이다. 구리(Cu)는 알루미늄(Al)에 대하여 60% 정도의 저항율을 가지기 때문에, 구리(Cu)를 사용하면 배선 저항의 저감 또는 배선 지연의 저감에 효과가 있다. 또한, 구리(Cu)는 고융점 금속이며, 전자 이동에 대한 구리의 수명은 알루미늄(Al)의 수명보다도 약 3 자리 정도 더 크고, 고신뢰성을 가지고 있다.
구리(Cu)의 증기압은 통상의 에칭에 의한 패턴을 형성하기에는 너무 높기 때문에, 구리(Cu)를 이용한 다마신 공정에 CMP 방법을 채용하는 것이 특히 바람직하다. 이러한 다마신 공정은 에칭 가공이 어려운 재료를 사용한 경우의 배선에 효과적이고, 다층 배선화에 의한 배선 공정의 증가로 인해 상승하기 쉬운 제조 비용을 억제하는 효과를 갖고 있다. 다마신 공정 가운데, 비어(bier)의 매립과 배선 라인의 형성을 동시에 실시할 수 있는 방법은 특히 "듀얼 다마신(dual damascene)"으로 명명되고 있다. 듀얼 다마신에 따르면, 배선 라인 및 비어[이하, 본 명세서에서는 이들 요소에 대한 일반적인 용어는 콘택트 홀(contact hole)이라고 함]를 먼저 층간 절연막에서 파내고, 이어서 구리를 전해 도금법 등에 의해 콘택트 홀에 매립시킨다. Cu의 막을 형성한 후에, 콘택트 홀에 매립된 구리를 제외한 여분의 Cu는 Cu-CMP 방법에 의한 평탄화를 위해 제거된다.
그러나, Cu-CMP 방법은 전형적으로 오버 폴리싱(over-polishing)이라는 문제점을 갖고 있다. 이 오버 폴리싱은 Cu 도금막이 필요 이상으로 연마되는 것을 의미하며, 종종 "디싱(dishing)" 및 "침식(erosion)"이라는 용어에 의해 설명되고 있다. 도 22를 참조하여, 디싱과 침식에 관해서 후술한다. 웨이퍼는 절연막과 금속(막)(16)(16a, 16b)으로 구성되어 있다. 도면에서, 참조 부호 I는 배선 밀도가 낮은 영역을 표시하고 있고, 참조 부호 II는 배선 밀도가 높은 영역을 표시하고 있다.
배선 밀도가 낮은 영역(I)은 절연막(14)을 연마 스토퍼로서 이용하고 있지만, 연마용 패드의 유연성에 의해 매립된 금속(16b)에 접시 형상의 오목부가 형성된다. 이 현상은 "디싱(dishing)"으로서 알려져 있다. 한편, 배선 밀도가 높은 영역(II)에서는 절연막(14)은 그 면적이 작기 때문에 스토퍼로서의 강도를 갖고 있지 않다. 또한, 절연막(14)과 금속(16)의 연마에 대해서는 마찰 계수가 다르기 때문에 연마 공정의 제어도 곤란하다. 그 결과, 절연막(14)도 금속(16b)과 같이 연마되어 버린다. 이 현상은 "침식(erosion)"으로서 알려져 있다.
상기 디싱은 단단한 재질의 패드의 사용 또는 배선 밀도가 낮은 부분에 더미 패턴(dummy pattern)의 형성에 의해 감소될 수 있다. 그러나, 너무 단단한 패드는 반도체 표면에 미소한 상처(스크래치)를 발생시켜 디바이스 불량을 야기한다. 따라서, 연마 패드에 대한 적절한 재질의 선정은 어렵다. 또한, 침식도 디싱과 유사하게 단단한 재질의 패드의 사용에 의해 감소될 수 있지만, 디싱보다도 더 세심한 제어가 필요하게 된다. 이와 같이, 오버 폴리싱은 웨이퍼의 변형과 그 두께의 감소를 유발한다. 또한, 콘택트 홀 내의 금속을 깎아 내는 것에 의해 배선 저항의 증가 또는 단선(斷線)을 유발함으로써, 고품질의 반도체 소자의 제조를 방해한다. 디싱 및 침식 양자에 관한 기타 설명은 예컨대 일렉트릭 저널(Electric Journal)의 1999년 1월호 96면 ∼ 99면에 개시되어 있다.
그러한 상황을 감안하여, 전술한 종래의 문제점을 해결할 수 있는 신규의 유용한 도금 처리 방법, 도금 처리 장치 및 도금 처리 시스템을 제공하는 것이 본 발명의 예시적이면서도 개괄적인 목적이다.
구체적으로, 본 발명의 예시적인 목적은 종래의 도금 처리 방법과 비교하여 고품질의 평탄화 처리를 달성할 수 있는 도금 처리 방법과, 이 방법을 사용하는 도금 처리 장치를 제공하는 것이다.
본 발명의 제1 특징에 따르면, 이 도금 처리 방법은 피처리체와 전극판을, 형성해야 할 금속막을 구성하는 금속과 동종의 금속 이온을 포함하고 있는 용액에 침지하는 단계와, 상기 피처리체와 상기 전극판에 순방향 전류를 흘림에 따라 상기 피처리체에 상기 금속 이온에서 유래한 금속막을 형성하는 단계와, 상기 피처리체와 상기 전극판에 역방향 전류를 흘림에 따라 상기 피처리체에 형성된 상기 금속막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다. 이러한 방법에 따르면, 과잉 금속의 일부를 균일하게 제거할 수 있으므로, 피처리체의 표면을 평탄화하는 데에 기여한다.
본 발명의 제2 특징에 따르면, 이 도금 처리 방법은 과잉량의 금속막을 피처리체에 형성하는 단계와, 상기 피처리체와 전극판을 상기 금속막의 기재(base)인 금속 이온을 포함하고 있는 용액에 침지하는 단계와, 상기 피처리체와 상기 전극판에 소정의 역방향 전류를 흘림에 따라 상기 금속막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다. 또한, 이 방법도 과잉 금속막의 일부를 균일하게 제거 할 수 있으므로, 피처리체의 표면을 평탄화하는 데에 기여한다.
본 발명의 제3 특징에 따르면, 상기 순방향 전류는 그 세기가 가변하는 전류인 것을 특징으로 한다.
본 발명의 제4 특징에 따르면, 상기 역방향 전류는 그 세기가 가변하는 전류인 것을 특징으로 한다.
본 발명의 제5 특징에 따르면, 상기 도금 처리 방법은 상기 순방향 전류를 측정하는 단계와, 이 측정된 순방향 전류로부터 상기 피처리체의 금속막의 두께를 계산하는 단계와, 상기 금속막의 두께가 미리 정해진 두께를 초과했는지의 여부를 판단하는 단계를 더 포함하며, 상기 판단 단계에서 상기 금속막의 두께가 미리 정해진 두께를 초과한 것으로 판단된 경우에 상기 제거 단계를 개시하는 것을 특징으로 한다.
본 발명의 제6 특징에 따르면, 상기 금속은 Cu이고, 상기 피처리체는 콘택트 홀을 갖는 반도체 웨이퍼인 것을 특징으로 한다.
본 발명의 제7 특징에 따르면, 상기 금속 이온을 함유하는 용액은 적어도 황산을 함유한 용액인 것을 특징으로 한다.
본 발명의 제8 특징에 따르면, 상기 금속 이온을 함유하는 용액은 적어도 인산을 함유한 용액인 것을 특징으로 한다.
본 발명의 제9 특징에 따르면, 상기 금속 이온을 함유하는 용액은 적어도 초산을 함유한 용액인 것을 특징으로 한다.
본 발명의 제10 특징에 따르면, 상기 금속 이온을 함유하는 용액은 적어도 질산을 함유한 용액인 것을 특징으로 한다.
본 발명의 제11 특징에 따르면, 상기 금속 이온을 함유하는 용액은 적어도 염산을 함유한 용액인 것을 특징으로 한다.
본 발명의 제12 특징에 따르면, 상기 제거 단계에서 상기 피처리체에 형성된 금속막을 제거하여 그 두께의 10분의 1을 가지며, 상기 도금 처리 방법은 상기 제거 단계를 완료한 후에 화학 기계적 연마에 의해 상기 피처리체 상의 과잉 금속막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제13 특징에 따르면, 상기 도금 처리 방법은 상기 피처리체에 배리어 금속층(barrier metal layer)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제14 특징에 따르면, 상기 도금 처리 방법은 상기 피처리체에 시드층(seed layer)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제15 특징에 따르면, 상기 도금 처리 방법은 상기 피처리체와 상기 전극판에 역방향 전류를 흐르게 하여 상기 피처리체에 형성된 배리어 금속층의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제16 특징에 따르면, 도금 처리 장치는 피처리체와 전극판이 침지 가능하고 형성해야 할 금속막을 구성하는 금속과 동종의 금속 이온을 포함하고 있는 용액을 담을 수 있는 셀과, 상기 피처리체와 전극판을 직류 전원의 원하는 극성에 접속시키는 스위치와, 상기 피처리체 상에 상기 금속 이온에서 유래한 금속막을 형성하는 경우에는 상기 피처리체와 상기 전극판에 순방향 전류를 흘리는 방식으로 상기 스위치를 제어하는 한편, 상기 피처리체 상에 형성된 과잉 금속막을 제거하는 경우에는 상기 피처리체와 상기 전극판에 역방향 전류를 흘리는 방식으로 상기 스위치를 제어하는 제어 유닛을 구비하는 것을 특징으로 한다. 이러한 도금 처리 장치는 상기 과잉의 금속막을 제거하는 경우에 역방향 전류를 흐르게 할 수 있다.
본 발명의 제17 특징에 따르면, 도금 처리 시스템은 피처리체를 반송하는 반송 장치와, 상기 피처리체에 도금 처리하는 도금 처리 장치와, 상기 도금 처리된 피처리체를 세정하는 세정 장치와, 상기 세정된 피처리체를 건조시키는 건조 장치를 구비하는 도금 처리 시스템으로서, 상기 도금 처리 장치는 상기 피처리체와 전극판이 침지 가능하고 정해진 금속 이온을 포함하고 있는 수용액을 담을 수 있는 셀과, 상기 피처리체와 전극판을 직류 전원의 원하는 극성에 접속시키는 스위치와, 상기 피처리체 상에 상기 금속 이온에 근원을 두고 있는 금속막을 형성하는 경우에는 상기 피처리체와 상기 전극판에 순방향 전류를 흘리는 방식으로 상기 스위치를 제어하는 한편, 상기 피처리체 상에 형성된 과잉의 금속막을 제거하는 경우에는 상기 피처리체와 상기 전극판에 역방향 전류를 흘리는 방식으로 상기 스위치를 제어하는 제어 유닛을 구비하는 것을 특징으로 한다. 이러한 도금 처리 시스템도 도금 처리 장치와 유사하게 작용한다.
본 발명의 제18 특징에 따르면, 상기 도금 처리 시스템은 상기 피처리체로부터 배리어 금속층을 제거하는 배리어 금속 에칭용 배스(bath)를 더 구비하고 있는 것을 특징으로 한다.
본 발명의 제19 특징에 따르면, 상기 도금 처리 시스템은 막 두께를 측정하는 기능을 가진 장치를 더 구비하고 있는 것을 특징으로 한다.
본 발명의 제20 특징에 따르면, 상기 도금 처리 시스템은 어닐링을 실시하는 어닐링 장치를 더 구비하고 있는 것을 특징으로 한다.
도 1은 본 발명의 일 실시 형태에 따른 도금 처리 장치의 개략도이며, 피처리체에 금속 도금막을 형성하는 상태를 도시하고 있는 도면이다.
도 2는 도 1의 도금 처리 장치를 사용하여 피처리체로부터 금속 도금막을 제거하는 상태를 도시하고 있는 개략도이다.
도 3은 도 1 및 도 2의 상태에서 전극에 공급되는 전류를 예시하고 있는 선도이다.
도 4는 도 1의 도금 처리 장치에 의해 피처리체에 형성되는 금속 도금막의 개략적인 단면도이다.
도 5는 피처리체에 실시되는 처리의 흐름도이다.
도 6은 도 1 및 도 2의 도금 처리에 사용되는 제어 흐름도이다.
도 7은 반도체 웨이퍼에 원하는 비어를 형성할 레지스트 패턴을 형성한 상태를 도시하고 있는 개략적인 단면도이다.
도 8는 도 7의 레지스트 패턴에 따라 반도체 웨이퍼에 비어를 형성한 상태를 도시하고 있는 개략적인 단면도이다.
도 9는 도 8의 반도체 웨이퍼로부터 레지스트를 제거한 상태를 도시하고 있는 개략적인 단면도이다.
도 10은 도 9의 반도체 웨이퍼에 원하는 배선 라인을 형성할 레지스트 패턴 을 형성한 상태를 도시하고 있는 개략적인 단면도이다.
도 11은 도 10의 레지스트 패턴에 따라 반도체 웨이퍼에 배선 패턴을 형성한 상태를 도시하고 있는 개략적인 단면도이다.
도 12는 도 11의 반도체 웨이퍼로부터 레지스트를 제거한 상태를 도시하고 있는 개략적인 단면도이다.
도 13는 도 12의 반도체 웨이퍼에 시드층을 형성한 상태를 도시하고 있는 개략적인 단면도이다.
도 14는 도 13의 반도체 웨이퍼의 비어와 배선 라인에 금속이 매립된 상태를 도시하고 있는 개략적인 단면도이다.
도 15는 도 14의 반도체 웨이퍼로부터 과잉의 금속막과 시드층의 일부를 제거한 상태를 도시하고 있는 개략적인 단면도이다.
도 16는 도 15의 반도체 웨이퍼로부터 배리어 금속층의 일부를 제거한 상태를 도시하고 있는 개략적인 단면도이다.
도 17은 도 1의 피처리체의 전극의 위치에 대한 변형 형태를 도시하고 있는 개략적인 단면도이다.
도 18은 무패턴 팁으로부터 금속막을 제거한 경우의 전압 값과 전류 값의 변화를 도시하고 있는 도면이다.
도 19는 무패턴 팁으로부터 금속막을 제거한 경우의 전압 값과 전류 값의 변화를 도시하고 있는 도면이다.
도 20는 도금 처리 장치를 구비한 도금 처리 시스템의 개략도이다.
도 21은 도금 처리 장치를 구비한 다른 도금 처리 시스템의 개략도이다.
도 22는 오버 폴리싱의 결함으로서 디싱 및 침식을 설명하기 위한 개략적인 단면도이다.
이하, 본 발명에 대한 일 실시 형태를 도 1 내지 도 21을 참조하여 설명하겠다. 이들 도면 중에서 도 1 및 도 2는 본 발명의 도금 처리 방법 및 도금 처리 장치를 원리적으로 설명하기 위한 개념도이며, 도 7 내지 도 16은 본 발명의 도금 처리 방법 및 도금 처리 장치를 실제의 다마신 공정에 적용한 경우의 반도체 웨이퍼의 단면 구조의 변화를 순차적으로 설명하기 위한 도면이다. 또한, 각 도면에 있어서 동일한 참조 부호는 동일한 부재를 나타내고 있으며, 이들에 대한 중복 설명은 생략한다.
도 1 및 도 2는 도금 처리 장치(100)를 보여주고 있다. 이 도금 처리 장치(100)는 도금 처리의 대상인 피처리체(10)와, 이 피처리체(10)에 접속된 전극(12a)과, 상기 피처리체(10)에 대향하여 설치된 전극판(20)과, 이 도금 처리에 필수적인 금속 이온을 함유하고 있는 용액으로 충전되어 피처리체(10)와 전극판(20)이 침지되는 셀(30)과, 직류 전원(40)과, 전류의 방향을 전환하는 스위치(50)와, 이 스위치의 동작을 제어하는 제어 유닛(60)을 구비하고 있다. 이 도금 처리 장치(100)는 다마신 공정에 적용할 수 있지만, 피처리체(10)는 반도체 웨이퍼에만 한정되는 것이 아니다. 이하, 도금 처리 장치(100)를 다마신 공정에 적용한 경우에 관해서 설명한다.
상기 피처리체(10)는 본 실시 형태에서는 반도체 웨이퍼이며, SiO2, SiOF 등의 절연막(14)과 배선용 금속(16)을 구비한다. 피처리체(10)에는 전극(12a)이 접속되며, 이 전극(12a)은 도금막의 형성[즉, 금속막(16)의 석출피막], 과잉 도금막의 제거 및 웨이퍼 표면(A)에 형성된 도금막의 두께의 측정에 사용된다. 도금막의 형성 공정에서는, 원하는 배선 패턴이 표면에 형성되는 절연막(14)에 금속(16)이 필요 이상으로 도포된다. 금속(16)의 "필요한" 양은 절연막(14)에 형성된 콘택트홀을 채우기에 필요, 충분한 양과 동일하다.
이하, 다마신 공정 등의 반도체 제조 공정에 있어서, 도 1 및 도 2의 도금 처리 방법 및 도금 처리 장치를 적용하기 전의 처리 순서에 관해서 도 5, 도 7 내지 도 13을 참조하여 설명한다. 여기서, 도 5는 피처리체(10)에 실시되는 처리의 흐름도이며, 도 7 내지 도 13은 도 5의 각 단계에서 피처리체의 단면을 도시하고 있는 도면이다. 또한, 도 1 및 도 2는 원칙적으로 도금 처리 방법 및 도금 처리 장치를 원리적으로 설명하는 도면이고, 따라서 이들 도면의 피처리체(10) 및 콘택트 홀(15)의 형상은, 도 7 내지 도 16에 도시되어 있는 피처리체(1Oa ∼ 1Oc)의 형상과 다르다.
도 5 및 도 7를 참조하면, 우선 웨이퍼(10a)에 원하는 비어(bier)를 형성하기 위한 레지스트(18a)를 형성한다(단계 1002). 최초에, 금속층(16a), SiN 층(19) 및 절연막(14)을 갖는 웨이퍼에 감광성 수지로 이루어지는 포토레지스트(photoresist)를 도포한다. 당업계에서 주지된 마스킹 장치를 사용하여 상기 레지스트(18a)를 노광시킨다. 절연막(14)의 경우, 예컨대, SiO2가 사용된다. 금속층(16a)의 경우, 예컨대, Cu, Au, Pt와 같은 화학 원소가 사용된다. SiN 막(19)은, 예컨대 금속층(16a)에 Cu를 사용한 경우에, 후술하는 산소를 사용하는 애싱 공정(ashing process)에서 Cu의 산화 방지를 고려하여, Cu의 노출을 방지하기위해서 부가된다. 마스크에는, 예컨대, 크롬이나 산화크롬을 패턴으로 한 하드마스크(hard mask)가 사용된다. 노광은 밀착 노광(contact exposure) 및 투영 노광(projection exposure) 중의 어느 것이라도 좋다. 노광된 포토레지스트를 현상함으로써 노광부 또는 비노광부가 현상액에 용해되기 때문에, 노광부 또는 비노광부의 레지스트층이 제거되며, 이에 따라 레지스트(18a)가 도 7에 도시한 바와 같이 형성된다. 패턴 형성은 리소그래피 기술로서 당업계에서 주지되어 있고, 따라서 자세한 설명은 생략한다는 점에 유의하라.
도 5 및 도 8에 도시되어 있는 바와 같이, 도 7의 레지스트(18a)를 사용하여 건식 에칭을 실시하여, 비어(15a)를 절연막(14)에 형성한다(단계 1004). 레지스트(18a)는 건식 에칭하고 싶지 않은 영역을 덮는 보호막(마스크)으로서 역할을 한다. 본 실시 형태에 따르면, 정확한 에칭을 고려하여, 예컨대 이방성 에칭으로 SiN 막(19)까지 절연막(14)을 에칭한다.
도 5와 도 9에 도시되어 있는 바와 같이, 비어(15a)를 갖는 웨이퍼(10b)로부터 레지스트(18a) 및 금속층(16a)의 표면의 SiN을 제거한다(단계 1006). 레지스트(18a)의 제거는 상술한 바와 같이, 건식 에칭 기술의 하나인 애싱(ashing)에 의해 실시된다. 이 애싱에서는, 산소 라디컬(radical)을 이용하여 레지스트(18a)를 제거한다. 산소 라디컬의 발생 장치로서 플라즈마 장치나 오존 분해 장치가 이용된다. 이 레지스트(18a)는 탄소, 수소, 산소를 구성 요소로 하기 때문에, 상기 장치에 의해 생성된 현저한 반응성의 산소 라디컬을 접촉시킴에 따라 상기 레지스트(18a)는 이산화탄소 및 수증기로서 제거될 수 있다.
다음에, 도 5 및 도 10에 도시되어 있는 바와 같이, 웨이퍼(10b)에 원하는 배선 라인을 형성하기 위한 레지스트 패턴을 우선 형성한다(단계 1008). 이 단계 1008에서는, 원하는 배선 라인의 레지스트(18b)를 형성하는 것이 단계 1002와 유사하게 실시된다.
다음에, 도 5 및 도 11에 도시되어 있는 바와 같이, 도 10의 레지스트(18b)를 사용하여 건식 에칭을 실시하여, 절연막(14)에 배선 라인(15b)을 형성한다(단계 1010). 이 레지스트(18b)는 건식 에칭하고 싶지 않은 영역을 덮는 보호막(마스크)으로서의 역할을 한다. 이 단계 1010는 단계 1004와 유사하게 실시된다. 그 결과, 절연막(14)에는 도 10에 도시되어 있는 비어(15a)와 배선 라인(15b)이 형성된다. 배선 라인(15b)을 생성할 때, 비어(15a)의 형상을 파괴하지 않도록 절연막(14)을 제거하는 것이 필요하다.
도 5 및 도 12에 도시되어 있는 바와 같이, 배선 라인(15b)을 갖는 웨이퍼(10c)로부터 레지스트(18b)를 제거한다(단계 1012). 이 레지스트(18b)의 제거는 건식 에칭 기술의 하나인 애싱에 의해 실시된다. 이 단계 1012는 단계 1006과 유사하게 실시된다. 이 후에, 비어(15a)와 배선 라인(15b)에 금속(16b)이 매립될 수 있지만, 선택적으로는 이에 앞서 도 12에 도시되어 있는 바와 같이, 금속(16b)이 절연막(14) 및 하부의 금속층(16a) 속으로 확산하는 것을 방지하는 배리어 금속층(11)을 형성해도 좋다(단계 1014). 배리어 금속층(11)용으로는, TiN 계열 또는 탄탈 질화물을 대표하는 Ta 계열의 재료가 사용될 수 있다. 배리어 금속층(11)의 형성은 당업계에 주지된 어떠한 방법을 사용할 수 있기 때문에, 여기서는 자세한 설명은 생략한다는 점에 유의하라.
다음에, 도 5 및 도 13에 도시되어 있는 바와 같이, 배리어 금속층(11)의 위에 시드층을 형성한다(단계 1016).
다음에, 도 5 및 도 14에 도시되어 있는 바와 같이, 웨이퍼(10c)의 비어(15a)와 배선 라인(15b)에 금속(16b)을 매립하는 금속 도금을 실시한다(단계 1018). 도 14의 웨이퍼(10c)는 도 1에 도시되어 있는 피처리체(10)에 해당한다. 금속(16b)은 웨이퍼(10c)의 표면[즉, 도 1의 피처리체(10)의 표면(A)] 전체에 걸쳐 과도하게 퇴적되어 있다.
금속(16b)을 매립하는 방법은 다양하게 분류되지만 건식 성막 방법과 습식 성막 방법으로 대별된다. 예를 들면, 건식 성막 방법에는 CVD(화학적 기상 증착법) 및 PVD(물리적 기상 증착법)이 있다. CVD 및 PVD에 따르면, 박막 재료를 구성하는 원소로 이루어지는 가스를 웨이퍼(10c)에 공급하면, 기상 상태에서 또는 웨이퍼(10c) 표면에서 화학 반응이 일어나서 원하는 박막을 형성하는 방법이다. 예를 들면, 습식 성막 방법에는 도금 방법(즉, 전해 도금법과 무전해 도금법)이 있다. 이들 가운데 무전해 도금법은 목적 금속 이온을 포함하고 있는 용액에 피처리체를 단순히 침지하는 경우에 해당한다. 본 발명은 이들 성막 방법 중의 어느 한가지 방법의 적용을 배제하는 것은 아니지만, 후술하는 실시 형태에서 도 1의 도금 처리 장치(100)를 이용한 전해 도금법에 의해 도 14에 도시되어 있는 피처리체가 생성된다.
도 1 및 도 6을 참조하여, 도 14에 도시되어 있는 금속막(16b)의 형성에 적용 가능한 전해 도금법에 관해서 설명한다. 여기에서, 도 6은 도 1 및 후술하는 도 2의 도금 처리에 사용되는 흐름도이다. 여기에서는, 금속막(16b)으로서 Cu가 사용된다. 전해 도금법이란 목적 금속 이온을 포함하고 있는 용액에 피처리체를 침지하고, 이것을 환원 반응이 일어나는 전극을 캐소드로 하는 한편, 적당한 가용성 또는 불용성의 애노드(산화 반응이 일어나는 전극)와의 사이에 순방향 직류를 흘려 피처리체의 표면에 목적 금속의 막을 전해 석출하는 방법이다.
전해 도금법에서는 도금막을 형성하는 도중에 역방향 전류를 일시적으로 공급하여 피처리체의 콘택트 홀에서 연유하는 요철의 발생을 방지하는 기술이 이미 제안된 적이 있으며, 이 요철은 평탄한 도금막을 반도체 웨이퍼에 형성하는 것을 불가능하게 한다(예컨대, 일본 특허 공개 제2652277호 및 일본 특허출원 공개 제1990-61143호). 이러한 공개된 기술은 볼록부에 전계가 집중하기 쉬운 성질을 이용하여, 역방향 전류를 걸어 볼록부의 도금막을 전리(역도금)함으로써 수용액 중으로 용해시키는 것이다. 따라서, 이 기술은 도 1의 피처리체(10)를 형성하기 위해[세부적으로는, 도 1의 피처리체(10)를 형성하기 전에] 역방향 전류를 사용하고 있는 반면에, 도 2에 의거하여 설명된 본 발명의 도금 처리 방법에서는 도 1의 피처리체(10)를 형성한 후에 역방향 전류를 사용하고 있는 것에 유의해야 한다.
전해 도금법은 도 1의 도금 처리 장치(100)에 의해 실시될 수 있다. 우선, 예컨대 황산구리 용액[즉, 셀(30)]에 피처리체(10)와 직류 전극판(20)을 대향 상태로 침지시킨다. 계속해서, 피처리체(10)에 전극(12a)을 부착하여 이것을 캐소드(음극)로 하고 전극판(20)을 애노드(양극)로 하여, 도 3에 도시한 바와 같이, 순방향 전류를 흘린다. 이 후에, 제어 유닛(60)은 피처리체(10)의 표면에 목적 금속막(16)을 전해 석출할 수 있도록 스위치(50)를 제어한다(단계 1102).
전극(12a)은 CVD, PVD 또는 기타의 방법에 의해 형성될 수 있다. 도 1은 피처리체의 일부에 전극(12a)을 설치한 경우의 예시적인 선도이지만, 실제로는 도 13에 도시한 바와 같이, 금속으로 이루어진 시드층(12c)을 피처리체 전체 표면을 통해 통전 가능해지는 두께가 되도록 PVD, CVD 또는 기타 방법에 의해 형성한다. 이러한 방식으로, 배리어 금속층(11) 상에 전극으로서의 시드층(12c)을 피처리체 전체 표면에 걸쳐 형성할 수 있다. 도 12의 배리어 금속층(11)이 제공되는 경우에, 이러한 배리어 금속층(11)은 전극(12a)을 대신해서 사용될 수도 있다는 점에 주의하라. 즉, 이러한 변형 형태에 의해 배리어 금속층(11)에 전류가 흐를 수 있다. 선택적으로는, 도 17에 도시되어 있는 바와 같이, 전극(12a)은 전극(12b)에 의해 치환될 수 있다. 도 17은 전극(12b)의 위치가 다른 도금 처리 장치(100)의 개략도이다. 전극(12b)은 피처리체(10)의 바닥에 부착되어 있어서, 피처리체(10)를 통과하는 전류값은 제어 유닛(60)에 전달된다. 전극(12a)은 도금막의 형성 및 제거 양자 모두에 사용된다. 또한, 전극(12a)은 도금막의 두께의 측정에도 사용될 수 있다.
전극판(20)은 도금막 생성시에 양극으로서 작동하여 산화 반응을 일으킨다. 본 실시 형태는 구리(Cu) 도금이기 때문에, 양극으로서 Cu를 사용하는 것이 바람직하다. 양극에서는 Cu 전극에 있는 각각의 Cu 원자는 용해하면서 두개의 전자를 방출하여 Cu2+가 되는 반응이 일어난다.
상기 셀(30)은 도금될 목적 금속을 함유하고 있는 용액(도금액)으로 충전되어 있다. 본 실시 형태는 황산구리 용액이기 때문에, 이 용액속에서 황산구리가 이온화되어 각각 Cu2+와 SO4 2-로 된다. 이 Cu2+는 음극에 의해 환원되어 2개의 전자와 반응하여 석출물로서 Cu를 형성한다. 도금액으로서의 황산구리는, Cu 성분은 목적 금속을 형성하지만, 황산 성분은 전기 전도성을 높여 균일한 전착성을 향상시키는 작용을 한다. 도금액은 염소나 첨가제를 추가로 함유한다. 정해진 양의 염소 성분은 광택성 및 양극의 가용성 양자 모두를 촉진시키는 작용제로서 역할을 하지만, 첨가제는 석출물로서의 Cu 원자의 결정의 미세화, 균일한 전착성 향상, 및 피처리체 내부 응력을 경감시키는 기능이 있다. 기타 도금액으로서는, Ni+, Fe+, 등을 가진 다양한 용액이 존재한다.
직류 전원(40)에는 양극과 음극이 설치되어 있다. 정해진 순방향 전류를 공급하는 경우, 환언하면, 도금막을 생성하는 경우, 전극판(20)은 산화 반응이 일어나는 양극을 형성하지만, 피처리체(10)는 환원 반응이 발생하는 음극을 형성한다. 따라서, 전원(40)의 양극을 전극판(20)에 접속시키고, 또한 음극을 피처리체(1O)에 접속시킨다. 세부적으로는, Cu2+으로부터 Cu 원자로의 환원 반응은 음극에서 수행되고, Cu 원자로부터 Cu2+로의 산화 반응은 양극에서 수행되고 있다. 따라서, 음극에서는 피처리체(10)의 표면이 Cu 원자의 도금막으로 도포된다.
상기 도금 처리 장치는 스위치(50)가 설치되어 있기 때문에, 피처리체(10)와 전극판(20)의 극성을 자유롭게 변환시킬 수 있다. 피처리체(10)에 금속막(16)을 석출시키는 경우, 상기 스위치(50)의 작동은 전극(12a)과 전극판(20)의 극성이 상술한 바와 같이 설정되도록 제어된다. 그 결과, 음극인 피처리체(10)의 표면(전극판과 대향하고 있는 쪽)에서는 환원 반응이 일어나 이온화된 구리 이온(Cu2+)이 음극으로부터 발생하는 2개의 전자(e-)와 반응하여 단상(單相)의 Cu가 석출하여 피처리체(10)의 표면을 구리로 도금하게 된다.
금속막(16)은 콘택트 홀(15)의 형상과 치수에 상관없이, 평탄한 상면(17)을 가지는 것이 바람직하다. 왜냐하면, 상면(17)이 평탄화되는 경우에, 도 12에 의거하여 설명된 도금 처리에 의해 금속막(16)이 균일하게 제거될 수 있기 때문이다. 금속막(16) 상면(17)의 평탄화에 대해서는 당업계에서 수많은 방법이 이미 제안된 적이 있다. 이 실시 형태에서도 피처리체에 대해 이들 방법 중 어느 하나를 적용하는 것이 가능하다.
제어 유닛(60)은 도금 처리 시간, 도금 처리 전류의 값 등을 측정함으로써 표면(A)에 석출되는 금속막(16)의 두께를 직접 또는 간접으로 검출할 수 있다. 도금 처리 시간(도금 처리의 개시후 경과한 시간) 및 도금 처리 전류에 의해 금속막(16)의 두께를 검출하는 경우에, 미리 시뮬레이션(simulation)에 의해 얻은 데이터를 이용하는 것이 가능하다. 일반적으로, 금속막(16)의 막 두께가 얇을수록, 전류 값은 더 낮게 되는 것으로 예상된다. 이러한 시뮬레이션은 금속 이온의 농도, 용액의 온도, 습도 등의 변수를 고려하여 실시될 것이다.
제어 유닛(60)은 절연막(14)의 모든 콘택트 홀(15)이 금속막(16)으로 충전되고, 또한 표면(A)이 정해진 두께의 금속막(16)으로 덮히고, 바람직하게는 표면(17)이 거의 평탄화될 수 있는 것으로 판단한 경우(단계 1104), 다음에 제어 유닛(60)은 도 3에 도시되어 있는 바와 같이 역방향 전류를 공급하여 절연막(14)의 표면(A)에 형성된 금속막(16) 중의 적어도 일부를 제거하도록 스위치(50)를 제어한다(단계 1106). 이하, 이 제거 공정에 관해서 도 2 ∼ 도 6, 도 15 및 도 16을 참조하여 설명한다. 여기에서, 도 2는 본 발명의 도금 처리 방법을 실시하는 도금 처리 장치(100)의 개략적인 단면도이다.
전해 도금법이 실시된 피처리체(10)의 표면(A) 상에는 과잉의 Cu 막(16)이 퇴적된다. 종래 기술에서는, 금속막(16)이 CMP 방법에 의해 제거되기 때문에 도 1 또는 도 14에 도시되어 있는 피처리체(10)(10c)를 도 16에 도시한 바와 같이 평탄화하는 것이 실시되었다. 그러나, 이 CMP 방법은 슬러리 등의 화학 연마제, 연마 패드 등을 사용하여 기계적으로 평탄화하는 방법이기 때문에, 도 22에 의거하여 설명되었듯이 절연막(14)도 불가피하게 연마된다. 그 결과, 절연막(14)의 표면(A)에는 불리한 스크래치(미소한 절삭부), 디싱, 침식이 발생하며, 이는 도 16에 도시한 바와 같은 이상적인 평탄면과는 거리가 멀다.
본 발명의 도금 처리 방법에 따르면, 금속막(16b)의 전부 또는 일부 제거를 위해 도금 처리 장치(100)에 역방향 전류를 인가하는 것이 도 5에 도시하는 평탄화 공정(단계 1020)에서 실시되는 동안에, 이에 의해 표면(A)의 평탄화를 달성하였다. 도 1의 도금 처리 방법에서는, 피처리체(10)의 콘택트 홀(15)에만 금속을 석출시키 도록 도금 처리를 제어하는 것은 곤란하다. 그러나, 일단 피처리체(10)의 표면(A)에 과잉량의 금속막(16)이 형성되면, 그 표면(17)을 대체로 평탄하는 것은 비교적 용이하다. 그때, 본 발명자는 도 2의 도금 처리 방법에서 역방향 전류를 인가함으로써 거의 평탄화된 표면(17)으로부터 금속막(16)을 균일하게 제거하는 것이 가능한 것을 발견했다. 도 22와 비교하여 본 발명의 예시적 효과를 설명하기 위해서, 도 4는 도 1의 도금 처리 장치에 의해 피처리체(10)에 형성되는 도금막을 예시하고 있다.
도 1에 있어서, 제어 유닛(60)에 의해 전극(12a)과 전극판(20) 사이에 역방향 전류가 흐를 수 있도록 스위치(50)를 제어하는 경우(도 6의 단계 1106), 도 2에 도시한 바와 같이, 전극판(20)은 양극에서 환원 반응을 일으키는 음극으로 변화는 한편, 피처리체(10)는 음극에서 산화 반응을 일으키는 양극으로 변한다. 그 결과, 생성된 도금막은 Cu로부터 Cu2+로의 산화에 의해 용액 속으로 재용해됨으로써, 표면(A)에 퇴적한 금속막(16)의 두께를 감소시킨다. 전극(12a)은 도 2에서 피처리체(10)의 좌우측에 배열되어 있고, 따라서 전극(12a) 바로 아래에 있는 막으로 인하여 전류 값을 검출하는 것이 가능하다. 피처리체(10)의 전류 값은 막 두께의 감소에 비례하여 감소하기 때문에, 원하는 막 두께가 되었을 때에 흐르는 전류 값을 미리 산출함으로써 그 막 두께를 제어할 수 있다. 이러한 제어는, 예컨대 전류계에 접속된 제어 유닛(60)에 의해서 행해진다.
도 6를 참조하면, 제어 유닛(60)은 피처리체(10) 상의 금속막(16)의 두께가 정해진 두께(예컨대, 전류 방향을 전환하기 이전의 두께의 약 10분의 1)에 도달한 것을 전류 값, 시간 경과 및 기타 변수에 의해 직접 또는 간접으로 판단하는 경우(단계 1108), 도금 처리를 종료한다.
도 2의 도금 처리가 피처리체(10)의 표면(A) 상에 금속막(16)이 없어질 때까지 실시되면, 도 5의 평탄화 처리(단계 1020, 단계 1022)도 종료된다. 이 경우, 금속막의 제거로 인하여, 전압의 급상승과 전류의 감소가 관찰될 수 있다. 도 18 및 도 19는 이러한 현상을 보여주고 있는데, 도 18에서는 노패턴 칩의 경우를 예시하고 있고, 도 19에서는 패턴 칩의 경우를 예시하고 있다. 이들의 실험에서는, 사용하는 황산구리 용액의 IV 곡선으로부터 적절한 전류 값인 0.14㎃를 구하여, 이러한 정전류 값으로 도금 처리를 행하였다는 것에 주의하라. 이들 도면으로부터 명백한 바와 같이, 금속막의 제거에 의해 저항 값이 급증하여 전압이 급격히 상승하면서 전류가 급감소하고 있는 것을 이해할 것이다. 따라서, 전압 및 전류 양자 모두, 또는 어느 하나를 검출함으로써 금속막 제거의 종점을 검출할 수 있고, 이에 의해 제거 공정을 제어 유닛(60)으로 제어할 수 있다.
이 경우에, 도 2에 도시되어 있는 도금 처리(도 6의 단계 1106 및 단계 1108)는 종래의 모든 CMP 방법을 대체하고 있다. 따라서, 이러한 도금 처리의 결과, 오버 폴리싱이 전혀 없는 고품질의 반도체 웨이퍼를 제공할 수 있다.
한편, 도 2에 도시되어 있는 도금 처리는 피처리체(10) 상의 금속막(16)의 두께가 스위치(50)의 전환에 앞서 그 두께의 약 10분의 1에 도달한 시점에서 종료하면(단계 1108), 도 2에 도시되어 있는 도금 처리는 종래의 CMP 방법의 일부를 대체하고 있다는 것을 의미한다. 이 경우에, 도 5의 평탄화 처리(단계 1020, 단계 1022)는, CMP, 에칭, 습식 화학적 처리(wet-chemical treatment) 등에 의해 지속된다. CMP 방법에 관해서 말하면, 예컨대 CMP 장치는 회전판과, 회전판에 설치된 패드와, 회전판에 피처리체(10)를 가압하는 수단과, 패드에 연마제(슬러리)를 적하하는 수단을 구비하고 있다. CMP 방법은 당업계에서 알려져 있는 어떠한 기법을 사용할 수 있기 때문에, CMP 방법에 대한 자세한 설명은 생략하기로 한다. 습식 화학적 처리에 있어서는, 피처리체(10)를 화학 용매에 침지함으로써(금속 가용성 용액에 도금 웨이퍼를 침지함으로써), 과잉 도금막이 제거될 수 있다. 이러한 방식으로, 도 2의 도금 처리를 중단하는 장점은 콘택트 홀(15) 내의 금속이 재용해하는 것을 방지하는 배려에서 생길 수 있다. CMP 방법을 선택한 경우 조차도, 도 1의 피처리체(10)에 대한 CMP의 적용과 비교하여, 도 2의 피처리체(10)에 대한 CMP의 적용에 의해 오버 폴리싱이 현저하게 개선될 수 있으며, 이는 피처리체의 현저하게 감소된 연마량 때문이다. 그 결과, 도 1의 피처리체(10)에 CMP를 행하는 경우와 비교하여, 고품질의 반도체 웨이퍼를 제공할 수 있다.
도 20은 도금 처리 장치(100)를 구비하는 도금 처리 시스템(200)의 개략도이다. 본 실시 형태에서는, 피처리체(10)가 반도체 웨이퍼이고, 전술한 황산구리 도금액이 이 웨이퍼에 사용되는 경우에 관해서 설명한다. 도 20에 도시되어 있는 바와 같이, 도금 처리 시스템(200)은 반도체 웨이퍼(10)를 지지하여 미리 결정된 위치로 반송하는 반송 장치(202)와, 웨이퍼(10)의 표면에 Cu 도금막을 각각 생성 및 제거할 수 있는 도금 처리 장치(100)와, 도금막이 형성된 웨이퍼(10)를 세정하는 세정장치(204)와, 세정된 웨이퍼(10)를 건조하는 건조 장치로서의 스핀 건조기(206)를 구비하고 있다. 본 실시 형태의 도금 처리 시스템(200)에는, 2개 쌍의 도금 처리 장치(100) 및 세정 장치(204)와, 1개의 스핀 건조기(206)가 설치되고 있고, 도금 처리 장치(100), 세정 장치(204), 스핀 건조기(206)는 일렬로 배치되어 있다. 도금 처리 시스템의 변형 형태에는, 예컨대 3개의 도금 처리 장치(100)와, 2개의 세정 장치(204)가 설치되어 있다. 다시 말해서, 도금 처리 장치(100)는 항상 세정 장치(204)와 조합한 상태로 설치되어 있지 않다. 이들 장치의 개수는 피처리체에 요구되는 도금 조건에 따라 변한다.
상기 장치 외에도, 이 도금 처리 시스템(200)에는 웨이퍼(10)용 반입구(208a) 및 반출구(208b)를 갖는 카세트 스테이션(208)도 설치되어 있다. 이러한 카세트 스테이션(208) 내에는, 복수 매의 웨이퍼(10), 예컨대, 25매의 웨이퍼를 수납하는 카세트(210)가 수용되어 있다. 또한, 도금 처리 장치(100), 세정 장치(204), 스핀 건조기(206)의 각 장치와, 카세트 스테이션(208)의 사이에는, 레일(212)이 부설되어, 이들 레일(212) 상에는, 반송 아암(214)을 갖는 반송 장치(202)가 설치되어 있다.
동작시에는, 우선 반송 장치(202)를 카세트 스테이션(208)의 반입구(208a)에 수용된 카세트(210)의 앞까지 이동시켜, 반송 아암(214)의 흡착 기구에 의해 카세트(210) 내의 웨이퍼(10)를 흡착 유지한다. 반송 장치(202)는 웨이퍼(10)를 유지한 상태로 도금 처리 장치(100)의 앞까지 이동하여, 도금 처리 장치(100) 내에 웨이퍼(10)를 수용한다. 상술한 바와 같이, 웨이퍼(10)에 도금막의 형성을 완료한 후에, 이 웨이퍼(10)는 반송 아암(214)에 의해 흡착 이동되어, 세정 장치(204) 내에 수용된다. 또한, 도금액을 제거한 후의 세정된 웨이퍼(10)는 반송 아암(214)에 의해 흡착된 상태로 상하 반전되고 나서 이동되어 스핀 건조기(206) 내로 반송된다. 이어서, 스핀 건조기(206) 내에서 건조된 웨이퍼(10)는 반송 아암(214)에 의해 흡착되어, 카세트 스테이션(208)의 반출구(208b)에 수용된다. 이러한 방식으로, 웨이퍼(10)는 마지막으로 카세트(210) 내에 수납된다.
스핀 건조기(206)는 세정 장치(204)와 독립적으로 설치되어 있지만, 이러한 구조에 한정될 필요는 없으며, 따라서 이 세정 장치는 피처리체를 세정 및 건조하는 세정 건조 장치(252)로 대체될 수 있다. 예컨대, 도 21에 도시되어 있는 바와 같은 도금 처리 시스템(250)도 설치될 수 있다. 이 도금 처리 시스템(250)은 도금 처리 장치(100) 외에도, 세정 장치(204)와 스핀 건조기(206)를 대신하여 세정 건조 장치(252)를 구비하고 있다. 또한, 이 도금 처리 시스템(250)은 도금막의 막 두께를 측정 및 계산하는 기능을 갖는 장치(254)와, 배리어 금속 에칭의 종점을 검출하는 기능을 갖은 배리어 금속 에칭용 배스(256)와, 어닐링을 실시하는 어닐링 장치(258)를 추가로 구비하고 있어서, 더욱 효과적으로 정해진 처리를 달성할 수 있다.
본 발명의 실시 형태를 첨부 도면을 참조로 하여 설명했지만, 본 발명은 전술한 실시 형태에만 한정되지 않고, 따라서 발명의 요지의 범위 내에서 여러가지 변형 및 변경이 가능하다.
예컨대, 도 3의 음의 전류는 정전류 값을 가지고 있지만, 이 전류는 음의 값의 범위 내에서 전류 값이 변동하는 펄스 전류로도 대체될 수 있다. 도 3의 양의 전류에 관해서도 동일하게 말할 수 있다.
도 1 또는 도 2에 도시되어 있는 도금 처리 장치(100)는 전해액으로서 황산구리 용액을 사용하고 있지만, 전해액으로서는 황산구리 용액에 한정될 필요는 없다. 예를 들면, 인산을 포함한 용액도 사용될 수 있고, 게다가 초산, 질산, 염산 가운데 어느 하나를 포함한 용액으로 대체될 수 있다.
황산구리 용액, 인산 용액, 초산 용액, 질산 용액, 염산 용액 가운데 어느 하나를 전해액으로서 사용하는 경우에, 각각의 전해액에 대응하는 IV 곡선으로부터 구할 수 있는 적절한 전류 값을 데이타 베이스에 저장할 때, 사용하는 전해액에 따라서 대응하는 전류 값이 데이터 베이스로부터 호출될 수 있다. 이와 같이 하면, 사용하는 전해액에 대응하는 전류 값에서 처리가 실시될 수 있다. 또한, 전압 및 전류 각각의 값을 연속적으로 검출함으로써, 도금막을 제거할 때의 종점이 용이하게 검출될 수 있다.
또한, 도 20 또는 도 21에 도시되어 있는 바와 같이 도금 처리 시스템에 도금 처리 장치(100)가 2개(또는, 그 이상)인 경우, 도금막을 제거하기 위해 제2 도금 처리 장치에 역방향 전류를 공급하는 상태에서 순방향 전류가 제1 도금 처리 장 치로 공급되어 피처리체에 도금막을 형성할 수 있다. 게다가, 제1 도금 처리 장치와 제2 도금 처리 장치에 사용하는 전해액을 서로 다르게 하더라도 좋다. 예를 들면, 제1 도금 처리 장치는 황산구리 용액을 사용하는 반면에, 제2 도금 처리 장치는 인산을 포함하고 있는 전해액을 사용할 수도 있다.
또한, 상기 피처리체(10)와 전극판(20)에 역방향 전류를 흘림에 따라 피처리체(10)에 형성된 금속막의 일부를 제거하는 방법은 배리어 금속층(11)을 제거하는 경우에도 역시 적용될 수 있다. 도 16의 도금 처리 시스템(200)에서는, 배리어 금속을 처리하기 위해 에칭용 배스가 설치될 수도 있다.
전술한 바와 같이, 본 발명의 도금 처리 방법 및 장치에 따르면, 역방향 전류의 사용에 의해 피처리체의 표면에 손상을 입히는 일없이 과잉의 금속막을 제거할 수가 있기 때문에, 연마에 기인하는 오버 폴리싱의 가능성이 감소 또는 제거될 수가 있고, 이에 의해 고품질의 도금 처리를 제공할 수 있다.

Claims (24)

  1. 피처리체와 전극판을, 형성해야 할 금속막을 구성하는 금속과 동종의 금속 이온을 함유한 수용액 속에 침지하는 공정과,
    상기 피처리체와 상기 전극판을 통과하여 순방향 전류를 흐르게 하고, 상기 피처리체 상에 상기 형성해야 할 금속막을 구성하는 금속과 동종의 금속 이온에서 유래한 금속막을 형성하는 공정과,
    상기 순방향 전류를 측정하는 공정과,
    상기 측정된 순방향 전류에 의해, 상기 피처리체 상에 형성된 상기 금속막의 두께를 계산하는 공정과,
    상기 금속막의 계산된 두께가 미리 정해진 두께를 초과하고 있는지를 판단하는 공정과,
    상기 금속막의 두께가 상기 미리 정해진 두께를 초과하고 있다고 판단되었을 때, 상기 피처리체와 상기 전극판을 통과하여 역방향 전류를 흐르게 함으로써, 상기 피처리체 상의 금속막의 적어도 일부를 제거하는 공정
    을 포함하는 것을 특징으로 하는 도금 처리 방법.
  2. 제1항에 있어서, 상기 순방향 전류는 크기가 변화되는 전류인 것을 특징으로 하는 도금 처리 방법.
  3. 제1항에 있어서, 상기 역방향 전류는 크기가 변화되는 전류인 것을 특징으로 하는 도금 처리 방법.
  4. 제1항에 있어서, 상기 금속 이온은 구리 이온이고, 상기 피처리체는 복수 개의 컨택트 홀을 갖는 반도체 웨이퍼인 것을 특징으로 하는 도금 처리 방법.
  5. 제1항에 있어서, 상기 제거 공정은 미리 정해진 제2 두께까지 금속막을 제거하는 것을 특징으로 하는 도금 처리 방법.
  6. 제5항에 있어서, 상기 제2 두께는 상기 제거 공정 이전의 미리 정해진 두께의 1/10인 것을 특징으로 하는 도금 처리 방법.
  7. 제5항에 있어서, 상기 제거 공정 후 화학 기계적 연마에 의해 남은 제2 두께를 제거하는 공정을 더 포함하는 것을 특징으로 하는 도금 처리 방법.
  8. 제1항에 있어서, 상기 피처리체 상에 배리어 금속층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 도금 처리 방법.
  9. 제8항에 있어서, 상기 피처리체 상에 시드층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 도금 처리 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 황산을 함유한 수용액인 것을 특징으로 하는 도금 처리 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 인산을 함유한 수용액인 것을 특징으로 하는 도금 처리 방법.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 아세트산을 함유한 수용액인 것을 특징으로 하는 도금 처리 방법.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 질산을 함유한 수용액인 것을 특징으로 하는 도금 처리 방법.
  14. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 염산을 함유한 수용액인 것을 특징으로 하는 기재의 도금 처리 방법.
  15. 제1항에 있어서, 상기 방법의 모든 공정은 상기 수용액을 수용하는 동일한 전기 도금 셀 내에서 행해지는 것을 특징으로 하는 도금 처리 방법.
  16. 도금 목적의 금속 이온을 함유하는 수용액을 넣을 수 있는 셀과,
    상기 셀 내에 피처리체에 대향하여 설치된 전극판과,
    상기 전극판 및 상기 피처리체에 전류를 공급하는 전원과,
    상기 전극판 및 상기 피처리체에 공급되는 전류를 순방향 전류와 역방향 전류로 전환하는 스위치와,
    상기 전극판 및 상기 피처리체에 공급되는 전류를 측정하는 전류 측정 수단과,
    상기 전류 측정 수단에 의해 측정된 전류에 의해, 상기 피처리체 상에 형성된 상기 금속막의 두께를 계산하는 막 두께 계산 수단과,
    상기 막 두께 계산 수단에 의해 계산된 막 두께가 미리 정해진 두께를 초과하고 있는지를 판단하는 막 두께 판단 수단과,
    상기 피처리체 및 상기 전극판에 순방향 전류가 흐르도록 스위치를 설정함으로써, 상기 피처리체에 상기 금속 이온에서 유래한 금속막을 형성하고, 상기 막 두께 판단 수단에 의해 상기 금속막의 두께가 미리 정해진 두께 이상이라고 판단되면, 상기 피처리체 및 상기 전극판에 역방향 전류가 흐르도록 상기 스위치를 전환함으로써, 상기 피처리체 상의 금속막의 적어도 일부를 제거하는 제어부
    를 구비하는 것을 특징으로 하는 도금 처리 장치.
  17. 제16항에 있어서, 상기 순방향 전류는 크기가 변화되는 전류인 것을 특징으로 하는 도금 처리 장치.
  18. 제16항에 있어서, 상기 역방향 전류는 크기가 변화되는 전류인 것을 특징으로 하는 도금 처리 장치.
  19. 제16항에 있어서, 상기 금속 이온은 구리 이온이고, 상기 피처리체는 복수 개의 컨택트 홀을 갖는 반도체 웨이퍼인 것을 특징으로 하는 도금 처리 장치.
  20. 제16항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 황산을 함유한 수용액인 것을 특징으로 하는 도금 처리 장치.
  21. 제16항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 인산을 함유한 수용액인 것을 특징으로 하는 도금 처리 장치.
  22. 제16항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 아세트산을 함유한 수용액인 것을 특징으로 하는 도금 처리 장치.
  23. 제16항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 질산을 함유한 수용액인 것을 특징으로 하는 도금 처리 장치.
  24. 제16항에 있어서, 상기 금속 이온을 함유하는 수용액은 적어도 염산을 함유한 수용액인 것을 특징으로 하는 도금 처리 장치.
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