KR20060048646A - 스트레스 없는 버프용 방법 및 시스템 - Google Patents

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Abstract

기판 클리닝 방법은 기판을 수용하는 단계 및 그 기판의 상면에 스트레스-프리 클리닝 프로세스를 인가하는 단계를 포함한다. 기판은 실질적으로 장치 의존형 평면 비균일부 및 장치 독립형 평면 비균일부가 없는 상면을 포함한다. 또한, 상면은 제 1 재료 및 그 제 1 재료에 형성된 장치 구조를 포함하며, 그 장치 구조는 제 2 재료로부터 형성된다. 장치 구조는 노출된 장치 표면을 가진다. 장치 표면은 제 1 표면 거칠기를 갖는다. 또한, 기판을 스트레스 없이 클리닝하는 시스템을 설명한다.
반도체 기판, 배리어 층

Description

스트레스 없는 버프용 방법 및 시스템{METHODS AND SYSTEMS FOR A STRESS-FREE BUFF}
도 1a 는 통상의 반도체 기판을 나타내는 도면.
도 1b 는 반도체 기판의 세부 단면도.
도 1c 는 통상의 CMP 프로세스에 의해 발생될 수 있는 손상의 또 다른 예를 나타내는 도면.
도 1d 는 통상의 CMP 프로세스에 의해 발생될 수 있는 손상의 또 다른 상세도.
도 2a 는 본 발명의 일 실시형태에 따른 패터닝된 반도체 기판을 나타내는 도면.
도 2b 는 본 발명의 일 실시형태에 따라 부가된 부가층을 나타내는 도면.
도 3 은 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과적 (overburden) 부분을 나타내는 도면.
도 4a 는 본 발명의 일 실시형태에 따른 제 2 에칭 프로세스가 수행된 기판을 나타내는 도면.
도 4b 는 본 발명의 일 실시형태에 따른 배리어 제거 프로세스가 수행된 기판을 나타내는 도면.
도 5 는 본 발명의 일 실시형태에 따른 국부적 평탄화를 수행하기 위한 방법 공정들의 흐름도.
도 6a 내지 도 6d 는 본 발명의 일 실시형태에 따른, 국부적 균일부을 증가시키기 위하여 기판에 인가되는 화학적 변환 프로세스 및 에치-백 프로세스의 시퀀스를 나타내는 도면.
도 7 은 본 발명의 일 실시형태에 따른, 국부적인 균일부를 증가 시키기 위하여 기판에 인가되는 화학적 변환 프로세스 및 에치-백 프로세스의 방법 공정들의 흐름도.
도 8 은 본 발명의 일 실시형태에 따른 전체적인 비균일부을 교정하기 위한 방법 공정의 흐름도.
도 9 는 본 발명의 일 실시형태에 따른, 실질적으로 제거되고 평탄화된 과적 부분을 나타내는 도면.
도 10 은 본 발명의 일 실시형태에 따른, 기판의 상층 영역의 상세도.
도 11a 은 본 발명의 일 실시형태에 따른, 스트레스 없이 평탄화된 기판의 상세도.
도 11b 는 본 발명의 일 실시형태에 따른, 린싱 (rinsing) 시스템의 일례를 나타내는 도면.
도 11c 는 본 발명의 일 실시형태에 따른, 로우 다운 포오스 CMP 시스템의 개략도.
도 12a 는 본 발명의 일 실시형태에 따른, 예시적인 기판 프로세싱 공정을 수행하는 근접 헤드를 나타내는 도면.
도 12b 는 본 발명의 일 실시형태에 따른, 근접 헤드의 일부의 평면도.
도 13a 는 본 발명의 일 실시형태에 따른, 예시적인 근접 헤드를 나타내는 도면.
도 13b 는 본 발명의 일 실시형태에 따른, 근접 헤드 및 근접 헤드에 의해 형성된 메니스커스의 단면도.
도 14 는 본 발명의 일 실시형태에 따른, 기판을 스트레스 없이 프로세싱하는 경우에 수행되는 방법 공정들을 나타내는 흐름도.
도 15 는 본 발명이 일 실시형태에 따른, 기판 프로세싱 시스템의 블록도.
※도면의 주요부분에 대한 부호의 설명
200 : 반도체 기판 210 : 배리어 층
222 : 부가층 224 : 정합층
본 발명은 일반적으로 이중 다마신 반도체 제조 프로세스들에 관한 것으로, 더욱 상세하게는 반도체 제조 공정에서 피쳐 및 층들을 평탄화하는 방법 및 시스템에 관한 것이다.
이중 다마신 제조 프로세스들은 반도체 제조시에 더욱 공통적으로 된다. 통상의 이중 다마신 제조 프로세스에서, 하나 이상의 도전성 재료들이 원하는 전기 적 회로 상호접속부를 형성하기 위하여 반도체 기판상에 형성된 반도체 기판 또는 막에 형성된 이전에 패터닝된 트렌치 및 비어에 증착된다. 도전성 재료의 과도한 또는 과적 부분이 종종 형성된다. 도전성 재료의 과적 부분은 불필요하고 원하지 않는 것이며, 다마신 피쳐를 생성하고 후속 프로세싱에 대하여 평탄한 표면을 제공하기 위하여 제거되어야 한다. 종종, 과적 부분은 하층에 형성되는 패터닝된 트렌치 및 비어들에 대응하는 낮은 영역 및 높은 영역을 가지며 불균일하게 형성된다.
도전성 재료의 과적 부분은, 통상적으로 화학적 기계적 연마 (CMP) 프로세스, 전해 연마 (ECP)(예를 들어, 에칭), 및 CMP 프로세스와 ECP 프로세스의 결합을 통하여 반도체 기판으로부터 제거된다. 이 프로세스들 각각은 큰 결점을 갖는다. 예를 들어, ECP 는 통상적으로 비교적 낮은 처리량, 빈약한 비균일성, 및 비도전성 재료를 효율적으로 제거할 수 없는 능력을 가진다.
CMP 는 도전성 잔류물을 통상적으로 남기거나 또는 여러 재료들의 부식을 야기하는 물리적 접촉 프로세스이거나 또는 비균일하게 제거하거나 상호접속부 및 인터레벨 유전체 (ILD) 상면을 적절하게 평탄화할 수 없게 한다. 또한, CMP 는 나머지 상호접속 구조 및 ILD 구조에 스트레스 관련 손상 (예를 들어, 층간 박리, 필링) 을 야기한다. CMP 가 야기한 스트레스 손상은 최근에 사용된 재료 (예를 들어, 낮은-k 유전체 재료) 의 매우 빈약한 층간 점착 특성에 의해 더욱 악화된다. 물리적 스트레스를 감소시키기 위하여 CMP 프로세스의 물리적 힘을 감소시키면 종종 수용가능하지 않게 처리량 레이트가 낮게 되고, 다른 프로세스 성능 파라미터가 작아 진다.
도 1a 는 통상적인 반도체 기판 (100) 을 나타낸다. 통상적인 CMP 프로세스는 실질적으로 과적층을 제거하고 하층 (104) 을 노출하기 위하여 반도체 기판 (100) 에 인가된다. 층 (104) 은 이전의 제조 프로세스에서 형성되었던 피쳐 (예를 들어, 비어, 트렌치 등) 을 포함한다. 과적층의 일부는 반도체 기판 (100) 의 표면에 비균일부의 형태 (102) 로 남겨진다. 비균일부 (102) 는 가장 두꺼운 부분에서 약 500 옹스트롬 보다 큰 두께를 가진다. 비균일부 (102) 의 복수의 입면도 (102A 내지 102E) 가 예시된다. 예를 들어, 입면도 (102A) 에 의해 둘러싸인 영역은, 비균일부 (102) 가 약 100 옹스트롬 보다 작은 두께를 가진 영역을 나타낸다. 이와 유사하게, 입면도 (102B) 에 의해 둘러싸인 영역은 비균일부 (102) 가 약 100 옹스트롬과 약 200 옹스트롬 사이의 두께를 가지는 영역을 나타낸다. 입면도 (102C) 에 의해 둘러싸인 영역은 비균일부 (102) 가 약 200 옹스트롬과 약 300 옹스트롬 사이의 두께를 가진다. 입면도 (102D) 에 의해 둘러싸인 영역은 비균일부 (102) 가 약 300 옹스트롬과 약 400 옹스트롬 사이의 두께를 가지는 영역을 나타낼 수 있다. 입면도 (102E) 에 의해 둘러싸인 영역은, 비균일부 (102) 가 약 400 옹스트롬과 약 500 옹스트롬 사이의 두께를 가지는 영역을 나타낼 수 있다. 입면도 (102F) 에 의해 둘러싸인 영역은, 비균일부 (102) 가 약 500 옹스트롬보다 큰 두께를 가지는 영역을 나타낼 수 있다.
통상의 CMP 프로세스는 반도체 기판 (100) 의 표면에 이동중인 연마 패드를 인가하는 단계를 포함한다. 연마 패드와 반도체 기판 (100) 의 표면에서의 재 료 사이에는 마찰이 생긴다. 마찰은 반도체 기판 (100) 의 표면에서 재료의 일부를 제거한다. 반도체 기판 (100) 의 표면상의 각 재료는 연마 패드에 대하여 상이한 마찰 계수를 가진다. 예를 들어, 반도체 기판 (100) 의 표면은 옥사이드 (예를 들어, 실리콘 옥사이드) 및 구리 재료를 포함할 수 있다. 옥사이드는 연마 패드에 대하여 제 1 마찰 계수를 가지며, 구리는 연마 패드에 대하여 제 2 마찰 계수를 가진다. 제 1 마찰 계수는 통상적으로 제 2 마찰 계수와는 다르다(즉, 높거나 또는 낮다).
제 1 마찰 계수와 제 2 마찰 계수에서 차이가 발생하는 경우, 반도체 기판 (100) 에 스트레스가 부여될 수 있다. 2 개의 서로 다른 마찰 계수가 마주치는 포인트 또는 영역에ㄴㄴ, 스트레스들이 실질적으로 집중될 수 있다. 예를 들어, 통상의 CMP 프로세스가 구리층을 연마하여 하부의 옥사이드층을 노출할 때, 스트레스들은, 마찰 계수에서 차이가 발생하는 영역들 (즉, 구리층과 옥사이드 층이 마주치는 영역) 에 집중되게 된다.
상기 도 1a 를 다시 참조하면, 연마 패드가 제 2 재료 (즉, 비균일부 (102))에 대하여 제 1 재료 (즉, 노출된 하층 (104)) 를 연마할 때, 마찰 계수가 변한다. 그 결과, 연마 프로세스는 비균일부가 가장 얇게 되는 영역 (예를 들어, 영역 (102A)) 의 반도체 기판 (100) 에 큰 스트레스를 집중시킬 수 있다. 영역 (102A) 은 비교적 큰 영역을 가질 수 있다. 그 결과, 스트레스들은 반도체 기판 (100) 의 비교적 큰 부분에 부여될 수 있다. 스트레스는 실질적으로 기판 (100) 의 표면과 실질적으로 평행한 평행 (즉, 수평) 스트레스 벡터일 수 있다. 또한, 이 스트레스들은 실질적으로 반도체 기판 (100) 의 표면과 실질적으로 수직하는 수직 스트레스 벡터일 수 있다.
도 1b 는 반도체 기판 (100) 의 세부, 단면도를 나타낸다. 도 1a 에 나타낸 바와 같이, 비균일부 (102) 는 영역 (102A) 에서와 같이 비교적 얇고(예를 들어, 외부 에지를 향해 갈수록 얇고), 비균일부는 수직 및 수평 스트레스들에 의해 야기되는 손상에 민감하게 되어 증가될 수 있다. 예를 들어, 연마 패드가 기판의 표면에 대한 방향 (120) 으로 이동하는 경우, 비균일부 (102) 의 얇은 에지 영역 (102A) 은, 하층 (104) 과 연마 패드 사이의 제 1 마찰 계수 및 비균일부 (102) 와 연마 패드 사이의 제 2 마찰 계수 사이의 차이에 의해 야기되는 수평 스트레스에 의해 하층 (104) 으로부터 박리될 수 있다. 비균일부 (102) 가 하층 (104) 으로부터 이탈되므로, 비균일부 (102) 에 부착되는 피쳐 (112) 는 수직 방향으로 당겨지거나 변형력을 받을 수 있다. 예를 들어, 피쳐 (112) 는 하층 (116) 의 장치 (114) 에 접촉하기 위하여 도전성 재료 (예를 들어, 구리, 알루미늄 등) 로 채워지는 비어일 수 있다. 도전성 재료는 비어 (112) 로 부터 수직으로 당겨질 수 있으므로, 장치 (114) 와의 접촉 영역은 실질적으로 감소된다.
도 1c 는 통상의 CMP 프로세스에 의해 야기될 수 있는 손상 (132) 의 또 다른 예를 나타낸다. 제 1 마찰 계수 (층 (104) 과 연마 패드 사이) 와 비어 (112) 내의 도전성 재료 사이의 제 3 마찰 계수 사이의 차이로 인하여, 상기 층 (104) 은 비어 (112) 내의 도전성 재료로부터 당겨질 수 있다. 도 1d 는 통상의 CMP 프로세스들에 의해 야기될 수 있는 손상 (132) 의 또 다른 상세도를 나타낸 다. 도 1d 에 나타낸 바와 같이, 비어 (112) 내의 도전성 재료는 상기 층 (104) 에 비하여 약간 디싱된다. 그 결과, 층 (104) 의 에지 (134) 가 노출된다. 에지 (134) 는 층 (104) 의 에지를 비어 (112) 내의 도전성 재료로 부터 이탈시키기 위하여 에지상에 스트레스를 추가적으로 집중시킬 수 있다.
상기 층 (104) 이 비어 (112) 내의 도전성 재료로부터 이탈되는 결과, 비어 (112) 내의 도전성 재료와 층 (104) 사이에 보이드 (132) 가 형성된다. 보이드 (132) 는 후속 제조 프로세스들에서 수많은 문제 (예를 들어, 부식, 오정렬 등) 를 야기할 수 있다. 또한, 보이드 (132) 는 실질적으로 장치 (114) 에의 접촉 신뢰성을 감소시킬 수 있다. 상기 도 1a 내지 도 1c 에 나타낸 바와 같이, 통상적인 CMP 프로세스들에 의해 상층들 (102, 104) 에 부여되는 스트레스들은 아래의 하나 이상의 층의 피쳐 (112, 114) 를 손상시킬 수 있다.
상술한 점을 고려할 때, 나머지 피쳐들에의 물리적 스트레스를 최소화 하면서 과적 재료를 균일하게 실질적으로 제거하는 개선된 평탄화 시스템 및 방법이 요구된다. 개선된 평탄화 시스템 및 방법은 반도체 제조에 사용하는데 적합하게 되어야 하고, 이중 다마신 프로세스 또는 다른 반도체 제조 프로세스와 같은 프로세스들에 적용되어야 한다.
대략적으로, 본 발명은 개선된 기판 클리닝 시스템 및 방법을 제공함으로써 이러한 필요성을 충족시킨다. 본 발명은 프로세스로서, 장치, 시스템, 컴퓨터 판독가능 매체, 또는 디바이스를 포함하여 복수의 방법으로 구현할 수 있다. 이하, 본 발명의 일부 실시형태들을 설명한다.
일 실시형태는 기판을 클리닝하는 방법을 제공한다. 이 방법은 기판을 수용하는 단계 및 상기 기판의 상면에 클리닝 프로세스를 인가하는 단계를 포함한다. 기판은 장치 의존형 평면 (planarity) 비균일부 및 장치 독립형 평면 비균일부가 실질적으로 없는 상면을 포함한다. 또한, 상면은 제 1 재료, 그 제 1 재료에 형성된 장치 구조를 포함하며, 그 장치 구조는 제 2 재료로부터 형성된다. 장치 구조는 노출된 장치 표면을 가진다. 장치 표면은 제 1 표면 거칠기를 가진다.
장치 구조는 다마신 프로세스시에 형성될 수 있다. 장치 의존형 평면 비균일부 및 장치 독립형 평면 비균일부가 실질적으로 없는 상면은, 실질적으로 국부적으로 평탄하고 실질적으로 전체적으로 평탄한 상면을 포함할 수 있다.
클리닝 프로세스는 실질적으로 제 1 표면 거칠기를 약 20 옹스트롬보다 작게 감소시킨다. 클리닝 프로세스는 동적 액체 메니스커스 프로세스를 포함할 수 있다. 클리닝 프로세스는 로우 다운 포오스 CMP 프로세스를 포함할 수 있다. 로우 다운 포오스 CMP 프로세스는 약 1psi 다운 포오스보다 작게 인가하는 것을 포함할 수 있다. 클리닝 프로세스는 종점 에칭 프로세스를 포함할 수 있다. 클리닝 프로세스는 기판의 표면에 브러시를 인가하는 단계를 포함할 수 있다. 클리닝 프로세스는 기판의 표면에 습식 에칭 화학물을 인가하는 단계를 더 포함할 수 있다. 클리닝 프로세스는 동적 액체 메니스커스를 이용하여 클리닝 프로세 스를 인가하는 단계를 더 포함한다.
클리닝 프로세스는 최소 전단력을 부여한다. 클리닝 프로세스는 제 1 재료에 선택적일 수 있다. 다른 방법으로, 클리닝 프로세스는 제 2 재료에 선택적일 수 있다.
또 다른 실시형태는 기판을 프로세싱하는 방법을 제공한다. 이 방법은 기판을 수용하는 단계, 그 기판의 상면을 평탄화하는 단계, 및 그 기판의 상면에 클리닝 프로세스를 인가하는 단계를 포함한다. 기판의 상면을 평탄화하는 단계는 임의의 장치 의존형 평면 비균일부 및 임의의 장치 독립형 평면 비균일부를 실질적으로 제거하기 위하여 평탄화하는 단계를 포함한다. 상면은 제 1 재료, 및 이 제 1 재료에 형성되는 장치 구조를 포함하며, 장치 구조는 제 2 재료로부터 형성된다. 장치 구조는 노출된 장치 표면을 가진다. 장치 표면은 제 1 표면 거칠기를 가진다.
임의의 장치 의존형 평면 비균일부 및 임의의 장치 독립형 평면 비균일부를 실질적으로 제거하기 위하여 기판을 평탄화하는 단계는 실질적으로 스트레스 없는 에칭 평탄화 프로세스를 인가하는 단계를 포함한다. 임의의 장치 의존형 평면 비균일부 및 임의의 장치 독립형 평면 비균일부를 실질적으로 제거하기 위하여 기판을 평탄화하는 단계는 기판에 형성되는 장치 또는 구조에서 스트레스 관련 고장을 야기하는 기판에 스트레스를 부여하지 않는 평탄화 프로세스를 포함할 수 있다.
또 다른 실시형태는 기판을 프로세싱하는 시스템을 제공한다. 시스템은 평탄화 프로세스 툴 및 스트레스 없는 클리닝 프로세스 툴을 포함한다. 스트레 스 없는 클리닝 프로세스는 동적 액체 메니스커스 프로세스, 클리닝 브러시 프로세스, 로우 다운 포오스 CMP 프로세스 또는 이들의 결합물을 포함할 수 있다. 클리닝 프로세스는 기판의 표면에 습식 에칭 화학물을 인가하는 단계를 더 포함할 수 있다. 클리닝 프로세스는 동적 액체 메니스커스를 이용하여 클리닝 프로세스를 인가하는 단계를 더 포함할 수 있다. 스트레스 없는 클리닝 프로세스는 최소 전단력을 부여한다.
본 발명의 다른 양태 및 이점은, 본 발명의 원리를 예를 들어 설명하는, 첨부된 도면과 함께 이하의 상세한 설명으로부터 명확하게 된다.
본 발명은 첨부된 도면과 함께 이하의 상세한 설명에 의해 쉽게 이해될 수 있다.
이하, 개선된 기판 클리닝 시스템 및 방법에 대한 몇몇 예시적인 실시형태를 설명한다. 본 발명을 특정한 세부사항의 일부 또는 모두에서 설명한 것과 상관없이 실행할 수 있음은 당업자라면 알 수 있다. 개선된 클리닝 시스템 및 방법의 일 실시형태는 장치 의존형 비균일부 및 장치 독립형 비균일부가 실질적으로 없는 기판에 개선된 클리닝 및/또는 버핑을 제공한다. 개선된 클리닝 시스템 및 방법은 실질적으로 표면 거칠기를 감소시킬 수 있다. 또한, 개선된 클리닝 시스템 및 방법은 기판의 표면으로부터 원하지 않은 잔류물을 제거할 수 있다.
파트 Ⅰ : 스트레스 없는 평탄화
도 2a 는 본 발명의 일 실시형태에 따른 이중 다마신 프로세스로 패터닝된 반도체 기판 (200)을 나타낸다. 이 기판 (200) 은 이중 다마신 제조 프로세스 와 같은 반도체 제조 프로세스의 부분으로서 패터닝되어 있다. 이 기판 (200) 을 패터닝하는데 마스크를 사용할 수 있다. 기판 (200) 은 크고, 다소 분리된 피쳐 (202)(예를 들어, 드렌치, 비어 등), 작고 다소 분리된 피쳐 (204), 및 조밀하게 함께 패킹된 일부 피쳐 (206) 를 포함한다. 또한, 배리어 층 (210) 이 포함된다. 배리어 층 (210) 은 통상적으로 기판 (200) 과는 상이한 재료 또는 도전성 상호접속 재료 (120) 이다. 도전성 상호접속 재료 (120) 는 구리 또는 구리 합금 또는 다른 도전성 재료일 수 있다.
도전성 상호접속 재료 (120) 의 과적 부분 (212) 은 이 피쳐들 (202, 204, 206) 위로 연장되며, 과적 부분 (212) 의 두께에 대응하여 국부적 변동부 (214, 216, 218) 을 포함한다. 나타낸 바와 같이, 큰 피쳐 (202) 는, 과적 부분 (212) 의 두께에서 약간의 작은 변동을 가지는 작은 피쳐 (204) 와 비교하여 과적 부분 (21) 의 두께에 대응하여 크게 감소한다. 조밀하게 패킹된 피쳐 (206) 는 다소 증가된 두께의 과적 부분 (212) 을 가진다.
통상적인 에칭 프로세스는 도전성 상호접속 재료 (120) 의 과적 부분 (212) 을 전체 웨이퍼 영역에 걸쳐 꽤 균일한 레이트로 에칭하므로, 통상적인 에칭 프로세스는, 조밀하게 패킹된 피쳐 (206) 부근의 배리어 층 (210) 이 노출되기 이전에 큰 피쳐 (202) 부근의 배리어 층 (210) 을 노출시킨다. 요컨대, 통상의 에칭 프로세스는 도전성 상호접속 재료의 과적 부분 (212) 을 평탄화할 수 없다.
도 2b 는 본 발명의 일 실시형태에 따라 부가된 부가층 (222) 을 나타낸다. 과적 부분 (212) 의 상부에 부가층 (222) 을 형성한다. 부가층 (222) 은 실질 적으로 평탄한 충전재 (예를 들어, SOG (spin on glass), 폴리실리콘, 폴리머 레지스트, 이중구조체 (bilayer), UV 또는 열경화성 재료, 또는 적절한 에칭 특성을 가지며 평탄한 표면을 형성하기 위해 흐를 수 있는 다른 재료) 일 수 있다. 또한, 옵션의, 비교적 얇은 (예를 들어, 두께가 약 25 내지 100 nm) 의 정합 (conformal) 층 (224) 은 부가층 (222) 과 과적 부분 (212) 사이에 포함될 수도 있다. 정합층 (224) 은 배리어 층 또는 접착층일 수도 있다. 정합층 (224) 은 부가층 (222) 에 사용될 수 있는 다양한 종류의 재료를 허용할 수 있다.
부가층 (222) 및 과적 부분 (212) 은, 후속의 에칭 프로세스 (예를 들어, 플라즈마 또는 가스 에칭 프로세스) 은 실질적으로 동일한 레이트로 부가층 (222) 및 과적 부분 (212) 을 에칭하기 위하여 실질적으로 1 : 1 의 에칭 선택도를 가진다.
도 3 은 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과적 부분 (212 ) 을 나타낸다. 부가층 (222) 은 층들 (200, 210, 212, 222) 의 스택 위에 실질적으로 평탄한 면을 형성하기 때문에, 국부적 변동 (214, 216, 218) 이 실질적으로 제거되는 점에서 나머지 과적 부분 (212') 이 실질적으로 국부적으로 평탄하게 될 때 까지 제 1 에칭 프로세스는 전체 영역에 걸쳐 부가층 (222) 및 과적 부분 (212) 을 균일하게 에칭한다.
통상적인 방법은 부가층 (222) 과 과적 부분 (212) 사이에 1 : 1 에칭 선택도를 제공하는 환경을 포함한다. 예를 들어, 부가층 (222) 이 SOG 이고, 과적 부분 (212) 이 구리인 경우, 할로겐 (예를 들어, Cl, F, Br, I) 계 화학물 (chemistry) 은 원하는 1 : 1 선택도로 조율할 수 있는 구리 뿐만 아니라 SOG 에 대한 에칭 레이트를 제어한다. 반응성 할로건 라디칼을 생성하는 어떤 플라즈마 공급 가스를 사용할 수 있지만, 통상적인 예로는 CF4, Cl2 및 HCl 이 있다. 에칭 레이트, 선택도, 균일도를 제어하고 부식을 감소시키기 위하여 조절될 수 있는 여러 프로세스 파라미터들은, 기판 온도과 같은 프로세스 변수의 변동을 포함하며, 하나 이상의 부가물 (예를 들어, Ar, H2, Cl, O2, CH3X (X=F, Cl, Br, I), CH2F2, 및 CH4) 을 포함한다.
또 다른 접근방식은, 부가층 (222) 의 에칭 레이트를 제어하고, 남아 있는 구리 (212) 의 상면을 패시베이션하기 위하여 다른 첨가물을 가진 구리 과적 부분 (212) 의 주요 에천트로서 Ar 또는 He, Xe, Ne, Kr 과 같은 다른 불활성 가스를 가진 스퍼터 우세 (dominant) 에칭을 포함한다. 다른 첨가물은 예를 들어 H2 및/또는 CF4 를 포함할 수 있다. 이러한 프로세스들 중 어느 하나는 약 75 ℃ 와 약 400℃ 사이의 넓은 온도 범위에 걸쳐 동작할 수 있다.
제 1 에칭 프로세스는 국부적 변동부 (214, 216, 218) 가 실질적으로 제거된다는 점에서 나머지 과적 부분 (212') 이 실질적으로 국부적으로 평탄하게 남아 있도록 설계되는 에칭 프로세스이다. 하나 이상의 후속 에칭 프로세스들은 과적 부분 (212') 의 대다수 (bulk) 또는 대부분을 제거한다. 최종 에칭 프로세스는 과적 부분 (212') 이 배리어 (210) 로부터 제거되는 종점으로 에칭 프로세스를 지속하도록 적용될 수 있다. 또한, 최종 에칭 프로세스는 대부분의 에칭 프로세스에 포함될 수 있다. 최종 에칭 이후의 후속 프로세스들은 선택적인 배리어 제거, 부식을 방지하고 추가적인 프로세싱에 대한 안정성을 제공하기 위하여 나머지 도전성 재료 (120) 를 패시베이션한다. 최종 에칭 이후의 부가적인 동작은 어떤 재료를 현저하게 제거하기 위해서가 아니라 부식을 방지하고 추가적인 프로세싱에 대한 안정성을 제공하기 위하여 나머지 도전성 재료 (120) 를 패시베이션하기 위하여 설계될 수 있다.
도 4a 는 본 발명의 일 실시형태에 따른 제 2 에칭 프로세스가 수행된 기판 (200) 을 나타낸다. 제 2 에칭 프로세스는, 배리어 층 (210) 이 실질적으로 동시에 모든 위치에서 노출되고, 피쳐 (202, 204, 206) 를 충진하는 도전성 재료 (예를 들어, 구리, 구리 함유 합금 및 구리 화합물, 및 다른 도전성 재료) 의 부분 (120) 만을 남기도록 종점까지 지속된다.
제 1 에칭 프로세스 및 제 2 에칭 프로세스는 실질적으로 유사하거나 또는 실질적으로 다를 수 있다. 예를 들어, 제 1 에칭 프로세스는 국부적 비균일성 (214, 216, 218)(예를 들어, 피쳐 (202, 204, 206) 의 위치, 크기, 및 하층의 집중(농도)에 의해 야기됨) 으로 인해 과적 부분 (212) 의 국부적 평탄성을 개선시키기 위한 에칭 프로세스일 수 있다. 전체 부가층 (222) 및 과적 부분 (212) 의 부분은 제 1 에칭 프로세스시에 제거될 수 있다. 비교시에, 제 2 에칭 프로세스는 나머지, 평탄한 과적 부분 (212') 의 벌크를 종점 (즉, 배리어 층 (210) 이 노출된 경우) 까지 제거하는 훨씬 더 선택적인 에칭 프로세스일 수 있다.
도 4b 는 본 발명의 일 실시형태에 따른 배리어 제거 프로세스가 수행된 기판을 나타낸다. 배리어 층 (210) 의 부분은 하층의 마스크층 (402) 을 노출하 기 위하기 위하여 제거된다. 피쳐들 (202, 204, 206) 내에 형성된 배리어 층 (210) 의 일부만이 남게 된다. 통상의 제 2 에칭 프로세스는 높은 레이트로 그리고 바람직하게는 배리어 층 (210) 에 높은 선택도를 가지며 과적 부분 (212) 의 벌크 부분을 제거한다. 예를 들어, 과적 부분 (212) 이 구리, 할로겐계 화학물 (예를 들어, Cl2, CF4, HCl, HBr, BCl3) 은 제 2 에칭 프로세스에 효율적으로 사용될 수 있다. 또 다른 접근방식으로, Ar (또는 다른 희가스 또는 불활성 가스) 계 스퍼터 프로세스와 같은 물리적으로 우세한 에칭 프로세스를 사용할 수 있다. 여러 프로세스 파라미터들을 조정하여 에칭 레이트 및 선택도를 제어할 수 있다. 여러 프로세스 파라미터들은 하나 이상의 첨가물 (예를 들어, H2, O2, Ar, He, Xe, Ne, Kr 등) 을 포함하여, 반응 종의 기판 온도 균형과 같은 프로세스 변수를 조정하는 것을 포함할 수 있다.
도 5 는 본 발명의 일 실시형태에 따른 국부적 평탄화를 수행하는 방법 공정들의 흐름도 (500) 이다. 공정 (505) 에서, 도전성 과적 부분 (212) 의 상부에 부가층 (222) 을 부가한다. 공정 (510) 에서, 부가층 (222) 과 도전성 과적 부분 (212) 의 대부분을 제거하기 위하여 제 1 에칭 프로세스를 인가한다. 공정 (515) 에서, 나머지 과적 부분 (212') 을 종점까지 제거하도록 제 2 에칭 프로세스를 인가한다.
다른 실시형태에서, 공정 (515) 은 또한 상술한 바와 같이 최종 에칭 프로세스를 포함할 수 있다. 최종 에칭 이후의 후속 프로세스들은 선택적인 배리어 제거, 및 부식 방지와 추가적인 프로세싱을 위한 안정도를 제공하기 위하여 나머지 도전성 재료 (120) 를 패시베이션하는 것을 포함할 수 있다. 최종 에칭 프로세스 이후의 부가적인 공정은 어떤 재료를 크게 제거하지 않고, 부식을 방지하고 추가적인 프로세싱에 대한 안정도를 제공하기 위하여 나머지 도전성 재료 (120) 를 패시베이션하도록 설계될 수 있다.
도 6a 내지 도 6d 는 본 발명의 일 실시형태에 따른, 국부적 균일성을 증가시키기 위하여 기판 (600) 에 인가되는 화학적 변환 프로세스 및 에치-백 프로세스의 시퀀스를 나타낸다. 도 7 은 본 발명의 일 실시형태에 따른, 국부적 균일부를 증가시키기 위하여 기판 (600) 에 인가되는 화학적 변환 및 에치-백 프로세스의 방법 공정의 흐름도 (700) 이다. 도 6a 에 나타낸 바와 같이, 기판 (600) 은 상기 도 2a 에서 설명한 기판 (200) 에 유사한, 비-평탄 표면 프로파일 (606) 을 가진 실질적인 비-평탄 과적 부분 (602) 을 가진다.
다음으로 도 6b 및 도 7 를 참조하면, 공정 (705) 에서, 과적 부분 (602) 의 상부에 부가층 (604) 을 형성한다. 부가층 (604) 은 과적 부분 (602) 상에 증착 또는 형성될 수도 있다. 예를 들어, 과적 부분 (602) 의 최상부 부분의 화학적 변환을 통하여 부가층 (604) 을 형성 할 수 있다. 과적 부분 (602) 이 구리 또는 구리 합금이면, 제어된 가스 노출에 의해 구리 반응 제품층 (604) 을 형성할 수 있다. 일 예는 Cu-할로겐화물 층 (604) 을 형성할 수 있는 할로겐 가스이다. 구리 반응물 층 (604) 은 구리 과적 부분 (602) 의 표면으로 확산되어 이 구리 과적 부분 (602) 의 상부를 변환시킨다. 구리의 화학적 변환에 대한 프로세스들은 "저온, 건식 에칭 및 구리의 평탄화에 대한 휘발성 다이어 그램의 애플리케이션" 으로, Nagraj S. Kulkarni 및 Robert T. DeHoff 에 의해 기고된 전기화학회 저널, 149(11)G620-G632, 2002 과 같이 당해 분야에 알려져 있다.
또 다른 예에서, 과적 부분 (602) 에 부가층 (604) 을 증착시킬 수 있다. 증착된 층 (604) 은 폴리머 층 또는 과적 부분 (602) 에 증착된 산화층을 포함할 수 있다.
다음으로 공정 (710) 과 도 6c 를 참조하면, 부가층 (604) 을 제거하기 위하여 에치-백 프로세스를 인가한다. 또한, 과적 부분 (602) 의 부분을 제거할 수 있다. 부가층 (604) 을 제거함으로써 과적 부분 (602) 의 프로파일을 프로파일 (606') 에 대하여 더욱 연화 (즉, 평탄화) 시킨다. Cu-할로겐화물은 실질적으로 과적 부분 (602) 의 등고선을 연화시킨다. 또한, Cu-할고겐화물은 구리 과적 부분 (602) 에 대하여 실질적으로 1 : 1 의 에치-백 선택도를 유지할 수 있다. 공정 (705 및 710) 은, 도 6d 에 나타낸 바와 같이, 결과적인 프로파일이 실질적으로 평탄할 때 까지, 과적 부분 (602) 을 후속 프로파일 (606' 및 606'') 까지 실질적으로 평탄화하도록 복수회 반복될 수 있다.
화합물 형성의 형상 의존을 이용하는 구리 과적 부분 (602) 의 화학적 변환은 통상적으로 Cu-반응종 인터페이스에서 구리를 산화시킴으로써 달성될 수 있다. 이 경우에서의 구리 산화는 구리 원소를 양의 산화 상태에서 구리를 가진 구리 화합물으로의 화학적 변환을 포함할 수 있다. 예를 들어, 표면에서 염화 제 1 동 또는 염화 제 2 동 (CuCl 또는 CuCl2) 의 산화가 저온에서 염화 플라즈마 상태로 발생할 수 있다(예를 들어, < 200℃).
에치-백 프로세스는 이 구리 화합물을 휘발가능한 또 다른 화합물로 감소시키므로, 일정한 기판 온도에서 나머지 과적 부분 (602') 의 표면이 남겨진다. 예를 들어, 반응성 수소 종 (예를 들어, H2 플라즈마) 의 존재하에서는 CuCl2 가 휘발성 Cu3Cl3 로 감소될 수 있다. 변환된 부분의 에치 백이 후속되는 형상-의존 변환을 교번함에 의해 구리 과적 부분 (602) 의 토포그래피 (예를 들어, 프로파일) 를 동시에 평탄화하면서 구리 과적 부분 (602) 을 대량으로 제거할 수 있다.
공정 (715) 에서, 과적 부분 (602) 을 실질적으로 평탄화한 후, 방법 공정들이 종료한다. 다른 방법으로, 만일 공정 (715) 에서, 과적 부분 (602) 이 실질적으로 평탄화되지 않으면, 방법 공정들은 상기 공정 (705) 에서 지속된다. 일 실시형태에서, 공정 (705 내지 715) 은 단일 에칭 챔버내의 원래 위치에서 발생할 수 있다. 다른 실시형태에서, 공정 (710) 은 엑스 시츄 (ex situ) 로 발생할 수 있고, 도 6d 에 나타낸 바와 같이 실질적으로 과적 부분 (602') 을 평탄하게 하기 위하여 ECD 프로세스 또는 로우-다운 포오스 CMP 프로세스를 포함할 수 있다.
도 6a 내지 도 7 에 설명한 방법 공정들은 평탄하지 않은 과적 부분 (602) 의 평탄화 및 과적 부분 (602) 의 대량 제거를 수행하는 평탄한 벌크 제거 프로세스로서 사용될 수 있다.
기판 (200, 600) 의 국부적 평탄화는 당해 분야에 공지되어 있는 어떤 하나 이상의 일부 알려진 층 두께의 매핑 기술을 통하여 결정될 수 있다. 예를 들어, 와전류 센서는, 여기서 참조로 통합되며, 명칭이 와전류를 이용한 박막 기판 신호 분리용 시스템, 방법 및 장치로서 고트키스 (Gotkis) 등에 의해 2002 년 12 월 23 일자로 출원되어 공유된 미국 특허출원 10/328, 912 호, 및 명칭이 금속 잔류물 검출용 시스템 및 방법 그리고 다중-스텝 시퀀스내의 매핑으로서 고트키스 등에 의해 2002 년 9 월 19 일자로 출원되어 공유된 미국 특허 출원 10/251,033 호에 설명된 바와 같이 과적 부분 (212, 212') 의 두께를 매핑할 수 있다.
상기 도 1 내지 도 7 에 설명된 방법 및 시스템들은 과적 부분에서 국부적, 패턴 의존형 비균일부를 실질적으로 제거하기 위한 여러 접근방식을 설명한다. 그러나, 상기 도 1 내지 도 7 에 설명된 방법 및 시스템들은 전체적인 비균일부의 교정을 직접적으로 다루지는 않는다. 전체적인 비균일부는 기판의 에지 및 국부적인 현상이 아닌 다른 비균일부에 비교하여 기판의 중심에서의 재료의 제거율의 변화를 포함할 수 있다.
도 8 은 본 발명의 일 실시형태에 따른 전체 비균일성의 교정에 대한 방법 공정 (800) 의 흐름도이다. 공정 (805) 에서, 과적 부분에서의 피쳐-패턴 의존 비균일부와 같은 국부적인 비균일부를 가진 기판을 수용한다. 공정 (810) 에서, 국북적인 비균일부는 실질적으로 CMP, ECP 또는 상기 도 1 내지 도 7 에서 설명한 방법 및 시스템 또는 당해 분야에 알려진 어떤 다른 방법을 통하여 제거된다. 국부적인 비균일성을 실질적으로 제거함으로써 상기 도 3 에 나타낸 평탄화된 과적 부분 (212') 과 같은 실질적으로 국부적으로 평탄화된 과적 부분을 형성한다.
도 9 는, 본 발명의 일 실시형태에 따른 평탄화된 과적 부분이 실질적으로 제거된 부분 (902) 을 나타낸다. 실질적으로 제거된, 평탄화된 과적 부분 (902) 은 두께가 수백 옹스트롬과 같이 비교적 얇은 과적 부분일 수 있다.
공정 (815) 에서, 평탄화된 과적 부분을 가진 기판은 평탄화된 과적 부분에서 임의의 전체적인 비균일부를 식별하고 수량화하기 위하여 매핑된다. 평탄화된 과적 부분은 상술한 바와 같이 당해 분야에 알려진 어떤 하나 이상의 일부 알려진 층 두께 매핑 기술을 사용하여 매핑될 수 있다. 매핑은 인 시츄 (현재의 공정 챔버 내에서) 또는 엑스 시츄 (현재의 공정 챔버 외에서) 로 행해질 수 있다. 또한, 인 시츄 매핑 프로세스는 동적일 수 있으며, 후속의 프로세스들이 진행할 때 후속 프로세스들을 동적으로 조정할 수 있다.
공정 (820) 에서, 상기 공정 (815) 에서 결정된 바와 같이, 전체적인 비균일부의 위치 및 수량은, 최종 에칭 프로세스에서 검출된 전체적인 비균일부의 특정 필요조건을 처리하는 에칭 프로세스를 조정함으로써 실질적으로 기계적인 스트레스가 없는 프로세스에서 제거된다. 예를 들어, 나머지 과적 부분 (902) 이 중심에서 두께가 대략 500 옹스트롬이고 에지에서의 두께가 300 옹스트롬인 경우, 방법은 에지에 대한 중심의 비균일성이 보상되어 전체 배리어 층 (210) 이 동시에 노출되도록 조정될 수 있다. 스트레스 없는 프로세스는, 에치-백 프로세스 동안에 기판에 기계적 힘이 인가되지 않으므로 상술한 CMP 문제점을 피할 수 있다.
선택되는 방법 (예를 들어, 프로세스 변수들의 선택값) 은 배리어 층 (210) 에 선택적 (즉, 상기 방법이 구리를 에칭하는 것 보다 훨씬 더 느린 레이트로 예를 들어 이 프로세스들에서 배리어 에칭을 통한 구리 에칭의 통상적인 선택 범위가 약 1 보다 더 크고 약 3 보다 작은 레이트로 배리어를 에칭) 이며, 어떤 오목부들 (예를 들어, 피쳐 (202, 204, 206) 에서의 도전성 재료 (120) 의 과도한 제거) 을 최소화 한다.
최종 에칭은 배리어 층 (210) 의 나머지 배리어 높이에 대하여, 피쳐 (202, 204, 206) 로의 어떤 오목부를 최소화하기 위하여 나머지 과적 부분 (902) 과 배리어 층 (210) 의 구리에 대하여 비교적 느린 에칭 레이트를 가질 수 있다. 그 결과, 최종 에칭은 구리를 에칭하기 위한 매우 높은 선택도를 가질 수 없다.
또한, 최종 에치-백 프로세스가 포함될 수 있다. 최종 에치-백 프로세스는 최종 결과가 실질적으로 전체적으로 균일하고, 미량의 구리와 ILD 손실을 가진 실질적으로 전체적으로 균일하고 실질적으로 평탄한 피쳐를 제공하도록 (예를 들어, 어떤 구리 오목부는 최종 에칭 프로세스 및 배리어 제거 프로세스의 종점에서 기판 (200) 전반에 걸쳐서 전체적으로 균일함) 적절한 선택도 및 제어 균일도를 가진 마스크 재료 및/또는 ILD 재료의 에치 백을 포함한다. 이 예에서, 최종 에칭은 구리 손실을 최소화하고 구리 오목부를 최소화하기 위하여 높은 선택도를 가진 마스크 재료를 에치-백하기 위한 균일한 프로세스를 포함한다. 예를 들어, 할로겐 농도가 낮고 기판 온도가 낮은 (예를 들어, 약 200 ℃ 보다 낮은) 할로겐계 프로세스는, 마스크 재료를 여전히 충분히 화학적으로 에칭하면서 낮은 구리 에칭 레이트를 유지한다. 할로겐 반응종 (예를 들어, CF4, C2F6, C4F6) 을 포함하는 어떤 플라즈마 공급 가스를 사용할 수 있다. 에칭 레이트 제거 첨가물은 Ar, O2, CH2F2 를 포함할 수 있고, 그 밖의 것들을 포함할 수도 있다.
만일 전체 구리 오목부 및/또는 마스크/ILD 손실이 최종 에칭 및 최종 에치-백 프로세스의 종점에서 기판 전반에 걸쳐 균일하지 않은 경우, 부가적 변형 방법을 취하여 전체적인 비균일성을 교정한다. 예를 들어, 통상적인 예들은 중심 고속 에칭 레이트 또는 에지 고속 에칭 레이트로서 설명되는 에칭 비균일성의 결과이다. 이 예들의 어느 하나에 의해 기판 전반에 걸쳐 구리 오목부 및/또는 마스크/ILD 손실이 변동된다. 마스크/ILD 재료의 최종 에치-백 동안에 적절한 균일성 제어 및 선택도 제어를 이용하여 구리 및 마스크 손실이 최소인 전체적으로 평탄한 피쳐를 획득하기 위하여 이러한 변동을 제거하기 위한 보상을 행한다. 중심-고속 최종 에칭 프로세스의 경우에는, 기판의 중심에서 큰 구리 오목부가, 피쳐 (202, 204, 206) 에서 구리 레벨과 동일한 레벨을 야기하는 마스크 재료를 선택적으로 에칭하는 에지-고속 최종 에칭 백 프로세스에 의해 보상될 수 있다. 이 공정에서 획득되는 통상적인 선택도는 약 2 보다 더 크다. 균일성 제어를 제공하는 변형 방법은 압력, 기판 전반에 걸친 온도 변화, 이온 플럭스 균일성 제어, 가스 농도, 및 챔버 벽 온도를 포함한다. 선택도의 변형 제어는 반응성 할로겐 종 농도, 기판 온도, 및 바이어스 전력을 포함한다.
파트 Ⅱ : 비균일 에칭
상술한 스트레스 없는 국부적인 및 전체적인 평탄화 프로세스는 종종 약간 비균일한 에칭을 야기할 수 있다. 이는 약간 비균일한 에칭이, 2 개의 다른 재료가 기판의 상층에서 충족되는 곳에서 매우 용이하게 명백하게 된다. 도 10 은 본 발명의 일 실시형태에 따른, 기판의 상층 (1000)의 영역의 상세도를 나타낸다. 상층 (1000) 은 제 1 재료층 (1002) 및 제 2 재료 (1004) 로부터 형성된 구조 (1010)(예를 들어, 비어, 상호접속 구조 등) 를 포함한다. 제 1 재료 (1002) 는 옥사이드 층 또는 마스크 층일 수 있고, 복수의 층을 포함할 수 있다. 제 2 재료 (1004) 는 도전성 재료 (예를 들어, 구리, 알루미늄, 니켈, 철, 티타늄, 탄탈 등 및 이들의 결합물) 일 수 있다. 도전성 재료 (1004) 는 하층 (미도시) 에 형성된 장치 구조에 제 1 재료층을 통하여 상호접속부를 형성한다. 또한, 이 구조 (1010) 는 당해 분야에 알려져 있는 하나 이상의 리니어-타입 재료 (1006) 를 포함할 수 있다.
제 1 재료 층 (1002) 및 도전성 재료 (1004) 는 위치 (1014) 를 충족한다. 제 1 재료 층 (1002) 과 도전성 재료 (1004) 사이의 매우 약간 다른 에칭 레이트와 같은 여러 프로세스 변수로 인하여, 매우 약간의 도전성 재료의 디싱이 발생할 수 있다. 디싱은 약 0 옹스트롬과 500 옴스트롬 사이의 디싱 깊이 (△h) 범위를 가진다(△h 는 정확한 축척으로 도시되지 않음).
종점 에칭은 도전성 재료 (1004) 또는 리니어 재료 (1006) 를 에칭하지 않고 제 1 재료층 (1002) 을 선택적으로 에칭하는데 사용될 수 있다. 그 결과, 종점 에칭은 디싱 깊이 △h 가 0 에 도달하도록 디싱을 현저하게 제거할 수 있다. 종점 에칭은 명칭이 "스트레스 없는 도체 제거를 위한 시스템 및 방법" 으로 여기 서 참조로 통합되는, 2004 년 1 월 30 일자로 출원되어 공동 계류중이며 공유된 미국 특허 출원 제 10/769,522 호에 더 상세히 개시되어 있다.
파트 Ⅲ : 클리닝
상술한 바와 같이, 전술한 스트레스 없는 국부적인 및 전체적인 평탄화 방법은 구리 과적층을 평탄화하는데 사용될 수 있다. 그러나, 종종 노출의 결과로, 평탄한 층은 비교적 거친 표면을 가질 수 있다. 도 11a 는 본 발명의 일 실시형태에 따른, 스트레스 없이 평탄화된 기판 (1100) 의 상세도를 나타낸다. 스트레스 없이 평탄화된 기판 (1100) 은 제 1 재료층 (1002) 에 형성된 구리 장치 (1102) 를 포함한다. 제 1 재료 층 (1002) 의 노출된 표면 (1103) 및 구리 장치 (1102) 의 노출된 표면 (1104) 은 비교적 거칠게 되어 있을 수 있다. 노출된 표면 (1103) 의 거칠기는 거칠기 값 "r1" 으로 표현된다. 구리 표면 (1104) 의 거칠기는 거칠기 값 "r2" 로 표현된다. 거칠기 값 r1 및 r2 는 각각의 표면 (1103 및 1104) 의 평균 피크-투-피크 치수이다.
만일 구리 장치 (1102) 및 제 1 재료 층 (1002) 가 실질적으로 1:1 의 에칭 선택도를 가지는 경우, r1 및 r2 는 실질적으로 동일하게 된다. 예를 들어, r1 및 r2 가 약 100nm 보다 작은 값을 가질 수 있다. 다른 방법으로, 만일 에칭이 제 1 재료 층 (1002) 에 대하여 선택적인 경우, r1 은 r2 보다 작거나 동일하게 될 수 있다. 예를 들어, r1 이 약 35 nm 보다 작은 값을 가질 수 있고, r2 가 약 100nm 보다 작은 값을 가질 수 있다. 이와 반대로, 에칭이 구리 장치 (1102) 에 대하여 선택적인 경우, r1 은 r2 보다 더 크거나 동일하게 될 수 있다. 예 를 들어, r2 가 약 35nm 보다 작은 값을 가질 수 있고, r1 은 약 100nm 보다 작은 값을 가질 수 있다. 표면 거칠기는 에칭 프로세스 동안에 발생하는 공격적인 화학적 반응에 의해 야기되는 것으로 판단된다.
소정 량의 표면 거칠기가 허용될 수 있다(예를 들어, r1 및 r2 는 약 20 옹스트롬 보다 작거나 또는 동일하다). 그러나, r1 또는 r2 중 어느 하나가 약 20 옹스트롬을 초과하면, 후속 재료층은 그 표면들 (1103, 1104) 에 적절히 부착될 수 없다. 예를 들어, 보이드가 상기 표면 (1104) 과 상기 표면 (1104) 에 형성될 수 있는 후속 재료층 (미도시) 사이에 발생할 수도 있다. 이러한 보이드는 구리 장치 (1102) 와 후속 재료층 사이의 접촉 영역을 감소시킨다. 감소된 접촉 영역은 예를 들어 저항을 증가시킴으로써 접촉 효율을 감소시킨다. 또한, 이러한 보이드는 부식을 조장하여 추가적으로 접촉부를 퇴화시킬 수 있다. 아래에 더 상세히 설명한 바와 같이, 상기 표면 (1104) 에 클리닝 프로세스를 인가하여 거칠기를 감소시킬 수 있다.
또한, 상술한 국부적인 평탄화 프로세스 및 전체적인 평탄화 프로세스 이후에, 에칭 잔류물 (1106) 이 기판의 표면 (1103) 에 그리고 구리 장치의 표면 (1104) 에 남게 될 수 있다. 에칭 잔류물 (1106) 은 표면들 (1103 및 1104) 상에 금속 잔류물 (예를 들어, Ni, Cu, Al, Fe, Ti, Ta 등)을 포함할 수 있다. 다른 방법으로 또는 부가적으로, 에칭 잔류물 (1106) 은 상기 표면 (1103, 1104) 상에 남겨지게 될 수 있는 수용할 수 없는 량의 에칭 화합물 (예를 들어, Cl2, F, Br, I, CxHyFz 등) 을 포함할 수 있다. 클리닝 프로세스를 적용하여 실질적으로 에칭 잔류물 (1106) 을 제거한다.
어떤 일부 수단에 의해 상기 표면들 (1103 및 1104) 에 클리닝 프로세스를 인가할 수 있다. 도 11b 는 본 발명의 일 실시형태에 따른, 린싱 시스템 (1150) 을 일례로서 나타낸다. 린싱 시스템은 브러시 박스 (1152) 를 포함한다. 브러시 박스 (1152) 에 반도체 기판 (1100) 을 입력할 수 있다. 브러시 박스 (1152) 는 클리닝 브러시 (1154) 및 지지 장치 (1156)(예를 들어, 에지 롤러 또는 다른 타입의 지지부) 를 포함한다. 지지 장치 (1156) 는 반도체 기판 (1100) 을 지지하고, 어떤 실시형태들에서는, 반도체 기판 (1100) 을 회전시킬 수 있다. 린싱 유체 (예를 들어, DI 웨이퍼) 또는 클리닝 화합물 (1158)(예를 들어, 펜실베니아, 알렌타운의 공기 제품 및 화합물로부터의 온트랙 클린 2500 시리즈, 또는 펜실베니아, 알렌타운의 ATMI 로 부터의 ESC 784 와 같은 ESC 700 시리즈 클리닝 화학물) 을 브러시 (1154) 및/또는 노즐 (1160) 을 통하여 반도체 기판 (1100) 에 인가할 수 있다. 예를 들어, ESC (784) 는 기판의 표면상의 옥사이드 층으로부터 구리-함유 잔류물을 제거하는데 사용될 수 있다. 브러시 (1154) 는 반도체 기판 (1100) 에 대하여 이동될 수 있다. 예를 들어, 브러시 (1154) 가 회전하고, 반도체 기판 (1100) 의 표면을 향하고, 이로부터 이격되고, 상기 표면 전반에 걸쳐서 옆으로 이동될 수 있다. 또한, 브러시 (1154) 를 반도체 기판 (1100) 의 표면에 어떤 힘을 주어 인가할 수 있다. 브러시 및/또는 린싱 액 체 또는 클리닝 화합물 (1158) 은 에칭 잔류물 (1106) 을 제거한다.
클리닝 화학물 (1158) 은 구리 장치 (1102) 에 결합되는 제 1 재료 층 (1002) 의 표면 (1103) 에 선택적일 수 있다. 클리닝 화학물 (1158) 은 제 1 재료층 (1102) 의 표면 (1103) 에 선택적이므로, 클리닝 화학물 (1158) 은 구리 장치 (1102) 의 거친 표면 (1104) 의 부분을 제거하기 위하여 선택될 수 있다.
상기 도 10 을 다시 참조하면, 다른 실시형태에서, 클리닝 화학물 (1158) 은 상기 장치 (1004) 의 표면 (1005) 에 선택적일 수 있다. 따라서, 클리닝 프로세스는, △h 가 0 에 도달할 때 까지 기판 (1002) 의 상부 (1012) 를 실질적으로 제거할 수 있다.
또한, 클리닝 프로세스는, 매우 작은 물리적 힘이 반도체 기판 (1100) 에 실제로 인가되므로, 상기 표면 (1003, 1103, 및 1104) 에 최소 전단력을 부여한다. 최소 전단력은 실질적으로 종래 기술인 스트레스 없는 프로세스 (예를 들어, 통상의 CMP 프로세스) 에 의해 야기될 수 있는 어떤 스트레스 관련 고장을 실질적으로 최소화한다.
일 실시형태에서, 로우 다운 포오스 CMP 프로세스에 클리닝 프로세스를 적용할 수 있다. 도 11c 는 본 발명의 일 실시형태에 따른, 로우 다운 포오스 CMP 시스템 (1170) 의 간략화된 다이어그램을 나타낸다. 로우 다운 포오스 CMP 시스템 (1170) 은 반도체 기판 (1100) 을 지지하는 연마 헤드 (1172) 를 포함한다. 연마 헤드 (1172) 는 연마 패드 (1174) 상에 반도체 기판 (1100) 을 유지한다. 연마 패드 (1174) 는 반도체 기판 (1100) 의 표면에 대하여 이동할 수 있다(예를 들어, 방향 (1177) 으로). 예를 들어, 연마 패드 (1174) 는 도시된 바와 같이, 롤러 (1175) 에 의해 반도체 기판 (1100) 을 운송할 수 있는 벨트형 연마 패드일 수 있다. 다른 방법으로, 연마 패드 (1174) 은 당해 분야에 알려진 바와 같이 원형 또는 회전식 테이블에 설치될 수 있다. 다른 방법으로 또는 부가적으로, 연마 헤드 (1172) 는 또한 연마 패드 (1174) 에 대하여 반도체 기판 (1100) 을 이동 (예를 들어, 회전, 진동, 측에서 측으로의 이동 등) 시킬 수 있다.
로우 다운 포오스 CMP 시스템 (1170) 은 반도체 기판 (1100) 에 인가된 최대 다운 포오스 (1176) 가 약 1 psi 보다 작은 포오스를 가진다. 반도체 기판 (1100) 의 표면은 통상적인 CMP 프로세스와 달리, 실질적으로 전체적 및 국부적으로 평탄하므로, 상기 표면들에 부여될 수 있는 어떤 스트레스가 국부적이지 않거나 또는 이와 달리 상기 도 1a 내지 도 1c 에 설명된 바와 같이 집중될 수 있다. 또한, 로우 다운 포오스 (즉, 약 1 psi 보다 작음) 은 실질적으로 클리닝되는 표면들에 부여될 수 있는 어떤 스트레스들을 감소시킨다. 또한, 적어도 부분적으로 약 1 psi 다운 포오스보다 작음으로 인하여, 재료 제거 레이트는 통상의, 종래 기술의 CMP 프로세스에서 보다 상당히 느리게 된다. 로우 다운 포오스 (예를 들어, 1 psi 보다 작음) 의 결합과 어떤 스트레스의 집중 부족으로 인하여, 클리닝되는 표면에 부여되는 어떤 스트레스는 재료들의 인터페이스들 사이의 피쳐 강도 보다 실질적으로 작은 레벨에서 안전하게 유지될 수 있다. 예를 들어, 스트레스들은 실질적으로 2 개의 재료 사이의 점착 강도이다.
"다운 포오스" 라는 문구에서 "다운" 이라는 용어는 특정 방향으로 의도되지 않고, 상기 포오스 (1176) 가 반도체 기판 (1100) 의 표면에 수직한 방향으로 인가됨을 설명하는 것으로 의도하는 것으로 이해하여야 한다. 예를 들어, 연마 패드 (1174) 및 연마 헤드 (1172) 가 도시된 바와 같이 수평 구성이 아니라 수직 구성으로 이루어져 있는 경우, 다운 포오스 (1176) 는 수평 방향으로 인가된다.
파트 Ⅳ : 동적 액체 메니스커스를 이용한 클리닝
클리닝 프로세스는 상기 표면들 (1103, 1103, 1104) 위에 액체 메니스커스를 조정함으로써 인가될 수 있다. 액체 메니스커스는 명칭이 "동적 액체 메니스커스를 가진 결합물에서의 스트레스 프리 에칭 프로세싱" 으로, 여기서 참고로 통합되는, 2004 년 1 월 30 일자로 출원되어 공동 계류중이며 공유된 미국 특허 출원 제 10/769,498 호에 개시된 것과 같은 근접 헤드를 사용하여 조정될 수 있다. 동적 액체 메니스커스 프로세스는 기판의 표면 영역의 매우 작은 부분을 프로세싱한다. 이에 의해 인가되는 힘을 매우 정밀하게 제어할 수 있다.
도 12a 는 본 발명의 일 실시형태에 따른 예시적인 기판 프로세싱 공정을 수행하는 근접 헤드 (1220) 를 나타낸다. 근접 헤드 (1220) 는, 일 실시형태에서, 클리닝, 연마, 또는 다른 프로세싱 공정을 수행하기 위하여 기판 (1230) 의 상면 (1230a) 에 아주 근접하면서 이동한다. 근접 헤드 (1230) 는 기판 (1230) 의 하면 (1230b) 을 프로세싱하는데 이용될 수도 있음을 이해하여야 한다. 일 실시형태에서, 기판 (1230) 은 유체가 상면 (1230a) 으로부터 제거되면서 근접 헤드 (1220) 가 헤드 이동에 따라 선형 방식으로 이동될 수도 있다. 소스 주입구 (1202) 를 통하여 IPA (1210) 를, 소스 주입구 (1204) 를 통하여 진공실 (1212) 을 , 그리고 소스 주입구 (1206) 를 통하여 탈이온화 수 (1214) 를 인가함으로써, 메니스커스 (1216) 를 생성할 수 있다.
도 12b 는 본 발명의 일 실시형태에 따른 근접 헤드 (1220) 의 부분의 상면도를 나타낸다. 일 실시형태의 상면도에서, 좌측으로부터 우측으로는 소스 주입구 (1202) 의 세트, 소스 주입구 (1204) 의 세트, 소스 주입구 (1206) 의 세트, 소스 주입구 (1204) 의 세트, 및 소스 주입구 (1202) 의 세트가 존재한다. 따라서, N2/IPA 및 DIW 가 근접 헤드 (1220) 와 웨이퍼 (1230) 사이의 영역으로 입력되므로, 진공실은 웨이퍼 (1230) 에 존재할 수도 있는 어떤 액체 필름에 따라 N2/IPA 및 DIW를 제거한다. 또한, 여기서 설명된 소스 주입구 (1202), 소스 주입구 (1206), 및 소스 주입구 (1204) 는 예를 들어 원형 개구부, 정방형 개구부 등과 같은 어떤 적절한 타입의 형상을 가질 수도 있다. 일 실시형태에서, 소스 주입구 (1202 및 1206) 및 소스 주입구 (1204) 은 원형 개구부를 가진다.
도 13a 는 본 발명의 실시형태의 일 실시형태에 따른 예시적인 근접 헤드 (1300) 를 나타낸다. 도 13b 는 본 발명의 일 실시형태에 따른 근접 헤드 (1300) 및 이 근접 헤드 (1300) 에 의해 형성된 메니스커스 (1350) 의 단면도를 나타낸다. 근접 헤드 (1300) 는 복수의 프로세스 화학물 주입구 (1304) 의 링, 복수의 IPA 주입구 (1302 및 1308) 의 2 개의 링, 및 복수의 진공 주입구 (1306) 의 링을 포함한다. 여러 주입구 (1302, 1304, 1306) 및 주입구 (1308) 는 센서 (1320) 주위에 배열되어 있다. 이 센서 (1320) 는 프로세싱 센서 (1300) 에 인 가되는 제조 공정의 진행상태를 평가할 수 있는 메트롤로지 (metrology) 센서이다. 센서는 상술한 종점 검출 시스템 및 방법을 사용할 수 있도록 광학적 종점 검출 센서일 수 있다.
메니스커스 (1350) 는 센서 (1320) 가 센서와 웨이퍼 (1230) 의 표면 사이의 메니스커스 (1350) 으로부터 프로세싱 화학물을 개재시키지 않도록 액체 메니스커스가 제거되는 "건식" 중심 영역 (1352) 을 포함할 수 있다. 웨이퍼 (1230) 를 회전시키고, 근접 헤드 (1300) 를 스캐닝하므로, 웨이퍼 (1230) 전반에 걸친 센서 (1320) 는, 근접 헤드가 웨이퍼를 처리할 때, 웨이퍼의 전체 표면을 인-시츄 스캐닝할 수 있다. 또한, 센서 (1320) 는 에칭 프로세스의 실시간 피드백을 제공할 수 있다. 프로세스를 제어하는 제어 시스템에 실시간 피드백을 제공함에 의해 프로세스의 폐쇄 제어 루프를 제공할 수 있다. 프로세스의 폐쇄 루프 제어에 의해 제어 시스템은 프로세스를 실시간으로 상호 조절할 수 있다. 복수의 프로세스 변수들 중 어느 것은 헤드 위치, 농도, 온도, 체류 시간, 흐름 레이트, 압력, 화학물 및 다른 프로세스 변수들을 포함하여 조정될 수 있다. 이러한 방식으로, 더욱 정밀한 프로세스 제어가 제공된다. 더욱 정밀한 프로세스 제어에 의해 더욱 더 농축된 화학물을 사용할 수 있으며, 이 화학물은 교대로 웨이퍼의 프로세스 시간을 최소값으로 감소시킨다.
또한, 프로세스의 인-시츄, 실시간 제어에 의해 웨이퍼의 프로세싱 동안에 비균일성을 교정하는 것과 같은, 웨이퍼의 표면에 인가될 가변 프로세스를 활성화할 수 있다. 예를 들어, 버핑 또는 클리닝 프로세스에서, 센서가 기판 (1230) 의 제 1 영역에서의 제 1 거칠기를 검출할 수 있다. 프로세스 방법은 근접 헤드 (1300) 가 기판 (1230) 을 따라 이동할 때 검출된 거칠기에 대하여 동적으로 조정될 수 있다(예를 들어, 화학물 농도, 체류 시간, 온도 등). 그 결과, 비균일한 표면 거칠기는, 클리닝 또는 버핑 프로세스가 기판 (1230) 에 인가될 때, 인-시츄 방식으로 동적으로 교정될 수 있다.
다른 실시형태에서, 건식 영역 (1352) 은 요구되지 않는다. 예를 들어, 센서 (1320) 는 기판 (1230) 의 표면에 인가되는 프로세스 화학물과 같은 액체층 (예를 들어, 메니스커스 (1350)) 을 통하여 표면 거칠기를 측정할 수 있다.
도 14 는 본 발명의 일 실시형태에 따라, 기판을 스트레스 없이 프로세싱하는 경우에 수행되는 방법 공정 (1400) 을 나타내는 흐름도이다. 공정 (1410) 에서, 기판은 프로세싱을 위하여 수용된다.
공정 (1420) 에서, 기판의 상면을 평탄화한다. 평탄화된 상면은 실질적으로 장치 의존형 평면 비균일부 및 장치 독립형 평면 비균일부가 없다. 기판은 상기 도 2a 내지 도 9 에 설명된 바와 같이 스트레스 없는 평탄화 프로세스에서 평탄화될 수 있다. 다른 방법으로, 기판은 기판에 과도한 스트레스를 주지않고 실질적으로 장치 의존형 평면 비균일부 및 장치 독립형 평면 비균일부가 없도록 상면을 연속적으로 평탄화할 수 있는 어떤 적절한 프로세스에서 평탄화될 수 있다.
또한, 상면은 제 1 재료 (예를 들어, 옥사이드) 및 상기 제 1 재료로부터 형성되는 장치 구조 (예를 들어, 상호접속부, 트렌치 등) 을 포함한다. 장치 구조는 제 2 재료로부터 형성된다. 제 2 재료는 도전성 재료 (예를 들어, 구리, 알루미늄, 탄탈, 티타늄, 및 이들의 결합물 등) 일 수 있다. 또한, 제 2 재료는 비도전성 재료일 수 있다. 장치의 표면이 노출된다. 장치의 표면은 제 1 표면 거칠기를 가진다. 제 1 거칠기는 약 40 옹스트롬보다 큰 평균 거칠기 값을 가진다.
공정 (1430) 에서는, 실질적으로 제 1 거칠기를 약 40 옹스트롬보다 작게 감소시키기 위하여 상면에 클리닝 프로세스를 인가한다. 클리닝 프로세스는 로우 다운 포오스 CMP 프로세스, 동적 액체 메니스커스 프로세스, 종점 에칭 프로세스, 또는 린싱 및 클리닝 프로세스 중 적어도 하나 이상일 수 있다. 그 후, 방법 공정들이 종료될 수 있다.
도 15 는 본 발명의 일 실시형태에 따른, 기판 프로세싱 시스템 (1500) 의 블록도이다. 기판 프로세싱 시스템 (1500) 은 평탄화 프로세스 툴 (1510) 및 스트레스 없는 클리닝 프로세스 툴 (1520) 을 포함한다. 상술한 바와 같이, 평탄화 프로셋 툴 (1510) 은, 어떤 장치 의존 비균일성 및 장치 독립 비균일성을 실질적으로 제거하기 위하여 기판 (1515) 을 평탄화할 수 있는 어떤 타입의 평탄화 프로세스 툴일 수 있다. 하나 이상의 실시형태에서, 평탄화 프로세스 툴 (1510) 은 상기 도 2a 내지 도 9 에 설명된 평탄화 프로세스를 수행할 수 있다.
스트레스 없는 클리닝 프로세스 툴 (1520) 은 종점 에칭 프로세스 툴, 동적 액체 메니스커스 프로세스 툴, 브러시 박스, 및 로우 다운 포오스 CMP 프로세스 툴 중 어느 하나 이상일 수 있다.
본 발명의 설명과 관련하여 여기서 사용된 바와 같이, "약" 이라는 용어는 +/- 10% 를 의미한다. 예를 들어, "약 250 ℃" 라른 용어는 225 ℃ 와 275 ℃ 사이의 범위를 나타낸다. 상기 도면들 중 어느 도면에서의 공정들에 의해 표현되는 명령들은 예시된 순서로 수행될 필요가 없고, 공정들에 의해 표현된 모든 프로세싱은 발명을 실행하는데 필요하지 않을 수도 있음을 이해해야 한다. 또한, 상기 도면들 중 어느 도면에서 설명된 프로세스들은 또한 RAM, ROM, 또는 컴퓨터 또는 마이크로프로세서 제어 시스템 (예를 들어, 프로세스 제어 시스템) 의 하드 디스크 드라이브 중 어느 하나 또는 이들의 결합물에 저장된 소프트웨어에서 구현될 수 있다.
전술한 발명을 이해의 명료화를 위하여 일부 상세하게 설명하였지만, 첨부된 청구항들의 범위내에서 어떤 변경 및 변화를 실행할 수 있음을 알 수 있다. 따라서, 본 실시형태들은 제한적인 것이 아니라 예시적인 것으로 간주되며, 본 발명은 여기서 제공된 세부사항들로 제한되는 것이 아니라 첨부된 청구항들의 범위 및 등가물내에서 변경될 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 물리적 스트레스를 최소화하면서 과적 부분을 균일하게 제거할 수 있는 평탄화 시스템 및 방법을 제공한다.

Claims (24)

  1. 상면을 가지는 기판을 수용하는 단계; 및
    상기 상면에 클리닝 프로세스를 인가하는 단계를 포함하는 기판 클리닝 방법으로서,
    상기 상면은 장치 의존형 평면 (planarity) 비균일부 및 장치 독립형 평면 비균일부가 실질적으로 없으며, 제 1 재료; 및 상기 제 1 재료에 형성되는 장치 구조를 포함하며,
    상기 장치 구조는 노출된 장치 표면을 가지며, 상기 장치 표면은 제 1 표면 거칠기를 가지며, 상기 장치 구조는 제 2 재료로부터 형성되는 기판 클리닝 방법.
  2. 제 1 항에 있어서,
    상기 장치 구조는 다마신 프로세스로 형성되는 기판 클리닝 방법.
  3. 제 1 항에 있어서,
    장치 의존형 평면 비균일부 및 장치 독립형 평면 비균일부가 실질적으로 없는 상면은, 실질적으로 국부적으로 평탄하고 실질적으로 전체적으로 평탄한 상면을 포함하는 기판 클리닝 방법.
  4. 제 1 항에 있어서,
    상기 클리닝 프로세스는 실질적으로 제 1 표면 거칠기를 약 20 옹스트롬 보다 작게 감소시키는 기판 클리닝 방법.
  5. 제 1 항에 있어서,
    상기 클리닝 프로세스는 동적 액체의 메니스커스 (meniscus) 프로세스를 포함하는 기판 클리닝 방법.
  6. 제 1 항에 있어서,
    상기 클리닝 프로세스는 로우 다운 포오스 (low dow force) CMP 프로세스를 포함하는 기판 클리닝 방법.
  7. 제 6 항에 있어서,
    상기 로우 다운 포오스 CMP 프로세스는 약 1 psi 다운 포오스 보다 작게 인가하는 단계를 포함하는 기판 클리닝 방법.
  8. 제 1 항에 있어서,
    상기 클리닝 프로세스는 종점 에칭 프로세스를 포함하는 기판 클리닝 방법.
  9. 제 1 항에 있어서,
    상기 클리닝 프로세스는 상기 기판의 표면에 브러시를 인가하는 단계를 포함 하는 기판 클리닝 방법.
  10. 제 9 항에 있어서,
    상기 클리닝 프로세스는 상기 기판의 표면에 습식 에칭 화학물을 인가하는 단계를 더 포함하는 기판 클리닝 방법.
  11. 제 9 항에 있어서,
    상기 클리닝 프로세스는 동적 액체 메니스커스를 이용한 클리닝 프로세스를 인가하는 단계를 더 포함하는 기판 클리닝 방법.
  12. 제 1 항에 있어서,
    상기 클리닝 프로세스는 최소 전단력을 부여하는 기판 클리닝 방법.
  13. 제 1 항에 있어서,
    상기 클리닝 프로세스는 상기 제 1 재료에 선택적인 기판 클리닝 방법.
  14. 제 1 항에 있어서,
    상기 클리닝 프로세스는 상기 제 2 재료에 선택적인 기판 클리닝 방법.
  15. 기판을 수용하는 단계;
    임의의 장치 의존형 평면 비균일부 및 임의의 장치 독립형 평면 비균일부를 실질적으로 제거하기 위하여 기판의 상면을 평탄화하는 단계; 및
    상기 상면에 클리닝 프로세스를 인가하는 단계를 포함하는 기판 프로세싱 방법으로서,
    상기 상면은, 제 1 재료; 및 상기 제 1 재료에 형성된 장치 구조를 포함하며,
    상기 장치 구조는 노출된 장치 표면을 가지며, 상기 장치 표면은 제 1 표면 거칠기를 가지며, 상기 장치 구조는 제 2 재료로부터 형성되는, 기판 프로세싱 방법.
  16. 제 15 항에 있어서,
    임의의 장치 의존형 평면 비균일부 및 임의의 장치 독립형 평면 비균일부를 실질적으로 제거하기 위하여 기판을 평탄화하는 단계는, 실질적으로 스트레스 없는 에칭 평탄화 프로세스를 인가하는 단계를 포함하는 기판 프로세싱 방법.
  17. 제 15 항에 있어서,
    임의의 장치 의존형 평면 비균일부 및 임의의 장치 독립형 평면 비균일부를 실질적으로 제거하기 위하여 기판을 평탄화하는 단계는, 기판에 형성된 장치 또는 구조에 스트레스 관련 고장을 야기하는 기판에 스트레스를 주지 않는 평탄화 프로세스를 포함하는 기판 프로세싱 방법.
  18. 평탄화 프로세스 툴; 및
    스트레스 없는 클리닝 프로세스 툴을 구비하는 기판 프로세싱 시스템.
  19. 제 18 항에 있어서,
    상기 스트레스 없는 클리닝 프로세스는 동적 액체의 메니스커스 프로세스를 포함하는 기판 프로세싱 시스템.
  20. 제 18 항에 있어서,
    상기 스트레스 없는 클리닝 프로세스는 클리닝 브러시를 포함하는 기판 프로세싱 시스템.
  21. 제 20 항에 있어서,
    상기 클리닝 프로세스는 상기 기판의 표면에 습식 에칭 화학물을 인가하는 단계를 더 포함하는 기판 프로세싱 시스템.
  22. 제 20 항에 있어서,
    상기 클리닝 프로세스는 동적 액체 메니스커스를 이용한 클리닝 프로세스를 더 포함하는 기판 프로세싱 시스템.
  23. 제 18 항에 있어서,
    상기 스트레스 없는 클리닝 시스템은 로우 다운 포오스 CMP 프로세스를 포함하는 기판 프로세싱 시스템.
  24. 제 18 항에 있어서,
    상기 스트레스 없는 클리닝 시스템은 최소 전단력을 부여하는 기판 프로세싱 시스템.
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