KR20050079292A - 반도체 소자 형성방법 - Google Patents
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Abstract
반도체 기판의 소정영역 상에 형성된 메사(mesa)형의 반도체층을 이용하여 게이트 전극 및 비대칭의 불순물 영역을 형성하는 방법에 관한 것이다. 반도체 기판의 소정의 영역 상에 메사(MESA)형의 반도체층을 형성한다. 상기 반도체층의 양측에 제1스페이서들을 형성한다. 상기 제1스페이서들의 측벽에 게이트 전극들을 형성한다. 상기 반도체층, 게이트 전극들 및 제1스페이서들을 이용하여 반도체 기판에 저농도 소오스 영역을 형성한다. 상기 게이트 전극들의 측벽에 제2스페이서들을 형성한다. 상기 게이트 전극들, 제1스페이서들 및 제2스페이서들을 이용하여 반도체 기판에 고농도 소오스 영역을 형성하고, 반도체층에 고농도 드레인 영역을 형성한다. 상기 결과물들이 형성된 반도체 기판을 어닐링 공정을 수행하여 상기 고농도 드레인 영역 하부의 반도체 기판에 저농도 드레인 영역을 형성한다. 이로써, 나노미터의 게이트 전극을 형성할 때 발생하는 리소그라피 기술의 문제점을 극복하고, 단채널효과를 억제할 수 있다.
Description
본 발명은 반도체 소자 형성방법을 제공하는 것이다. 보다 구체적으로는 반도체 기판의 소정영역 상에 형성된 메사(mesa)형의 반도체층을 이용하여 게이트 전극 및 비대칭의 불순물 영역을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 반도체 소자 내에 존재하는 각각의 개별 소자들의 크기가 점점 줄어들고 있다. 예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 있어서, 게이트 전극의 길이가 나노미터(Nanometer)의 크기로 감소된다.
상기 게이트 전극의 길이가 나노미터(Nanometer)의 크기로 축소됨으로 상기 게이트 전극을 형성하는 리소그라피(Lithography) 기술도 발전하였다. 즉, X-선 등을 이용한 노광장치가 개발되어 나노미터(Nanometer)의 크기의 게이트 전극을 형성할 수 있게 되었다. 그러나, 광원을 발생시키는 장치가 복잡하고 구매 비용(Cost)이 고가로 인하여 제조단가가 높아지며 효율성이 떨어지는 문제점을 가지고 있다.
또한, 상술한 리소그라피 기술로 나노메타(Nanometer)의 크기로 게이트 전극을 형성하여 포화전류(Idsat)를 향상시키어 MOSFET의 스피드을 향상시키나, 반대로 펀치쓰루(Punch Through) 및 DIBL(Drain Induced Barrier Lowering) 현상 같은 단채널효과(Short Channel Effect : SCE)에 취약한 문제점을 가지고 있다.
상기의 문제점을 해결하기 위하여 비대칭의 저농도 소오스/드레인 영역을 갖는 트랜지스터가 "2001 Symposium on VLSI technology Digest of Technical Papers"에서 "Asymmetric Source/Drain Extension Transistor Structure for High Performance Sub-50nm Gate Length CMOS Devices" 제목으로 공지되었다. 즉, 비대칭의 저농도 소오스/드레인 영역을 갖는 트랜지스터는 저농도 소오스 영역에 비하여 저농도 드레인 영역이 짧고 얇기 때문에 포화전류(Idsat)를 높이고 단채널효과(Short Channel Effect : SCE)를 억제시키는 것으로 공지되었다.
그러나, 비대칭의 저농도 소오스/드레인 영역을 갖는 트랜지스터는, 도 1에서 보여주듯이, 비대칭의 저농도 소오스/드레인 영역을 형성하는 방법인 경사각(tiled angle)으로 이온주입하는 방법에 의하여 따른 문제점을 발생시킨다.
도 1은 종래기술의 비대칭의 저농도 소오스/드레인 영역을 갖는 트랜지스터의 형성방법의 문제점을 개략적으로 설명하는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상부에 게이트 전극(15)을 형성한다. 상기 게이트 전극(15)의 양측에 수직 이온주입(20) 및 경사각 이온주입(25)을 수행한다. 상기 이온주입들에 의하여 비대칭의 저농도 소오스 영역(30) 및 저농도 드레인 영역(35)이 형성한다.
그러나, 도 1에서 보여주듯이, 게이트 전극(15)이 경사각 이온 주입(25) 방향을 가로막아 게이트 전극(15)의 하부 측벽에서부터 저농도 드레인 영역(35) 사이에 심각한 오프셋(offset) 영역(40)을 형성하는 문제점을 가지고 있다.
따라서, 본 발명의 목적은 반도체 소자의 고집적화로 인하여 발생하는 리소그라피 기술의 문제점을 해결하고, 단채널효과를 억제하는 반도체 소자 형성방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예는 반도체 기판의 소정의 영역 상에 메사(MESA)형의 반도체층을 형성하는 단계와 상기 반도체층의 양측에 제1스페이서들을 형성하는 단계와 상기 제1스페이서들의 측벽에 게이트 전극들을 형성하는 단계와 상기 게이트 전극들, 제1스페이서들 및 반도체층을 이용하여 반도체 기판에 저농도 불순물 도핑하여 저농도 소오스 영역을 형성하는 단계와 상기 게이트 전극들, 제1 스페이서들 및 반도체층을 이용하여 상기 저농도 소오스 영역의 측벽 및 게이트 전극들의 하부에 할로(halo) 불순물을 도핑하여 할로 불순물 영역들을 형성하는 단계와 상기 게이트 전극들의 측벽에 제2스페이서들을 형성하는 단계와 상기 제2스페이서들, 게이트 전극들 및 제1 스페이서들를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 고농도 소오스 영역을 형성하고, 반도체층에 고농도 드레인 영역을 형성하는 단계와 상기 결과물들이 형성된 반도체 기판을 어닐링 공정을 수행하여 고농도 드레인 영역에 도핑된 고농도 불순물이 반도체 기판에 확산되어 상기 고농도 드레인 영역 하부의 반도체 기판에 저농도 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법을 제공하는 것이다.
여기서, 상기 반도체층은 단결정 실리콘 패턴 또는 다결정 실리콘 패턴일 수 있다.
상기 단결정 실리콘 패턴을 형성하는 단계는 상기 반도체 기판 전면에 절연막을 형성하는 단계와 상기 절연막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 개구부를 형성하는 단계와 상기 개구부 내와 상기 개구부 주변의 패터닝된 절연막 표면에 선택적 에피텍시 성장 공정을 이용하여 단결정 실리콘막을 형성하는 단계와 상기 단결정 실리콘막을 화학적 기계적 폴리싱 공정을 이용하여 평탄화하는 단계와 상기 패터닝된 절연막을 불산(HF) 용액을 이용하여 제거하여 메사(MESA)형의 단결정 실리콘 패턴을 형성하는 단계를 구비하여 이루어질 수 있다.
여기서, 상기 단결정 실리콘막은 100Å 내지 10000Å의 두께일 수 있다. 상기 선택적 에피텍시 성장 공정은 LPCVD(low pressure chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition) 또는 ALCVD(atomic layer chemical vapor deposition)을 사용할 수 있다. 상기 선택적 에피텍시 성장 공정은 700℃ 내지 900℃의 온도 및 5 torr 내지 10 torr의 압력에서 수행할 수 있다.
상기 다결정 실리콘 패턴을 형성하는 단계는 상기 반도체 기판 전면에 절연막을 형성하는 단계와 상기 절연막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 개구부를 형성하는 단계와 상기 개구부 내와 패터닝된 절연막 표면에 다결정 실리콘막을 형성하는 단계와 상기 다결정 실리콘막을 상기 패터닝된 절연막의 표면이 노출될 때까지 화학적 기계적 폴리싱 공정을 이용하여 평탄화하는 단계와 상기 패터닝된 절연막을 불산 용액을 이용하여 제거하여 메사(MESA)형의 다결정 실리콘 패턴을 형성하는 단계를 구비하여 이루어질 수 있다.
상기 다결정 실리콘막은 100Å 내지 10000Å의 두께일 수 있다. 상기 다결정 실리콘막을 형성하는 공정은 LPCVD, RTCVD 또는 ALCVD을 사용할 수 있다. 상기 다결정 실리콘막을 형성하는 공정은 700 내지 900℃의 온도 및 5 내지 10 torr의 압력에서 수행할 수 있다.
상기 반도체층의 양측에 제1스페이서들을 형성할 시에 반도체층의 일단부를 둘러싸는 제1스페이서 패드를 동시에 형성할 수 있다.
상기 제1 스페이서들의 측벽에 게이트 전극들을 형성할 시에 상기 반도체층과 접촉되지 않고, 상기 제1 스페이서 패드의 일부를 둘러싸는 게이트 전극 패드를 형성할 수 있다.
상기 어닐링 공정은 RTA(rapid thermal annealing) 방식으로 850 내지 1050℃의 온도에서 5 내지 200초 동안 이루어질 수 있다.
상기 반도체 기판은 P형 반도체 기판이고, 상기 저농도 불순물은 As로 이루어지고, 할로 불순물은 B로, 고농도 불순물은 As로 이루어질 수 있다. 상기 저농도 불순물의 이온주입 에너지는 30KeV 이하로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행할 수 있다. 상기 할로 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, B 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행할 수 있다. 상기 고농도 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행할 수 있다.
상기 반도체 기판은 n 웰이 형성된 P형 반도체 기판이고, 상기 저농도 불순물은 As로 이루어지고, 할로 불순물은 B로, 고농도 불순물은 As로 이루질 수 있다. 상기 저농도 불순물의 이온주입 조건은 이온주입 에너지를 30KeV 이하로 설정하고, BF2 이온을 1.0E14∼1.0E16 atoms/㎠ 도즈(does)로 진행할 수 있다. 상기 할로 불순물의 이온주입 조건은 이온주입 에너지를 100KeV 이하로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행할 수 있다. 상기 고농도 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, B 이온을 1.0E14∼1.0E16 atoms/㎠ 도즈(does)로 진행할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부하는 도면들을 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 형성방법을 설명하기 위한 개략적인 레이아웃도(50)이다.
도 2를 참조하면, 반도체 기판의 소정영역에 활성영역(55)을 배치하고, 활성영역(55)을 가로지르면서 확장된 일단부(60)를 갖는 반도체층(65)을 x축과 평행하게 배치한다.
계속하여, 반도체층(65)의 확장된 일단부(60)에 대향하는 타단부를 둘러싸는 스페이서 패드(70)를 배치하고, 반도체층(65)과의 접촉되지 않으면서 스페이서 패드(70)의 일부를 둘러싸는 게이트 전극 패드(75)를 배치한다.
계속하여, 반도체층(65, 고농도 드레인 영역)을 금속배선과 접촉하기 위하여 반도체층(65)의 확장된 일단부를 노출시키도록 드레인 콘택홀(80)을 배치하고, 게이트 전극 패드(75)를 금속배선과 접촉하기 위하여 게이트 전극 패드(75)를 노출시키도록 게이트 콘택홀(85)을 배치하며, 반도체층(65)에 의하여 분리된 활성영역(20, 고농도 소오스 영역)의 양측에 활성영역을 금속배선과 접촉하기 위하여 활성영역을 노출시키도록 소오스 콘택홀들(90)을 배치한다.
<실시예1>
도 3a 내지 도 3m은 도 2의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예1에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 4a 내지 도 4j는 도 2의 B-B'선을 따라 자른 단면도들로서, 본 발명의 실시예1에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 3a 및 도 4a를 참조하면, p형 반도체 기판(100)에 소자분리막(105)을 STI(shallow trench isolation) 공정을 이용하여 형성한다. 계속하여, 소자분리막(105)이 형성된 반도체 기판(100) 상에 제1산화막(110)을 형성한다.
이어서, 도 3b 및 도 4b를 참조하면, 제1산화막(110)을 패터닝하여 반도체 기판의 일부를 노출시키는 개구부(115)를 갖는 제1산화막 패턴(110a)을 형성한다.
이어서, 도 3c 및 도 4c를 참조하면, 선택적 에피텍시 성장 공정(selective epitaxy growth;SEG, 이하에서는 SEG로 명명함)을 통해 개구부(115)에 의하여 노출된 반도체 기판을 이용하여 개구부(115) 내와 개구부(115) 주변의 제1산화막 패턴(110a) 표면에 단결정 실리콘막(120)을 100Å 내지 10000Å의 두께로 성장시킨다.
상기 SEG 공정은 LPCVD(low pressure chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition) 또는 ALCVD(atomic layer chemical vapor deposition)에서 700℃ 내지 900℃의 온도 및 5 torr 내지 10 torr의 압력에서 수행한다.
이어서, 도 3d 및 4d를 참조하면, 단결정 실리콘막(120)을 화학적 기계적 폴리싱 공정을 수행하여 제1산화막 패턴(110a)과 동일하게 편평한 표면을 갖는 반도체층(120a)을 형성한다.
이어서, 도 3e 및 4e를 참조하면, 반도체층(120a)을 형성하는데 사용된 제1산화막 패턴(110a)을 불산(HF) 용액을 이용하여 제거한다. 상기 제거에 의하여 반도체 기판(100)의 소정영역에 메사(mesa)형의 반도체층(120a)을 형성한다.
이어서, 도 3f 및 4f를 참조하면, 반도체층(120a)이 형성된 반도체 기판(100) 상에 제2산화막(125)과 제1실리콘질화막(130)을 차례로 증착한다.
이어서, 도 3g 및 4g를 참조하면, 미도시 하였지만 도 2를 참조하여 설명하면, 제1실리콘질화막(130) 상부에 반도체층(65, 도 2참조)의 확장된 일단부(60, 도 2참조)에 대향하는 타단부를 둘러싸도록 제1포토레지스트 패턴(미도시)을 형성한다. 계속하여, 먼저, 도 3g에서는 제1실리콘질화막(130)과 제2산화막(125)을 에치백과 같은 식각을 수행하여 반도체층(120a)의 양측에 반도체층(120a)과 후속에 형성되는 게이트 전극(도 3i 참조)과의 쇼트(short)를 방지하기 위한 제1스페이서들(130a)을 형성하고, 계속하여 도 4g에서는 상기 포토레지스트 패턴을 이용하여 제1실리콘질화막(130)과 제2산화막(125)을 식각하여 반도체층(120a)과 후속에 형성되는 게이트 전극 패드(도 4i 참조)와의 쇼트(short)를 방지하기 위한 제1스페이서 패드(130b)를 반도체층(120a)을 둘러싸도록 형성한다.
이어서, 도 3h 및 4h를 참조하면, 반도체 기판(100) 상에 게이트 산화막(135)과 폴리실리콘막(140)을 형성한다.
이어서, 도 3i 및 4i를 참조하면, 미도시 하였지만 도 2를 참조하여 설명하면, 폴리실리콘막(140) 상부에 반도체층(65, 도 2참조)과 접촉하지 않고, 스페이서 패드(70, 도 2참조) 둘러싸도록 제2포토레지스트 패턴(미도시)을 형성한다. 계속하여, 먼저, 도 3i에서는 폴리실리콘막(140)과 게이트 산화막(135)을 에치백 같은 식각을 수행하여 제1스페이서들(130a)의 측벽에 게이트 전극들(140a)을 형성하고, 계속하여, 도 4i에서는 상기 제2포토레지스트 패턴(미도시)을 이용하여 폴리실리콘막(140)과 게이트 산화막(135)을 식각하여 게이트 전극 패드(140b)를 반도체 층(120a)에 접촉되지 않고, 제1스페이서 패드(130b)의 일부를 둘러싸도록 형성한다.
이어서, 도 3j를 참조하면, 게이트 전극들(140a), 제1스페이서들(130a) 및 반도체층(120a)을 이용하여 반도체 기판(100)에 저농도 불순물 도핑하여 저농도 소오스 영역(145)을 형성한다. 이때, 상기 저농도 불순물의 이온주입 조건은 이온주입 에너지는 30KeV 이하로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행한다.
계속하여, 반도체 기판(100)에 할로 불순물을 도핑하여 저농도 소오스 영역(145) 측면 및 게이트 전극들(140a)의 하부에 할로 불순물 영역(150)을 형성한다. 상기 할로 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, B 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행한다.
이어서, 도 3k 및 도 4j를 참조하면, 게이트 전극들(140a) 및 게이트 전극의 패드(140b)가 형성된 반도체 기판(100)에 제3산화막과 제2실리콘질화막을 형성한 후에, 상기 제2실리콘 질화막과 제3산화막을 이방성 식각하여 게이트 전극들(140a) 및 게이트 전극의 패드(140b) 측벽에 제2스페이서들(160)을 형성한다.
이어서, 도 3l을 참조하면, 제2스페이서들(160), 게이트 전극들(140a), 제1스페이서(130a)들 및 반도체층(120a)을 이용하여 반도체 기판(100)에 고농도 불순물 도핑하여 고농도 소오스 영역(165)을 형성하고, 반도체층(120a)에도 고농도 불순물이 도핑되어 고농도 드레인 영역(170)을 형성한다. 상기 고농도 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행한다.
이어서, 도 3m을 참조하면, 상기 결과물들이 형성된 반도체 기판(100)에 어닐링 공정을 수행하여 고농도 드레인 영역(170)에 도핑된 고농도 불순물이 반도체 기판(100)에 확산되어 고농도 드레인 영역(170) 하부의 반도체 기판(100)에 저농도 드레인 영역(175)을 형성한다. 이때, 상기 어닐링 공정은 RTA(rapid thermal annealing) 방식으로 850 내지 1050℃의 온도에서 5 내지 200초 동안 진행된다.
이로써, 반도체 기판(100)의 소정영역 상에 메사(mesa)형의 반도체층(120a)을 형성한 후에, 반도체층(120a)을 이용하여 게이트 전극(130a) 및 비대칭의 불순물 영역을 갖는 NMOS 트랜지스터가 형성된다.
<실시예2>
본 실시예에 따른 반도체 소자의 형성방법은 실시예1의 p형 반도체 기판에 n형 불순물이 도핑하여 n 웰을 추가로 형성하는 것과 이온주입 조건을 변경하는 것을 제외하고는 실시예1과 동일하다.
각 도면에 있어서, 상기 도 3a 내지 도 3j의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 5a 내지 도 5d는 도 2의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 5a를 참조하면, p형 반도체 기판(100)에 n형 불순물을 도핑하여 n 웰(103)을 형성한다.
도 5b를 참조하면, 게이트 전극들(140a), 제1스페이서들(130a) 및 반도체층(120a)을 이용하여 반도체 기판(100)에 저농도 불순물 도핑하여 저농도 소오스 영역들(147)을 형성한다. 이때, 상기 저농도 불순물의 이온주입 조건은 이온주입 에너지를 30KeV 이하로 설정하고, BF2 이온을 1.0E14∼1.0E16 atoms/㎠ 도즈(does)로 진행한다.
계속하여, 반도체 기판(100)에 할로 불순물을 도핑하여 저농도 소오스 영역들(147)의 측면 및 게이트 전극들(140a)의 하부에 할로 불순물 영역들(152)을 형성한다. 상기 할로 불순물의 이온주입 조건은 이온주입 에너지를 100KeV 이하로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행한다.
이어서, 도 5c를 참조하면, 제2스페이서들(160), 게이트 전극들(140a), 제1스페이서들(130a) 및 반도체층(120a)을 이용하여 반도체 기판(100)에 고농도 불순물을 도핑하여 고농도 소오스 영역들(167)을 형성하고, 반도체층(120a)에도 고농도 불순물이 도핑되어 고농도 드레인 영역(172)을 형성한다. 상기 고농도 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, B 이온을 1.0E14∼1.0E16 atoms/㎠ 도즈(does)로 진행한다.
이어서, 도 5d를 참조하면, 상기 결과물들이 형성된 반도체 기판(100)을 어닐링 공정을 수행하여 고농도 드레인 영역(172)에 도핑된 고농도 불순물이 반도체 기판(100)에 확산되어 고농도 드레인 영역(172) 하부의 반도체 기판(100)에 저농도 드레인 영역(177)을 형성한다.
이로써, 반도체 기판의 소정영역 상에 메사(mesa)형의 반도체층(120a)을 형성한 후에 상기 반도체층(120a)을 이용하여 게이트 전극들(140a) 및 비대칭의 불순물 영역을 갖는 PMOS 트랜지스터을 형성한다.
<실시예3>
본 실시예에 따른 반도체 소자의 형성방법은 실시예1과 실시예2의 반도체층(120a)을 형성하는 방법을 제외하고는 실시예1과 실시예2에 도시한 NMOS 및 PMOS 트랜지스터 형성방법과 동일하다. 그러므로, 본 실시예는 반도체층(120a)을 형성하는 방법만을 기술한다. 그리고, 각 도면에 있어서, 상기 도 3a 내지 도 3j의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 6a 내지 도 6c는 도 2의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예3에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 7a 내지 도 7c는 도 2의 B-B'선을 따라 자른 단면도들로서, 본 발명의 실시예3에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 6a 및 도 7a를 참조하면, p형 반도체 기판(100)에 소자분리막(105)을 STI(shallow trench isolation) 공정을 이용하여 형성한다. 여기서, 미도시 하였지만, p형 반도체 기판(100)에 n형 불순물을 도핑하여 n 웰을 형성할 수 있다. 계속하여, 소자분리막(105)이 형성된 반도체 기판(100) 상에 제1산화막(110)을 형성한다. 계속하여, 제1산화막(110)을 패터닝하여 반도체 기판의 일부를 노출시키는 개구부(115)를 갖는 제1산화막 패턴(110a)을 형성한다.
계속하여, 개구부 내와 제1산화막 패턴(110) 표면에 다결정 실리콘막(190)을 100Å 내지 10000Å의 두께로 형성한다. 그리고 다결정 실리콘막을 형성하는 공정은 LPCVD(low pressure chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition) 또는 ALCVD(atomic layer chemical vapor deposition) 에서 700℃ 내지 900℃의 온도 및 5 torr 내지 10 torr의 압력에서 수행한다.
이어서, 도 6b 및 도 7b를 참조하면, 다결정 실리콘막(190)을 제1산화막 패턴(110a)의 표면이 노출될 때까지 화학적 기계적 폴리싱 공정을 수행하여 제1산화막 패턴(110a)과 동일하게 편평한 표면을 갖는 반도체층(190a)을 형성한다.
이어서, 도 6c 및 도 7c를 참조하면, 반도체층(190a)을 형성하는데 사용된 제1산화막 패턴(110a)을 불산(HF) 용액을 이용하여 제거한다. 상기 제거에 의하여 반도체 기판(100)의 소정 부위에 메사(mesa)형의 반도체층(190a)을 형성한다.
이로써, 다결정 실리콘막(190)을 이용하여 메사(mesa)형의 반도체층(190a)을 형성한다.
본 발명의 실시예에 따라 반도체층을 이용하여 게이트 전극 및 비대칭의 불순물 영역을 갖는 반도체 소자를 형성함으로 나노미터의 게이트 전극을 형성할 때 발생하는 리소그라피 기술의 문제점을 극복하고, 단채널효과를 억제할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래기술의 비대칭의 저농도 소오스/드레인 영역을 갖는 트랜지스터의 형성방법의 문제점을 개략적으로 설명하는 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 형성방법을 설명하기 위한 개략적인 레이아웃도이다.
도 3a 내지 도 3m은 도 2의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예1에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 4a 내지 도 4j는 도 2의 B-B'선을 따라 자른 단면도들로서, 본 발명의 실시예1에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 5a 내지 도 5d는 도 2의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 6a 내지 도 6c는 도 2의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예3에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 7a 내지 도 7c는 도 2의 B-B'선을 따라 자른 단면도들로서, 본 발명의 실시예3에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
<주요 도면의 부호에 대한 설명>
10 : 반도체 기판 20 : 수직 이온주입
25 : 경사각 이온주입 30, 145, 147 : 저농도 소오스 영역
35, 175, 177 : 저농도 드레인 영역 40 : 오프셋(offset) 영역
50 : 레이아웃도 55 : 활성영역
60 : 반도체층의 확장된 일단부 65, 120a, 190a : 반도체층
70, 130b : 스페이서 패드 75, 140b : 게이트 전극 패드
80 : 드레인 콘택홀 85 : 게이트 콘택홀
90 : 소오스 콘택홀들 100 : 반도체 기판
103 : n 웰 105 : 소자분리막
110 : 제1산화막 110a : 제1산화막 패턴
115 : 개구부 120 : 단결정 실리콘막
125 : 제2산화막 130 : 제1실리콘질화막
130a : 제1스페이서들 135 : 게이트 산화막
140 : 폴리실리콘막 140a : 게이트 전극들
150, 152 : 할로 불순물 영역 160 : 제2스페이서들
165, 167 : 고농도 소오스 영역 170, 172 : 고농도 드레인 영역
190 : 다결정 실리콘막
Claims (21)
- 반도체 기판의 소정의 영역 상에 메사(MESA)형의 반도체층을 형성하는 단계;상기 반도체층의 양측에 제1스페이서들을 형성하는 단계;상기 제1스페이서들의 측벽에 게이트 전극들을 형성하는 단계;상기 게이트 전극들, 제1스페이서들 및 반도체층을 이용하여 반도체 기판에 저농도 불순물 도핑하여 저농도 소오스 영역을 형성하는 단계;상기 게이트 전극들, 제1 스페이서들 및 반도체층을 이용하여 상기 저농도 소오스 영역의 측벽 및 게이트 전극들의 하부에 할로(halo) 불순물을 도핑하여 할로 불순물 영역들을 형성하는 단계;상기 게이트 전극들의 측벽에 제2스페이서들을 형성하는 단계;상기 제2스페이서들, 게이트 전극들 및 제1 스페이서들를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 고농도 소오스 영역을 형성하고, 반도체층에 고농도 드레인 영역을 형성하는 단계; 및상기 결과물들이 형성된 반도체 기판을 어닐링 공정을 수행하여 고농도 드레인 영역에 도핑된 고농도 불순물이 반도체 기판에 확산되어 상기 고농도 드레인 영역 하부의 반도체 기판에 저농도 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 반도체층은 단결정 실리콘 패턴 또는 다결정 실리콘 패턴인 것을 특징으로 하는 반도체 소자 형성방법.
- 제2항에 있어서, 상기 단결정 실리콘 패턴을 형성하는 단계는,상기 반도체 기판 전면에 절연막을 형성하는 단계;상기 절연막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 개구부를 형성하는 단계;상기 개구부 내와 상기 개구부 주변의 패터닝된 절연막 표면에 선택적 에피텍시 성장 공정을 이용하여 단결정 실리콘막을 형성하는 단계; 및상기 단결정 실리콘막을 화학적 기계적 폴리싱 공정을 이용하여 평탄화하는 단계;상기 패터닝된 절연막을 불산(HF) 용액을 이용하여 제거하여 메사(MESA)형의 단결정 실리콘 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제3항에 있어서, 상기 단결정 실리콘막은 100Å 내지 10000Å의 두께인 것을 특징으로 하는 반도체 소자 형성방법.
- 제3항에 있어서, 상기 선택적 에피텍시 성장 공정은 LPCVD(low pressure chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition) 또는 ALCVD(atomic layer chemical vapor deposition)을 사용하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제3항에 있어서, 상기 선택적 에피텍시 성장 공정은 700℃ 내지 900℃의 온도 및 5 torr 내지 10 torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 다결정 실리콘 패턴을 형성하는 단계는,상기 반도체 기판 전면에 절연막을 형성하는 단계;상기 절연막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 개구부를 형성하는 단계;상기 개구부 내와 패터닝된 절연막 표면에 다결정 실리콘막을 형성하는 단계;상기 다결정 실리콘막을 상기 패터닝된 절연막의 표면이 노출될 때까지 화학적 기계적 폴리싱 공정을 이용하여 평탄화하는 단계; 및상기 패터닝된 절연막을 불산 용액을 이용하여 제거하여 메사(MESA)형의 다결정 실리콘 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제7항에 있어서, 상기 다결정 실리콘막은 100Å 내지 10000Å의 두께인 것을 특징으로 하는 반도체 소자 형성방법.
- 제7항에 있어서, 상기 다결정 실리콘막을 형성하는 공정은 LPCVD, RTCVD 또는 ALCVD을 사용하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제7항에 있어서, 상기 다결정 실리콘막을 형성하는 공정은 700 내지 900℃의 온도 및 5 내지 10 torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 반도체층의 양측에 제1스페이서들을 형성할 시에 반도체층의 일단부를 둘러싸는 제1스페이서 패드를 동시에 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 제1 스페이서들의 측벽에 게이트 전극들을 형성할 시에 상기 반도체층과 접촉되지 않고, 상기 제1 스페이서 패드의 일부를 둘러싸는 게이트 전극 패드를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 어닐링 공정은 RTA(rapid thermal annealing) 방식으로 850 내지 1050℃의 온도에서 5 내지 200초 동안 이루어지는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 반도체 기판은 P형 반도체 기판이고, 상기 저농도 불순물은 As로 이루어지고, 할로 불순물은 B로, 고농도 불순물은 As로 이루어지는 것을 특징으로 하는 반도체 소자 형성방법.
- 제14항에 있어서, 상기 저농도 불순물의 이온주입 에너지는 30KeV 이하로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제14항에 있어서, 상기 할로 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, B 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제14항에 있어서, 상기 고농도 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제1항에 있어서, 상기 반도체 기판은 n 웰이 형성된 P형 반도체 기판이고, 상기 저농도 불순물은 As로 이루어지고, 할로 불순물은 B로, 고농도 불순물은 As로 이루어지는 것을 특징으로 하는 반도체 소자 형성방법.
- 제18항에 있어서, 상기 저농도 불순물의 이온주입 조건은 이온주입 에너지를 30KeV 이하로 설정하고, BF2 이온을 1.0E14∼1.0E16 atoms/㎠ 도즈(does)로 진행하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제18항에 있어서, 상기 할로 불순물의 이온주입 조건은 이온주입 에너지를 100KeV 이하로 설정하고, As 이온을 1.0E13∼1.0E15 atoms/㎠ 도즈(does)로 진행하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제18항에 있어서, 상기 고농도 불순물의 이온주입 조건은 이온주입 에너지를 1 내지 30KeV로 설정하고, B 이온을 1.0E14∼1.0E16 atoms/㎠ 도즈(does)로 진행하는 것을 특징으로 하는 반도체 소자의 형성방법.
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