KR20050074893A - 반도체장치 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

제조공정의 간략화가 가능한 반도체장치를 제공한다. 본 발명의 반도체장치는 반도체칩(1)과, 반도체칩(1)의 제1 주표면 상에 형성된 금속층(2b, 2c)과, 반도체칩(1)의 제2 주표면 상에 적층된 복수의 도전막으로 이루어지는 제1 도전층(3a)과, 금속층(2b) 상에, 반도체칩(1)에서 보아 제1 도전층(3a)과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제2 도전층(3b)과, 금속층(2c) 상에, 반도체칩(1)에서 보아 제1 도전층(3a)과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제3 도전층(3c)을 구비하고 있다. 또한 복수의 도전막은, 니켈막(3a2)과, 니켈막(3a2)보다도 반도체칩과의 접촉저항이 낮은 저접촉저항 도전막(3a1)을 구비하고 있다. 또한 반도체칩(1)의 측으로부터, 저접촉저항 도전막(3a1) 및 니켈막(3a2)의 순서대로 형성되어 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 특히 다이렉트 리드 본딩 방식의 반도체장치에 관한 발명이다.
종래의 전력용 반도체장치에서는, 전력용 반도체칩에 대하여, 소스 전극판 및 드레인 전극판을 납땜 할때에, 해당 땜납에 의한 접합을 가능하게 하기 위해, 전력용 반도체칩과 각 전극판과의 사이에, 니켈막을 형성시키고 있었다.
여기서, 소스 전극판은, 전력용 반도체칩의 제1 주표면측에 배치되어 있다. 드레인 전극판은, 전력용 반도체칩의 제2 주표면측에 배치되어 있다. 또한, 전력용 반도체칩으로서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이나 IGBT(Insulated Gate Bipolar Transistor) 등이 있다.
이와 같이, 와이어를 통하지 않고, 전력용 반도체칩 상에 형성되어 있는 소정의 도전막(니켈막)에 직접 소스 전극판이나 드레인 전극판을 접합하는 방법을, 다이렉트 리드 본딩 방식이라 칭한다. 다이렉트 리드 본딩 방식은, 디바이스의 저저항화를 도모하기 위해, 최근부터 채용되고 있다.
또한 통상, 전력용 반도체칩의 제1 주표면측에는, 소정의 패턴이 형성되어 있다. 해당 패턴을 외력으로부터 보호하기 위해, 전력용 반도체칩의 제1 주표면과 니켈막과의 사이에는, 알루미늄 실리콘 등의 금속층이 형성되어 있다.
전력용 반도체칩의 제2 주표면측에서는, 해당 제2 주표면에 대하여 니켈막을 직접형성함으로써, 전력용 반도체칩과 니켈막과의 사이에서의 접촉저항이 커지는 문제가 생기고 있었다.
그래서, 제2 주표면측에서, 전력용 반도체칩과 니켈막과의 사이에, 전력용 반도체칩과의 접촉저항이 낮은 도전막(이하, 저접촉저항 도전막이라 칭한다.)을 형성하고 있었다.
그런데, 해당 전력용 반도체장치에 대하여 열처리를 시행하면, 니켈막이나 저접촉저항 도전막에는, 횡방향의 응력이 작용한다. 해당 횡방향의 응력은, 니켈막이나 저접촉저항 도전막의 열팽창률에 기인해서 발생한다.
그러나, 상기한 바와 같이, 전력용 반도체칩의 제2 주표면측에만 저접촉저항 도전막을 형성하면, 제1 주표면측에 생기는 니켈막에 기인한 횡방향의 응력과, 제2 주표면측에 생기는 니켈막과 저접촉저항 도전막에 기인한 횡방향과의 응력과의 사이에 차이가 발생한다. 해당 횡방향의 응력의 차이에 의해, 전력용 반도체칩은, 제1 주표면측이 볼록하게 이루어지도록, 뒤로 휘어진다는 문제가 생기고 있었다.
해당 전력용 반도체칩의 휘어짐을 경감하는 목적으로, 제1 주표면측에서도, 니켈막과 전력용 반도체칩 상의 금속층과의 사이에, 제2 주표면측에서 추가된 저접촉저항 도전막을 형성하고 있었다. 요컨대, 전력용 반도체칩의 제2 주표면측에 형성되는 도전막의 층구조와, 제1 주표면측에 형성되는 도전막의 층구조와는, 전력용 반도체칩에서 보아 동일구조로 하고 있었다.
또한 전력용 반도체칩의 제1 주표면측에는, 소스 전극판과는 별도로, 알루미늄 와이어의 일단이 와이어본딩되어 있다. 그리고, 해당 알루미늄 와이어의 타단은 게이트 전극에 접속되어 있다.
상기한 전력용 반도체장치의 구조에 관한 선행 문헌으로서, 예를 들면 특허문헌 1, 2에 게재되어 있는 것이 있다.
[특허문헌 1] 일본특허공개 2002-198515호 공보(도 2)
[특허문헌 2] 일본특허공개 2003-243585호 공보(도 1)
상기 종래기술에 관한 전력용 반도체장치에서는, 소스 전극판의 땜납에 의한 접합처리와, 알루미늄 와이어의 와이어본딩 처리를 별개의 공정에 의해 행하지 않으면 안되고, 제조공정의 번잡화의 요인으로 되어 있었다.
또한, 종래의 기술에 관한 전력용 반도체장치에서는, 전력용 반도체칩의 제1 주표면 상의 일부에서, 상기 층구조의 도전막이 형성되어 있지 않은 개소(알루미늄 와이어가 와이어본딩되어 있는 개소)가 있었다. 따라서, 종래의 기술에 관한 전력용 반도체장치에서는, 전력용 반도체칩의 휘어짐을 충분히 경감할 수 없었다.
그래서, 본 발명은, 제조공정의 간략화를 도모하는 동시에, 전력용 반도체칩의 휘어짐을 보다 억제할 수 있다. 전력용 반도체장치를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해, 본 발명에 관한 제1 국면에 기재의 반도체장치는, 반도체칩과, 상기 반도체칩의 제1 주표면 상에 형성된 제1, 제2 금속층과, 상기 반도체칩의 제2 주표면 상에 적층된, 복수의 도전막으로 이루어지는 제1 도전층과, 상기 제1 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제2 도전층과, 상기 제2 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제3 도전층을 구비하고 있으며, 상기 복수의 도전막은, 니켈막과, 상기 니켈막보다도 상기 반도체칩과의 접촉저항이 낮은 저접촉저항 도전막을, 구비하고 있고, 상기 반도체칩의 측으로부터, 상기 저접촉저항 도전막 및 상기 니켈막의 순서로 형성되어 있다.
본 발명의 제1 국면에 기재의 반도체장치는, 반도체칩과, 상기 반도체칩의 제1 주표면 상에 형성된 제1, 제2 금속층과, 상기 반도체칩의 제2 주표면 상에 적층된, 복수의 도전막으로 이루어지는 제1 도전층과, 상기 제1 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제2 도전층과, 상기 제2 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제3 도전층을 구비하고 있고, 상기 복수의 도전막은, 니켈막과, 상기 니켈막보다도 상기 반도체칩과의 접촉저항이 낮은 저접촉저항 도전막을 구비하고 있으며, 상기 반도체칩의 측으로부터, 상기 저접촉저항 도전막 및 상기 니켈막의 순서로 형성되어 있으므로, 각 도전층 상에서, 전극판과의 땜납에 의한 접합이 가능해진다. 따라서, 모든 전극판을 동일한 공정에 의해, 동시에 다이렉트 리드 본딩 할 수 있다. 따라서, 제조공정의 간략화를 도모할 수 있다. 또한 알루미늄 와이어 등을 통하지 않고 직접, 모든 전극판을 디바이스에 대하여 접속하는 것이 가능하므로, 반도체장치의 동작시의 전력소비량의 감소를 도모할 수 있다. 또한, 강도가 약한 알루미늄 와이어를 사용하지 않고, 강도가 강한 판형의 전극판을 직접 배치하므로, 문제시되어 있었던 알루미늄 와이어의 단선 등의 전기적 불량도 해소할 수 있다. 또한, 제3 도전층의 층구조는, 전력용 반도체칩에서 보아 제1 도전층과 동일한 층구조를 가지고 있으므로, 제3 도전층을 설치한 만큼만, 종래로부터, 반도체칩의 휘어짐을 더 억제할 수 있다.
[발명의 실시예]
이하, 본 발명을 그 실시예를 도시한 도면에 근거하여 구체적으로 설명한다.
(실시예 1)
도 1에, 본 실시예에 관한 전력용 반도체장치의 단면도를 나타낸다. 여기서, 도 1에서는 편의상, 패키지, 해당 패키지 내의 각 단자 및 제1 주전극판(드레인 전극판) 하부의 절연기판 등을 생략하고 있다.
도 1에 나타내는 바와 같이, 전력용 반도체칩(1)의 제2 주표면(도 1에서는, 전력용 반도체칩(1)의 하면) 상에는, 제1 도전층(3a)이 형성되어 있다. 또한, 제1 도전층(3a)은, 땜납(10)을 통해, 제1 주전극판(드레인 전극판)(6)에 접합되어 있다. 해당 접합은, 다이렉트 리드 본딩방식에 의해 행해진다.
여기서, 제1 도전층(3a)은 복수의 도전막으로 이루어지는 적층구조를 가지고 있다. 또한 제1 주전극판(6)은 예를 들면 Cu 등으로 구성되어 있다.
또한, 도시하지 않고 있지만, 전력용 반도체칩(1)의 제1 주표면(도 1에서는, 전력용 반도체칩(1)의 상면)에는, 소정의 패턴이 형성되어 있다. 여기서, 전력용 반도체칩(1)으로서, 예를 들면 IGBT(Insulated Gate Bipolar Transistor : 절연 게이트형 트랜지스터)나 다이오드 등이 있다. 또한 전력용 반도체칩(1)은, 소정의 두께(예를 들면 200㎛ 정도)가 될 때까지, 제2 주표면에 대하여 연마처리가 시행되어 있다.
또한 도 1에 나타내는 바와 같이 전력용 반도체칩(1)의 제1 주표면에는, 2개의 금속층(2b, 2c)이 형성되어 있다. 해당 금속층(2b, 2c)은, 전력용 반도체칩의 제1 주표면 상에 형성되어 있는 패턴을, 외력으로부터 보호하기 위해, 즉 패턴을 보호하는 쿠션재로서 설치된다.
여기서, 금속층(2b, 2c)은, 서로 전기적으로 분리하고 있다. 또한 금속층(2b, 2c)은, 알루미늄 실리콘 등의 금속층이다.
또한, 도 1에 나타내는 바와 같이 한쪽의 금속층(2b) 상에는, 제2 도전층(3b)이 형성되어 있다. 이에 대하여 다른쪽의 금속층(2c) 상에는, 제3 도전층(3c)이 형성되어 있다. 여기서, 제2 도전층(3b) 및 제3 도전층(3c)은, 모두, 복수의 도전막으로 이루어지는 적층구조를 가지고 있다. 또한, 제2 도전층(3b) 및 제3 도전층(3c)은, 모두, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서의 층구조를 가지고 있다.
여기서, 각 도전막의 순서만이 동일할 뿐만 아니라, 각 도전막의 막두께도 동일해도 된다. 즉, 제2 도전층(3b) 및 제3 도전층(3c)을 구성하고 있는 각 도전막의 막두께가, 해당 각 도전막에 대응하고 있는 제1 도전층(3a)의 도전막의 막두께와, 동일해도 된다.
또한, 도 1에 나타내는 바와 같이 제2 도전층(3b) 상에는 제2 주전극판(소스 전극판)(4)이 배치되어 있고, 제3 도전층(3c) 상에는, 제어전극판(게이트 전극판)(5)이 배치되어 있다.
여기서, 제2 주전극판(4)은, 땜납(10)에 의해 제2 도전층(3b)과 접합되어 있고, 제어전극판(5)은, 땜납(10)에 의해 제3 도전층(3c)과 접합되어 있다. 해당 접합은, 다이렉트 리드 본딩 방식에 의해 행해진다. 또한 제2 주전극판(4) 및 제어전극판(5)은, 예를 들면 Cu 등으로 구성되어 있다.
다음에, 도 2에 나타내는 단면도에 근거하여, 각 도전층(3a, 3b)의 구체적인 층구성에 대하여 설명한다. 여기서, 도 2는 도 1의 점선(7)의 영역을 확대한 단면도이다.
도 2에 나타내는 바와 같이 제1 도전층(3a) 및 제2 도전층(3b)은, 모두, 복수의 도전막으로 이루어지는 적층구조를 가지고 있다. 여기서, 각 도전막은, 예를 들면 스퍼터링법이나 증착법, 또는 도금법에 의해 형성된다.
제1 도전층(3a)은 저접촉저항 도전막(3a1)과 니켈막(3a2)이 제2 주표면에 대하여 해당 순서로 적층되어 있는 층구조를 가지고 있다.
여기서, 저접촉저항 도전막(3a1)이란, 전력용 반도체칩(1)과의 접촉저항이 낮은 도전막이다. 저접촉저항 도전막(3a1)과 전력용 반도체칩(1)과의 접촉저항은, 니켈막(3a2)과 전력용 반도체칩(1)과의 접촉저항보다도 낮다. 또한 저접촉저항 도전막(3a1)은, 전력용 반도체칩(1)의 제2 주표면과 접촉해서 형성되어 있다. 또한 니켈막(3a2)은, 제1 주전극(6)과의 땜납(10)에 의한 접합을 가능하게 하기 위한 도전막이다.
또한, 도 2에 나타내는 바와 같이 전력용 반도체칩(1)의 휘어짐을 경감하는 목적으로, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서(여기서, 전술한 바와 같이 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 갖는 제2 도전층(3b)이, 금속막(2b) 상에 형성되어 있다.
요컨대, 제2 도전층(3b)은, 전력용 반도체칩(1)에서 보아, 저접촉저항 도전막3b1과 니켈막(3b2)과가, 해당 순에 적층된 층구조를 가지고 있다. 니켈막(3b2)은, 전력용 반도체칩(1)에서 보아서 최외측에 존재하고 있어, 해당 니켈막(3b2)에 의해, 제2 주전극(4)과의 땜납(10)에 의한 접합이 가능해진다.
이때, 니켈막(3a2, 3b2)과, 땜납(10)과의 사이에는, 해당 니켈막(3a2, 3b2)의 산화를 방지하기 위해, 약 200nm의 막두께의 금막이 형성되지만, 주전극판(4, 6)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
다음에 도 3에 나타내는 단면도에 근거하여, 제3 도전층(3c)의 구체적인 층구성에 대하여 설명한다. 여기서, 도 3은, 도 1의 점선(8)의 영역을 확대한 단면도이다.
도 3에 나타내는 바와 같이 제3 도전층(3c)은, 복수의 도전막으로 이루어지는 적층구조를 가지고 있다. 여기서, 각 도전막은, 예를 들면 스퍼터링법이나 증착법, 또는 도금법에 의해 형성된다.
제1 도전층(3a)의 구성은 도 2와 동일하므로, 여기서의 구체적인 설명은 생략한다.
도 3에 나타내는 바와 같이, 전력용 반도체칩(1)의 휘어짐을 더 경감하는 목적으로, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서(여기서, 전술한 바와 같이 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 갖는 제3 도전층(3c)이 금속막(2c) 상에 형성되어 있다.
요컨대, 제3 도전층(3c)은, 전력용 반도체칩(1)에서 보아, 저접촉저항 도전막(3c1)과 니켈막(3c2)이, 해당 순서로 적층된 층구조를 가지고 있다. 니켈막(3c2)은, 전력용 반도체칩(1)에서 보아 최외측에 존재하고 있고, 해당 니켈막(3c2)에 의해, 제어전극(5)과의 땜납(10)에 의한 접합이 가능하게 이루어진다.
이때, 니켈막(3c2)과, 땜납(10)과의 사이에는, 해당 니켈막(3c2)의 산화를 방지하기 위해 약 200nm의 막두께의 금막이 형성되지만, 제어전극판(5)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
도 1, 3에서 알 수 있는 바와 같이, 본 실시예에 관한 전력용 반도체장치에서는, 전력용 반도체칩(1)에서 보아 최외측에 니켈막(3c2)을 갖는 제3 도전층(3c)을, 전력용 반도체칩(1)의 제1 주표면측에 형성하고 있다. 이에 따라 다이렉트 리드 본딩 방식에 의한 제어전극판(5)과의 땜납(10)에 의한 접합이 가능해진다.
따라서, 제2 주전극판(4)과 제어전극판(5)을 동일한 공정에 의해, 땜납(10)을 통한 접합이 가능해진다, 즉, 제2 주전극판(4)과 제어전극판(5)을, 동시에 다이렉트 리드 본딩할 수 있다. 따라서, 제조공정의 간략화를 도모할 수 있다.
또한, 알루미늄 와이어 등을 통하지 않고 직접, 제어전극판(5)을 디바이스에 대하여 접속하므로, 해당 전력용 반도체장치의 동작시의 전력소비량의 감소를 도모할 수 있다.
또한, 강도가 약한 알루미늄 와이어를 사용하지 않고, 강도가 강한 판자 모양의 제어전극판(5)을 직접 배설하므로, 문제시되어 있었던 알루미늄 와이어의 단선 등의 전기적 불량도 해소할 수 있다.
또한, 제3 도전층(3c)의 층구조는, 전력용 반도체칩(1)에서 보아 제1 도전층(3a)과 동일순서(여기서, 전술한 바와 같이 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 가지고 있으므로, 해당 제3 도전층(3c)을 설치한 만큼만, 전력용 반도체칩(1)의 휘어짐을 억제할 수 있다.
즉, 전력용 반도체장치에 열처리 등을 시행하면, 전력용 반도체칩(1)의 제2 주표면측에 제1 도전층(3a)에 기인하는 횡방향의 응력이 생기고, 제1 주표면측에 제2 및 제3 도전층(3b, 3c)에 기인하는 횡방향의 응력이 생긴다.
그러나, 제3 도전층(3c)은 상기 층구조를 가지고 있으므로, 해당 제3 도전층(3c)을 설치한 만큼만, 전술한 양쪽 횡방향의 응력의 차이를, 보다 작게 할 수 있다.
따라서, 종래의 기술에 관한 전력용 반도체장치(제3 도전층(3c)을 갖지 않는 전력용 반도체장치)보다도, 전력용 반도체칩(1)의 제1 주표면측에 볼록형이 되는 휘어짐을, 해당 제3 도전층(3c)을 설치한 만큼만, 더 억제할 수 있다.
또한 상기에서는, 알루미늄 실리콘 등의 금속층(2b, 2c)을 단층인 경우에 대하여 기재했지만, 복층화해서 막두께화를 도모해도 된다. 금속층(2b, 2c)이, 전력용 반도체칩(1)의 휘어짐의 보강으로서의 역할도 달성하고, 해당 금속층(2b, 2c)을 후막화함으로써, 보다 전력용 반도체칩(1)의 휘어짐을 경감할 수 있다.?
(실시예 2)
본 실시예에 관한 전력용 반도체장치를, 도 4 및 도 5에 나타낸다. 도 4는 본 실시예에 관한 전력용 반도체장치에 있어서, 도 1의 점선(7)의 영역을 확대한 단면도이다. 또한 도 5는 본 실시예에 관한 전력용 반도체장치에 있어서, 도 1의 점선(8)의 영역을 확대한 단면도이다.
우선 처음에, 도 4에 나타내는 구조에 대하여 설명한다.
도 4에 나타내는 바와 같이 전력용 반도체칩(1)의 제2 주표면의 표면 내에는, N형 불순물영역(1a)이 형성되어 있다. 여기서, N형 불순물영역의 불순물 농도는 1×1019 이상이다.
또한, 전력용 반도체칩(1)의 제2 주표면측에 형성되는 제1 도전층(3a)은 도 4에서 나타내는 바와 같이 티타늄막(3a1)과 니켈막(3a2)으로 구성되어 있다. 요컨대, 저접촉저항 도전막으로서 티타늄막(3a1)을 채용하고 있다.
여기서, 티타늄막(3a1)은, 전력용 반도체칩(1)의 제2 주표면 상에 형성되어 있다. 또한 니켈막(3a2)은, 티타늄막(3a1) 상에 형성되어 있다. 티타늄막(3a1)의 막두께는, 약 30nm 정도이다. 니켈막(3a2)의 막두께는, 약 200nm 정도이다.
이때, 니켈막(3a2)과, 땜납(10)과의 사이에는, 해당 니켈막(3a2)의 산화를 방지하기 위해 약 400nm의 막두께의 금막이 형성되지만, 제1 주전극판(6)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
또한 도 4에 나타내는 바와 같이 전력용 반도체칩(1)의 제1 주표면 상에는, 금속층(2b)이 형성되어 있다. 그리고, 금속층(2b) 상에는, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서(여기서, 실시예 1과 마찬가지로, 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 갖는 제2 도전층(3b)이 형성되어 있다.
요컨대, 제2 도전층(3b)은, 금속층(2b) 상에 형성되는 티타늄막(3b1)과, 해당 티타늄막(3b1) 상에 형성되는 니켈막(3b2)으로 구성되어 있다. 각 도전막(3b1, 3b2)의 막두께도, 제1 도전층(3a)의 그것과 같다.
이때, 니켈막(3b2)과, 땜납(10)과의 사이에는, 해당 니켈막(3b2)의 산화를 방지하기 위해 약 400nm의 막두께의 금막이 형성되지만, 제2 주전극판(4)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
다음에, 도 5에 나타내는 구조에 대하여 설명한다.
도 5에 나타내는 바와 같이 전력용 반도체칩(1)의 제2 주표면의 표면 내에는, 도 4에서 설명한 바와 같이, N형 불순물영역(1a)이 형성되어 있다.
또한 전력용 반도체칩(1)의 제2 주표면측에 형성되는 제1 도전층(3a)의 구성은, 도 4와 같다.
또한 도 5에 나타내는 바와 같이 전력용 반도체칩(1)의 제1 주표면 상에는, 금속층(2c)이 형성되어 있다. 그리고, 금속층(2c) 상에는, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서(여기서, 전술한 바와 같이 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 갖는 제3 도전층(3c)이 형성되어 있다.
요컨대, 제3 도전층(3c)은, 금속층(2c) 상에 형성되는 티타늄막(3c1)과, 해당 티타늄막(3c1) 상에 형성되는 니켈막(3c2)으로 구성되어 있다. 각 도전막(3c1, 3c2)의 막두께도, 제1 도전층(3a)의 그것과 동일하다.
이때, 니켈막(3c2)과, 땜납(10)과의 사이에는, 해당 니켈막(3c2)의 산화를 방지하기 위해 약 400nm의 막두께의 금막이 형성되지만, 제어전극판(5)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
본 실시예에 관한 전력용 반도체장치에서는, 전력용 반도체칩(1)에 형성되어 있는 N형 불순물영역(1a)과 접촉하는 저접촉저항 도전막으로서, N형 불순물영역(1a)과의 접촉저항이 낮은 티타늄막(3a1)을 채용하고 있으므로, 전력용 반도체칩(1)과 티타늄막(3a1)과의 사이의 접촉저항을 보다 낮게 억제할 수 있다.
이때, 본 실시예에서도, 실시예 1과 마찬가지로, 전력용 반도체칩(1)의 휘어짐을 더 경감하는 효과를 가지고 있는 것은, 말할 필요도 없다.
(실시예 3)
본 실시예에 관한 전력용 반도체장치를, 도 6 및 도 7에 나타낸다. 도 6은 본 실시예에 관한 전력용 반도체장치에 있어서, 도 1의 점선(7)의 영역을 확대한 단면도이다. 또한 도 7은 본 실시예에 관한 전력용 반도체장치에서, 도 1의 점선(8)의 영역을 확대한 단면도이다.
우선 처음에, 도 6에 나타내는 구조에 대하여 설명한다.
도 6에 나타내는 바와 같이 전력용 반도체칩(1)의 제2 주표면의 표면 내에는, P형 불순물영역(1b)이 형성되어 있다. 여기서, P형 불순물영역의 불순물 농도는, 1×1019 이상이다.
또한 전력용 반도체칩(1)의 제2 주표면측에 형성되는 제1 도전층(3a)은 도 6에서 나타내는 바와 같이 알루미늄막(3a1s), 몰리브덴막(3a1t) 및 니켈막(3a2)으로 구성되어 있다. 즉, 저접촉저항 도전막(3a1)으로서, 알루미늄막(3a1s), 몰리브덴막(3a1t)을 채용하고 있다.
여기서, 알루미늄막(3a1s)은 전력용 반도체칩(1)의 제2 주표면 상에 형성되어 있다. 또한 몰리브덴막(3a1t)은 알루미늄막(3a1s) 상에 형성되어 있다. 또한, 니켈막(3a2)은, 몰리브덴막(3a1t) 상에 형성되어 있다. 알루미늄막(3a1s)의 막두께는 약 800nm 정도이다. 몰리브덴막(3a1t)의 막두께는, 약 180nm 정도이다. 또한 니켈막(3a2)의 막두께는, 약 300nm 정도이다.
이때, 니켈막(3a2)과, 땜납(10)과의 사이에는, 해당 니켈막(3a2)의 산화를 방지하기 위해 약 200nm의 막두께의 금막이 형성되지만, 제1 주전극판(6)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
또한, 도 6에 나타내는 바와 같이 전력용 반도체칩(1)의 제1 주표면 상에는, 금속층(2b)이 형성되어 있다. 그리고, 금속층(2b) 상에는, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서(여기서, 실시예 1과 마찬가지로, 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 갖는 제2 도전층(3b)이 형성되어 있다.
또한, 제2 도전층(3b)은, 금속층(2b) 상에 형성되는 알루미늄막(3b1s)과, 해당 알루미늄막(3b1s) 상에 형성되는 몰리브덴막(3b1t)과, 해당 몰리브덴막(3b1t) 상에 형성되는 니켈막(3b2)으로 구성되어 있다. 각 도전막(3b1s, 3b1t, 3b2)의 막두께는, 제1 도전층(3a)의 그것과 동일하다.
이때, 니켈막(3b2)과, 땜납(10)과의 사이에는, 해당 니켈막(3b2)의 산화를 방지하기 위해 약 200nm의 막두께의 금막이 형성되지만, 제2 주전극판(4)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
다음에 도 7에 나타내는 구조에 대하여 설명한다.
도 7에 나타내는 바와 같이 전력용 반도체칩(1)의 제2 주표면의 표면 내에는, 도 6에서 설명한 바와 같이, P형 불순물영역(1b)이 형성되어 있다.
또한, 전력용 반도체칩(1)의 제2 주표면측에 형성되는 제1 도전층(3a)의 구성은, 도 6과 동일하다.
또한, 도 7에 나타내는 바와 같이 전력용 반도체칩(1)의 제1 주표면 상에는, 금속층(2c)이 형성되어 있다. 그리고, 금속층(2c) 상에는, 전력용 반도체칩(1)에서 보아, 제1 도전층(3a)과 동일순서(여기서, 전술한 바와 같이 대응하는 도전막끼리의 막두께가 동일해도 된다)의 층구조를 갖는 제3 도전층(3c)이 형성되어 있다.
요컨대, 제3 도전층(3c)은, 금속층(2c) 상에 형성되는 알루미늄막(3c1s)과, 해당 알루미늄막(3c1s) 상에 형성되는 몰리브덴막(3c1t)과, 해당 몰리브덴막(3c1t) 상에 형성되는 니켈막(3c2)으로 구성되어 있다. 각 도전막(3c1s, 3c1t, 3c2)의 막두께도, 제1 도전층(3a)의 그것과 동일하다.
이때, 니켈막(3c2)과, 땜납(10)과의 사이에는, 해당 니켈막(3c2)의 산화를 방지하기 위해 약 200nm의 막두께의 금막이 형성되지만, 제어전극판(5)과의 접합처리시에, 용해해서 금막으로서의 실체가 소멸한다.
본 실시예에 관한 전력용 반도체장치에서는, 전력용 반도체칩(1)에 형성되어 있는 P형 불순물영역(1b)과 접촉하는 저접촉저항 도전막으로서, P형 불순물영역(1b)과의 접촉저항이 낮은 알루미늄막과 몰리브덴막으로 이루어지는 적층막을 채용하고 있으므로, 전력용 반도체칩(1)과 해당 적층막과의 사이의 접촉저항을 보다 낮게 억제할 수 있다.
이때, 본 실시예에서도, 실시예 1과 마찬가지로, 전력용 반도체칩(1)의 휘어짐을 더 경감하는 효과를 가지고 있는 것은, 말할 필요도 없다.
(실시예 4)
본 실시예에 관한 전력용 반도체장치에서는, 전력용 반도체칩(1)의 제1 주표면 상에 형성되어 있는 금속층(2b, 2c)은, 다음 금속원소를 포함하고 있다. 요컨대, 금속층(2b, 2c)에서 접하는 부분에서의 저접촉저항 도전막(3a1, 3b1, 3c1)과, 동일한 금속원소를 포함하고 있다.
예를 들면 실시예 3에 관한 전력용 반도체장치에서는, 저접촉저항 도전막(3a1, 3b1, 3c1)을 구성하고 있는 도전막 중, 금속층(2b, 2c)과 접촉하는 도전막의 금속원소는, 알루미늄이다(도 6, 7 참조). 따라서, 금속층(2b, 2c)으로서, 해당 알루미늄을 포함하여 구성한다.
이상과 같은 구성으로 함으로써, 금속층(2b, 2c)과 저접촉저항 도전막(3a1, 3b1, 3c1)과의 사이의 배리어 장벽을 낮게 할 수 있다. 따라서, 금속층(2b, 2c)과 저접촉저항 도전막(3a1, 3b1, 3c1)과의 사이에서의 접촉저항을, 더 감소할 수 있다.
이때, 상기 각 실시예에서, 전력용 반도체칩(1)으로서, IGBT, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 다이오드(다이오드인 경우에는, 제어전극이 존재하지 않기 때문에, 해당 제어전극 상에 존재하는 금속층도 존재하지 않음), 또는 사이리스터 등을 채용 할 수 있다.
특히, 전력용 반도체칩(1)으로서 IGBT를 채용한 경우에는, 이하에 나타내는 효과를 갖는다.
즉, 종래로부터 IGBT에서, 와이어본딩 방식에 의해, 제어전극에 배선을 접합한 경우에는, 접합부의 발열에 의해, 해당 접합부에서의 저항이 상승한다는 문제가 있었다.
그러나, 본 발명에 관한 전력용 반도체장치에서는, 다이렉트 리드 본딩 방식에 의해, IGBT에 대하여 배선을 통하지 않고, 직접, 제어전극판이 배치되므로, IGBT와 배선과의 결합부에서의, 발열에 의한 저항상승이라는 문제를 해소 할 수 있다.
또한 각 실시예에 관한 발명에서는, 전력용 반도체칩(1)이 단체인 경우에 대하여 언급해 왔다. 그러나, 복수의 전력용 반도체칩(1)으로 이루어지는 HVIC(High Voltage Integrated Circuits)와 단체의 전력용 반도체칩(1)으로 치환하여, 상기 각 실시예를 적용해도 된다.
또한, 전력용 반도체칩(1)에 한정하지 않고, 전력용 이외의 반도체칩에 대하여 상기 각 실시예를 적용할 수 있다. 또한, 복수의 반도체칩으로 이루어지는 LSI(Large scale Integrated Circuits)에 대하여, 상기 각 실시예를 적용하는 것도 할 수 있다.
본 발명의 제1 국면에 기재의 반도체장치는, 반도체칩과, 상기 반도체칩의 제1 주표면 상에 형성된 제1, 제2 금속층과, 상기 반도체칩의 제2 주표면 상에 적층된, 복수의 도전막으로 이루어지는 제1 도전층과, 상기 제1 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제2 도전층과, 상기 제2 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제3 도전층을 구비하고 있고, 상기 복수의 도전막은, 니켈막과, 상기 니켈막보다도 상기 반도체칩과의 접촉저항이 낮은 저접촉저항 도전막을 구비하고 있으며, 상기 반도체칩의 측으로부터, 상기 저접촉저항 도전막 및 상기 니켈막의 순서로 형성되어 있으므로, 각 도전층 상에서, 전극판과의 땜납에 의한 접합이 가능해진다. 따라서, 모든 전극판을 동일한 공정에 의해, 동시에 다이렉트 리드 본딩 할 수 있다. 따라서, 제조공정의 간략화를 도모할 수 있다. 또한 알루미늄 와이어 등을 통하지 않고 직접, 모든 전극판을 디바이스에 대하여 접속하는 것이 가능하므로, 반도체장치의 동작시의 전력소비량의 감소를 도모할 수 있다. 또한, 강도가 약한 알루미늄 와이어를 사용하지 않고, 강도가 강한 판형의 전극판을 직접 배치하므로, 문제시 되어 있었던 알루미늄 와이어의 단선 등의 전기적 불량도 해소할 수 있다. 또한, 제3 도전층의 층구조는, 전력용 반도체칩에서 보아 제1 도전층과 동일한 층구조를 가지고 있으므로, 제3 도전층을 설치한 만큼만, 종래로부터, 반도체칩의 휘어짐을 더 억제할 수 있다.
도 1은 본 발명에 관한 전력용 반도체장치의 개략적인 구성을 나타내는 단면도이다.
도 2는 실시예 1에 관한 전력용 반도체장치의 일부를 나타내는 단면도이다.
도 3은 실시예 1에 관한 전력용 반도체장치의 일부를 나타내는 단면도이다.
도 4는 실시예 2에 관한 전력용 반도체장치의 일부를 나타내는 단면도이다.
도 5는 실시예 2에 관한 전력용 반도체장치의 일부를 나타내는 단면도이다.
도 6은 실시예 3에 관한 전력용 반도체장치의 일부를 나타내는 단면도이다.
도 7은 실시예 3에 관한 전력용 반도체장치의 일부를 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 전력용 반도체칩 2b, 2c : 금속층
3a : 제1 도전층 3b : 제2 도전층
3c : 제3 도전층 4 : 제2 주전극판 (소스 전극판)
5 : 제어전극판 6 : 제1 주전극판(드레인 전극판)
10 : 땜납 3a1, 3b1, 3c1 : 저접촉저항 도전막
3a2, 3b2, 3c2 : 니켈막 1a : N형 불순물영역
1b : P형 불순물영역

Claims (3)

  1. 반도체칩과,
    상기 반도체칩의 제1 주표면 상에 형성된 제1, 제2 금속층과,
    상기 반도체칩의 제2 주표면 상에 적층된, 복수의 도전막으로 이루어지는 제1 도전층과,
    상기 제1 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제2 도전층과,
    상기 제2 금속층 상에, 상기 반도체칩에서 보아, 상기 제1 도전층과 동일순서의 층구조를 갖고 적층된 복수의 도전막으로 이루어지는 제3 도전층을 구비하고 있고,
    상기 복수의 도전막은.
    니켈막과,
    상기 니켈막보다도 상기 반도체칩과의 접촉저항이 낮은 저접촉저항 도전막을 구비하고 있으며,
    상기 반도체칩의 측으로부터, 상기 저접촉저항 도전막 및 상기 니켈막의 순서로 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1 내지 제3 도전층 상에 각각, 땜납을 통해 배치되는 제1 내지 제3 전극판을 더 구비하고 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 제1, 제2 금속층은,
    자신과 접하는 부분에서 상기 저접촉저항 도전막과 동일한 금속원소를 포함하고 있는 것을 특징으로 하는 반도체장치.
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