JP3937860B2 - チップ型半導体素子およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、チップ型半導体素子とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、この種のチップ型半導体素子は、リードフレームとのダイスボンディングやＭｏのような熱応力緩衝板を取り付ける際、高温はんだを用いている。この高温はんだはＰｂを９０％以上含有しており、融点が約３００℃である。しかし近年、たとえば２００１年４月家電リサイクル法の施行や２００８年「廃電子機器」に関する欧州議会指令が施行されるなど、地球環境保護推進を目的として環境負荷物質であるＰｂの使用削減や全廃が市場要求となっている。そのため、従来のはんだに変わるろう材を検討することが必要となり、そのろう材としてＰｂを含有しないＰｂフリーはんだやＡｕ−Ｓｎ合金板やＡｌ−Ｓｉ合金板が提案されている。前記Ｐｂフリーはんだは未だ実用には至っておらず、またＡｕ−Ｓｎ合金板は高価であるため大量生産品には適さず、次にＡｌ−Ｓｉ合金板は融点が５７７℃と高温となるため素子特性の性能低下が憂慮される。
【０００３】
このような状況の中で、Ｐｂを含有しないＰｂフリーのチップ型半導体素子を製造するためには、ＡｌとＳｉの共晶組成からなる合金板（ろう材）を用いたチップ型半導体素子の製造方法特願２０００−３９７６９９号が挙げられる。
【０００４】
特願２０００−３９７６９９号によるチップ型半導体素子の構造断面図を図４に示す。これは「複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体１０の、先ず片面にＡｌを蒸着して主電極１２及びゲート電極１１を形成し、次にもう一方の面にＡｌを蒸着して主電極１３を形成した後、両方の主電極に、それぞれＡｌとＳｉからなる合金板２０、２１を介し、かつそれぞれＭｏからなる熱応力緩衝板３０、３１のそれぞれ片面にＡｌを蒸着して形成したＡｌ膜５０、５１を介して、５８０℃ないし６３０℃の温度範囲の不活性または還元性雰囲気中で、熱応力緩衝板を接着するチップ型半導体素子の製造方法」である。熱応力緩衝板３０、３１のＡｌ層との反対側にはユーザーでの外部電極とのはんだ付けのために、Ｎｉ層３、４を蒸着により形成してある。
【０００５】
【発明が解決しようとする課題】
このような特願２０００−３９７６９９号により製造したチップ型半導体素子は、５８０℃から６３０℃での接合を可能としているが、６００℃以下での接合では、接合のばらつきに注意する必要があった。特に、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合にばらつきが生じやすい。ばらつきをなくすために十分な余裕を持って接合処理を行うには、処理温度を上げればよいが、これでは素子の特性劣化が起こるため、できるだけ避けたい。また一方で、Ｍｏ板にＮｉ膜を形成する際、元々のＭｏ板に生じていた酸化膜物等の汚染によって、Ｍｏ板とＮｉ膜との密着性が不十分となることがあった。そのため初期の密着性にもばらつきが生じ、たとえ良い場合でも、５８０℃から６３０℃での接合処理後、Ｍｏ板と外部電極をはんだ接合した場合に、はんだ接合部の強度が不足し、剥がれてしまうことがあった。
【０００６】
そこで、本発明では、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化の程度を少なくし、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消する方法を提案することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明のチップ型半導体素子は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体とＷまたはＭｏからなる熱応力緩衝板がＡｌ−Ｓｉ合金膜を介して接合されたチップ型半導体素子において、熱応力緩衝板の前記Ａｌ−Ｓｉ合金膜と接合する側の面に熱応力緩衝板から順に第１層にＡｌ膜、第２層にはＡｇ膜を積層して形成し、熱応力緩衝板のもう一方の面には熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を積層して形成されたチップ型半導体素子である。これによれば、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子である。
【０００８】
次に、本発明の製造方法は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体とＷまたはＭｏからなる熱応力緩衝板がＡｌ−Ｓｉ合金膜を介して接合されたチップ型半導体素子の製造方法において、熱応力緩衝板のＡｌ−Ｓｉ合金膜と接合する側の面に熱応力緩衝板から順に第１層にＡｌ膜、第２層にはＡｇ膜を積層して形成し、熱応力緩衝板のもう一方の面には熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を積層して形成し、第１層にＡｌ膜、第２層にはＡｇ膜の積層膜を形成した面を介して、５８０℃〜６３０℃の還元性ないしは不活性雰囲気下で熱応力緩衝板を接合するチップ型半導体素子の製造方法である。
【０００９】
さらに、本発明の製造方法は、ＷまたはＭｏからなる熱応力緩衝板の片面第１層にＡｌ膜、第２層にはＡｇ膜からなる積層膜を電子線真空蒸着もしくはスパッタリングにより形成し、もう一方の面には１５０℃〜２５０℃で加熱しながら熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を電子線真空蒸着もしくはスパッタリングにより積層して形成するチップ型半導体素子の製造方法である。これによれば、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子を製造することが可能である。
【００１０】
できるだけ処理温度を上げることなく、それによって素子の耐圧特性の劣化を防止し、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子を製造することが可能である。
【００１１】
【発明の実施の形態】
以下、本発明の一実施の形態について、図１を用いて詳しく説明する。
【００１２】
図１は、本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図である。
【００１３】
図１において、１０は複数のＮ層とＰ層で構成され、その角部がパッシベーション膜１５で被覆されてなる半導体素子本体、１１はＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層より積層してなるゲート電極、１２はＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極、１３は半導体素子１０の反対面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極である。熱応力緩衝板３０、３１の片面にはＡｌ膜もしくはＡｌ−Ｓｉ合金膜５０、５１とＡｇ膜４０、４１が積層され、熱応力緩衝板３０、３１のもう一方の面にはＴｉ膜３、４とＮｉ膜５、６が積層される構成である。これによれば、Ａｌ−Ｓｉ合金板２０、２１とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子となる。
【００１４】
本実施の形態では、Ｓｉ半導体素子本体１０のサイズが９．２mm角で厚さ３６０μｍ、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜からなる電極１２、１３の厚みは２〜１０μｍである。
【００１５】
図２は、本発明の実施の形態におけるチップ型半導体素子の製造方法の工程図である。
【００１６】
図２において、製造過程を説明すると
（１）まず、熱応力緩衝板３０、３１の片面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜５０、５１をその厚みが２〜１０μｍとなるように形成し、その上にＡｇ膜４０、４１をその厚みが０．１〜０．５μｍとなるように順次電子線真空蒸着もしくはスパッタリングして積層する。
【００１７】
（２）次に、熱応力緩衝板３０、３１のもう一方の面に、１５０℃から２５０℃で加熱しながら、Ｔｉ膜３、４をその厚みが０．０４〜０．１μｍとなるように形成し、その上にＮｉ膜５、６をその厚みが３μｍ以上となるように順次電子線真空蒸着もしくはスパッタリングして積層する。
【００１８】
なお、（１）と（２）は逆に行っても良い。
【００１９】
（３）このようにして作成した熱応力緩衝板３０、３１のＡｇ膜を形成した面とチップ型半導体素子１０のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極ととをＡｌ−Ｓｉ合金板を介して接合するように構成されたものである。これによれば、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子を製造することが可能である。
というものである。
【００２０】
また、ＡｌとＳｉからなる合金の比率は８８％Ａｌ−１２％Ｓｉで、電子線真空蒸着もしくはスパッタリングにより形成する。
【００２１】
なおまた、以上の説明ではチップ型半導体素子本体にトライアックで構成したものを示したが、図３に示したようなサイリスタについても同様に実施可能である。
【００２２】
【発明の効果】
以上説明したように本発明によれば、チップ型半導体素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ熱応力緩衝板と外部電極とのはんだ接合においても、はんだ接合部の十分な強度を保持することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図
【図２】同チップ型半導体素子の製造方法の工程図
【図３】本発明の他の実施の形態におけるチップ型半導体素子に係わるサイリスタ（３端子一方向性サイリスタ）の構造断面図
【図４】既に提案されたチップ型半導体素子に係わるトライアックの構造断面図
【符号の説明】
３、４ Ｔｉ膜
５、６ Ｎｉ膜
１０ 半導体素子本体
１２ Ａｌ膜からなる主電極
１１ Ａｌ膜からなるゲート電極
１３ Ａｌ膜からなる主電極
１５ パッシベーション膜
２０、２１ Ａｌ−Ｓｉ合金板
３０、３１ 緩衝板
４０、４１ Ａｇ膜
５０、５１ Ａｌ膜もしくはＡｌ−Ｓｉ合金膜
【発明の属する技術分野】
本発明は、チップ型半導体素子とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、この種のチップ型半導体素子は、リードフレームとのダイスボンディングやＭｏのような熱応力緩衝板を取り付ける際、高温はんだを用いている。この高温はんだはＰｂを９０％以上含有しており、融点が約３００℃である。しかし近年、たとえば２００１年４月家電リサイクル法の施行や２００８年「廃電子機器」に関する欧州議会指令が施行されるなど、地球環境保護推進を目的として環境負荷物質であるＰｂの使用削減や全廃が市場要求となっている。そのため、従来のはんだに変わるろう材を検討することが必要となり、そのろう材としてＰｂを含有しないＰｂフリーはんだやＡｕ−Ｓｎ合金板やＡｌ−Ｓｉ合金板が提案されている。前記Ｐｂフリーはんだは未だ実用には至っておらず、またＡｕ−Ｓｎ合金板は高価であるため大量生産品には適さず、次にＡｌ−Ｓｉ合金板は融点が５７７℃と高温となるため素子特性の性能低下が憂慮される。
【０００３】
このような状況の中で、Ｐｂを含有しないＰｂフリーのチップ型半導体素子を製造するためには、ＡｌとＳｉの共晶組成からなる合金板（ろう材）を用いたチップ型半導体素子の製造方法特願２０００−３９７６９９号が挙げられる。
【０００４】
特願２０００−３９７６９９号によるチップ型半導体素子の構造断面図を図４に示す。これは「複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体１０の、先ず片面にＡｌを蒸着して主電極１２及びゲート電極１１を形成し、次にもう一方の面にＡｌを蒸着して主電極１３を形成した後、両方の主電極に、それぞれＡｌとＳｉからなる合金板２０、２１を介し、かつそれぞれＭｏからなる熱応力緩衝板３０、３１のそれぞれ片面にＡｌを蒸着して形成したＡｌ膜５０、５１を介して、５８０℃ないし６３０℃の温度範囲の不活性または還元性雰囲気中で、熱応力緩衝板を接着するチップ型半導体素子の製造方法」である。熱応力緩衝板３０、３１のＡｌ層との反対側にはユーザーでの外部電極とのはんだ付けのために、Ｎｉ層３、４を蒸着により形成してある。
【０００５】
【発明が解決しようとする課題】
このような特願２０００−３９７６９９号により製造したチップ型半導体素子は、５８０℃から６３０℃での接合を可能としているが、６００℃以下での接合では、接合のばらつきに注意する必要があった。特に、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合にばらつきが生じやすい。ばらつきをなくすために十分な余裕を持って接合処理を行うには、処理温度を上げればよいが、これでは素子の特性劣化が起こるため、できるだけ避けたい。また一方で、Ｍｏ板にＮｉ膜を形成する際、元々のＭｏ板に生じていた酸化膜物等の汚染によって、Ｍｏ板とＮｉ膜との密着性が不十分となることがあった。そのため初期の密着性にもばらつきが生じ、たとえ良い場合でも、５８０℃から６３０℃での接合処理後、Ｍｏ板と外部電極をはんだ接合した場合に、はんだ接合部の強度が不足し、剥がれてしまうことがあった。
【０００６】
そこで、本発明では、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化の程度を少なくし、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消する方法を提案することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明のチップ型半導体素子は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体とＷまたはＭｏからなる熱応力緩衝板がＡｌ−Ｓｉ合金膜を介して接合されたチップ型半導体素子において、熱応力緩衝板の前記Ａｌ−Ｓｉ合金膜と接合する側の面に熱応力緩衝板から順に第１層にＡｌ膜、第２層にはＡｇ膜を積層して形成し、熱応力緩衝板のもう一方の面には熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を積層して形成されたチップ型半導体素子である。これによれば、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子である。
【０００８】
次に、本発明の製造方法は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体とＷまたはＭｏからなる熱応力緩衝板がＡｌ−Ｓｉ合金膜を介して接合されたチップ型半導体素子の製造方法において、熱応力緩衝板のＡｌ−Ｓｉ合金膜と接合する側の面に熱応力緩衝板から順に第１層にＡｌ膜、第２層にはＡｇ膜を積層して形成し、熱応力緩衝板のもう一方の面には熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を積層して形成し、第１層にＡｌ膜、第２層にはＡｇ膜の積層膜を形成した面を介して、５８０℃〜６３０℃の還元性ないしは不活性雰囲気下で熱応力緩衝板を接合するチップ型半導体素子の製造方法である。
【０００９】
さらに、本発明の製造方法は、ＷまたはＭｏからなる熱応力緩衝板の片面第１層にＡｌ膜、第２層にはＡｇ膜からなる積層膜を電子線真空蒸着もしくはスパッタリングにより形成し、もう一方の面には１５０℃〜２５０℃で加熱しながら熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を電子線真空蒸着もしくはスパッタリングにより積層して形成するチップ型半導体素子の製造方法である。これによれば、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子を製造することが可能である。
【００１０】
できるだけ処理温度を上げることなく、それによって素子の耐圧特性の劣化を防止し、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子を製造することが可能である。
【００１１】
【発明の実施の形態】
以下、本発明の一実施の形態について、図１を用いて詳しく説明する。
【００１２】
図１は、本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図である。
【００１３】
図１において、１０は複数のＮ層とＰ層で構成され、その角部がパッシベーション膜１５で被覆されてなる半導体素子本体、１１はＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層より積層してなるゲート電極、１２はＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極、１３は半導体素子１０の反対面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極である。熱応力緩衝板３０、３１の片面にはＡｌ膜もしくはＡｌ−Ｓｉ合金膜５０、５１とＡｇ膜４０、４１が積層され、熱応力緩衝板３０、３１のもう一方の面にはＴｉ膜３、４とＮｉ膜５、６が積層される構成である。これによれば、Ａｌ−Ｓｉ合金板２０、２１とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子となる。
【００１４】
本実施の形態では、Ｓｉ半導体素子本体１０のサイズが９．２mm角で厚さ３６０μｍ、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜からなる電極１２、１３の厚みは２〜１０μｍである。
【００１５】
図２は、本発明の実施の形態におけるチップ型半導体素子の製造方法の工程図である。
【００１６】
図２において、製造過程を説明すると
（１）まず、熱応力緩衝板３０、３１の片面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜５０、５１をその厚みが２〜１０μｍとなるように形成し、その上にＡｇ膜４０、４１をその厚みが０．１〜０．５μｍとなるように順次電子線真空蒸着もしくはスパッタリングして積層する。
【００１７】
（２）次に、熱応力緩衝板３０、３１のもう一方の面に、１５０℃から２５０℃で加熱しながら、Ｔｉ膜３、４をその厚みが０．０４〜０．１μｍとなるように形成し、その上にＮｉ膜５、６をその厚みが３μｍ以上となるように順次電子線真空蒸着もしくはスパッタリングして積層する。
【００１８】
なお、（１）と（２）は逆に行っても良い。
【００１９】
（３）このようにして作成した熱応力緩衝板３０、３１のＡｇ膜を形成した面とチップ型半導体素子１０のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極ととをＡｌ−Ｓｉ合金板を介して接合するように構成されたものである。これによれば、Ａｌ−Ｓｉ合金板とＡｌ膜を形成した熱応力緩衝板との接合の処理温度を上げることなく、それによって素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ外部電極とのはんだ接合部の強度不足を解消したチップ型半導体素子を製造することが可能である。
というものである。
【００２０】
また、ＡｌとＳｉからなる合金の比率は８８％Ａｌ−１２％Ｓｉで、電子線真空蒸着もしくはスパッタリングにより形成する。
【００２１】
なおまた、以上の説明ではチップ型半導体素子本体にトライアックで構成したものを示したが、図３に示したようなサイリスタについても同様に実施可能である。
【００２２】
【発明の効果】
以上説明したように本発明によれば、チップ型半導体素子の耐圧特性劣化を防ぎ、熱応力緩衝板の接合のばらつきを抑え、かつ熱応力緩衝板と外部電極とのはんだ接合においても、はんだ接合部の十分な強度を保持することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図
【図２】同チップ型半導体素子の製造方法の工程図
【図３】本発明の他の実施の形態におけるチップ型半導体素子に係わるサイリスタ（３端子一方向性サイリスタ）の構造断面図
【図４】既に提案されたチップ型半導体素子に係わるトライアックの構造断面図
【符号の説明】
３、４ Ｔｉ膜
５、６ Ｎｉ膜
１０ 半導体素子本体
１２ Ａｌ膜からなる主電極
１１ Ａｌ膜からなるゲート電極
１３ Ａｌ膜からなる主電極
１５ パッシベーション膜
２０、２１ Ａｌ−Ｓｉ合金板
３０、３１ 緩衝板
４０、４１ Ａｇ膜
５０、５１ Ａｌ膜もしくはＡｌ−Ｓｉ合金膜
Claims (3)
- 複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体とＷまたはＭｏからなる熱応力緩衝板がＡｌ−Ｓｉ合金膜を介して接合されたチップ型半導体素子において、前記熱応力緩衝板の前記Ａｌ−Ｓｉ合金膜と接合する側の面に前記熱応力緩衝板から順に第１層にＡｌ膜、第２層にはＡｇ膜を積層して形成し、前記熱応力緩衝板のもう一方の面には前記熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を積層して形成されたことを特徴とするチップ型半導体素子。
- 複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体とＷまたはＭｏからなる熱応力緩衝板がＡｌ−Ｓｉ合金膜を介して接合されたチップ型半導体素子の製造方法において、前記熱応力緩衝板の前記Ａｌ−Ｓｉ合金膜と接合する側の面に前記熱応力緩衝板から順に第１層にＡｌ膜、第２層にはＡｇ膜を積層して形成し、前記熱応力緩衝板のもう一方の面には前記熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を積層して形成し、第１層にＡｌ膜、第２層にはＡｇ膜の積層膜を形成した面を介して、５８０℃〜６３０℃の還元性ないしは不活性雰囲気下で熱応力緩衝板を接合したことを特徴とするチップ型半導体素子の製造方法。
- ＷまたはＭｏからなる熱応力緩衝板の片面第１層にＡｌ膜、第２層にはＡｇ膜からなる積層膜を電子線真空蒸着もしくはスパッタリングにより形成し、もう一方の面には１５０℃〜２５０℃で加熱しながら前記熱応力緩衝板から順にＴｉ膜、Ｎｉ膜を電子線真空蒸着もしくはスパッタリングにより積層して形成することを特徴とするチップ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002038123A JP3937860B2 (ja) | 2002-02-15 | 2002-02-15 | チップ型半導体素子およびその製造方法 |
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| JP2002038123A JP3937860B2 (ja) | 2002-02-15 | 2002-02-15 | チップ型半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2003243585A JP2003243585A (ja) | 2003-08-29 |
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ID=27779517
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3937860B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4073876B2 (ja) * | 2004-01-14 | 2008-04-09 | 三菱電機株式会社 | 半導体装置 |
| JP5686128B2 (ja) * | 2012-11-29 | 2015-03-18 | トヨタ自動車株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP2003243585A (ja) | 2003-08-29 |
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