KR20050069913A - 세라믹 상의 박막 축전기 - Google Patents

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Abstract

본 발명은 박막 축전기를 고 정전용량 밀도 및 다른 목적하는 전기적 및 물리적 특성을 갖는 세라믹 기판 상에 형성하는 방법을 제공한다. 이 방법에서는 축전기 유전체를 고온에서 어닐링 (annealing)한다.

Description

세라믹 상의 박막 축전기 {THIN FILM CAPACITORS ON CERAMIC}
본 발명은 박막 축전기, 보다 구체적으로는 세라믹 기판 상에 형성된 박막 축전기에 관한 것이다.
집적 회로 (IC)가 보다 고주파수에서 작동함에 따라, 인덕턴스 및 기생 정전용량과 관련된 전력 및 접지선에서의 노이즈가 점점 중요한 문제가 되었다. 노이즈 문제는 IC에 안정한 신호를 제공하기 위해 추가의 감결합 (decoupling) 축전기의 사용을 필요로 한다. 또한 저 작동 전압과 조합된 고 작동 주파수는 IC에 대한 전압 응답 시간이 빠르고, 허용되는 전압 변화 (리플; ripple)가 작은 것을 필요로 한다. 예를 들어, 마이크로프로세서가 계산을 시작할 때, 그것은 전력을 필요로 한다. 전압 공급의 응답 시간이 너무 느릴 경우, 마이크로프로세서는 전압 강하 또는 전력 저하 (power droop)를 겪게되어 허용가능한 리플 전압을 초과하고 IC는 제대로 작동되지 않을 것이다. 또한, IC에 전력을 공급할 때, 느린 응답 시간은 전력이 과공급되도록 할 것이다. 전력 저하 및 과공급은 적절한 응답 시간 내에 전력을 제공하거나 흡수하는 축전기의 사용에 의해 제어된다.
전력 저하 또는 과공급을 감결합 및 감쇠시키기 위한 축전기는 일반적으로 가능한 한 IC에 밀접하게 배치하여 그의 성능을 개선시킨다. 통상적인 설계에서는 축전기 표면이 인쇄 배선판 (PWB) 상에 설치되고 IC 둘레에 밀집된다. 이러한 배열에서, 다수의 축전기는 인덕턴스를 생성하는 복잡한 전기 경로를 필요로 한다. 주파수가 증가하고 작동 전압이 계속해서 강하함에 따라, 전력은 증가하고, 고 정전용량은 점점 낮은 인덕턴스 수준에서 공급되어야 한다. PWB의 반대 쪽에 (IC 바로 아래에) 축전기를 배치하면 인덕턴스가 다소 감소한다. 그러나, IC 크기, 속도, 전압, 전력 및 패키징에서의 경향들은 통상적인 접근이 목적하는 인덕턴스 및 응답 시간 내에 정전용량을 공급하기에 실질적으로 불충분할 것이라는 것을 의미한다.
카크라보르티 (Chakravorty) 등의 미국 특허 제6,477,034호에는 기판층; 그의 제1 부분이 제1 전극 영역을 제공하는 상기 기판 층에 침착된 제1 전도층; 그의 일부분이 제2 전극 영역을 형성하는 제2 전도층; 및 제1 및 제2 전도층 사이에 배치된 유전층을 포함하고, 용량 영역은 제1 전극 영역 및 제2 전극 영역 사이에 형성되고, 적어도 2개의 전도 경로는 축전기의 반대편 사이에 전도 경로를 제공하도록 상기 기판층을 통해 제공되는 전도 경로를 갖고, 그것을 통해 적어도 2개의 전도 경로 사이에 정전용량을 제공하는 축전기가 개시되어 있다.
따라서, 본 발명의 목적은 저 인덕턴스 및 응답 시간과 같은 목적하는 전기적 및 물리적 특성을 갖는 축전기(들) 및 그의 제조 방법(들)을 제공하는 것이다.
제1 실시양태에 따라, 축전기의 제조 방법은 제1 전도층을 갖는 세라믹 기판을 제공하는 단계를 포함한다. 상기 제1 전도층 상에 박막 유전체가 형성되며, 여기서 유전체를 형성하는 단계는 제1 전도층 상에 유전층을 형성하고, 상기 유전층을 800℃ 이상의 온도에서 어닐링하는 것을 포함한다. 상기 유전체 상에 제2 전도층이 형성되어, 상기 제1 전도층, 상기 유전체 및 상기 제2 전도층은 축전기를 형성한다.
상기 방법에 따라 제조된 축전기는 일반적으로 고 정전용량 밀도 및 다른 목적하는 전기적 및 물리적 특성을 갖는다. 상기 축전기는, 예를 들어, 인쇄 배선판 상에 및 집적 회로 기판 상에 설치되고, 집적 회로 패키지 및 집적 수동 소자를 형성하는데 사용될 수 있다. 당업자라면 하기에 열거된 도면과 관련된 실시양태의 상세한 기재로부터 상기한 이점 및 그밖의 이점 및 본 발명의 다양한 추가의 실시양태의 이익을 인지할 것이다.
일반적인 실시에 따라, 하기에 논의된 도면의 다양한 부분은 일정한 비례로 확대되어 그려질 필요는 없다. 도면에 있는 각종 부분 및 요소의 치수는 본 발명의 실시양태를 보다 명확하게 예시하기 위하여 확대되거나 축소될 수 있다.
세라믹 및 유리-세라믹 기판 상에 박막 축전기를 형성하는 방법이 개시된다. 축전기는, 예를 들어 인터포저 (interposer), 집적 수동 소자로서 및 그밖의 용도로 사용하기에 적합하다. "인터포저"는 일반적으로 인쇄 배선판 상에 설치된 축전기 또는 다른 수동 성분을 함유하는 임의의 소형 기판을 의미할 수 있다. 하나 이상의 축전기를 갖는 인터포저는 상기 인터포저 상에 설치된 집적 회로 다이를 위해 전압을 감결합하고(거나) 제어하기 위한 정전용량을 제공한다.
본 명세서에서 논의되는 인터포저 실시양태는 고 정전용량 밀도의 축전기를 포함할 수 있다. "고 정전용량 밀도"는 일반적으로 1 microFarad/cm2 이상의 정전용량 밀도를 의미한다. 본 명세서의 목적을 위하여, 세라믹 및 유리-세라믹 기판은 일반적으로 "세라믹 기판"으로서 칭해진다.
본 실시양태에 따른 세라믹 기판 상의 고 정전용량 축전기는 목적하는 전기적 및 물리적 특성을 갖는다. 목적하는 전기적 특성 중 하나는 저 인덕턴스인데, 이는 축전기가 IC 바로 아래에 배치될 수 있기 때문이다. 따라서, 전기 경로의 필요성을 최소화시켜 루프 인덕턴스를 상당히 감소시킨다. 세라믹 축전기 실시양태의 목적하는 물리적 특성 중 하나는 팽창 온도 계수 수치가 유기 인쇄 배선판의 팽창 온도 계수 (TCE) (약 17 x 10-6/℃)와 집적 회로의 팽창 온도 계수 (약 4 x 10-6/℃) 사이에 있는 것이다. 이 특성은 IC와 인쇄 배선판 사이에 응력을 감소시켜 장기간의 신뢰도를 강화시킨다. 또한, 축전기 실시양태의 팽창 온도 계수는 사용되는 세라믹 기판에 따라 달라져서 실리콘의 팽창 온도 계수 또는 유기 인쇄 배선판의 팽창 온도 계수에 근접할 수 있다.
도 1은 본 발명에 따른 세라믹 기판 상에 축전기를 형성하기에 적합한 방법을 예시한 블럭도이다.
도 2a 내지 2c는 축전기의 제조 단계를 예시하고 있다. 도 1에서 예시되고 하기에 상세하게 논의된 방법은 세라믹 기판 상에 단일 축전기의 형성을 다루고 있다. 그러나, 몇가지 축전기는 도 1 및 2a 내지 2c에 예시된 방법을 사용하여 배치식으로 형성될 수 있다.
도 1 및 2a를 참고하면, (S110) 단계에서, 평활한 표면 (12)을 갖는 박막 등급의 세라믹 기판 (10)을 세정하여 축전기 성능에 불리한 영향을 미칠 수 있는 유기물 또는 그밖의 불순물을 제거한다. 기판 (10)이 거친 표면 (12)을 가질 경우, 박막 전극 및 유전층을 형성하기 위한 균일하고 평평한 표면을 보장하기 위해 기판 표면의 평활화 또는 연마를 세정 공정의 일부분으로서 수행할 수 있다. 연마의 대안으로서, 거친 표면을 갖는 기판을, 기판 (10) 표면 (12) 상을 하나 이상의 유전 전구체 용액의 층으로 코팅하거나 어닐링함으로써 평탄화시킨 후, 제1 전도성 전극층을 형성할 수 있다.
기판 (10)은 상기 기판 (10) 상에 침착되는 BaTiO3-기재 유전층과 유사한 팽창 온도 계수를 가질 수 있다. 이러한 기판의 예로는 마그네시아 (MgO), 알루미나 (Al2O3), 티탄산바륨 (BaTiO3), 티탄산스트론튬 (SrTiO3), 알루민산마그네슘 (MgAl2O4), 산화이트륨 안정화된 지르코니아 (ZrO2), 또는 귀금속 또는 비귀금속 금속화를 사용한 임의의 산업용 저온 공통-소성된 (co-fired) 세라믹 기판 또는 텅스텐 또는 몰리브덴 금속화를 사용한 임의의 산업용 고온 공통-소성된 세라믹 계와 같은 유리-세라믹 기판을 들 수 있다. 이러한 기판을 사용하면, 유전 필름이 어닐링 공정으로부터 냉각될 때 큰 응력을 겪지 않게 보장한다. 큰 응력은 유전 필름에 균열을 유도할 수 있기 때문에 바람직하지 않다.
(S120) 단계에서, 제1 전도층 (20)은 세라믹 기판 (10) 상에 형성된다. 제1 전도층 (20)을 사용하여 완성된 축전기의 제1 전극을 형성할 수 있다. 제1 전도층 (20)은 기판 (10)의 전부 또는 일부를 커버할 수 있다. 제1 전도층 (20)은 백금과 같은 귀금속 또는 구리와 같은 비귀금속 조성물일 수 있고, 스퍼터링 (sputtering) 또는 증발과 같은 침착 공정에 의해 형성될 수 있다. 제1 전도층 (20)을 스퍼터링 또는 증발에 의해 침착시킬 경우, 접착 강화 물질의 박층 (두께 약 20 옹스트롬)을 기판 (10) 상에 침착시킨 후, 금속층 (20)을 침착시킬 수 있다. 티타늄은 접착 강화 물질의 한 예이다. 또한 제1 전도층 (20)은 박막 금속 페이스트 조성물 또는 유기금속 물질을 프린팅함으로써 형성될 수 있다. 공통-소성된 세라믹 기판 (10)을 사용할 경우, 제1 전극은 이미 상기 기판의 일부분으로서 존재할 수 있고, (S120) 단계를 수행하지 않거나 우회할 수 있다.
(S130) 단계에서, 유전 전구체층 (30)은 제1 전도층 (20) 상에 형성된다. 전구체층 (30)은 생성된 축전기의 유전체를 형성할 것이고, 제1 전도체층 (20) 상에 전구체 용액을 침착시킴으로써 형성될 수 있다. 전구체 용액은 박막 결정질 티탄산바륨 (BaTiO3) 층을 형성하기 위한 전구체 화학물질을 포함할 수 있고, 화학 용액 침착 (CSD) 기술을 사용하여 전구체층 (30)을 형성할 수 있다. CSD 기술은 그의 단순함과 저비용 때문에 바람직하다. 비도핑된 (또는 "순수한") BaTiO3 유전체를 형성하기 위해 사용되는 화학 전구체 용액은 아세트산바륨 및 티타늄 이소프로폭시드를 함유할 수 있다. 아세틸아세톤, 아세트산 및 메탄올과 같은 화학물질을 사용하여 전구체 성분을 용해시키고 전구체 용액을 안정화시킬 수 있다.
도판트 (dopant) 양이온을 BaTiO3 전구체 용액에 첨가하여 그의 유전성을 개질시킬 수 있다. 예를 들어, 전이금속 양이온이 포함될 수 있다. 산화물 화학량론 MO2 (여기서, M은 전이금속 양이온 (예를 들어, Zr, Hf, Sn, Ce)임)를 갖는 전이금속 양이온을 첨가하여 BaTiO3의 3상 전이의 온도를 서로 근접해지도록 이동시킴으로써 생성된 정전용량의 온도 의존성을 완화시킬 수 있다. 산화물 화학량론 MO (여기서, M은 알칼리 토금속 (예를 들어, Ca, Sr, Mg)임)를 갖는 금속 양이온을 첨가하여 유전체의 퀴리점을 더 낮은 온도로 이동시킬 수 있다. 이러한 MO 및 MO2 도판트는 생성된 축전기의 온도 안정성을 개선시키기에 유용하다. 산화물 화학량론 R2O3 (여기서, R은 희토류 양이온 (예를 들어, Y, Ho, Dy, La, Eu)임)를 갖는 희토류 양이온을 첨가하여 저 산소 분압 어닐링 동안 전구체층 (30)에서 일어날 수 있는 산소 손실에 대해 화학적으로 보상할 수 있다. 또한 Mn과 같은 다수의 바람직한 원자가 상태를 갖는 전이금속 양이온은 산소 손실에 대해 화학적으로 보상할 수 있는 그의 능력 때문에 첨가될 수 있다. 이러한 도판트는 구리와 같은 비귀금속을 사용한 축전기에서 고 절연 저항을 유지시키기에 특히 유용하다.
도판트 또는 그의 혼합물을 전구체 용액 중에 약 0 내지 30 몰％의 농도로 사용할 수 있다. 도판트 및 그의 혼합물의 특정 조합은 생성된 유전체의 유전성, 이동성 및 온도 의존성의 목적하는 조합에 따라 달라질 것이다.
다음과 같은 화학물질을 사용하여 도핑된 전구체 조성물에 양이온을 공급할 수 있다:
Mn: 아세트산망간 사수화물
Y: 아세트산이트륨 수화물
Zr: 지르코늄 프로폭시드
Ca: 아세트산칼슘 수화물
Sr: 아세트산스트론튬 수화물
Ho: 아세트산홀뮴 수화물
Dy: 아세트산디스프로슘 수화물
Hf: 염화하프늄
Fe: 아세트산철
Mg: 아세트산마그네슘 사수화물.
(S140) 단계에서, 전구체층 (30)을 건조하여 용매를 제거한다. 두꺼운 전구체층 (30)을 목적으로 할 경우, (S130) 및 (S140) 단계를 목적하는 전구체층 두께가 이루어질 때까지 반복한다. 도 1을 참고하면, (S150) 단계에서, 생성된 제품을 어닐링한다. 어닐링을 800℃ 이상의 온도에서 수행하여 잔류하는 유기 물질을 제거하고, 그 후에 건조된 유전 전구체층 (30)을 치밀화하고 결정화한다. 도 2b를 참고하면, 유전체 (35) 및 제1 전극 (25)은 어닐링 공정으로부터 생성된다. 생성된 유전체 (35)의 두께는 약 0.2 내지 2.0 마이크론 (㎛)일 수 있다. 그 후에 생성된 제품을 (S160) 단계에서 냉각시킨다.
백금과 같은 귀금속을 사용하여 제1 전극 (25)을 형성할 경우, 어닐링은 고온 풍로에서 수행할 수 있다. 구리와 같은 비귀금속을 사용하여 제1 전극 (25)을 형성할 경우, 어닐링은 저 산소 분압 환경에서 수행할 수 있다. 비귀금속층 (20)의 산화는 상 안정도 (phase stability diagram)로부터 어닐링 온도 및 금속 조합에 적합한 저 산소 분압을 선택함으로써 방지한다. 예를 들어, 구리 전극을 사용하고, 약 900℃에서 어닐링할 경우, 산소 분압은 10-8 대기압 미만이어야 한다.
구리 제1 전극 (25)의 경우에, 저 산소 분압 어닐링은 구리를 Cu2O 또는 CuO로 산화시키지 않는다. 그러나, 800℃ 이상의 어닐링 온도와 같은 고 어닐링 온도와 조합된 감소된 산소 분압은 산소 원자가의 농도가 증가된 유전체 (35)를 생성하여 유전체 절연 저항을 감소시킬 수 있다. 따라서, 유전체 (35)는 알레오가 (aleovalent) 양이온 도핑 및 재산소화 공정을 필요로 할 수 있다. 산소 손실에 대한 도판트 보상은 저 산소압 어닐링 동안 일어날 수 있고, 재산소화 공정 후에는 양호한 절연 저항을 갖는 유전체 (35)가 생성된다. 이러한 도판트로는, 예를 들어 Mn, Y, Ho 및 Dy를 들 수 있다.
재산소화는 제1 전극 (25)을 유의하게 산화시키기에 불충분한 저온 및 고 산소압에서의 쇼트 어닐링 (short anneal)에 상응할 수 있다. 이러한 재산소화는, 예를 들어 500℃에서 몇분 동안 10-5 내지 10-2 대기압의 산소 분압에서 일어날 수 있다. 재산소화는 고온 어닐링의 냉각 단계 (S160)로 통합되거나 별도의 공정으로서 수행될 수 있다. 귀금속을 사용하여 제1 또는 하부 전도층 (20)을 형성할 경우, 재산소화 공정은 필요하지 않으며, 유전 전구체층은 공기 중에서 어닐링될 수 있다.
도 2c를 참고하면, (S170) 단계 (도 1)에서, 제2 또는 상부 전극 (40)은 생성된 유전체 (35) 상에 형성된다. 제2 또는 상부 전극 (40)은, 예를 들어 스퍼터링, 증발, 연소 증착, 무전해 도금, 프린팅 또는 다른 적합한 침착 방법에 의해 형성한 후, 특정 두께로 도금하여 목적하는 전기적 특성을 얻을 수 있다. 축전기 (100)는 상부 전극 (40)의 부가에 의해 형성된다.
도 3a 및 3b는 (S170) 단계 (도 1)에서 생성된 제품으로부터 형성될 수 있는 다수개의 개별 축전기 (110, 120, 130)를 예시하고 있다. 도 2c 및 3a 및 3b를 참고하면, 축전기 (100)의 제2 또는 상부 전극 (40)을 광-에칭 (photo-etch)하여 개별 상부 전극 (41, 42, 43)을 형성하고, 이로써 축전기 (110, 120, 130)를 형성할 수 있다. 또한 광-에칭 단계를 사용하여 접지 핀 패드 (150, 160), 배선 연결 패드 (155, 165, 175) 및 접지 배선 연결 패드 (185)를 형성할 수 있다. 배선 연결 패드 (155, 165, 175)는 개별 상부 전극 (41, 42, 43)과 연결하기 위해 사용된다.
도 3c는 칩 패키지 (1000)의 단면의 정면도이다. 칩 패키지 (1000)는 접착층 (1020)에 의해 인쇄 배선판 (1010)에 설치된 도 3a 및 3b의 제품을 포함한다. 축전기 (110, 120, 130)는 소자 (D)와 커플링된다. 축전기 (110, 120, 130)의 전극 (41, 42, 43)은, 예를 들어 "C4" (제어된 콜랩스 (collapse) 칩 연결)로 불리는 기술을 사용하여 소자 (D)의 개별 전력 핀 (200, 210, 220)과 연결될 수 있다. 소자 (D)의 접지핀 (340, 350)은 접지 핀 패드 (150, 160)와 유사하게 연결되고, 배선 연결 패드 (185)를 통해 형성된 바이어스 (250)를 통해 제1 또는 하부 전극 (25)와 추가로 연결되어 소자 (D)에 전력을 공급하기 위한 저 인덕턴스 회로를 완성한다. 기판 (10) 상의 축전기 (110, 120, 130)는 인터포저를 형성한다.
예를 들어, 소자 (D)는 집적 회로일 수 있다. 하나 이상의 집적 회로를 세라믹 기판의 표면 상의 축전기 (110, 120, 130)에 부착시킬 수 있다. 다이 부착, 플립 칩 및 배선 연결 기술과 같은 다른 부착 방법을 사용할 수 있다.
상기 실시양태에서, 설명의 목적으로, 소수의 축전기, 배선 연결 패드, 접지 핀 패드 및 다른 성분을 예시하였다. 그러나, 소자에 전력을 공급하기 위하여, 또는 다른 목적을 위하여 임의의 갯수의 이러한 성분을 구조물에 도입할 수 있다.
상기 예시된 이러한 축전기 (110, 120, 130)를, 예를 들어 접착제를 사용하여 인쇄 배선판, 집적 회로 기판 또는 패키지에 부착할 수 있다. 도 3c의 실시양태에서, 배선 연결 기술은 축전기 (110, 120, 130)의 인쇄 배선판 (PWB) 기판 (1010)과의 전기적 연결로서 설명된다. 또한 세라믹 기판 (10)을 통한 바이어스의 사용을 비롯한 PWB 기판의 다른 제조 및 전기적 연결 방법을 사용하여 전극 및 접지 패드를 인쇄 배선판 기판 (1010)과 연결할 수 있다. 이러한 연결은 전도성 접착제 또는 땜납을 사용하여 영역 어레이 상호연결 구성 (area array interconnection configuration)으로 수행할 수 있다.
또한 상부 전극 (110, 120, 130) 및 다양한 패드는 직접 패턴화된 상부 전극 구조를 제공하기 위한 섀도우 마스크, 스크린-인쇄 또는 다른 기술을 통해 스퍼터링함으로써 형성될 수 있다.
필요할 경우, (S110) 단계 내지 (S170) 단계를 수행하고 (S120) 내지 (S170) 단계를 수회 반복함으로써 다층 축전기를 제조할 수 있다. 다수개의 개별 축전기는 각각 의 공정 동안 형성될 수 있다. 다층 축전기가 바람직한데, 이는 소정의 돌출된 기판 면적에 대해 달성될 수 있는 총 정전용량이 증가되기 때문이다.
추가의 회로를 상기 기재된 바와 같은 박막 축전기 인터포저 구조의 상부에 부가할 수 있다. 예를 들어, 추가의 저 유전 상수 층은 스핀 코팅 및 경화와 같은 저온도 가공에 의해, 또는 폴리이미드 또는 에폭시-기재 물질과 같은 중합체 유전체를 프린팅하고 경화시킴으로써 부가될 수 있다. 이러한 유전체를 금속화하고, 패키징 산업에서의 표준 기술을 사용하여 회로 패턴으로 형성할 수 있다.
본 발명의 박막 축전기 인터포저 실시양태는, 다른 수동 성분을 유도기, 저항기 또는 다른 축전기를 비롯한 박막 축전기의 상부 상에 부가함으로써 집적 수동 소자로 더 가공될 수 있다. 유도기는 당업계에 공지되어 있는 에칭 또는 다른 패턴화 기술을 사용하여 상부 표면을 금속화시킴으써 쉽게 형성된다. 저항기는 저항 금속의 스퍼터링, 전기 도금, 스크린 인쇄 및 경화 또는 소성 및 그밖의 작업을 비롯한 당업계에 공지된 수많은 기술을 사용하여 형성될 수 있다. 수많은 집적 수동 소자는 이러한 구조의 조합을 통해 형성될 수 있다. 이러한 집적 수동 소자는 플립 칩 및 배선 연결과 같은 공지된 기술을 사용하여 집적 회로 패키지 또는 인쇄 배선판에 조립되거나 설치될 수 있다.
일반적으로 "박막"이라는 용어는 두께가 2 ㎛ 미만인 층을 의미한다. 상기 실시양태는 정전용량 밀도를 1 microFarad/cm2 초과로 가질 수 있다.
본 발명의 상기 기재는 본 발명을 예시하고 기술한다. 또한, 본 개시물은 단지 본 발명의 선택된 바람직한 실시양태를 기재한 것이며, 본 발명은 다양한 다른 조합, 개질 및 환경에서 사용될 수 있고, 상기 교시에 알맞은 본 명세서에서 표현된 본 발명의 개념의 범위 내에서 및(또는) 관련된 기술 분야의 기술 또는 지식 내에서 변화 또는 변경될 수 있다는 것을 이해해야 한다.
상기 기재는 본 발명을 본 명세서에 개시된 형태로 제한해서는 안된다. 또한, 첨부된 특허청구범위는 상기 상세한 설명에 명백하게 한정되어 있지 않은 대안적인 실시양태를 포함하는 것으로 해석되어야 한다.
본 발명으로 고 정전용량 밀도 및 다른 목적하는 전기적 및 물리적 특성을 갖는 세라믹 기판 상의 박막 축전기를 제조할 수 있다.
도 1은 축전기의 제1 실시양태의 제조 방법을 예시한 블럭도.
도 2a 내지 2c는 도 1에서 설명된 방법에 따른 축전기를 형성하는 단계를 예시한 도면.
도 3a는 도 2c에서 예시된 축전기로부터 형성된 다수개의 축전기의 도 3b에서의 선 3A-3A 상에서 취해진 단면도.
도 3b는 도 3a에서 예시된 축전기의 평면도.
도 3c는 소자 D에 연결된 도 3a 및 3b에서 예시된 다수개의 축전기를 갖는 칩 패키지 (package)의 정단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 세라믹 기판 12: 표면
20: 제1 전도층 25: 제1 전극
30: 전구체층 35: 유전체
40: 제2 또는 상부 전극 41, 42, 43: 개별 상부 전극
100: 축전기 110, 120, 130: 개별 축전기
150, 160: 접지 핀 패드 155, 165, 175: 배선 연결 패드
185: 접지 배선 연결 패드 200, 210, 220: 개별 전력 핀
250: 바이어스 340, 350: 접지핀
1000: 칩 패키지 1010: 배선판
1020: 접착층

Claims (5)

  1. 그 위에 제1 전도층을 갖는 세라믹 기판을 제공하는 단계;
    상기 제1 전도층 상에 유전층을 형성하고, 약 800℃ 이상의 온도에서 어닐링 (annealing)하는 것을 포함하는 상기 제1 전도층 상에 유전체를 형성하는 단계; 및
    상기 유전체 상에 제2 전도층을 형성하는 단계를 포함하고,
    상기 제1 전도층, 상기 유전체 및 상기 제2 전도층이 축전기를 형성하는, 상기 기판 상에 하나 이상의 박막 축전기를 제조하는 방법.
  2. 제1항에 있어서, 상기 어닐링 공정이 10-6 대기압 미만의 산소 분압을 갖는 환경에서 어닐링하는 것을 포함하는 방법.
  3. 제1항에 있어서, 상기 어닐링 공정이 질소 대기 하에 어닐링하는 것을 포함하는 방법.
  4. 제1항에 있어서,
    제1 전도층이 백금, 팔라듐, 금 및 은으로 이루어진 군으로부터 선택된 1종 이상의 금속을 포함하는 것이고;
    어닐링을 800 내지 1050℃의 온도에서 공기 중에서 수행하는 방법.
  5. 제1항에 있어서, 상기 기판을 제공하는 단계가 마그네시아, 알루미나, 유리-세라믹, 지르코니아, 알루민산마그네슘, 티탄산스트론튬 및 티탄산바륨으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 기판을 제공하는 것을 포함하는 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7539005B2 (en) * 2005-07-29 2009-05-26 Tdk Corporation Dielectric film production process and capacitor
JP4983134B2 (ja) * 2005-07-29 2012-07-25 Ｔｄｋ株式会社 誘電体膜の製造方法及びコンデンサ
JP4956939B2 (ja) 2005-08-31 2012-06-20 Ｔｄｋ株式会社 誘電体膜及びその製造方法
JP4670612B2 (ja) * 2005-11-30 2011-04-13 Ｔｄｋ株式会社 誘電体素子とその製造方法
US7531416B2 (en) * 2005-12-21 2009-05-12 E. I. Du Pont De Nemours And Company Thick film capacitors on ceramic interconnect substrates
US20080001271A1 (en) * 2006-06-30 2008-01-03 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip IC packaging for high bandwidth data transfer buses
US20080010798A1 (en) * 2006-07-14 2008-01-17 Borland William J Thin film dielectrics with co-fired electrodes for capacitors and methods of making thereof
US20080037198A1 (en) * 2006-08-10 2008-02-14 Borland William J Methods of forming individual formed-on-foil thin capacitors for embedding inside printed wiring boards and semiconductor packages
US7818855B2 (en) * 2006-11-10 2010-10-26 E. I. Du Pont De Nemours And Company Method of making thin-film capacitors on metal foil using thick top electrodes
US7841075B2 (en) * 2007-06-19 2010-11-30 E. I. Du Pont De Nemours And Company Methods for integration of thin-film capacitors into the build-up layers of a PWB
US20100284123A1 (en) * 2009-05-05 2010-11-11 Pulugurtha Markondeyaraj Systems and methods for fabricating high-density capacitors
US8084841B2 (en) * 2009-05-05 2011-12-27 Georgia Tech Research Systems and methods for providing high-density capacitors
CN104903982B (zh) * 2012-11-21 2018-08-17 3M创新有限公司 包括第一介电层和第二介电层的多层膜
WO2014081918A2 (en) * 2012-11-21 2014-05-30 3M Innovative Properties Company Multilayer film including first and second dielectric layers
CN103219318B (zh) * 2013-04-12 2015-07-08 中国电子科技集团公司第十三研究所 一种耐高温的微波内匹配晶体管用mim电容及其制造方法
CN105261657B (zh) * 2015-10-30 2018-05-11 中国振华集团云科电子有限公司 一种mis薄膜电容器的制造工艺
WO2017127995A1 (en) * 2016-01-25 2017-08-03 Schott Glass Technologies (Suzhou) Co. Ltd. Article with high capacity per area and use of such article in finger-print sensors
CN106158373A (zh) * 2016-08-01 2016-11-23 合肥佳瑞林电子技术有限公司 一种薄膜电容器的制备方法
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3138177A1 (de) * 1981-09-25 1983-04-14 Philips Patentverwaltung Gmbh, 2000 Hamburg "verfahren zur herstellung eines dielektrikums"
US4870539A (en) 1989-01-17 1989-09-26 International Business Machines Corporation Doped titanate glass-ceramic for grain boundary barrier layer capacitors
US5198269A (en) 1989-04-24 1993-03-30 Battelle Memorial Institute Process for making sol-gel deposited ferroelectric thin films insensitive to their substrates
WO1992019564A1 (en) 1991-05-01 1992-11-12 The Regents Of The University Of California Amorphous ferroelectric materials
US5614018A (en) 1991-12-13 1997-03-25 Symetrix Corporation Integrated circuit capacitors and process for making the same
US5271955A (en) 1992-04-06 1993-12-21 Motorola, Inc. Method for making a semiconductor device having an anhydrous ferroelectric thin film
US5348894A (en) * 1993-01-27 1994-09-20 Texas Instruments Incorporated Method of forming electrical connections to high dielectric constant materials
US5384294A (en) 1993-11-30 1995-01-24 The United States Of America As Represented By The Secretary Of The Air Force Sol-gel derived lead oxide containing ceramics
US5663088A (en) * 1995-05-19 1997-09-02 Micron Technology, Inc. Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer
US6066581A (en) 1995-07-27 2000-05-23 Nortel Networks Corporation Sol-gel precursor and method for formation of ferroelectric materials for integrated circuits
JP3481807B2 (ja) * 1995-12-13 2003-12-22 京セラ株式会社 誘電体薄膜およびセラミックコンデンサ
US5843830A (en) * 1996-06-26 1998-12-01 Micron Technology, Inc. Capacitor, and methods for forming a capacitor
US5912044A (en) * 1997-01-10 1999-06-15 International Business Machines Corporation Method for forming thin film capacitors
US5910880A (en) * 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US5962654A (en) 1998-01-30 1999-10-05 International Business Machines Operation Alkoxyalkoxides and use to form films
US6023407A (en) 1998-02-26 2000-02-08 International Business Machines Corporation Structure for a thin film multilayer capacitor
WO2001033588A1 (fr) * 1999-11-02 2001-05-10 Tdk Corporation Condensateur multicouche
US6727143B1 (en) * 1999-11-30 2004-04-27 Advanced Micro Devices, Inc. Method and system for reducing charge gain and charge loss when using an ARC layer in interlayer dielectric formation
US6339527B1 (en) * 1999-12-22 2002-01-15 International Business Machines Corporation Thin film capacitor on ceramic
US6404615B1 (en) * 2000-02-16 2002-06-11 Intarsia Corporation Thin film capacitors
US6541137B1 (en) 2000-07-31 2003-04-01 Motorola, Inc. Multi-layer conductor-dielectric oxide structure
US6611419B1 (en) 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
JP2002260958A (ja) * 2000-12-28 2002-09-13 Matsushita Electric Ind Co Ltd 板状コンデンサおよびその製造方法ならびにこのコンデンサを用いたチップサイズパッケージ
JP2002231575A (ja) * 2001-01-31 2002-08-16 Kyocera Corp 薄膜コンデンサおよびコンデンサ基板
JP2003045742A (ja) * 2001-07-26 2003-02-14 Kyocera Corp 薄膜コンデンサ
US6477034B1 (en) 2001-10-03 2002-11-05 Intel Corporation Interposer substrate with low inductance capacitive paths
JP3986859B2 (ja) * 2002-03-25 2007-10-03 富士通株式会社 薄膜キャパシタ及びその製造方法
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
US7029971B2 (en) * 2003-07-17 2006-04-18 E. I. Du Pont De Nemours And Company Thin film dielectrics for capacitors and methods of making thereof

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