KR20050056925A - 신뢰성 있는 구리 상호연결구조 형성 방법 - Google Patents

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Abstract

유전층(23, 25) 내의 개구를 구리(27)로 채우고 NH3에서 레이저 열 어닐링 처리함으로써 구리 산화물을 감소시키고 증착된 구리를 리플로 하여, 공극(28)을 제거하고 접촉 저항을 줄일 수 있는 신뢰성 있는 구리 상호연결구조가 형성된다. 본 실시예는 약 200-2000 sccm 유량의 NH3를 사용하는 레이저 열 어닐링 처리(29)를 포함한다.

Description

신뢰성 있는 구리 상호연결구조 형성 방법{METHOD OF FORMING RELIABLE CU INTERCONNECTS}
본 발명은 반도체 소자 내의 구리(Cu) 및/또는 구리 합금 금속배열에 관한 것으로, 특히 낮은 유전상수 물질에서의 단일 및 이중 다마신 구조와 같은 신뢰성 있는 구리 또는 구리 합금 상호연결구조 형성 방법에 관한 것이다. 본 발명은 특히 서브마이크론 설계특성을 갖고 향상된 전자이동 저항성으로 높은 전도성 상호연결구조를 갖는 고속 집적회로를 제조하는데 응용된다.
고밀도 및 고성능에 대한 요구가 증가하면서 반도체 제작 기술 특히 전자이동 저항성으로 낮은 R×C(저항×정전용량)의 상호연결 패턴(여기서, 서브마이크론 비어, 컨택 및 트렌치가 높은 애스펙트 비를 갖는다)을 제공하는 관점에서 상호연결 기술에 대해 엄격한 조건이 부과되고 있다. 종래 반도체 소자는 반도체 기판, 도핑된 단결정 실리콘, 복수의 순차 형성된 사이층 유전체 및 전도 패턴으로 구성된다. 내부배선 스페이싱(interwiring spacing)의해 분리되는 전도라인으로 구성된 복수의 전도 패턴과 버스라인, 비트라인, 워드라인, 논리 상호연결 라인 등 복수의 상호연결 라인을 포함하는 집적회로가 형성된다. 전형적으로 다른 층 즉, 상층 및 하층의 전도 패턴은 비어 홀(via hole)을 채우는 전도성 플러그(plug)에 의해 전기적으로 연결되는 반면, 컨택 홀(contact hole)을 채우는 전도성 플러그는 반도체 소자 상의 활성 영역 즉, 소스/드레인 영역과 전기적으로 접촉한다. 전도성 라인은 반도체 기판에 대해 수평으로 확장된 트렌치에 형성된다. 5 레벨 이상의 금속배열을 포함하는 반도체 칩이 마이크론 레벨의 소자 구조로 작아지면서 점점 더 보급되고 있다.
비어 홀을 채우는 전도성 플러그는 적어도 하나의 전도 패턴을 포함하는 전도층에 사이층 유전체를 증착하고, 종래 포토리소그래피 및 에칭 기술에 의해 사이층 유전체에 개구를 형성하고, 그 개구를 텅스텐(Ｗ) 등의 전도성 물질로 충전함으로써 형성된다. 사이층 유전체 표면의 초과분 전도성 물질은 화학 기계적 연마(CMP)에 의해 제거된다. 그러한 방법 중 하나가 다마신(damascene) 기술로 알려져 있는데, 이것은 기본적으로 사이층 유전체에 개구를 형성하는 단계 및 그 개구를 금속으로 채우는 단계를 포함한다. 이중 다마신(dual damascene) 기술은 상부 트렌치 부분과 통하여 하부 컨택 또는 비어 홀 부분을 포함하는 개구를 형성하는 단계를 포함한다. 그 개구는 전도성 물질, 보통 금속으로 채워져 동시에 전도성 라인과 전기적으로 접촉하는 전도성 플러그를 형성한다.
고성능 마이크로프로세서 응용에서는 고속의 반도체 회로가 필요하다. 반도체 회로의 제어 속도는 상호연결 패턴의 저항 및 정전용량에 역으로 변한다. 집적회로가 더욱 복잡해지고 패턴 사이즈 및 스페이싱이 더 작아지면서, 집적회로 속도는 트랜지스터 자체보다는 상호연결 패턴에 더 의존하게 된다. 소형화를 위해 작은 컨택 및 교차부분을 갖는 상호연결구조가 요구된다. 금속 상호연결의 길이가 증가하고 상호연결 간 교차 단면적 및 길이가 작아지면서, 상호연결 배선에 의해 야기되는 R×C 지연이 증가한다. 상호연결 노드가 상당한 길이 예를 들어, 서브마이크론 기술로 수백 마이크론 이상에 걸쳐 배치되어(route) 있으면, 상호연결 정전용량은 회로 노드 정전용량 로딩을 제한하여 회로속도를 제한하게 된다. 설계규칙이 약 0.12 마이크론 이하로 작아짐에 따라서, 집적회로 속도 지연에 기인한 폐기 비율이 상당히 생산량을 떨어뜨리고 제조비용을 증가시킨다. 더욱이 라인폭이 작아지면서, 전기적 전도성 및 전자이동 저항성이 더욱 중요하게 된다.
구리 및 구리 합금은 상호연결 금속배선에서 알루미늄(Al)을 대체할 물질 후보로서 상당한 주목을 받고 있다. 구리는 상대적으로 저렴하고 처리가 용이하고 알루미늄보다 낮은 저항성을 가지고 있다. 또한, 구리는 Ｗ에 대하여 향상된 전기적 특성을 가지고 있어서, 전도성 배선뿐만 아니라 전도성 플러그에 사용되는 좋은 물질이 될 수 있다.
구리 플러그 및 배선을 형성하는 방법에서는 CMP를 채용하는 다마신 구조를 사용한다. 그러나 실리콘 산화물 등 사이 유전층 물질을 통한 구리 확산 때문에, 구리 상호연결 구조가 확산 장벽층에 의해 싸이게 된다. 구리를 감싸기 위한 전형적인 확산 장벽 금속으로는 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 티타늄(Ti), 티타늄-텅스텐(TiW), 텅스텐(W), 텅스텐 질화물(WN), Ti-TiN, 티타늄 실리콘 질화물(TiSiN), 텅스텐 실리콘 질화물(WSiN), 탄탈륨 실리톤 질화물(TaSiN), 실리콘 질화물이 있다. 구리를 감싸기 위한 그러한 장벽 물질의 사용은 구리와 유전체 사이층 사이의 인터페이스에 한정되는 것은 아니고 다른 물질과의 인터페이스도 포함한다.
종래 상호연결 방법에 수반되는 다른 문제점이 있다. 예를 들어, 패턴 사이즈가 미세 마이크론 영역으로 작아짐에 따라서, 애스펙트 비가 증가하고 상호연결구조에서 공극(void)이 발생한다. 도 1을 보면, 밑에 놓인 패턴 즉, 금속라인은 캡핑(capping)층(12)이 놓여 있는 유전층(10) 내에 형성된다. 그 위에는 유전층(13, 15)이 형성되고 사이에는 식각 정지층(14)이 있다. 이중 다마신 구조는 유전층(13, 15) 내에 개구를 에칭하고, 장벽 금속층(16)을 증착하고, 구리 또는 구리 합금을 증착하여 개구를 채우고, CMP를 수행하여 구리 라인(17A)를 형성함으로써 이루어진다. 구리 라인(17A)은 금속패턴(11)에 전기적으로 연결된 17B를 통해 하부의 구리와 통한다. 다음, 실리콘 질화물 캡핑층(18)이 증착된다. 보통 회로 신뢰성을 나쁘게 하고 전자이동 저항성을 감소시키는 공극(19)이 형성된다. 그러한 공극은 크기가 작은 개구(0.21-0.23 마이크론 비어 개구)를 완벽하게 채우는 것이 어렵다는 점 등 여러 원인으로부터 발생한다.
설계규칙이 점점 더 서브마이크론 영역으로 확장됨에 따라서, 상호연결 패턴의 신뢰성이 특히 중요하며 전자이동이 더욱 문제가 되고 있다. 따라서 더 나은 정밀성, 향상된 신뢰성, 증가된 전자이동 저항성 및 감소된 접촉 저항을 가지고 수직 금속배선 레벨을 위한 감싸여진 구리 및 구리 합금 상호연결구조를 형성할 수 있는 방법이 계속적으로 필요하다. 향상된 신뢰성, 전자이동 저항성 및 감소된 접촉 저항으로 낮은 유전상수(k)를 갖는 유전물질 내에 구리 또는 구리 합금 이중 다마신 구조를 형성할 수 있는 방법이 특히 필요하다.
도 1은 구리 상호연결구조에서의 공극 형성을 개략적으로 나타낸 것이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 방법의 순차적 단계를 개략적으로 나타낸 것이다. 도면에서, 동일한 특성 및 요소에 대해서는 동일한 부호가 부기된다.
본 발명의 이점은 전자이동 저항성을 향상시키고 접촉 저항을 감소시켜서 신뢰성 있는 구리 및 구리 합금 상호연결구조를 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 이점 및 다른 특성은 다음의 설명에서 개시되어 있으며, 다음의 설명을 보게 되면 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 일부 명백하거나 본 발명의 실시를 통해 체득할 수 있다. 본 발명의 이점은 첨부된 청구범위에서 특히 지적하는 바와 같이 인식하고 체득할 수 있다.
본 발명에 의하면, 전술한 이점 또는 다른 이점은 반도체 소자를 제조하는 방법에 의해 일부 달성된다. 이 방법은 유전층 내에 개구를 형성하는 단계와, 구리 또는 구리 합금을 증착하여 상기 개구를 채우는 단계와, 상기 증착된 구리 또는 구리 합금을 암모니아(NH3)에서 레이저 열 어닐링 처리하는 단계를 포함한다.
본 발명의 실시예는 200-2000 sccm 유량의 NH3를 사용하여 증착된 구리 또는 구리 합금에 약 0.28-0.34 joules/cm2의 복사열(radiant fluence)로 펄스 레이저광 빔을 조사하는 레이저 열 어닐링 처리를 포함한다. 이에 따라 증착된 구리 또는 구리 합금의 온도가 983-1183℃로 증가함으로써 증착된 구리 또는 구리 합금을 리플로(reflow) 하여 공극을 제거한다. 레이저 열 어닐링 처리 동안 NH3의 사용은 리플로 전 및 리플로 동안 구리 산화물을 감소시켜서 접촉 저항을 감소시키고 소자 신뢰성을 향상시킨다.
본 발명의 실시예는 웨이퍼 상의 1개 이상의 사이층 유전체 내에 개구를 형성하고, 개구를 라이닝(lining)하는 탄탈륨 질화물 및 그 탄탈륨 질화물 위의 알파-탄탈륨(α-Ta) 층으로 구성된 화합물 등의 확산 장벽층을 증착하는 단계를 포함하는 단일 및 이중 다마신 기술을 더 포함한다. 다음, 시드층(seedlayer)이 증착될 수 있다. 다음, 개구를 채우는 구리 또는 구리 합금층이 증착된다. 그리고 나서 NH3에서 레이저 열 어닐링 처리가 수행되어 구리 산화물을 감소시키고 증착된 구리 또는 구리 합금을 리플로 하여 공극을 제거한다. 다음, CMP을 수행하여 산화된 노출 표면을 남긴 채 개구를 넘어선 구리 또는 구리 합금을 제거한다. 다음, 웨이퍼는 쳄버(chamber)로 이동되는데, 여기서 구리 또는 구리 합금의 노출 표면이 NH3에서 플라즈마 처리되어 CMP 동안 형성된 구리 산화물이 제거된다. 실란(SiH4)이 유입되어 PECVD에 의해 실리콘 질화물 캡핑층이 플라즈마 처리된 표면에 증착된다.
본 발명의 다른 이점은 다음의 실시예 란을 통해 본 발명이 속하는 기술분야의 당업자가 쉽게 알 수 있을 것이다. 본 발명의 실시예 란에서는 본 발명을 실시하는데는 최적이라고 판단되는 실시예를 가지고 설명한다. 알 수 있는 바와 같이, 본 발명은 다른 실시예를 가질 수 있고, 본 발명을 벗어나지 않는 범위 내에서 다양하고도 자명한 관점으로 상세 부분에 대한 변경이 가능하다. 따라서 도면 및 명세서는 본래 설명을 위한 것이며 한정적으로 해석되어서는 안된다.
본 발명은 서브마이크론 구리 또는 구리 합금 상호연결구조를 형성할 때 수반되는 공극문제를 감안하여 해결함으로써, 소자 신뢰성 및 전자이동 성능을 향상시키고 접촉 저항을 감소시키는 것이다. 본 출원 전반에 걸쳐 사용되는 바와 같이, 기호 Cu는 소량의 탄탈륨, 인듐, 주석, 아연, 망간, 티타늄, 마그네슘, 크롬, 게르마늄, 스트론튬, 플래티늄, 알루미늄 또는 지르코늄을 포함하는 구리 합금 등 Cu 기반 합금뿐만 아니라 고순도 원소 구리를 총괄한다.
설계규칙이 미세 서브마이크론 영역 즉, 약 0.12 마이크론 이하로 줄어들면서, 유전층 내의 개구를 금속으로 완전히 채우는 것 즉, 공극의 발생 없이 단일 및 이중 다마신 구조의 개구를 구리로 채우는 것이 점점 어려워지고 있다. 2001년 6월 27일자 특허출원 제 09/894,167호에서, 구리 공극 문제가 증착된 구리를 레이저 열 어닐링 처리에 의해 해결되었다. 본 발명은 NH3에서 레이저 열 어닐링 처리를 수행함으로써 그러한 방법에 비하여 보다 향상되고 개량된 것이다. 이에 따라 증착된 구리의 리플로 전 그리고 리플로 동안 수반되는 접촉 저항을 줄이면서 구리 산화물을 감소시킨다. 레이저 열 어닐링 동안 NH3는 질소와 수소로 분리되는 것으로 알려져 있다. 분리된 수소는 구리 산화물을 감소시켜서 동일한 상호연결구조의 접촉 저항을 감소시킨다.
본 발명의 실시예에 의하면, 약 200-2000 sccm 유량의 NH3을 이용하여 약 0.28-0.34 joules/cm2의 복사열로 단시간 예를 들어, 10-100 nanosecond 동안 펄스 레이저광 빔을 증착된 구리에 조사함르로써 증착된 구리가 레이저 열 어닐링 처리를 받게 된다. 레이저 열 어닐링 처리 동안, 구리 산화물이 감소하고 증착된 구리가 약 983-1183℃ 온도로 증가하여 이 온도에서 증착된 구리가 리플로 되어 공극을 제거한다.
이어서, 증착된 구리의 윗면이 유전층의 윗면과 거의 평평하게 되도록 CMP가 수행된다. CMP의 결과, 불필요한 구리 산화물이 형성되어 다음에 증착되는 캡핑층의 적절한 부착을 방해한다. 따라서 본 발명의 실시예는 CMP 후 구리 표면에 NH3을 포함하는 플라즈마를 노출시켜서 구리 표면으로부터 구리 산화물을 제거하고 PECVD에 의해 실리콘 질화물 캡핑층을 플라즈마 처리된 표면에 증착한다.
상호연결 공극을 줄이고 접촉 저항을 감소시키기 위해 본 발명의 실시예에 따른 레이저 열 어닐링 처리를 이용하는 경우 여러 이점을 제공한다. 예를 들어, 레이저 열 어닐링 처리는 내부에 놓인 구리의 노출 표면을 목표로 정밀 조준이 가능하기 때문에 도핑 불순물 확산 등과 같은 여러 문제점을 야기할 수 있는 웨이퍼의 다른 부분에서의 불필요한 온도 증가를 방지할 수 있다.
본 발명의 실시예에서는, 약 10-2000 mJ/cm2/pulse 예를 들어, 100-400mJ/cm2/pulse의 에너지로 동작할 수 있는 레이저원을 사용하는 기구 등 여러 상업용 레이저 기구가 사용될 수 있다. 마스크 없이 또는 마스크를 가지고 그러한 레이저 어닐링을 수행할 수 있는 상업용 기구가 있다. 한 예로서 Verdant Technologies 레이저 어닐링 기구는 308nm의 노출 파장에서 동작한다.
본 발명의 실시예에 의하여 형성된 구리 상호연결구조가 다마신 기술에 의해 형성된 상호연결구조에 한정되는 것은 아니다. 따라서 본 발명의 실시예는 기판 위에 놓이는 사이층 유전체를 형성하는 단계, 그 사이층 유전체 내에 개구 예를 들어 다마신 개구를 형성하는 단계, 초기 증착된 탄탈륨 질화물층 및 탄탈륨 질화물층 상의 α-Ta 층으로 구성된 복합 확산 장벽층을 형성하는 단계, 개구를 구리로 채우는 단계를 포함한다. 사이층 유전체의 개구는 초기 시드층을 증착하고 구리를 전해도금하거나 무전해 도금함으로써 충전된다. 보통 시드층은 마그네슘, 알루미늄, 아연, 지르코늄, 주석, 니켈, 팔라듐, 은 또는 금이 적당히(0.3-12%) 포함된 구리 합금으로 이루어져 있다. 다음, 증착된 구리는 NH3 분위기에서 레이저 열 어닐링 처리되어 구리 산화물을 감소시킴으로써 접촉저항을 줄이고 증착된 구리를 리플로 하여 공극을 제거한다. 다음, 내부에 있는 구리의 윗면과 사이층 유전체의 윗면이 동일한 평면이 되도록 CMP가 수행된다. CMP의 결과, 일반적으로 구리 산화물의 박막이 형성된다. 노출된 구리의 산화된 표면은 NH3에서 플라즈마 처리되어 구리 산화물이 제거되고 PECVD에 의해 실리콘 질화물 캡핑층이 증착된다.
본 발명의 실시예에 의하면, 다마신 개구는 약 50-150℃의 온도에서 PVD에 의해 또는 200℃의 온도에서 CVD에 의해 구리로 채워진다. 본 발명의 여러 실시예에서는, 종래 기판 및 사이층 유전체가 사용될 수 있다. 예를 들어, 기판은 도핑된 단결정 실리콘 또는 갈륨-아세나이드(gallium-arsenide)가 될 수 있다. 본 발명에서 사용되는 사이층 유전체는 종래 반도체 소자 제작에 사용된 어느 유전체라도 될 수 있다. 예를 들어, 실리콘 이산화물, PSG(phosphorous-doped silicate-glass), BPSG(boron-phosphorus-doped silicated glass), TEOS(tetraethyl orthosilicate)로부터 유도된 실리콘 이산화물 또는 실란(silane) 등의 유전물질이 PECVD에 의해 사용될 수 있다. 유전층에 형성된 개구는 종래의 포토리소그래피 및 에칭 기술에 의해 수행된다.
본 발명의 실시예에 따라 사이층 유전체로 사용되는 유전물질은 상호연결 정정용량을 줄이기 위해 낮은 유전율의 유전물질 및 상기 언급한 물질로 구성될 수 있다. 표현상 "낮은 k" 물질은 약 3.9 이하, 예를 들어 약 3.5 또는 그 이하의 유전상수를 갖는 물질을 포함한다. 여기서 나타낸 유전상수의 값은 진공 상태를 1로 하였을 때에 기초한다.
유기 및 무기 재료에 걸쳐 광범위의 다양한 낮은 k 물질이 사용될 수 있다. 유기물질로는 다양한 폴리이미드 및 BCB가 있다. 다른 낮은 k 유전체로는 폴리(아릴렌)에테르 아졸레(poly(arylene)ethers azoles), 파릴렌-N(parylene-N), 폴리이미드(polyimides), 폴리나프탈렌-N, PPQ(polyphenylquinoxalines), 폴리페닐렌옥사이드(polyphenyleneoxide), 폴리에틸렌, 폴리프로필렌이 있다. 본 발명의 실시예에서 사용되는 다른 낮은 k 물질로는 FOX TM(HSQ-based), XLKTM(HSQ-based), 다공성 SILKTM, 방향성 탄화수소 폴리머(각각 미시간 미들랜드 소재의 MIDow Chemical 사에서 구입가능):CoralTM, 탄소가 도핑된 실리콘 산화물(캘리포니아 산조세 소재의 Novellus Systems 사에서 구입가능), 실리콘-탄소-산소-수소(SiCOH) 유기 유전체, Black-DiamondTM 유전체, FlareTM, 유기 폴리머 HOSPTM, 하이브리드 시올록산(hybrid sioloxane)-유기 폴리머, NanoglassTM 및 극소다공성 실리카(각각 Honeywell Electronic Materials에서 구입가능) 그리고 TEOS(tetraethyl orthosilicate)로부터 유도된 할로겐(예를 들어, 불소)이 도핑된 실리콘 이산화물 및 불소가 도핑된 규산염 유리(FSG)가 있다.
본 발명의 실시예가 도 2 내지 도 4에 개략적으로 도시되어 있다. 도 2를 보면, 하부의 금속패턴(21) 예를 들어, 구리선이 유전층(20) 예를 들어 낮은 k의 유전층 내에 형성되어 있다. 실리콘 질화물 또는 실리콘 카바이드 캡핑층(22)이 형성되고 이어서 차례로 유전층(23), 실리콘 질화물 또는 실리콘 카바이드 식각정지층(24), 유전층(25)이 형성된다. 유전층(23, 25)은 F 함유 실리콘 산화물 예를 들어, F-TEOS(F-tetraethyl orthosilicate)로부터 유도된 F 함유 실리콘 산화물 등의 낮은 k 유전물질로 구성될 수 있다. 다음 초기 탄탈륨 질화물층 및 그 위의 Ta 층으로 구성된 복합 장벽층(26)이 개구를 라이닝(lining)하기 위해 증착된다. 시드층(미도시)이 증착될 수 있다. 다음, 구리(27)가 증착되어 이중 다마신 개구를 채우고 과잉분(overburden)을 형성한다. 결과적인 구리 상호연결구조는 소자 신뢰성 및 전자이동 성능을 저해하는 공극(28)을 포함한다. 구리 증착 시, 또한 얼마간의 구리 산화물이 형성된다. 도 2에 도시된 바와 같이, 증착된 구리(27)는 NH3가 흐르는 동안 화살표(29) 방향으로 펄스 레이저광 빔에 의해 레이저 열 어닐링 처리를 받는다. NH3의 사용은 펄스 레이저광 빔이 증착된 구리(27)의 온도를 높여 용융 및 리플로 시켜 공극(28)을 제거하는 동안 구리 산화물을 줄여서 접촉 저항을 감소시킨다. 레이저 열 어닐링 후의 표면이 도 3에 도시되어 있다.
이어서 CMP가 수행되어, 노출된 구리 표면이 NH3에서 플라즈마 처리되고 실리콘 질화물 캡핑층(40)이 도 4에서와 같이 증착된다. 결과적으로 구리 상호연결구조는 하부의 금속패턴(21)과 전기적 접촉하는 27B를 통해 하부의 구리와 통하는 구리선(27A)을 포함한다.
본 발명에 의한 방법은 감소된 접촉 저항 및 향상된 전자이동 성능을 보이는 신뢰성 있는 구리 상호연결구조로서 미세 서브마이크론 영역의 패턴 사이즈를 갖는 반도체 소자를 제작할 수 있다. CMP 전 NH3에서의 레이저 열 어닐링 처리는 구리 산화물을 감소시켜 접촉 저항을 작게 하고, 증착된 구리를 리플로 하여 개구를 불균일하게 충전시키는 공극을 제거함으로써 소자 신뢰성을 향상시키고 전자이동 실패를 줄이고 회로속도를 높이게 된다.
본 발명은 다양한 형태의 구리 금속배열 상호연결 패턴의 형성에 응용될 수 있다. 본 발명은 특히 서브마이크론 특성 및 높은 애스펙트 비의 개구를 갖는 반도체 소자 제작에 특히 응용된다.
전술한 내용에서, 본 발명의 이해를 돕기 위해 특정 물질, 구조, 화학물, 처리 등 많은 특정 상세가 개시되고 있다. 그러나 본 발명은 특정 상세에 한정되지 않고 실시될 수 있다. 다른 예에서, 본 발명을 불필요하게 모호하게 하지 않도록 공지된 처리 및 재료는 상세하게 기술하지 않았다.
단지 본 발명의 바람직한 실시예 및 약간의 변형예가 도시되고 설명되어 있다. 본 발명이 다양한 다른 결합 및 환경에서 사용될 수 있으며 여기서 표현된 발명의 범위 내에서 변경 및 변화가 가능하다는 것을 알아야 한다.

Claims (10)

  1. 유전층(23, 25) 내에 개구를 형성하는 단계와,
    구리(Cu) 또는 구리 합금을 증착하여 상기 개구(27)를 채우는 단계와,
    상기 증착된 구리 또는 구리 합금을 암모니아(NH3)에서 레이저 열 어닐링 처리(29)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 레이저 열 어닐링 처리는 상기 증착된 구리 또는 구리 합금(27) 상에 0.28-0.34 joules/cm2의 복사열로 펄스 레이저광 빔(29)을 조사하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 레이저 열 어닐링 처리(29)는 상기 증착된 구리 또는 구리 합금(27)을 983-1183℃의 온도로 가열하여 상기 증착된 구리 또는 구리 합금을 리플로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 레이저 열 어닐링 처리(29)는 200-2000 sccm 유량의 NH3를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 구리 또는 구리 합금을 증착하기 전에 상기 개구를 라이닝 하는 장벽층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 증착된 구리 또는 구리 합금(27)의 윗면이 유전층(25)의 윗면과 동일한 평면이 되도록 화학 기계적 연마(CMP)를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    NH3를 포함하는 플라즈마로 구리 또는 구리 합금(27)의 상부표면을 처리하여 그 표면으로부터 구리 산화물을 제거하는 단계와,
    상기 플라즈마 처리된 표면 상에 PECVD에 의해 실리콘 질화물 캡층(40)을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 개구는 상부 트렌치 부분과 통하는 하부의 비어 홀 부분을 포함하는 이중 다마신 개구이고, 상기 방법은 구리 또는 구리 합금(27)을 증착하여 개구를 채워 비어(27B)를 통해 하부와 통하는 상부 라인(27A)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 유전층(23, 25)은 산화물인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9항에 있어서,
    상기 산화물(23, 25)은 불소가 도핑된 TEOS(tetraethyl orthosilicate)로부터 유도된 불소 함유 실리콘 산화물인 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734665B1 (ko) * 2005-12-20 2007-07-02 동부일렉트로닉스 주식회사 반도체소자의 구리배선 형성 방법
KR20120106545A (ko) * 2011-03-18 2012-09-26 삼성전자주식회사 금속 확산 방지막을 갖는 다마신 배선을 포함하는 집적 회로 장치 및 그 방법에 의해 제조된 장치
KR20200038736A (ko) * 2018-10-04 2020-04-14 (주)알엔알랩 반도체 디바이스 제조 방법
KR20210013248A (ko) * 2018-10-04 2021-02-03 (주)알엔알랩 반도체 디바이스 제조 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737747B2 (en) * 2002-01-15 2004-05-18 International Business Machines Corporation Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof
US7101788B2 (en) * 2002-02-28 2006-09-05 Texas Instruments Incorporated Semiconductor devices and methods of manufacturing such semiconductor devices
KR100455382B1 (ko) * 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
KR100465063B1 (ko) * 2002-04-01 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100483290B1 (ko) * 2002-12-14 2005-04-15 동부아남반도체 주식회사 반도체 소자의 제조 방법
US20050104072A1 (en) 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
DE102005020061B4 (de) * 2005-03-31 2016-12-01 Globalfoundries Inc. Technik zur Herstellung von Verbindungsstrukturen mit reduzierter Elektro- und Stressmigration und/oder geringerem Widerstand
US7375031B2 (en) 2005-04-29 2008-05-20 Advanced Micro Devices, Inc. Technique for forming interconnect structures with reduced electro and stress migration and/or resistivity
KR100702797B1 (ko) * 2005-12-09 2007-04-03 동부일렉트로닉스 주식회사 반도체소자의 구리배선막 형성방법
US7851343B2 (en) * 2007-06-14 2010-12-14 Cree, Inc. Methods of forming ohmic layers through ablation capping layers
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
CN101996888B (zh) * 2009-08-20 2013-01-23 中芯国际集成电路制造(上海)有限公司 凸点的形成方法
US8927433B2 (en) * 2009-12-18 2015-01-06 Electronics And Telecommunications Research Institute Conductive via hole and method for forming conductive via hole
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8404048B2 (en) 2011-03-11 2013-03-26 Applied Materials, Inc. Off-angled heating of the underside of a substrate using a lamp assembly
US8575028B2 (en) 2011-04-15 2013-11-05 Novellus Systems, Inc. Method and apparatus for filling interconnect structures
CN108330518B (zh) * 2011-04-15 2020-06-12 诺发系统有限公司 用于填充互连结构的方法及设备
CN102760685B (zh) * 2011-04-27 2015-01-21 中芯国际集成电路制造(上海)有限公司 铜互连线的刻蚀后处理方法
US8518818B2 (en) * 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
CN103311174A (zh) * 2012-03-07 2013-09-18 中芯国际集成电路制造(上海)有限公司 一种制作铜互连结构的方法
CN103426816B (zh) * 2012-04-26 2018-03-09 应用材料公司 用于高深宽比填充的半导体反流处理
KR20130121042A (ko) * 2012-04-26 2013-11-05 어플라이드 머티어리얼스, 인코포레이티드 피쳐 필을 위한 반도체 리플로우 프로세싱
US10665503B2 (en) 2012-04-26 2020-05-26 Applied Materials, Inc. Semiconductor reflow processing for feature fill
KR102117234B1 (ko) * 2012-08-30 2020-06-01 어플라이드 머티어리얼스, 인코포레이티드 반사성 증착 링들 및 그를 포함하는 기판 프로세싱 챔버들
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN105244311B (zh) * 2014-07-08 2018-09-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US9412658B2 (en) * 2014-09-19 2016-08-09 International Business Machines Corporation Constrained nanosecond laser anneal of metal interconnect structures
US10014170B2 (en) 2015-05-14 2018-07-03 Lam Research Corporation Apparatus and method for electrodeposition of metals with the use of an ionically resistive ionically permeable element having spatially tailored resistivity
US9748173B1 (en) 2016-07-06 2017-08-29 International Business Machines Corporation Hybrid interconnects and method of forming the same
US10008418B2 (en) 2016-09-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
JP6640391B2 (ja) * 2019-01-22 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置
US11222816B2 (en) * 2020-06-16 2022-01-11 Applied Materials, Inc. Methods and apparatus for semi-dynamic bottom up reflow
US11527437B2 (en) 2020-09-15 2022-12-13 Applied Materials, Inc. Methods and apparatus for intermixing layer for enhanced metal reflow
US20230215727A1 (en) * 2022-01-05 2023-07-06 Polar Semiconductor, Llc Forming passivation stack having etch stop layer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US5789317A (en) 1996-04-12 1998-08-04 Micron Technology, Inc. Low temperature reflow method for filling high aspect ratio contacts
JP3463979B2 (ja) * 1997-07-08 2003-11-05 富士通株式会社 半導体装置の製造方法
JP3501265B2 (ja) 1997-10-30 2004-03-02 富士通株式会社 半導体装置の製造方法
WO1999040615A1 (en) * 1998-02-04 1999-08-12 Semitool, Inc. Method and apparatus for low-temperature annealing of metallization micro-structures in the production of a microelectronic device
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6165894A (en) 1998-07-09 2000-12-26 Advanced Micro Devices, Inc. Method of reliably capping copper interconnects
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
US6261963B1 (en) * 2000-07-07 2001-07-17 Advanced Micro Devices, Inc. Reverse electroplating of barrier metal layer to improve electromigration performance in copper interconnect devices
US6391777B1 (en) * 2001-05-02 2002-05-21 Taiwan Semiconductor Manufacturing Company Two-stage Cu anneal to improve Cu damascene process
US6417100B1 (en) * 2001-06-04 2002-07-09 Advanced Micro Devices, Inc. Annealing ambient in integrated circuit interconnects

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734665B1 (ko) * 2005-12-20 2007-07-02 동부일렉트로닉스 주식회사 반도체소자의 구리배선 형성 방법
KR20120106545A (ko) * 2011-03-18 2012-09-26 삼성전자주식회사 금속 확산 방지막을 갖는 다마신 배선을 포함하는 집적 회로 장치 및 그 방법에 의해 제조된 장치
KR20200038736A (ko) * 2018-10-04 2020-04-14 (주)알엔알랩 반도체 디바이스 제조 방법
KR20210013248A (ko) * 2018-10-04 2021-02-03 (주)알엔알랩 반도체 디바이스 제조 방법

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JP2005509292A (ja) 2005-04-07

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