KR20050056373A - 네가티브 워드라인 전압 검출 회로 - Google Patents

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Abstract

본 발명은 네가티브 워드라인 전압 검출 회로에 관한 것으로, 전원 단자와 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 부하를 이용하여 검출 노드에서 네가티브 워드라인 전압을 검출하기 위한 검출부와, 상기 네가티브 워드라인 전압의 변화를 검출하기 위한 다수의 테스트 신호를 발생시키기 위한 테스트 신호 발생부와, 상기 테스트 신호에 따라 구동되어 상기 검출부의 상기 부하의 수를 조절하여 상기 검출 노드의 전위를 조절하기 위한 제어부로 이루어져, 다수의 테스트 신호를 이용하여 회로의 수정없이 원하는 네가티브 워드라인 전압의 레벨을 검출할 수 있어 DRAM 반도체 제품 개발 기간을 단축시킬 수 있는 네가티브 워드라인 전압 검출 회로가 제시된다.

Description

네가티브 워드라인 전압 검출 회로{Circuit for detecting a negative wordline voltage}
본 발명은 네가티브 워드라인 전압 검출 회로에 관한 것으로, 특히 테스트 신호를 이용하여 회로의 수정없이 다수의 네가티브 워드라인 전압의 레벨을 검출할 수 있는 워드라인 전압 검출 회로에 관한 것이다.
DRAM등의 소자는 워드라인에 0V보다 낮은 -0.3V 정도의 네가티브 워드라인 전압(VBBW)부터 3.0V의 고전압(VPP)을 인가하면서 워드라인을 제어한다. 이렇게 함으로써 누설 전류를 감소시킬 수 있어 보다 안정적으로 워드라인을 제어할 수 있고, 이에 따라 회로를 안정화시킬 수 있다.
이러한 네가티브 워드라인 전압을 검출하기 위한 종래의 회로를 도 1에 도시하였다.
도 1을 참조하면, 전원 단자(VCORE)와 제 1 노드(Q11) 사이에 다이오드 접속되어 접지 전압(VSS)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속되고, 제 1 노드(Q11)와 네가티브 워드라인 전압 단자(VBBW) 사이에 각각 다이오드 접속된 제 1 내지 제 3 NMOS 트랜지스터(N11 내지 N13)가 접속된다. 여기서, 원하는 네가티브 워드라인 전압(VBBW)를 얻기 위해 네가티브 워드라인 전압(VBBW)을 -1V에서 +1V까지 변화시켜 인가한다. 이렇게 하면 제 1 노드(Q11)의 전위는 제 1 내지 제 3 NMOS 트랜지스터(N11 내지 N13)의 문턱 전압만큼의 차이를 두고 네가티브 워드라인 전압(VBBW)을 따라 변하게 된다. 이러한 제 1 노드(Q11)의 전위가 인버터(I11)의 NMOS 트랜지스터의 문턱 전압 이상이 되면 NMOS 트랜지스터를 턴온시켜 접지 전압(VSS) 레벨의 신호를 출력하고, 이 신호는 제 2 인버터(I12)를 통해 하이 상태의 신호로 출력된다. 이때의 네가티브 워드라인 전압(VBBW)을 설계자는 취하게 된다.
그런데, 도 1의 회로의 시뮬레이션 결과를 나타낸 도 2를 보면 알 수 있는 바와 같이 종래의 회로는 하나의 전압 레벨을 검출 할 수 밖에 없다. 따라서, 온도 또는 공정상의 이유 등으로 원하는 전압 레벨을 얻을 수 없을 경우 회로를 수정해야만 한다. 회로를 수정하게 되면 그 수정된 회로로 다시 공정을 진행해야 하고 테스트를 해야 하기 때문에 이에 소요되는 시간 및 비용이 상당히 많아지게 된다. 따라서, 제품 개발이 지연되어 제품 출시 시기를 놓치기 쉽고 결과적으로 경쟁력을 상실하는 원인이 된다.
본 발명의 목적은 테스트 모드에서 다양한 레벨의 네가티브 워드라인 전압을 검출할 수 있어 상술한 문제점을 해결할 수 있는 네가티브 워드라인 전압 검출 회로를 제공하는데 있다.
본 발명의 다른 목적은 테스트 모드에서 회로 수정없이 원하는 레벨의 네가티브 워드라인 전압을 검출할 수 있어 제품의 개발 기간을 단축할 수 있는 네가티브 워드라인 전압 검출 회로를 제공하는데 있다.
본 발명에 따른 네가티브 워드라인 전압 검출 회로는 전원 단자와 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 부하를 이용하여 검출 노드에서 네가티브 워드라인 전압을 검출하기 위한 검출부와, 상기 네가티브 워드라인 전압의 변화를 검출하기 위한 다수의 테스트 신호를 발생시키기 위한 테스트 신호 발생부와, 상기 테스트 신호에 따라 구동되어 상기 검출부의 상기 부하의 수를 조절하여 상기 검출 노드의 전위를 조절하기 위한 제어부로 이루어진다.
상기 검출부는 전원 단자와 검출 노드 사이에 접속되어 전원 전압을 공급하기 위한 제 1 부하와, 상기 검출 노드와 상기 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 제 2 부하로 이루어진다.
상기 제 1 부하는 다이오드 및 저항을 포함하고, 상기 제 2 부하는 다이오드 및 저항을 포함한다.
상기 테스트 신호 발생부는 상기 네가티브 워드라인 전압의 상승을 검출하기 위한 제 1 테스트 신호와, 상기 네가티브 워드라인 전압의 하강을 검출하기 위한 제 2 테스트 신호와, 노멀 상태에서의 상기 네가티브 워드라인 전압을 검출하기 위한 제 3 테스트 신호를 발생시킨다.
상기 제 3 테스트 신호는 상기 제 1 테스트 신호와 상기 제 2 테스트 신호를 NOR 게이트가 논리 조합하여 발생시킨다.
상기 제어부는 상기 테스트 신호 발생부로부터 출력되는 다수의 테스트 신호에 따라 각각 구동되어 상기 검출부의 상기 부하의 접속을 제어하기 위한 다수의 스위치로 구성된다.
상기 스위치는 상기 검출부의 상기 부하와 병렬 접속된 NMOS 트랜지스터이다.
한편, 본 발명에 따른 네가티브 워드라인 전압 검출 회로는 전원 단자와 검출 노드 사이에 접속되어 전원 전압을 공급하기 위한 제 1 부하와, 상기 검출 노드와 상기 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 제 2 부하와, 상기 네가티브 워드라인 전압의 변화를 검출하기 위한 다수의 테스트 신호를 발생시키기 위한 테스트 신호 발생부와, 상기 제 2 부하와 병렬 접속되며, 상기 테스트 신호에 따라 구동되어 상기 제 2 부하의 수를 조절하여 상기 검출 노드의 전위를 조절하기 위한 제어부로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 네가티브 워드라인 전압 검출 회로도로서, 그 구성을 설명하면 다음과 같다.
검출부(21)는 전원 단자(VCORE)와 제 1 노드(Q21) 사이에 다이오드 접속되어 접지 전압(VSS)에 따라 구동되는 제 1 PMOS 트랜지스터(P21)가 접속되고, 제 1 노드(Q21)와 네가티브 워드라인 전압 단자(VBBW) 사이에 각각 다이오드 접속된 다수의 NMOS 트랜지스터(N21 내지 N24)가 접속되어 구성된다. 여기서, 다수의 NMOS 트랜지스터(N21 내지 N24)는 제어부(23)에 의해 접속수가 변경되고, 그에 따라 전체 저항값이 변화된다. 이 상태에서 원하는 네가티브 워드라인 전압(VBBW)을 얻기 위해 네가티브 워드라인 전압(VBBW)을 변화시키면 다수의 NMOS 트랜지스터(N21 내지 N24)의 문턱 전압의 차이를 두고 네가티브 워드라인 전압(VBBW)을 따라 제 1 노드(Q21)의 전위가 변하게 된다. 한편, 다이오드 접속된 제 1 PMOS 트랜지스터(P21) 또는 다수의 NMOS 트랜지스터(N21 내지 N24) 대신에 각각 저항을 접속하여 부하로서 작용되도록 할 수 있다.
테스트 신호 발생부(22)는 네가티브 워드라인 전압(VBBW)의 상승을 테스트하기 위한 제 1 테스트 신호(tm_vbbwup), 네가티브 워드라인 전압(VBBW)의 하강을 테스트하기 위한 제 2 테스트 신호(tm_vbbwdn), 그리고 이들의 조합에 따라 노멀 상태의 네가티브 워드라인 전압(VBBW)을 테스트하기 위한 제 3 테스트 신호(normal)를 출력한다. 여기서, 제 3 테스트 신호(normal)는 제 1 테스트 신호(tm_vbbwup)와 제 2 테스트 신호(tm_vbbwdn)를 NOR 게이트(24)에서 입력하여 출력한 신호이다.
제어부(23)는 검출부(21)를 구성하는 다수의 NMOS 트랜지스터(N21 내지 N24)와 각각 병렬 접속된 다수의 NMOS 트랜지스터(N25 및 N26)로 구성되며, 테스트 신호 발생부(22)로부터의 테스트 신호에 따라 각각 구동되어 검출부(21)의 네가티브 워드라인 전압(VBBW)에 따른 제 1 노드(Q21)의 전위를 조절한다. 예를들어 제 5 NMOS 트랜지스터(N25)는 제 2 NMOS 트랜지스터(N22)와 병렬 접속되어 제 1 테스트 신호(tm_vbbwup)에 따라 구동되고, 제 6 NMOS 트랜지스터(N26)는 제 3 NMOS 트랜지스터(N23)와 병렬 접속되어 제 3 테스트 신호(normal)에 따라 구동된다. 따라서, 제 5 NMOS 트랜지스터(N25)가 턴온되었을 경우 제 1 노드(Q21)와 네가티브 워드라인 전압 단자(VBBW) 사이에 제 1 및 제 4 NMOS 트랜지스터(N21 및 N24)만이 접속된 상태가 되므로 전원 전압(VCORE), 네가티브 워드라인 전압(VBBW), 그리고 제 1 및 제 4 NMOS 트랜지스터(N22 및 N24)에 따른 저항값에 따라 제 1 노드(Q21)의 전위는 결정된다.
제 1 인버터(I21)는 전원 전압(VCORE)과 접지 전압(VSS) 레벨로 제 1 노드(Q21)의 전위를 반전시키고, 제 2 인버터(I22)는 전원 전압(VCORE)과 접지 전압(VSS) 레벨로 제 1 인버터(I21)의 출력 신호를 반전시킨다.
상기와 같이 구성되는 본 발명에 따른 네가티브 워드라인 전압 검출 회로의 구동 방법을 설명하면 다음과 같다.
A) 노멀 테스트
네가티브 워드라인 전압(VBBW)의 노멀 상태를 테스트하기 위해 테스트 모드 발생부(22)에서 제 1 테스트 신호(tm_vbbwup)를 로우 상태로 인가하고, 제 2 테스트 신호(tm_vbbwdn)를 로우 상태로 인가하면 NOR 게이트(23)는 하이 상태의 제 3 테스트 신호(normal)를 출력한다. 이에 의해 제어부(23)의 제 5 NMOS 트랜지스터(N25)는 턴오프되고, 제 6 NMOS 트랜지스터(N26)는 턴온된다. 따라서, 검출부(21)의 제 1, 제 2 및 제 4 NMOS 트랜지스터(N21, N22 및 N24)와 네가티브 워드라인 전압 단자(VBBW)가 연결되어 전원 전압(VCORE)과 네가티브 워드라인 전압(VBBW), 그리고 제 1, 제 2 및 제 4 NMOS 트랜지스터(N21, N22 및 N24)에 의한 저항값에 따라 제 1 노드(Q21)의 전위는 결정된다. 제 1 노드(Q21)의 전위에 의해 제 1 인버터(I21)의 NMOS 트랜지스터가 턴온되어 로우 상태의 신호를 출력하고, 이 신호는 제 2 인버터(I22)를 통해 하이 상태의 신호로 출력된다. 이렇게 하여 노멀 상태의 네가티브 워드라인 전압(VBBW)을 테스트하게 된다.
B) 네가티브 워드라인 전압 상승 테스트
네가티브 워드라인 전압(VBBW)을 상승시켜 테스트하기 위해 테스트 모드 발생부(22)에서 제 1 테스트 신호(tm_vbbwup)를 하이 상태로 인가하고, 제 2 테스트 신호(tm_vbbwdn)를 로우 상태로 인가하면 NOR 게이트(23)는 로우 상태의 제 3 테스트 신호(normal)를 출력한다. 이에 의해 제어부(23)의 제 5 NMOS 트랜지스터(N25)는 턴온되고, 제 6 NMOS 트랜지스터(N26)는 턴오프된다. 따라서, 검출부(21)의 제 1 및 제 4 NMOS 트랜지스터(N21 및 N24)와 네가티브 워드라인 전압 단자(VBBW)가 연결되어 제 1 노드(Q21)의 전위는 노멀 상태의 제 1 노드(Q21)의 전위보다 낮아지게 된다. 이때, 검출단(21)의 검출 레벨, 즉 제 1 노드(Q21)의 전위가 제 1 인버터(I21)의 NMOS 트랜지스터를 턴온시키지 못하게 되면 네가티브 워드라인 전압(VBBW)을 노멀 상태보다 높게 인가하여 검출단(21)의 전압 레벨을 올려준다. 검출단(21)의 검출 전압이 제 1 인버터(I21)의 NMOS 트랜지스터를 턴온시킬 정도로 상승하면, 제 1 인버터(I21)는 로우 상태의 신호를 출력하고, 이 신호는 제 2 인버터(I22)를 통해 하이 상태의 신호로 출력된다. 이렇게 하여 네가티브 워드라인 전압(VBBW)의 상승을 테스트하게 된다.
C) 네가티브 워드라인 전압 하강 테스트
네가티브 워드라인 전압(VBBW)을 하강시켜 테스트하기 위해 테스트 모드 발생부(22)에서 제 1 테스트 신호(tm_vbbwup)를 로우 상태로 인가하고, 제 2 테스트 신호(tm_vbbwdn)를 하이 상태로 인가하면 NOR 게이트(23)는 로우 상태의 제 3 테스트 신호(normal)를 출력한다. 이에 의해 제어부(23)의 제 5 및 제 6 NMOS 트랜지스터(N25 및 N26)는 턴오프된다. 따라서, 검출부(21)의 제 1 내지 제 4 NMOS 트랜지스터(N21 내지 N24)와 네가티브 워드라인 전압 단자(VBBW)가 연결되어 제 1 노드(Q21)의 전위는 노멀 상태일 때의 제 1 노드(Q21)의 전위보다 높아지게 된다. 이때, 검출단(21)의 검출 레벨, 즉 제 1 노드(Q21)의 전위가 노멀 상태일 때보다 먼저 제 1 인버터(I21)의 NMOS 트랜지스터를 턴온시켜 로우 상태의 신호를 출력하고, 이 신호는 제 2 인버터(I22)를 통해 하이 상태의 신호로 출력된다. 이렇게 하여 네가티브 워드라인 전압의 하강을 테스트하게 된다.
상기와 같이 구성 및 구동되는 본 발명에 따른 네가티브 워드라인 전압 검출 회로의 시뮬레이션 결과를 도 4에 도시하였다. 도시된 바와 같이 노멀 상태일 때보다 저전압 및 고전압 2개의 테스트 모드로 전압 레벨의 상승 및 하강을 검출할 수 있다. 참고로, 도 4에서 A는 노멀 상태, B는 네가티브 워드라인 전압의 하강, C는 네가티브 워드라인 전압의 상승을 테스트한 결과 각 노드의 파형을 나타낸 것이다.
도 5는 본 발명의 다른 실시 예에 따른 네가티브 워드라인 전압 검출 회로도로서, 테스트 신호 발생부(32)로부터 n개의 테스트 신호가 출력되고, 이에 따라 제어부(33)를 구성하는 NMOS 트랜지스터도 n개로 구성하였으며, 검출부(31)의 NMOS 트랜지스터도 이와 상응하도록 구성하였다. 이렇게 하면 n개의 전압 레벨에 대해 네가티브 워드라인 전압을 검출할 수 있다.
상술한 바와 같이 본 발명에 의하면 다수의 테스트 신호를 이용하여 회로의 수정없이 원하는 네가티브 워드라인 전압의 레벨을 검출할 수 있어 DRAM 반도체 제품 개발 기간을 단축시킬 수 있다.
도 1은 종래의 네가티브 워드라인 전압 검출 회로도.
도 2는 도 1의 시뮬레이션 결과 파형도.
도 3은 본 발명의 일 실시 예에 따른 네가티브 워드라인 전압 검출 회로도.
도 4는 도 3의 시뮬레이션 결과 파형도.
도 5는 본 발명의 다른 실시 예에 따른 네가티브 워드라인 전압 검출 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21 및 31 : 검출부 22 및 32 : 테스트 신호 발생부
23 및 33 : 제어부 24 : NOR 게이트
I21 및 I31 : 제 1 인버터 I22 및 I32 : 제 2 인버터

Claims (9)

  1. 전원 단자와 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 부하를 이용하여 검출 노드에서 네가티브 워드라인 전압을 검출하기 위한 검출부;
    상기 네가티브 워드라인 전압의 변화를 검출하기 위한 다수의 테스트 신호를 발생시키기 위한 테스트 신호 발생부; 및
    상기 테스트 신호에 따라 구동되어 상기 검출부의 상기 부하의 수를 조절하여 상기 검출 노드의 전위를 조절하기 위한 제어부를 포함하는 네가티브 워드라인 전압 검출 회로.
  2. 제 1 항에 있어서, 상기 검출부는 전원 단자와 검출 노드 사이에 접속되어 전원 전압을 공급하기 위한 제 1 부하; 및
    상기 검출 노드와 상기 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 제 2 부하를 포함하는 네가티브 워드라인 전압 검출 회로.
  3. 제 2 항에 있어서, 상기 제 1 부하는 다이오드 및 저항을 포함하는 네가티브 워드라인 전압 검출 회로.
  4. 제 2 항에 있어서, 상기 제 2 부하는 다이오드 및 저항을 포함하는 네가티브 워드라인 전압 검출 회로.
  5. 제 1 항에 있어서, 상기 테스트 신호 발생부는 상기 네가티브 워드라인 전압의 상승을 검출하기 위한 제 1 테스트 신호;
    상기 네가티브 워드라인 전압의 하강을 검출하기 위한 제 2 테스트 신호; 및
    노멀 상태에서의 상기 네가티브 워드라인 전압을 검출하기 위한 제 3 테스트 신호를 발생시키는 네가티브 워드라인 전압 검출 회로.
  6. 제 5 항에 있어서, 상기 제 3 테스트 신호는 상기 제 1 테스트 신호와 상기 제 2 테스트 신호를 NOR 게이트가 논리 조합하여 발생시키는 네가티브 워드라인 전압 검출 회로.
  7. 제 1 항에 있어서, 상기 제어부는 상기 테스트 신호 발생부로부터 출력되는 다수의 테스트 신호에 따라 각각 구동되어 상기 검출부의 상기 부하의 접속을 제어하기 위한 다수의 스위치로 구성된 네가티브 워드라인 전압 검출 회로.
  8. 제 7 항에 있어서, 상기 스위치는 상기 검출부의 상기 부하와 병렬 접속된 NMOS 트랜지스터인 네가티브 워드라인 전압 검출 회로.
  9. 전원 단자와 검출 노드 사이에 접속되어 전원 전압을 공급하기 위한 제 1 부하;
    상기 검출 노드와 상기 네가티브 워드라인 전압 단자 사이에 직렬 접속된 다수의 제 2 부하;
    상기 네가티브 워드라인 전압의 변화를 검출하기 위한 다수의 테스트 신호를 발생시키기 위한 테스트 신호 발생부; 및
    상기 제 2 부하와 병렬 접속되며, 상기 테스트 신호에 따라 구동되어 상기 제 2 부하의 수를 조절하여 상기 검출 노드의 전위를 조절하기 위한 제어부를 포함하는 네가티브 워드라인 전압 검출 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489578B2 (en) 2005-12-29 2009-02-10 Hynix Semiconductor Inc. Boosted voltage level detector in semiconductor memory device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496027B1 (en) * 1997-08-21 2002-12-17 Micron Technology, Inc. System for testing integrated circuit devices
JP3947135B2 (ja) * 2003-05-30 2007-07-18 株式会社東芝 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
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US7489578B2 (en) 2005-12-29 2009-02-10 Hynix Semiconductor Inc. Boosted voltage level detector in semiconductor memory device
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