KR20050055214A - 고전압 스위치 회로 - Google Patents

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Abstract

본 발명은 고전압 스위치 회로에 관한 것으로, 고전압 스위치의 디스차지를 위한 디스차지부 내에 디스차지 트렌지스터의 게이트 단자에 전원 전압보다 높은 소정 전압을 인가하여 디스차지 타임을 감소시킬 수 있는 반도체 소자의 고전압 스위치 회로를 제공한다.

Description

고전압 스위치 회로{High voltage switch circuit}
본 발명은 반도체 소자의 고전압 스위치 회로에 관한 것으로, 특히 고전압 전달 스위치의 디스차지 타임을 줄일 수 있는 고전압 스위치 회로에 관한 것이다.
NAND 플래쉬 메모리 소자의 프로그램, 소거 및 독출시 입력 전원 전압보다 높은 펌핑된 전압값이 필요하다. 프로그램의 경우, 프로그램과 검증(Verify)이라는 과정이 쌍으로 동작하는데, 검증 과정에서 프로그램시보다 워드라인에 현저하게 낮은 바이어스가 공급된다. 이 두 과정에 설정된 최대 루프내에서 검증이 패스될 때까지 행해진다. 이러한 검증으로 가는 중의 바이어스 디스차지 타임도 무시하지 못할 만큼 타이밍을 차지한다. 소거 동작일 경우 더욱 그러하다.
도 1은 종래의 고전압 스위치 회로의 디스차지 문제점을 설명하기 위한 파형도이다.
도 1을 참조하면, 소정의 인에이블 신호에 따라 펌핑부의 출력인 고전압을 인가한다. 그후, 인에이블 신호가 변화하여 고전압의 인가가 중지될 경우, 종래의 고전압 스위치 회로들에 있어서는 약 1㎲ 이상의 디스차지 타임이 발생하게 된다. 즉, 현재 일반적으로 사용되는 디스차지 회로는 드레인은 차지 펌프단에 소스는 접지전원에 접속되고, 전원 전압을 게이트 입력으로 하는 고전압 NMOS 트랜지스터를 이용하여 디스차지하는 방법을 사용한다. 단순히 전원 전압만을 이용하게 되면 동작 전원 범위중 낮은 전원 전압에서는 일반적인 모드에서 보다 디스차지 타임이 현저하게 늦어지게 된다. 물론 이를 극복하기 위해 NMOS 사이즈를 조정하는 방법이 있지만, 이를 이용해서 타이밍이 적어지거나 하는 데는 한계가 있다.
본 발명은 상기의 문제점을 해결하기 위하여 펌핑 캡을 이용한 디스차지부를 두어 고전압 스위치부의 출력인 고전압의 디스차지 타임을 제어할 수 있는 고전압 스위치 회로를 제공하는데 목적이 있다.
본 발명에 따른 고전압 스위치 회로는 디스차지 노드와, 고전압 전송 인에이블 및 클럭 신호에 따라 외부의 고전압을 전송하는 고전압 스위치부와, 상기 디스차지 노드에 따라 상기 고전압 스위치부 출력인 고전압을 디스차지하는 제 1 NMOS 트랜지스터와, 상기 고전압 전송 인에이블 신호에 따라 상기 디스차지 노드에 전원 전압을 인가하는 전원 전압 전송부와, 상기 고전압 전송 인에이블 신호에 따라 상기 디스차지 노드의 전압을 제어하는 제 2 NMOS 트랜지스터와, 상기 고전압 전송 인에이블 신호와 상기 클럭 신호에 따라 상기 디스차지 노드의 전압을 소정 레벨 상승시키는 전압 펌핑부를 포함한다.
상기 전원전압 전송부는, 전원 전압과 상기 디스차지 노드 사이에 직렬 접속된 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 포함하되, 상기 PMOS 트랜지스터는 상기 전송 인에이블 신호에 따라 구동하고, 상기 제 3 NMOS 트랜지스터는 상기 PMOS 트랜지스터를 통해 전달된 상기 전원 전압에 따라 구동한다.
상기 전압 펌핑부는, 상기 고전압 전송 인에이블 신호를 반전하는 인버터와, 상기 인버터의 출력과 상기 클럭 신호를 입력하여 논리 조합하는 NAND 게이트와, 상기 NAND 게이트의 출력에 따라 상기 디스차지 노드에 소정의 전압을 상승시키기 위해 커패시터 접속된 제 4 NMOS 트랜지스터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 고전압 스위치 회로도이다.
도 2를 참조하면, 고전압 스위치 회로는 고전압 전송 인에이블(EN) 및 클럭 신호(CLK)에 따라 외부의 고전압(Vpp)을 전송하는 고전압 스위치부(10)와, 고전압 전송 인에이블 신호(EN) 및 클럭 신호(CLK)에 따라 고전압 스위치부(10)의 출력을 디스차지하는 디스차지부(20)를 포함한다. 클럭 신호(CLK)와 고전압 전송 인에이블 신호(EN)에 따라 고전압을 생성하는 고전압 생성 펌프부(미도시)를 더 포함한다.
디스차지부(20)는 디스차지 노드(Q1)와, 디스차지 노드(Q1)에 따라 고전압 스위치부(10)의 고전압 출력 단자를 접지 전원(Vss)으로 디스차지하는 제 1 NMOS 트랜지스터(N1)와, 고전압 전송 인에이블 신호(EN)에 따라 디스차지 노드(Q1)에 전원 전압(Vcc)을 인가하는 전원 전압 전송부(21)와, 고전압 전송 인에이블 신호(EN)에 따라 디스차지 노드(Q1)의 전압을 제어하는 제 2 NMOS 트랜지스터(N1)와, 인에이블 신호(EN)와 클럭 신호(CLK)에 따라 디스차지 노드(Q1)의 전압을 소정 레벨 상승시키는 전압 펌핑부(22)를 포함한다.
전원 전압 전송부(21)는 전원 전압(Vcc)과 디스차지 노드(Q1) 사이에 직렬 접속된 제 1 PMOS 트랜지스터(P1) 및 제 3 NMOS 트랜지스터(N3)를 포함하되, 제 1 PMOS 트랜지스터(P1)는 고전압 전송 인에이블 신호(EN)에 따라 구동되고, 제 3 NMOS 트랜지스터(N3)는 제 1 PMOS 트랜지스터(P1)의 소스 단자에 따라 구동한다. 제 3 NMOS 트랜지스터(N3)의 웰은 전원 전압(Vcc)에 접속된다.
전압 펌핑부(22)는 고전압 전송 인에이블 신호(EN)를 반전하는 제 1 인버터(I1)와, 제 1 인버터(I1)의 출력과 클럭 신호(CLK)를 입력하여 논리 조합하는 NAND 게이트(ND1)와, NAND 게이트(ND1)의 출력에 따라 디스차지 노드(Q1)에 소정의 전압을 상승시키기 위해 커패시터 접속된 제 4 NMOS 트랜지스터(N4)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 고전압 출력단자의 고전압(Vout)을 디스차지하는 디스차지 트랜지스터로 고전압용 트랜지스터를 사용하는 것이 바람직하다. 제 3 및 제 3 NMOS 트랜지스터(N3 및 N4)는 네이티브 트랜지스터를 사용하는 것이 바람직하다. 고전압 스위치부(10)는 고전압 전달을 위한 고전압용 NMOS 트랜지스터를 포함하고, 고전압용 NMOS 트랜지스터에 고전압을 인가하기 위한 다양한 형태의 회로로 구성 가능하다.
상술한 구성을 갖는 본 발명의 고전압 스위치 회로의 동작을 설명한다.
고전압 스위치 회로는 고전압을 전달하기 위한 회로로써, 고전압 전송 인에이블 신호(EN)가 로직 하이이면 차징된 고전압을 전달하고, 인에이블 신호(EN)가 로직 로우가 되면 디스차지한다.
고전압 전송 인에이블 신호(EN)가 로직 하이가 되면, 내부의 클럭 발생부를 통해 클럭을 발생시켜 고전압 생성 펌프부를 구동시켜 고전압(Vpp)을 생성한다. 생성된 고전압(Vpp)은 고전압 전송 인에이블 신호(EN)와 클럭 신호(CLK)에 의해 인에이블 된 고전압 스위치부(10)에 의해 고전압 출력단(Vout)으로 출력된다. 이때, 디스차지부(20)는 인에이블 신호(EN)에 의해 제 1 PMOS 트랜지스터(P1)는 구동하지 않고, 제 2 NMOS 트랜지스터(N2)가 구동하여 디스차지 노드(Q1)에 접지 전원(Vss)을 인가한다. 로직 로우의 접지 전원 상태의 디스차지 노드(Q1)에 의해 제 1 NMOS 트랜지스터(N1)는 구동하지 않게 되어 고전압 스위치부(10)의 출력인 고전압(Vout)을 고전압 출력단을 통해 다음 단으로 전송된다.
한편, 고전압 전송 인에이블 신호(EN)가 로직 로우가 되면, 고전압 생성 펌프부의 동작이 디스에이블되고, 고전압 스위치부(20)의 동작 또한 디스에이블된다. 이로써, 더 이상의 고전압을 생성되지 않고 또한 전달되지 않는다. 이때 디스차지부(20)가 구동하여 고전압 스위치부(10)의 출력인 고전압(Vout)을 디스차지 하게 된다. 로직 로우인 고전압 전송 인에이블 신호(EN)에 따라 제 2 NMOS 트랜지스터(N2)를 구동하지 않게 되고, 고전압 전송 인에이블 신호(EN)에 따라 제 1 PMOS 트랜지스터(P1)가 구동한다. 제 1 PMOS 트랜지스터(P1)와 제 3 NMOS 트랜지스터(N3)에 의해 전원 전압(Vcc)이 디스차지 노드(Q1)에 인가된다. 제 1 인버터(I1)에 의해 반전된 고전압 전송 인에이블 신호(EN)는 로직 하이가 되어 NAND 게이트(ND1)에 인가되고, NAND 게이트(ND1)의 다른 입력단에 인가된 클럭 신호(CLK)에 의해 커패시터 접속된 제 4 NMOS 트랜지스터(N4)의 한쪽 노드의 전압을 가변시킨다. 이러한 커패시터 접속된 제 4 NMOS 트랜지스터(N4)에 의해 디스차지 노드(Q1)에 인가된 전원 전압(Vcc)을 소정 레벨 전압이 상승하게 된다. 이로써, 디스차지 노드(Q1)에 의해 구동하는 제 1 NMOS 트랜지스터(N1)의 게이트 단자의 전압을 높여 줌으로써, 고전압 스위치부(10)의 출력인 고전압 출력 노드의 고전압을 효과적으로 디스차지할 수 있게 된다.
일반적으로, 고전압 출력노드의 로딩캡이 수백 ㎊ 단위인데서 기인하여 고전압을 디스차지하여야 한다. 제 1 NMOS 트랜지스터에 전원 전압만을 인가할 경우 Vgs 차에 한계가 있어 디스차지 타임에도 한계가 발생한다. 본 발명은 디스차지부 내에 전압 펌핑부를 두어 디스차지 노드의 전압을 전원 전압보다 전압을 인가할 수 있다. 디스차지 노드를 효과적으로 제어할 수 있어 Vgs를 충분히 제어할 수 있는 바이어스 레벨로 가져감으로써, 디스차지 타임에 이득을 얻을 수 있다.
도 3은 본 발명에 따른 고전압 스위치 회로의 전압 변화 파형도이다.
도 3을 참조하면, 고전압 전송 인에이블 신호가 로직 하이가 되면, 5V 이상의 고전압을 전송하고, 이후에 고전압 전송 인에이블 신호가 로직 로우가 되면 소정의 디스차지 타임 동안 5V 이상의 고전압을 0V로 디스차지 한다. 이때 본 발명에 따른 고전압 스위치 회로는 디스차지부 내에 전압 펌핑부를 두어 전원 전압보다 높은 전압을 디스차지 트렌지스터에 인가함으로서, 디스차지 타임을 500㎱ 이내로 할 수 있다.
상술한 바와 같이, 본 발명은 고전압 스위치의 디스차지를 위한 디스차지부 내에 디스차지 트렌지스터의 게이트 단자에 전원 전압보다 높은 소정 전압을 인가하여 디스차지 타임을 감소시킬 수 있다.
도 1은 종래의 고전압 스위치 회로의 디스차지 문제점을 설명하기 위한 파형도.
도 2는 본 발명에 따른 고전압 스위치 회로도.
도 3은 본 발명에 따른 고전압 스위치 회로의 전압 변화 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 고전압 스위치부 20 : 디스차지부
21 : 전원전압 전송부 22 : 전압 펌핑부

Claims (3)

  1. 디스차지 노드;
    고전압 전송 인에이블 및 클럭 신호에 따라 외부의 고전압을 전송하는 고전압 스위치부;
    상기 디스차지 노드에 따라 상기 고전압 스위치부 출력인 고전압을 디스차지하는 제 1 NMOS 트랜지스터;
    상기 고전압 전송 인에이블 신호에 따라 상기 디스차지 노드에 전원 전압을 인가하는 전원 전압 전송부;
    상기 고전압 전송 인에이블 신호에 따라 상기 디스차지 노드의 전압을 제어하는 제 2 NMOS 트랜지스터; 및
    상기 고전압 전송 인에이블 신호와 상기 클럭 신호에 따라 상기 디스차지 노드의 전압을 소정 레벨 상승시키는 전압 펌핑부를 포함하는 고전압 스위치 회로.
  2. 제 1 항에 있어서, 상기 전원전압 전송부는,
    전원 전압과 상기 디스차지 노드 사이에 직렬 접속된 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 포함하되, 상기 PMOS 트랜지스터는 상기 전송 인에이블 신호에 따라 구동하고, 상기 제 3 NMOS 트랜지스터는 상기 PMOS 트랜지스터를 통해 전달된 상기 전원 전압에 따라 구동하는 고전압 스위치 회로.
  3. 제 1 항에 있어서, 상기 전압 펌핑부는,
    상기 고전압 전송 인에이블 신호를 반전하는 인버터;
    상기 인버터의 출력과 상기 클럭 신호를 입력하여 논리 조합하는 NAND 게이트; 및
    상기 NAND 게이트의 출력에 따라 상기 디스차지 노드에 소정의 전압을 상승시키기 위해 커패시터 접속된 제 4 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
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