KR20050049810A - 상변화 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 상변화 기억 소자 및 그 형성방법을 제공한다. 이 소자는 전극홀을 갖는 가열 전극을 갖는다. 전극홀은 가열 전극의 소정영역을 관통한다. 상변화 물질 패턴이 전극홀의 내측벽과 접촉한다. 이에 따라, 가열 전극과 상변화 물질 패턴의 접촉면적을 감소시켜 상변화 기억 소자의 소비 전력을 감소시킬 수 있다.

Description

상변화 기억 소자 및 그 형성 방법{Phase change memory devices and methods of forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 상변화 기억 소자 및 그 형성 방법에 관한 것이다.
반도체 기억 소자 중 비휘발성 기억 소자는 전원 공급이 중단될지라도, 그것의 단위 셀 내에 저장된 데이타를 그대로 유지하는 특성을 갖는다. 현재 널리 사용되고 있는 비휘발성 기억 소자는 플래쉬 기억 소자라 할 수 있다. 상기 플래쉬 기억 소자의 단위 셀은 전기적으로 격리된 플로팅 게이트를 갖는다. 상기 플로팅 게이트 내에 전하들의 존재유무(또는 전하량의 변화)에 따라, 상기 플래쉬 기억 셀에 저장된 데이타는 논리 "1" 또는 논리"0"으로 구분될 수 있다.
상기 플래쉬 기억 셀은 상기 플로팅 게이트 내로 전하들을 주입하거나, 상기 플로팅 게이트로 부터 전하들을 방출하기 위하여 높은 동작전압(프로그램 전압 또는 소거 전압)이 요구된다. 이에 따라, 상기 플래쉬 기억 소자는 높은 동작전압을 컨트롤하는 주변회로가 요구되어 제조 공정이 매우 복잡해질 수 있다. 또한, 상기 플래쉬 기억 소자는 높은 동작전압에 의하여 소비전력이 증가될 수 있다. 따라서, 이러한 문제점들을 해결하기 위한 연구들이 수행되고 있다.
한편, 보다 우수한 특성들을 가질 수 있는 새로운 비휘발성 기억 소자에 대한 연구들도 활발히 수행되고 있다. 상기 새로운 비휘발성 기억 소자로서, 상변화 기억 소자가 제안된 바 있다. 상기 상변화 기억 소자는 데이타의 저장매체로 상변화 물질을 채택한다. 상기 상변화 물질이란 2개의 안정된 상태(two stable states)를 갖는다. 즉, 상기 상변화 물질은 비정질 상태(amorphous state) 및 결정 상태(crystalline state)를 갖는다. 상기 비정질 상태의 상변화 물질은 상기 결정 상태의 상변화 물질에 비하여 높은 비저항을 갖는다. 이에 따라, 상기 상변화 물질을 통하여 흐르는 전류량의 차이를 감지함으로써, 상기 상변화 기억 소자의 단위 셀에 저장된 논리 정보를 판별할 수 있다. 상기 상변화 물질로 널리 알려진 물질은 게르마늄(Ge), 텔루리움(Te) 및 스티비움(Sb)의 화합물인 GST(또는 Ge-Te-Sb) 이다.
상기 상변화 물질은 열에 의하여 상기 비정질 상태 및 결정 상태로 변환된다. 구체적으로, 상기 상변화 물질에 그것의 용융점 부근의 열을 단시간 공급한 후에, 급속히 냉각시키면, 상기 상변화 물질은 비정질 상태가 된다. 반면, 상기 상변화 물질에 상기 용융점에 비해 낮은 결정화 온도를 장시간에 걸쳐 공급한 후에, 냉각시키면, 상기 상변화 물질은 결정 상태가 된다. 예를 들면, 상기 GST에 용융점(약 610℃) 부근의 열을 단시간(1~10ns)으로 공급한 후에, 급속히 냉각(약 1ns)시키면, 상기 GST는 비정질 상태가 된다. 이와는 달리, 상기 GST에 결정화 온도(약 450℃)의 열을 장시간(30~50ns)으로 인가한 후에, 냉각시키면, 상기 GST는 결정 상태가 된다.
통상적으로, 상기 상변화 물질의 변화를 위해 공급되는 열은 주울 열(Joule' heat)을 이용한다. 즉, 상기 상변화 물질를 통과하는 전류량을 이용하여 주울 열을 발생시킴으로써, 상기 상변화 물질에 열을 공급한다.
한편, Patrick Klersy등은 미합중국특허 5,933,365호에서 상변화 기억셀의 일 형태를 개시하였다. 이를, 도 1에 간략히 도시하였다.
도 1은 종래의 상변화 기억 소자를 도시한 단면도이다.
도 1을 참조하면, 제1 절연막(1) 상에 제1 가열막(3)이 배치되고, 상기 제1 가열막(3)의 일부와 상기 제1 절연막(1) 사이에 제1 전기적 접촉막(2, first electrical contact layer)이 개재된다. 제2 절연막(4)이 상기 제1 가열막(3)을 덮고, 상기 제2 절연막(4)을 관통하여 상기 제1 가열막(3)의 소정영역을 노출시키는 콘택홀(5)이 형성된다. 상기 제2 절연막(4) 상에 상기 콘택홀(5)을 통하여 상기 제1 가열막(3)과 접촉하는 상변화막(6)이 배치되고, 상기 상변화막(6) 상에 제2 가열막(7) 및 제2 전기적 접촉막(8)이 차례로 적층된다. 상기 상변화막(6)과 상기 제1 가열막(3)의 접촉면적은 상기 콘택홀(5)에 노출된 제1 가열막(3)의 면적과 동일하다.
상기 제1 가열막(3) 및 상기 상변화막(19)의 접촉면, 즉, 상기 콘택홀(5)을 통하여 흐르는 전류량을 조절하여 상기 접촉면 부근의 상기 상변화막(6)의 일부분이 비정질 상태 또는 결정 상태로 변환시킬 수 있다.
상술한 종래의 상변화 기억 셀에 있어서, 상기 상변화막(6)을 비정질 상태 또는 결정 상태로 변화시키기 위한 동작 전류들의 량은 상기 상변화막(6)과 상기 제1 가열막(3)의 접촉면의 면적에 의존할 수 있다. 즉, 상기 접촉면의 면적과 연관된 상기 콘택홀(5)의 폭(W0)이 감소할수록, 상기 콘택홀(5)을 통하여 흐르는 전류의 밀도가 증가된다. 전류밀도가 증가할수록 주울열이 증가하는 것은 공지된 사실이다. 결과적으로, 상기 콘택홀(5)의 폭(W0)이 감소할수록 상기 동작 전류의 량이 감소될 수 있다. 통상적으로, 상기 콘택홀(5)의 폭(W0)은 포토리소그라피 공정이 정의하는 감광막 패턴에 의존함으로, 상기 콘택홀(5)의 최소폭은 포토리소그라피 공정이 정의할 수 있는 최소폭에 의존할 수 밖에 없다.
하지만, 반도체 소자의 고집적화 및 소비전력의 감소화가 심화되고 있는 현 상황에서, 상기 동작 전류들을 조절하는 단일 소자들(discret device, ex 모스 트랜지스터등)의 크기 감소등의 이유로, 상기 동작 전류들의 량이 더욱 감소되는 것이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상전이 물질과 전극간의 접촉 면적이 감소시킬 수 있는 상변화 기억 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소비전력을 감소시킬 수 있는 상변화 기억 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 상변화 기억 소자를 제공한다. 이 소자는 기판 상에 배치된 가열 전극 및, 상변화 물질 패턴을 포함한다. 상기 가열 전극은 그것의 소정영역을 관통하는 전극홀을 갖는다. 상기 상변화 물질 패턴은 상기 전극홀의 내측벽과 접촉한다.
구체적으로, 상기 소자는 상기 가열 전극을 덮고, 그것의 소정영역을 관통하는 가이드홀을 갖는 절연막을 더 포함하는 것이 바람직하다. 이때, 상기 상변화 물질 패턴은 상기 절연막 상에 배치되며, 상기 상변화 물질 패턴의 일부분은 상기 가이드홀을 따라 연장되어 상기 전극홀의 내측벽과 접촉하는 것이 바람직하다. 일 실시예에 있어서, 상기 전극홀의 측벽 및 상기 가이드홀의 측벽은 동일한 일직선상에 위치할 수 있다. 일 실시예에 있어서, 적어도 상기 가이드홀의 측벽이 경사질 수 있다. 이때, 상기 가이드홀의 상단폭은 그것의 하단폭에 비하여 큰 것이 바람직하다. 일 실시예에 있어서, 상기 소자는 상기 가이드홀의 측벽에 형성된 스페이서를 더 포함할 수 있다. 이때, 상기 가열 전극은 상기 스페이서의 하부면 아래로 연장되어 상기 전극홀의 폭이 상기 가이드홀의 폭에 비하여 작은 것이 바람직하다. 상기 상변화 물질 패턴의 상부면에는 도전성 캐핑 패턴이 배치될 수 있다. 상기 도전성 캐핑 패턴은 상기 상변화 물질 패턴의 측벽에 정렬된 측벽을 갖는다. 상기 소자는 가열 전극과 상기 기판 사이에 개재된 하부 층간절연막 및 상기 하부 층간절연막을 관통하여 상기 기판의 소정영역과 접촉하는 하부 플러그를 더 포함할 수 있다. 상기 하부 플러그의 상면은 상기 가열 전극과 전기적으로 접속한다. 상기 소자는 상기 상변화 물질 패턴을 덮는 상부 층간절연막 및 상기 상부 층간절연막을 관통하여 상기 상변화 물질 패턴과 접촉하는 상부 플러그를 더 포함할 수 있다. 상기 하부 및 상부 플러그들은 상기 기판의 상면에 수직한 가상의 수직선상에 정렬될 수 있다.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 상변화 기억 소자의 형성 방법을 제공한다. 이 방법은 기판의 소정영역 상에 가열 전극을 형성하는 단계, 상기 가열 전극의 소정영역을 관통하는 전극홀을 형성하는 단계 및, 상기 전극홀의 내측벽과 접촉하는 상변화 물질 패턴을 형성하는 단계를 포함한다.
구체적으로, 상기 가열 전극을 형성하기 전에, 상기 기판 상에 하부 층간절연막 형성하는 단계 및 상기 하부 층간절연막을 관통하여 상기 기판의 소정영여과 접촉하는 하부 플러그를 형성하는 단계를 더 수행할 수 있다. 상기 가열 전극은 상기 하부플러그의 상면과 접촉한다. 상기 방법은 상기 전극홀을 형성하기 전에, 상기 가열 전극을 덮는 절연막을 형성하는 단계 및 상기 절연막을 패터닝하여 상기 절연막의 소정영역을 관통하는 가이드홀을 형성하는 단계를 더 포함하는 것이 바람직하다. 이 경우에, 상기 상변화 물질 패턴은 상기 가이드홀을 통하여 연장되어 상기 전극홀의 내측벽과 접촉하도록 형성되는 것이 바람직하다.
일 실시예에 있어서, 상기 가이드홀 및 전극홀을 형성하는 단계는 상기 절연막을 패터닝하여 상기 가열 전극의 소정영역을 노출시키는 상기 가이드홀을 형성하는 단계 및, 상기 노출된 가열 전극을 선택적으로 식각하여 상기 전극홀을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 가이드홀은 그것의 측벽이 경사지도록 형성될 수 있다. 상기 측벽이 경사진 가이드홀은 그것의 상단폭이 그것의 하단폭에 비하여 크게 형성되는 것이 바람직하다. 이 경우에, 상기 측벽이 경사진 가이드홀 및 전극홀을 형성하는 단계는 상기 절연막을 경사 식각 공정을 포함하는 패터닝 공정을 수행하여 상기 가열 전극의 소정영역을 노출시키고, 상기 측벽이 경사진 가이드홀을 형성하는 단계 및, 상기 노출된 가열 전극을 선택적으로 식각하여 상기 전극홀을 형성하는 단계를 포함할 수 있다. 이와는 달리, 상기 측벽이 경사진 가이드홀 및 전극홀을 형성하는 단계는 상기 절연막을 패터닝하여 상기 가열 전극의 소정영역을 노출시키는 가이드 홀을 형성하는 단계 및, 상기 절연막 및 노출된 가열 전극에 RF sputter 식각 공정을 수행하여 상기 측벽이 경사진 가이드홀 및 상기 전극홀을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 가이드홀 및 전극홀을 형성하는 단계는 상기 절연막을 패터닝하여 상기 가열 전극의 소정영역을 노출시키는 상기 가이드홀을 형성하는 단계, 상기 가이드홀의 내측벽에 스페이서를 형성하는 단계 및, 상기 스페이서 및 절연막을 마스크로 사용하여 상기 가열 전극을 식각하여 상기 전극홀을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 전극홀의 폭은 상기 가이드홀의 폭에 비하여 작다.
한편, 상기 방법은 상기 상변화 물질 패턴 상에 배치되고, 상기 상변화 물질 패턴의 측벽에 정렬된 측벽을 갖는 도전성 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 상기 상변화 물질 패턴을 형성한 후에, 상기 상변화 물질 패턴을 덮는 상부 층간절연막을 형성하는 단계 및, 상기 상부 층간절연막을 관통하여 상기 상변화 물질 패턴의 소정영역과 접촉하는 상부 플러그를 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 나타내는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 도 2에 도시된 평면도는 본 발명의 실시예에 따른 상변화 기억 소자의 레이아웃이다. 반도체 기판(100, 이하 기판이라고 함) 상에 하부 층간절연막(102)이 배치된다. 상기 하부 층간절연막(102) 내에 하부 플러그(104)가 배치된다. 상기 하부 플러그(104)는 상기 하부 층간절연막(102)을 관통하여 상기 기판(100)의 소정영역을 노출시키는 하부 콘택홀(103)을 채운다. 따라서, 상기 하부 플러그(104)는 상기 기판(100)의 소정영역과 접촉한다. 상기 하부 플러그(104)는 상기 기판(100) 내에 형성된 불순물확산층(미도시함)과 접속될 수 있다. 상기 불순물확산층은 모스 전계 효과 트랜지스터(미도시함)의 소오스/드레인 영역일 수 있다. 이와는 달리, 상기 불순물확산층은 PN 다이어오드 또는 바이폴라 트랜지스터를 구성하는 일 요소일 수도 있다.
상기 하부 층간절연막(102)은 실리콘 산화막으로 이루어질 수 있다. 상기 하부 플러그(104)는 도전막으로 이루어진다. 예를 들면, 상기 하부 플러그(104)는 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 질화티탄(TiN)과 같은 질소 함유 도전성 물질으로 이루어질 수 있다.
상기 하부 층간절연막(102) 상에 가열 전극(106)이 배치된다. 상기 가열 전극(106)은 상기 하부 플러그(104)의 상부면과 전기적으로 접속하는 것이 바람직하다. 즉, 상기 가열 전극(106)의 바닥면의 소정영역은 상기 하부 플러그(104)와 접촉할 수 있다. 상기 가열 전극(106)은 전극홀(112)을 갖는다. 상기 전극홀(112)은 상기 가열 전극(106)의 소정영역을 관통하여 상기 하부 층간절연막(106)의 소정영역을 노출시킨다. 상기 가열 전극(106)은 질소 함유 도전성 물질, 탄소 함유 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈늄, 티타늄 실리사이드, 탄탈늄실리사이드로 구성된 일군에서 선택된 적어도 하나로 이루지는 것이 바람직하다. 상기 질소 함유 도전성 물질은 질화티탄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티탄(TiAlN), 질화보론티탄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티탄(TiON), 질화산화알루미늄티탄(TiAlON), 질화산화텅스텐(WON) 및 질화산화탄탈륨(TaON)으로 구성된 일군에서 선택된 적어도 하나일 수 있다.
상기 가열 전극(106)을 덮는 절연막(108)이 배치된다. 상기 절연막(108)은 상기 가열 전극(106) 및 상기 하부 층간절연막(102)을 덮는다. 상기 절연막(108)은 가이드홀(110)을 갖는다. 상기 가이드홀(110)은 상기 절연막(108)의 소정영역을 관통한다. 상기 가이드홀(110)의 내부 공간은 상기 전극홀(112)의 내부 공간과 연결된다. 상기 가이드홀(110)의 측벽은 상기 전극홀(112)의 측벽과 연결될 수 있다. 도 3에 도시된 바와 같이, 상기 가이드홀(110)의 측벽 및 상기 전극홀(112)의 측벽은 동일한 일직선 상에 배치될 수 있다. 도 2에서는, 상기 전극홀(112)의 평면적인 형태를 정사각형의 레이아웃으로 도시하였다. 이와는 다르게, 상기 전극홀(112)의 평면적인 형태는 다른 형태일 수도 있다.
상기 절연막(108) 상에 차례로 적층된 상변화 물질 패턴(116a) 및 도전성 캐핑 패턴(118a)이 배치된다. 상기 상변화 물질 패턴(116a)의 일부분은 상기 가이드홀(110)을 통하도록 연장되어 상기 전극홀(112)의 내측벽과 접촉한다. 상기 상변화 물질 패턴(116a)의 연장된 부분은 상기 가이드홀(110) 및 상기 전극홀(112)을 채울수 있다.
상기 상변화 물질 패턴(116a)은 Te 및 Se 중 적어도 하나 이상 선택되고, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에서 적어도 하나 이상 선택된 물질들의 조합으로 이루어진 화합물로 이루어지는 것이 바람직하다. 구체적으로, 상기 상변화 물질 패턴(116a)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등을 포함할 수 있다. 상기 도전성 캐핑 패턴(118a)은 질소 함유 도전성 물질, 탄소 함유 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈늄, 티타늄 실리사이드, 탄탈늄실리사이드로 구성된 일군에서 선택된 적어도 하나로 이루지는 것이 바람직하다. 상기 질소 함유 도전성 물질은 질화티탄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티탄(TiAlN), 질화보론티탄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티탄(TiON), 질화산화알루미늄티탄(TiAlON), 질화산화텅스텐(WON) 및 질화산화탄탈륨(TaON)으로 구성된 일군에서 선택된 적어도 하나일 수 있다. 상기 도전성 캐핑 패턴(118a)은 상기 가열 전극(106)과 동일한 물질로 이루어질 수도 있다.
상기 상변화 물질 패턴(116a)과 상기 가열 전극(106)의 접촉면은 상기 전극홀(112)의 내측벽면이다. 이에 따라, 상기 접촉면의 면적은 종래의 그것에 비하여 감소된다. 즉, 상기 접촉면은 상기 가열 전극(106)의 두께 및 상기 전극홀(112)의 둘레길이에 비례한다. 이때, 상기 가열 전극(106)의 두께는 종래의 포토리소그라피 공정이 정의할 수 있는 최소선폭에 비하여 현저히 얇게 형성할 수 있다. 그 결과, 상기 접촉면의 면적은 종래의 그것에 비하여 감소된다.
또한, 공정상의 오차(tolerance)에 의해 상기 전극홀(112)의 크기가 변할지라도, 상기 접촉면의 면적 변화량은 종래의 그것에 비하여 감소된다. 구체적인 예를 들면, 상기 전극홀(112) 및 종래의 콘택홀의 평면적인 형태들이 동일한 반지름을 갖는 원 형태들일 경우, 본 발명에 따른 접촉면의 면적은 2πr1t이다. 이때, r1은 상기 전극홀(112)의 반지름이며, t는 상기 가열전극(106)의 두께이다. 이에 반하여, 종래 접촉면의 면적은 2πr2 2 이며, r2은 종래 콘택홀의 반지름이다. 즉, 본 발명에 따른 접촉면적은 상기 전극홀(112)의 반지름에 비례하는 반면에, 종래의 접촉면적은 종래 콘택홀의 반지름의 제곱에 비례한다. 이에 따라, 공정상의 오차에 따라, 홀들의 크기가 변할 경우, 본 발명에 따른 접촉면의 면적 변화량은 종래의 그것에 비하여 감소된다.
결과적으로, 상기 상변화 물질 패턴(116a)과 가열 전극(106) 간의 접촉면적이 감소됨으로써, 프로그램 또는 소거 동작시, 상기 상변화 물질 패턴(116a)과 가열 전극(106)의 접촉면을 통과하는 동작전류의 밀도가 증가된다. 이로써, 동작전류의 량을 감소시킬 수 있으며, 상변화 기억 소자의 소비전력을 감소시킬 수 있다.
계속해서, 도 2 및 도 3을 참조하면, 상기 상변화 물질 패턴(116a), 도전성 캐핑 패턴(118a) 및 절연막(108)을 덮는 상부 층간절연막(120)이 배치된다. 상기 상부 층간절연막(120)은 실리콘 산화막으로 이루어질 수 있다. 상기 상부 층간절연막(120)을 관통하여 상기 도전성 캐핑 패턴(118a)의 소정영역을 노출시키는 상부 콘택홀(121)을 상부 플러그(122)가 채운다. 상기 상부 층간절연막(124) 상에 배선(124)이 배치될 수 있다. 상기 배선(124)은 상기 상부 플러그(122)의 상부면과 접촉할 수 있다.
상기 상부 플러그(122)는 도전막인 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 질화티탄과 같은 질소 함유 도전성 물질로 이루어질 수 있다. 상기 배선(124)은 텅스텐으로 이루어질 수 있다. 경우에 따라, 상기 상부 플러그(122)는 상기 배선(124)의 일부분일 수 있다. 즉, 상기 배선(124)이 연장되어 상기 상부 콘택홀(121)을 채울수 있다. 이 경우에, 상기 상부 콘택홀(121) 내에 위치하는 상기 배선(124)의 일부분은 상기 상부 플러그(122)에 해당한다.
상기 상부 플러그(122) 및 상기 하부 플러그(104)는 상기 기판에 수직한 가상의 수직선상에 정렬될 수 있다. 즉, 상기 하부 플러그(104)의 상부에 상기 상부 플러그(122)가 정렬될 수 있다. 이때, 상기 가이드홀(110) 및 전극홀(112)은 상기 하부 및 상부 플러그들(104,122)과 다른 수직선상에 배치된다.
상술한 상변화 기억 소자에 있어서, 상기 가이드홀(110) 또는 전극홀(112)이 다른 형태를 가질 수 있다. 이를 도 4a 및 도 4b를 참조하여 설명한다.
도 4a는 본 발명의 실시예에 따른 상변화 기억 소자의 일 변형예를 나타내는 단면도이고, 도 4b는 본 발명의 실시예에 따른 상변화 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 4a를 참조하면, 상변화 기억 소자의 일 변형예에 따르면, 가이드홀(110')은 경사진 형태의 측벽을 갖는다. 이때, 상기 가이드홀(110')의 하단폭(W1, bottom portion-width)은 그것의 상단폭(W2, to portion-width)에 비하여 작은 것이 바람직하다. 상기 가이드홀(110')의 경사진 측벽에 기인하여 전극홀(112')의 측벽도 경사질 수 있다. 상기 가이드홀(110')의 측벽이 경사짐으로써, 상기 가이드홀(110')의 종횡비가 완화되어 상변화 물질 패턴(116a')은 상기 가이드홀(110') 및 전극홀(112')을 보다 쉽게 채울수 있다.
도 4b를 참조하면, 상변화 기억 소자의 다른 변형예에 따르면, 가이드홀(110)의 측벽에 스페이서(111)가 배치된다. 이때, 가열 전극(106)은 상기 스페이서(111)의 하부면 아래로 수평으로 연장된다. 즉, 전극홀(112")의 측벽은 상기 가이드홀(110)의 측벽에 대향된 상기 스페이서(111)의 측벽에 정렬된다. 이에 따라, 상기 전극홀(112")의 폭은 상기 가이드홀(110)의 폭에 비하여 작다. 결과적으로, 상기 가열 전극(106)과 상기 전극홀(112")의 내측벽과 접촉하는 상변화 물질 패턴(116a")의 접촉면적은 더욱 감소된다.
다음으로, 본 발명의 실시예에 따른 상변화 기억 소자의 형성방법을 설명한다.
도 5 내지 도 8은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5를 참조하면, 기판(100) 상에 하부 층간절연막(102)을 형성한다. 상기 하부 층간절연막(102)이 형성되기 전에, 상기 기판(100)의 소정영역에 불순물확산층(미도시함)이 형성될 수 있다. 상기 불순물확산층은 모스 전계 효과 트랜지스터의 소오스/드레인 영역에 해당할 수 있다. 이와는 달리, 상기 불순물확산층은 PN 다이오드 또는 바이폴라 트랜지스터를 구성하는 일 요소일 수도 있다. 상기 하부 층간절연막(102)은 실리콘 산화막으로 형성할 수 있다. 물론, 상기 하부 층간절연막(102)과 상기 기판(100) 사이에 또다른 제3의 층(또는 막)이 형성될 수도 있다.
상기 하부 층간절연막(102)을 패터닝하여 상기 기판(100)의 소정영역을 노출시키는 하부 콘택홀(103)을 형성한다. 상기 하부 콘택홀(103)은 상기 불순물확산층(미도시함)의 소정영역을 노출시킬 수 있다. 상기 하부 콘택홀(103)을 채우는 하부 플러그(104)를 형성한다. 상기 하부 플러그(104)는 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 질화티탄과 같은 질소 함유 도전 물질로 형성할 수 있다.
상기 하부 층간절연막(102)의 소정영역 상에 상기 하부 플러그(104)의 상부면과 접촉하는 가열 전극(106)을 형성한다. 상기 가열 전극(106)은 질소 함유 도전성 물질, 탄소 함유 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈늄, 티타늄 실리사이드, 탄탈늄실리사이드로 구성된 일군에서 선택된 적어도 하나로 형성될 수 있다. 상기 질소 함유 도전성 물질은 질화티탄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티탄(TiAlN), 질화보론티탄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티탄(TiON), 질화산화알루미늄티탄(TiAlON), 질화산화텅스텐(WON) 및 질화산화탄탈륨(TaON)으로 구성된 일군에서 선택된 적어도 하나일 수 있다.
상기 가열 전극(106)을 갖는 기판(100) 전면에 절연막(108)을 형성한다. 상기 절연막(108)은 실리콘 산화막으로 형성할 수 있다.
도 6 및 도 7을 참조하면, 상기 절연막(108)을 패터닝하여 상기 가열 전극(106)의 소정영역을 노출시키는 가이드홀(110)을 형성한다. 이때, 상기 패터닝 공정은 전형적인 이방성 식각 공정을 포함하여 수행할 수 있다.
이어서, 상기 가이드홀(110)에 노출된 상기 가열 전극(106)을 식각하여 상기 하부 층간절연막(102)의 소정영역을 노출시키는 전극홀(112)을 형성한다. 상기 전극홀(112)의 형성을 위한 식각 공정은 상기 가이드홀(106)의 형성을 위한 패터닝 공정에 사용된 감광막 패턴(미도시함)을 식각마스크로 사용하여 수행할 수 있다.
상기 전극홀(112)은 상기 가열 전극(106)을 관통한다. 상기 전극홀(112)은 상기 가이드홀(110)의 측벽에 자기 정렬된다. 이에 따라, 상기 전극홀(112)의 측벽 및 상기 가이드홀(110)의 측벽은 동일한 일직선상(특히, 기판에 대한 수직선상)에 위치하도록 형성될 수 있다.
이어서, 상기 가이드홀(110) 및 전극홀(112)을 채우는 상변화 물질막(116)을 기판(100) 전면에 형성하고, 상기 상변화 물질막(116) 상에 도전성 캐핑막(118)을 형성한다. 상기 상변화 물질막(116)은 Te 및 Se 중 적어도 하나 이상 선택되고, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에서 적어도 하나 이상 선택된 물질들이 조합된 화합물로 형성될 수 있다. 예를 들면, 상기 상변화 물질막(116)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등의 물질로 형성할 수 있다. 상기 도전성 캐핑막(118)은 질소 함유 도전성 물질, 탄소 함유 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈늄, 티타늄 실리사이드, 탄탈늄실리사이드로 구성된 일군에서 선택된 적어도 하나로 형성할 수 있다. 상기 질소 함유 도전성 물질은 상술한 물질들과 동일한 물질들로 형성할 수 있다. 상기 캐핑막(118)은 상기 가열 전극(106)과 동일한 물질로 형성될 수도 있다.
도 8을 참조하면, 상기 도전성 캐핑막(118) 및 상변화 물질막(116)을 연속적으로 패터닝하여 차례로 적층된 상변화 물질 패턴(116a) 및 도전성 캐핑 패턴(118a)을 형성한다. 이때, 상기 상변화 물질 패턴(116a)은 상기 가이드홀(110) 및 전극홀(112)을 채운다. 이에 따라, 상기 상변화 물질 패턴(116a)은 상기 전극홀(112)의 내측벽과 접촉한다. 즉, 상기 상변화 물질 패턴(116a) 및 상기 가열 전극(106)의 접촉면은 상기 전극홀(112)의 내측벽이다. 상기 전극홀(112) 내에 위치한 상기 상변화 물질 패턴(116a)의 바닥면은 상기 하부 층간절연막(102)과 접촉된다.
이어서, 상기 도전성 캐핑 패턴(118a) 및 상변화 물질 패턴(116a)을 갖는 기판(100) 전면에 상부 층간절연막(120)을 형성한다. 상기 상부 층간절연막(120)은 실리콘 산화막으로 형성할 수 있다.
상기 상부 층간절연막(120)을 패터닝하여 상기 도전성 캐핑 패턴(118a)의 소정영역을 노출시키는 상부 콘택홀(121)을 형성하고, 상기 상부 콘택홀(121)을 채우는 상부 플러그(122)를 형성한다. 상기 상부 플러그(122)는 텅스텐과 같은 금속 또는 질화티탄과 같은 질소 함유 도전성 물질로 형성할 수 있다. 상기 상부 플러그(122) 및 상기 하부 플러그(104)는 상기 기판(100)의 상면에 대하여 수직한 가상의 수직선상에 정렬되도록 형성될 수 있다. 이때, 상기 가이드홀(110) 및 전극홀(112)은 상기 하부 및 상부 플러그들(104,122)과 다른 수직선상에 정렬된다.
이어서, 상기 하부 층간절연막(122) 상에 도 3에 도시된 배선(124)을 형성한다. 상기 상부 플러그(124)는 상기 배선(124)의 일부분일 수도 있다. 즉, 상기 상부 콘택홀(121)을 형성한 후에, 상기 상부 콘택홀(121)을 채우는 배선 도전막(미도시함)을 기판(100) 전면에 형성하고, 상기 배선 도전막을 패터닝하여 상기 배선(124)을 형성할 수도 있다. 이 경우에, 상기 배선(124)의 일부분이 상기 콘택홀(121)을 채움으로, 상기 상부 플러그(122)는 상기 배선(124)의 일부분으로 형성된다.
한편, 도 4a에 도시된 가이드홀(110') 및 전극홀(112')을 형성하는 방법들을 도 5, 도 6 및 도 4a를 참조하여 설명한다.
도 5 및 도 4a를 참조하면, 가이드홀(110') 및 전극홀(112')의 일 형성 방법에 따르면, 기판(100) 상에 형성된 절연막(108)에 경사 식각 공정(slope-etching process)을 포함하는 패터닝 공정을 수행하여 가열 전극(106)의 소정영역을 노출시키는 가이드홀(110')을 형성한다. 상기 경사 식각 공정으로 인하여, 상기 가이드홀(110')은 그것의 측벽이 경사지도록 형성된다. 이때, 상기 가이드홀(110')은 그것의 하단폭(W1)이 상단폭(W2)에 비하여 작게 형성되는 것이 바람직하다.
이어서, 상기 가이드홀(110')에 노출된 가열 전극(106)을 선택적으로 식각하여 전극홀(112')을 형성한다. 상기 전극홀(112')의 측벽은 상기 가이드홀(110')의 경사진 측벽에 기인하여 경사지도록 형성될 수도 있다.
이와는 다른 방법으로(aternatively), 상기 가이드홀(110') 및 전극홀(112')은 다른 방법으로 형성될 수 있다. 이를 도 6 및 도 4a를 참조하여 설명한다.
도 6 및 도 4a를 참조하면, 상기 가이드홀(110') 및 전극홀(112')의 다른 형성 방법에 따르면, 절연막(108)을 패터닝하여 상기 가열 전극(106)의 소정영역을 노출시키는 가이드홀(110)을 형성한다. 이때, 패터닝 공정은 전형적인 이방성 식각으로 수행한다. 상기 가이드홀(110)의 형성을 위한 패터닝 공정은 감광막 패턴(미도시함)을 제거하는 공정을 포함한다. 따라서, 상기 절연막(108)은 노출된다.
이어서, 상기 노출된 가열 전극(106) 및 절연막(108)을 갖는 기판(100)에 RF sputter 식각 공정을 수행하여 전극홀(112')을 형성한다. 이때, 상기 가이드홀(110)의 측벽도 일부 식각된다. 상기 가이드홀(110)의 측벽은 그것의 상부(upper portion)가 그것의 하부(lower portion)에 비하여 많이 식각된다. 결과적으로, 상기 전극홀(112') 및 가이드홀(110')이 형성된다. 상기 전극홀(112') 가이드홀(100')은 동시에 형성된다. 이후의 후속 공정들은 도 7 및 도 8을 참조하여 설명한 공정들과 동일하게 수행할 수 있다.
상기 가이드홀(110')의 측벽이 경사지도록 형성됨으로써, 상기 가이드홀(110')의 종횡비가 완화된다. 이에 따라, 상변화 물질막이 상기 가이드홀(110') 및 전극홀(112')을 보다 용이하게 채울수 있다.
다음으로, 도 4b에 도시된 상변화 기억 소자의 형성 방법을 도 9 및 도 10을 참조하여 설명한다.
도 9 및 도 10은 도 4b에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6, 도 9 및 도 10을 참조하면, 기판(100) 상에 형성된 절연막(108)에 전형적인 이방성 식각 공정을 포함하는 패터닝 공정을 수행하여 가열 전극(106)의 소정영역을 노출시키는 가이드홀(110)을 형성한다.
이어서, 상기 가이드홀(110)의 내측벽에 스페이서(111)를 형성한다. 상기 스페이서(111)는 상기 가열 전극(106)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 예를 들면, 상기 스페이서(111)는 실리콘 질화막, 실리콘 산화질화막 또는 실리콘 산화막으로 형성할 수 있다.
이어서, 상기 절연막(108) 및 스페이서(111)를 마스크로 사용하여 상기 노출된 가열 전극(106)을 식각하여 하부 층간절연막(102)을 노출시키는 전극홀(112")을 형성한다. 이에 따라, 상기 전극홀(112")의 폭은 상기 가이드홀(110)의 폭에 비하여 작게 형성된다. 이후에, 수행되는 후속 공정들은 도 7 및 도 8을 참조하여 설명한 공정들과 동일하게 수행할 수 있다.
상기 스페이서(111)로 인하여, 상기 전극홀(112")은 상기 가이드홀(110)에 비하여 작은 폭을 갖도록 형성된다. 이에 따라, 상기 가열 전극(106)과 상변화 물질 패턴(116a")의 접촉면적은 더욱 감소된다.
또한, 상기 가이드홀(110)이 포토리소그라피 공정이 정의할 수 있는 최소폭으로 형성될 경우, 상기 전극홀(112")은 포토리소그라피 공정이 정의할 수 있는 최소폭 보다 작은 폭을 갖도록 형성된다.
상술한 바와 같이, 본 발명에 따르면, 가열 전극은 그것의 소정영역을 관통하는 전극홀을 갖고, 상변화 물질 패턴은 상기 전극홀의 내측벽에 접속한다. 이에 따라, 상기 가열 전극과 상기 상변화 물질 패턴의 접촉면적은 상기 전극홀의 내측벽의 면적에 해당한다. 즉, 상기 가열 전극의 두께를 감소시킴으로써, 상기 상변화 물질 패턴과 가열 전극의 접촉면적은 종래의 그것보다 감소시킬 수 있다. 결과적으로, 상기 상변화 물질 패턴의 상태 변환를 위한 동작전류들이 감소되어 상변화 기억 소자의 소비전력을 감소시킬 수 있다. 또한, 상기 동작전류의 감소로 인하여, 상변화 기억 소자의 다른 단일 소자들, 특히, 모스 전계 효과 트랜지스터의 크기가 감소시킬 수 있다. 따라서, 상기 상변화 기억 소자는 고직접화에 적합하다.
도 1은 종래의 상변화 기억 소자를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 나타내는 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4a는 본 발명의 실시예에 따른 상변화 기억 소자의 일 변형예를 나타내는 단면도이다.
도 4b는 본 발명의 실시예에 따른 상변화 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 5 내지 도 8은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 9 및 도 10은 도 4b에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.

Claims (19)

  1. 기판 상에 배치되되, 그것의 소정영역을 관통하는 전극홀을 갖는 가열 전극(heating electrode); 및
    상기 전극홀의 내측벽과 접촉하는 상변화 물질 패턴을 포함하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 가열 전극을 덮되, 그것의 소정영역을 관통하는 가이드홀을 갖는 절연막을 더 포함하되, 상기 상변화 물질 패턴은 상기 절연막 상에 배치되며, 상기 상변화 물질 패턴의 일부분은 상기 가이드홀을 따라 연장되어 상기 전극홀의 내측벽과 접촉하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 2 항에 있어서,
    상기 전극홀의 측벽 및 상기 가이드홀의 측벽은 동일한 일직선상에 위치하는 것을 특징으로 하는 상변화 기억 소자.
  4. 제 2 항에 있어서,
    적어도 상기 가이드홀의 측벽이 경사지되, 상기 가이드홀의 상단폭은 그것의 하단폭에 비하여 큰 것을 특징으로 하는 상변화 기억 소자.
  5. 제 2 항에 있어서,
    상기 가이드 홀의 측벽에 형성된 스페이서를 더 포함하되, 상기 가열 전극은 상기 스페이서의 하부면 아래로 연장되어 상기 전극홀의 폭이 상기 가이드 홀의 폭에 비하여 작은 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 상변화 물질 패턴의 상부면 상에 배치된 도전성 캐핑 패턴을 더 포함하되, 상기 도전성 캐핑 패턴은 상기 상변화 물질 패턴의 측벽에 정렬된 측벽을 갖는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 가열 전극과 상기 기판 사이에 개재된 하부 층간절연막; 및
    상기 하부 층간절연막을 관통하여 상기 기판의 소정영역과 접촉하되, 그것의 상면은 상기 가열 전극과 전기적으로 접속하는 하부 플러그을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 7 항에 있어서,
    상기 상변화 물질 패턴을 덮는 상부 층간절연막; 및
    상기 상부 층간절연막을 관통하여 상기 상변화 물질 패턴과 접촉하는 상부 플러그을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  9. 제 8 항에 있어서,
    상기 하부 플러그 및 상부 플러그는 상기 기판의 상면에 수직한 가상의 수직선상에 정렬되는 것을 특징으로 하는 상변화 기억 소자.
  10. 기판의 소정영역 상에 가열 전극을 형성하는 단계;
    상기 가열 전극의 소정영역을 관통하는 전극홀을 형성하는 단계; 및
    상기 전극홀의 내측벽과 접촉하는 상변화 물질 패턴을 형성하는 단계를 포함하는 상변화 기억 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 가열 전극을 형성하기 전에,
    상기 기판 상에 하부 층간절연막을 형성하는 단계; 및
    상기 하부 층간절연막을 관통하여 상기 기판의 소정영역과 접촉하는 하부 플러그를 형성하는 단계를 더 포함하되, 상기 가열 전극은 상기 하부 플러그의 상면과 접촉하는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  12. 제 10 항에 있어서,
    상기 전극홀을 형성하기 전에,
    상기 가열 전극을 덮는 절연막을 형성하는 단계; 및
    상기 절연막을 패터닝하여 상기 절연막의 소정영역을 관통하는 가이드홀을 형성하는 단계를 더 포함하되, 상기 상변화 물질 패턴은 상기 가이드홀을 통하여 연장되어 상기 전극홀의 내측벽과 접촉하도록 형성되는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 가이드홀 및 전극홀을 형성하는 단계는,
    상기 절연막을 패터닝하여 상기 가열 전극의 소정영역을 노출시키는 상기 가이드홀을 형성하는 단계; 및
    상기 노출된 가열 전극을 선택적으로 식각하여 상기 전극홀을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  14. 제 12 항에 있어서,
    상기 가이드홀은 그것의 측벽이 경사지도록 형성되되, 상기 가이드홀의 상단폭이 그것의 하단폭에 비하여 크게 형성되는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 측벽이 경사진 가이드홀 및 전극홀을 형성하는 단계는,
    상기 절연막을 경사 식각 공정을 포함하는 패터닝 공정을 수행하여 상기 가열 전극의 소정영역을 노출시키고, 상기 측벽이 경사진 가이드홀을 형성하는 단계; 및
    상기 노출된 가열 전극을 선택적으로 식각하여 상기 전극홀을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  16. 제 14 항에 있어서,
    상기 측벽이 경사진 가이드홀 및 전극홀을 형성하는 단계는,
    상기 절연막을 패터닝하여 상기 가열 전극의 소정영역을 노출시키는 가이드 홀을 형성하는 단계; 및
    상기 절연막 및 노출된 가열 전극에 RF sputter 식각 공정을 수행하여 상기 측벽이 경사진 가이드홀 및 상기 전극홀을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  17. 제 12 항에 있어서,
    상기 가이드홀 및 전극홀을 형성하는 단계는,
    상기 절연막을 패터닝하여 상기 가열 전극의 소정영역을 노출시키는 상기 가이드홀을 형성하는 단계;
    상기 가이드홀의 내측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 및 절연막을 마스크로 사용하여 상기 가열 전극을 식각하여 상기 전극홀을 형성하는 단계를 포함하되, 상기 전극홀의 폭은 상기 가이드홀의 폭에 비하여 작은 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  18. 제 10 항에 있어서,
    상기 상변화 물질 패턴 상에 배치되되, 상기 상변화 물질 패턴의 측벽에 정렬된 측벽을 갖는 도전성 캐핑 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
  19. 제 10 항에 있어서,
    상기 상변화 물질 패턴을 형성한 후에,
    상기 상변화 물질 패턴을 덮는 상부 층간절연막을 형성하는 단계; 및
    상기 상부 층간절연막을 관통하여 상기 상변화 물질 패턴의 소정영역과 접촉하는 상부 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 형성 방법.
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