KR20050039730A - 실록산 중합체 계면을 갖는 유기 박막 트랜지스터 - Google Patents

실록산 중합체 계면을 갖는 유기 박막 트랜지스터 Download PDF

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KR20050039730A
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토미 더블유. 켈레이
래리 디. 보드맨
티모시 디. 던바
토드 디. 존스
던 브이. 머이레스
마크 제이. 펠레라이트
테란스 피. 스미스
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쓰리엠 이노베이티브 프로퍼티즈 컴파니
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Abstract

게이트 유전체와 유기 반도체 층 사이에 넣어진 실록산 중합체 층을 포함하는 유기 박막 트랜지스터가 제공된다. 박막 트랜지스터들을 포함하는 집적 회로 및 박막 트랜지스터의 제조 방법도 또한 제공된다. 본 발명의 유기 박막 트랜지스터는 대표적으로 하나 이상의 트랜지스터 특성들에서 개선을 나타낸다.

Description

실록산 중합체 계면을 갖는 유기 박막 트랜지스터{ORGANIC THIN FILM TRANSISTOR WITH SILOXANE POLYMER INTERFACE}
본 발명은 개선된 성능을 갖는 유기 박막 트랜지스터에 관한 것이다. 보다 구체적으로, 본 발명은 반도체와 게이트 유전체 사이에 실록산 중합체 층을 갖는 유기 박막 트랜지스터 및 상기 트랜지스터의 제조 방법에 관한 것이다.
유기 반도체는 저비용 일렉트로닉스를 포함하는 각종 분야에서 매우 중요한 것이다. 유기물은 광범위의 다양한 장치에 필요한 전자적 성질을 포함하도록 합성될 수 있고, 또한 결정질 규소 마이크로일렉트로닉스의 경우에 현재 가능하지 않은 저비용의 릴-대-릴(reel-to-reel) 가공이 가능하게 구성될 수도 있는 것으로 여겨진다.
유기 전자 장치에서 관심을 갖는 한 영역은 유기 반도체와 다른 장치 층 사이에 형성된 계면의 품질이다. 반도체와 게이트 유전체 사이의 계면에 대한 선행 기술은 산화규소 표면 상에 실라잔 또는 실란 커플링제를 사용하는 것을 포함하였다. 실란 커플링제는 복잡한 증착 방법을 필요로 할 수 있다.
EP 1041652 A2는 비록 측정된 전하 캐리어 이동도 값이 일반적으로 미처리 대조물보다 더 낮더라도, 박막 트랜지스터(TFT)의 경우 SiOx 상의 용액-주형 올리고티오펜의 결정질 영역 크기를 증대시키기 위한 몇가지 표면 처리의 이용을 설명한다. TFT에서의 표면 처리와 관련된 다른 기술은 비교적 두꺼울 수 있는 폴리(비닐 알콜) 층을 포함하였다. 드물게, 이전 기술은 이동도에서의 미미한 개선을 나타내었다. 이전 기술에서 나타난 우세한 효과들은 장치 성능의 다른 중요한 면과 상관없이, 이동도에 대한 개선 및(또는) 유해한 효과가 없었다.
요약
본 발명자들은 유기 반도체와 유전 물질 사이의 계면을 제어함으로써 유기 박막 트랜지스터의 성질을 개선시키기 위한 재료 및 개선 방법을 발견하였다. 본 발명의 유기 박막 트랜지스터는 또한 저비용 제작 방법에 적합하다.
본 발명은 OTFT 중의 게이트 유전체와 유기 반도체 층 사이에 넣어진 약 400 Å 미만의 두께를 갖는 실질적으로 플루오르화되지 않은 중합체 층을 제공한다. 중합체 층은 하기 화학식 I에 따른 공중합된 단위를 갖는 중합체를 포함한다:
상기 식에서, 각 R은 독립적으로 1개 이상의 헤테로원자(들) 및(또는) 1개 이상의 관능기(들)을 포함할 수 있는, 수소, C1-C20 지방족, C4-C20 지환족, 아릴알킬, 또는 아릴, 및 이들의 혼합물로부터 선택된 기를 포함한다.
다른 면에서, 본 발명은 기판을 제공하는 단계, 기판 상에 게이트 전극(gate electrode)을 형성하는 단계, 게이트 전극 상에 게이트 유전체를 형성하는 단계, 게이트 유전체와 유기 반도체 층 사이에 넣어지는 약 400 Å 미만의 두께를 갖는 실질적으로 플루오르화되지 않은 중합체 층을 가하는 단계, 중합체 층에 인접하게 유기 반도체 층을 증착하는 단계, 및 유기 반도체 층에 접촉하게 소스 전극(source electrode) 및 드레인 전극(drain electrode)을 증착하는 단계를 포함하는 OTFT의 제조 방법을 제공한다. OTFT들을 포함하는 집적 회로도 또한 제공된다.
본 발명의 경우에 임의의 공지된 박막 트랜지스터 구성 선택이 가능하다. 예를 들면, 소스 및 드레인 전극은 유기 반도체 층이 소스 및 드레인 전극 위에 오게 게이트 유전체에 인접할 수 있거나, 또는 유기 반도체 층이 소스 및 드레인 전극과 게이트 유전체 사이에 넣어질 수 있다. 각 경우, 본 발명은 유기 반도체 층과 게이트 유전체 사이에 실록산 중합체 층을 제공한다.
본 발명은 공지된 장치에 비하여 하나 이상의 개선점을 갖는 유기 박막 트랜지스터를 제공한다. 본 발명의 경우, 임계 전압, 임계하 슬로프(subthreshold slope), 온/오프 비(on/off ratio) 및 전하-캐리어 이동도와 같은 특성들에서의 개선이 달성될 수 있다. 또한, 본 발명의 경우에 다른 OTFT 특성들을 바람직한 범위 내에 유지하면서 전하-캐리어 이동도와 같은 하나 이상의 특성의 대단한 개선을 달성할 수 있다. 본 발명에 의해 제공된 장치 성능의 개선은 중합체 층 없이 제조된 OTFT보다 더 높은 작업 속도를 갖는 복잡한 회로의 보다 간단한 가공 조건에 의한 생산을 가능하게 한다. 본 발명은 또한 매우 작은 특징부들을 갖는 장치에 필적할 만한 성능을 갖는 보다 큰 회로 요소의 생산을 가능하게 한다. 보다 큰 특징부 크기를 갖는 장치는 이들이 비싼 정밀 패턴화 방법을 필요로 하지 않기 때문에 더 저렴할 수 있다.
본 명세서에서 사용된 "한"("a" 또는 "an" 또는 "the")은 "적어도 하나의"와 상호교환가능하게 사용되어 하나 이상의 요소가 변형됨을 의미한다.
본 발명의 다른 특징 및 이점들은 하기 본 발명의 상세한 설명 및 특허 청구의 범위로부터 명백해질 것이다. 본 발명내용의 원리에 대한 상기한 요약은 본 발명의 모든 예시된 실시태양 또는 본 발명의 모든 실행을 설명하려는 의도는 아니다. 하기되는 상세한 설명은 본 명세서에서 개시된 원리를 이용하는 특정의 바람직한 실시태양들을 보다 구체적으로 예시한다.
일반적으로, 박막 트랜지스터는 게이트 전극, 게이트 전극 상의 게이트 유전체, 게이트 유전체에 인접한 소스 전극과 그레인 전극, 및 게이트 유전체에 인접하고 소스 및 드레인 전극에 인접한 반도체 층을 포함한다. 보다 구체적으로, 유기 박막 트랜지스터(OTFT)는 유기 반도체 층을 갖는다. 이러한 OTFT는 예를 들면 2001년 9월 6일에 출원된 동시계류중인 출원 USSN 09/947,845호(대리인 참고번호 56999US002)에 나타낸 바와 같이 당 업계에 공지되어 있다.
본 발명의 유기 박막 트랜지스터는 게이트 유전체와 유기 반도체 층 사이에 넣어진 실록산 중합체 층을 추가로 포함한다.
기판
기판은 예를 들면 제작, 시험, 보관, 사용 또는 이들의 임의의 병행 동안에 OTFT를 지지하는데 사용할 수 있다. 게이트 전극 및(또는) 게이트 유전체는 다른 기판이 요구되지 않도록 얻어진 OTFT 및 다른 기판의 의도한 용도에 충분한 지지를 제공할 수 있다. 예를 들면, 도핑된 규소가 게이트 전극으로 작용하고 OTFT를 지지할 수 있다. 다른 예에서는, 하나의 기판이 각종 실시태양들의 시험 또는 스크리닝을 위해 선택될 수 있는 반면, 다른 기판은 시판되는 실시태양을 위해 선택된다. 다른 실시태양에서, 예를 들면 지지가 일시적 목적으로 요망될 때, 지지체는 기판에 탈착가능하게 부착되거나 또는 기계적으로 첨부된다. 예를 들면 가요성 중합체 기판은 경질 유리 지지체에 부착될 수 있고, 이 지지체가 제거될 수 있다. 일부 실시태양에서는, 기판이 OTFT에 필수적인 임의의 전기적 기능을 제공하지 못한다. 이러한 타입의 기판을 본 문서에서는 "비참여 기판(non-participating substrate)"이라 한다.
유용한 기판 물질은 유기 및(또는) 무기 물질을 포함할 수 있다. 예를 들면, 기판은 무기 유리, 세라믹 박편, 중합체 물질, 충전된 중합체 물질, 코팅된 금속 박편, 아크릴, 에폭시, 폴리아미드, 폴리카보네이트, 폴리이미드, 폴리케톤, 폴리(옥시-1,4-페닐렌옥시-1,4-페닐렌카르보닐-1,4-페닐렌)(종종 폴리(에테르 에테르 케톤) 또는 PEEK로 언급됨), 폴리노르보르넨, 폴리페닐렌옥시드, 폴리(에틸렌 나프탈렌디카르복실레이트)(PEN), 폴리(에틸렌 테레프탈레이트)(PET), 폴리(페닐렌 술파이드)(PPS), 및 섬유 강화된 플라스틱(FRP)을 포함할 수 있다.
가요성 기판이 본 발명의 일부 실시태양에 사용된다. 이것은 연속식일 수 있는 롤 가공을 가능하게 하여, 일부 편평한 및(또는) 경질 기판에 비하여 규모의 경제성 및 제작의 경제성을 제공한다. 선택된 가요성 기판은 바람직하게는 변형 또는 파손없이 약 50 cm 미만의 직경을 갖는 실린더의 원주 주위에 랩핑할 수 있다. 선택된 기판은 보다 바람직하게는 기판의 변형 또는 파손없이 약 25 cm 미만의 직경을 갖는 실린더의 원주 주위에 랩핑할 수 있다. 몇몇 실시태양에서는, 선택된 기판은 가장 바람직하게는 기판의 변형 또는 파손없이 약 10 cm 미만, 또는 심지어는 약 5 cm 미만의 직경을 갖는 실린더의 원주 주위에 랩핑할 수 있다. 특정 실린더 주위에 본 발명의 가요성 기판을 랩핑하는데 사용되는 힘은 대표적으로는 작아서, 기구도움을 받지 않은 손에 의해, 즉 지렛대, 기계, 수력학 등의 도움없이 이루어진다. 바람직한 가요성 기판은 그 자신 위로 롤링될 수 있다.
게이트 전극
게이트 전극은 임의의 유용한 전도성 물질일 수 있다. 예를 들면, 게이트 전극은 도핑된 규소 또는 금속, 예를 들면 알루미늄, 크롬, 구리, 금, 은, 니켈, 팔라듐, 백금, 탄탈륨 및 티타늄을 포함할 수 있다. 전도성 중합체, 예를 들면 폴리아닐린, 폴리(3,4-에틸렌디옥시티오펜)/폴리(스티렌 술포네이트)(PEDOT:PSS)도 또한 사용될 수 있다. 또한, 이들 물질의 합금, 혼합물 및 다층물도 유용할 수 있다.
게이트 유전체
게이트 유전체는 예를 들면 증착 공정을 통해 게이트 전극 상에 제공된다. 이 게이트 유전체는 OTFT 장치의 작업 조건 하에서 장치의 나머지들로부터 게이트 전극을 전기적으로 절연시킨다. 따라서, 게이트 유전체는 전기 절연 물질을 포함한다. 게이트 유전체는 약 2 이상, 보다 바람직하게는 약 5 이상의 유전율을 가져야 한다. 게이트 유전체의 유전율은 또한 예를 들면 80 내지 100, 또는 심지어는 그 이상으로 매우 높을 수 있다. 게이트 유전체에 유용한 물질은 예를 들면 유기 또는 무기 전기 절연 물질 또는 이들의 혼합물을 포함할 수 있다.
게이트 유전체는 중합체 물질, 예를 들면 폴리비닐리덴플루오라이드(PVDF), 시아노셀룰로스, 폴리이미드, 에폭시 등을 포함할 수 있다. 몇몇 실시태양에서, 무기 캡핑 층은 중합체 층과의 개선된 결합 및(또는) 개선된 유전 특성을 위해 다른 중합체 게이트 유전체의 외부층을 포함한다.
게이트 유전체에 유용한 무기 물질의 구체적인 예는 스트론티에이트, 탄탈레이트, 티타네이트, 지르코네이트, 산화알루미늄, 산화규소, 산화탄탈, 산화티탄, 질화규소, 티탄산바륨, 티탄산스트론튬바륨, 티탄산지르콘산바륨, 셀렌화아연 및 황화아연을 포함한다. 또한, 이들의 합금, 혼합물 및 다층물이 게이트 유전체에 사용될 수 있다. 이들 물질 중, 산화알루미늄, 산화규소, 질화규소 및 셀렌화아연이 바람직하다.
게이트 유전체는 별도의 층으로서 OTFT에 증착될 수 있거나, 또는 게이트 물질을 양극산화를 포함하는 산화에 의해 게이트 유전체를 형성함으로써 게이트 상에 형성될 수 있다.
소스 및 드레인 전극
소스 전극 및 드레인 전극은 게이트 유전체에 의해 게이트 전극으로부터 분리되는 반면, 유기 반도체 층은 소스 전극 및 드레인 전극 위 또는 아래에 있을 수 있다. 소스 및 드레인 전극은 임의의 유용한 전도성 물질일 수 있다. 유용한 물질은 게이트 전극에 대하여 상기한 것들, 예를 들면, 알루미늄, 바륨, 칼슘, 크롬, 구리, 금, 은, 니켈, 팔라듐, 백금, 티타늄, 폴리아닐린, PEDOT:PSS, 다른 전도성 중합체, 이들의 합금, 이들의 혼합물 및 이들의 다층물을 포함한다.
박막 전극(예를 들면, 게이트 전극, 소스 전극 및 드레인 전극)은 물리적인 증착(예를 들면, 열 증발, 스퍼터링), 도금 또는 잉크 젯 프린팅과 같은 임의의 유용한 수단에 의해 제공될 수 있다. 이들 전극의 패턴화는 공지된 방법, 예를 들면 섀도우 마스킹, 가(加)법 사진평판, 감(減)법 사진평판, 프린팅, 전사 프린팅, 미세접촉 프린팅, 및 패턴 코팅에 의해 달성될 수 있다.
유기 반도체
유기 반도체 층에 유용한 물질은 아센을 포함한다. 구체적인 예는 안트라센, 테트라센, 펜타센 및 치환된 펜타센을 포함한다. 본 발명의 유기 반도체로서 유용한 치환된 펜타센 화합물은 전자 공여 치환체(예를 들면, 알킬, 알콕시 또는 티오알콕시), 할로겐 치환체 및 이들의 혼합물로 이루어진 군으로부터 선택된 1개 이상의 치환체들을 포함한다. 유용한 치환된 펜타센은 2,9-디알킬펜타센 및 2,10-디알킬펜타센(여기서, 알킬기는 약 1 내지 12개의 탄소를 가짐); 2,10-디알콕시펜타센 및 1,4,8,11-테트라알콕시펜타센을 포함하지만 이에 한정되지는 않는다. 이러한 치환된 펜타센은 둘다 2001년 9월 26일에 출원된 동시계류중인 출원 USSN 09/966,954(대리인 참고 번호 57087US002) 및 USSN 09/966,961(57088US002)에 개시되어 있다.
다른 유용한 유기 반도체의 예로는 페릴렌, 풀레렌, 프탈로시아닌, 올리고티오펜, 및 이들의 치환된 유도체가 있다. 구체적인 유기 반도체 화합물은 섹시티오펜, α,ω-디헥실섹시티오펜, 퀸쿼티오펜, 쿼터티오펜, α,ω-디헥실쿼터티오펜, α,ω-디헥실퀸쿼티오펜, 폴리(3-헥실티오펜), 비스(디티에노티오펜), 안트라디티오펜, 디헥실안트라디티오펜, 폴리아세틸렌, 폴리티에닐렌비닐렌, C60, 헥사데카플루오로프탈로시아닌 구리(II), 및 N,N'-비스(펜타데카플루오로헵틸메틸)나프탈렌-1,4,5,8-테트라카르복실 디이미드를 포함한다.
유기 반도체 층은 예를 들면 증착, 용액 증착, 스핀 코팅 및 프린팅 기술과 같은 임의의 유용한 수단에 의해 제공될 수 있다.
중합체 층
본 발명의 중합체 층은 약 400 옹스트롬(Å) 미만, 보다 바람직하게는 약 200 Å 미만, 및 가장 바람직하게는 약 100 Å 미만의 최대 두께를 갖는다. 본 발명의 중합체 층은 일반적으로 약 5 Å 이상, 보다 바람직하게는 약 10 Å 이상의 두께를 갖는다. 두께는 공지된 방법, 예를 들면 타원편광측정법을 통해 측정될 수 있다.
중합체 층은 하기 화학식 I의 공중합된 단위를 갖는 실질적으로 플루오르화되지 않은 중합체를 포함한다:
<화학식 I>
상기 식에서, 각 R은 독립적으로 1개 이상의 헤테로원자(들) 및(또는) 1개 이상의 관능기(들)을 포함할 수 있는, 수소, C1-C20 지방족, C4-C20 지환족, 아릴알킬, 또는 아릴, 및 이들의 혼합물로부터 선택된 기를 포함한다. 본 명세서에서 사용된 "헤테로원자"는 비탄소 원자, 예를 들면 O, P, S, N, 및 Si를 의미한다. 본 명세서에서, "실질적으로 플루오르화되지 않은"이란 중합체 층 내의 탄소 중 약 5% 미만(보다 바람직하게는 약 1% 미만, 및 더욱 더 바람직하게는 0%)이 불소 치환체를 갖는 것을 의미한다.
R기로 선택되는 특정 기의 예로는 메틸, 페닐, 2-페닐에틸, C2-C18 지방족기, 및 히드록실, 비닐, 5-헥세닐, 수소, 클로로, 3-(메트)아크릴옥시프로필, 3-머캅토프로필, 3-글리시독시프로필, 2-(3,4-에폭시시클로헥실)에틸, 3-아미노프로필, 3-아세톡시프로필, 3-클로로프로필, 3-카르복시프로필, 3-시아노프로필, 클로로페닐, C1-C6 2-(디알킬포스포노)에틸을 포함하지만 이들로 제한되지는 않는 관능기 함유 성분을 들 수 있다.
유용한 중합체 물질의 예는 폴리(디메틸실록산), 폴리(디메틸실록산-코-디페닐실록산), 폴리(메틸페닐실록산-코-디페닐실록산), 및 폴리(디메틸실록산-코-메틸페닐실록산)을 포함한다.
본 발명의 실행에 유용한 실록산 중합체는 예를 들면 음이온 축압, 또는 개환 중합을 포함하는, 당 업계의 통상의 숙련인에게 친숙한 임의의 많은 방법들에 의해 제조될 수 있다. 본 발명에 유용한 실록산 중합체는 또한 관능성 말단기 또는 관능성 측기의 도입으로 제조될 수 있다. 이것은 관능성 단량체, 관능성 개시제, 또는 관능성 연쇄정지제의 사용을 통해, 예를 들면 클로로트리알콕시실란을 이용한 음이온 중합된 폴리디오르가노실록산의 종료를 통해 달성될 수 있다. 이들은 또한 기존의 실록산 중합체의 변형, 예를 들면 올레핀 관능성 폴리디오르가노실록산과 수소화규소, 예를 들면 트리클로로실란의 반응에 의해 제조될 수도 있다.
본 발명은 실록산 중합체 내의 각 단위가 이관능성 전구체로부터 유도된 선형 폴리디오르가노실록산의 사용을 강조하지만, 삼관능성 또는 사관능성 전구체로부터 유도된 소량의 실록산 단위들을 혼입한 폴리오르가노실록산을 사용하는 것도 본 발명의 영역 내인 것으로 간주된다. 삼관능성- 및 사관능성으로 유도된 실록산 단위의 수는 중합체 중의 실록산 단위의 전체 평균 수의 약 10%, 바람직하게는 약 5%를 초과해서는 안된다.
유용한 중합체 물질은 추가적으로 스티렌, 부타디엔 또는 이소프렌과 같은 에틸렌계 불포화 단량체로부터 유도된 공중합된 단위들의 블록과 연결된 화학식 I의 블록을 포함하는 블록 공중합체를 포함할 수 있다.
또한, 2개 이상의 중합체 또는 공중합체 물질의 블렌드가 사용될 수 있다.
다른 면에서, 본 발명의 OTFT는 중합체 실록산 층을 혼입하고, 실록산 층이 없는 유사 OTFT의 전하 캐리어 이동도보다 50% 이상 더 큰 전하 캐리어 이동도를 갖는다. 본 발명의 다른 면에서, OTFT는 중합체 층이 없는 유사 OTFT의 전하 캐리어 이동도보다 0.02 cm2/Vs 이상, 바람직하게는 0.10 cm2/Vs 이상, 보다 바람직하게는 1.0 cm2/Vs 이상 더 큰 전하 캐리어 이동도를 갖는다. 본 명세서에서 모든 전하 캐리어 이동도 값은 실온에서의 값이다.
중합체 층은 임의의 공지된 방법에 의해 게이트 유전체 상에 제공된다. 예를 들면, 중합체 층은 코팅 방법, 예를 들면 스프레이, 스핀, 딥, 나이프, 그라비어, 미세접촉 프린팅, 잉크 젯 프린팅, 스탬핑, 전사 프린팅 및 증착을 통해 제공될 수 있다. 중합체 층은 용매 기재 또는 무용매 방법을 통해 게이트 유전체 상에 제공될 수 있다. 중합체 층에 대한 현재 바람직한 경로는 용매 기재 방법을 포함한다. 중합체 층 전구체의 용액이 게이트 유전체 층 상에 제공될 때, 용매는 관련 물질과 함께 사용할 수 있는 방법에 의해, 예를 들면 가열에 의해 제거된다.
한 실시태양에서, 소스 및 드레인 전극은 중합체 층을 제공하기 전에 게이트 유전체에 인접하게 증착된다. 이어서, 중합체 층이 가해진다. 중합체를 포함하는 층이 완료된 후, 유기 반도체 층을 게이트 유전체에 인접한 중합체 층 위에 및 소스 및 드레인 전극 위에 증착한다. 반도체의 증착 전에, 중합체 층을 제공하기 위해 게이트 유전체 상에 증착된 물질을 헹구어 소스 및 드레인 전극이 본질적으로 중합체 층을 갖지 않도록 할 수 있다. 즉, 소스 및 드레인 전극 상에는 약 5 Å 미만, 보다 바람직하게는 1 Å 미만의 중합체 층이 존재하고, 가장 바람직하게는 중합체 층이 존재하지 않는다.
OTFT 방법
본 발명은 또한 (a) 기판을 제공하는 단계; (b) 기판 상에 게이트 전극 물질을 증착하는 단계; (c) 게이트 전극 물질 상에 게이트 유전체를 제공하는 단계; (d) 게이트 유전체에 인접하게, 약 400 Å 미만의 두께를 갖는 실질적으로 플루오르화되지 않은 중합체 층을 가하는 단계; (e) 중합체 층에 인접하게 유기 반도체 층을 제공하는 단계, 및 (f) 유기 반도체 층에 접촉하게 소스 전극 및 드레인 전극을 증착하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다. 중합체 층은 2개 이상의 상기 중합체 층 물질들의 혼합물을 포함하는 상기한 것들로부터 선택된다. 이들 단계는 중합체 층이 게이트 유전체와 유기 반도체 층 사이에 넣어지는 한, 열거한 순서로 또는 다른 순서로 수행될 수 있다. 예를 들면, 유기 반도체 층은 소스 및 드레인 전극 위 또는 아래에 제공될 수 있다.
본 발명의 특정 실시태양에서 추가의 단계들이 유용하다. 예를 들면, 중합체 층을 가한 후에 헹구는 단계를 수행할 수 있다. 중합체 층은 중합체 용액 또는 단량체 용액의 증착을 통해 가해진 다음 중합될 수 있다. 가해진 물질은 에너지원, 예를 들면 열 복사, UV 또는 가시광에 노출되어 용매를 제거하고 및(또는) 물질을 가교결합시켜 게이트 유전체 표면 상에 중합체 층을 형성할 수 있다. 특정 실시태양에 대해, 헹굼 및(또는) 에너지 노출의 임의의 병행이, 예를 들면 가열 전 또는 후에 헹굼, 헹굼만, 또는 헹굼없이 가열만 사용될 수 있다.
본 발명은 또한 상기한 방법에 의해 제조된 OTFT 다수개를 포함하는 집적 회로 및 본 발명의 OTFT 다수개를 제공하는 것을 포함하는 집적 회로의 제조 방법을 제공한다. 따라서, 본 발명은 기재한 OTFT 1개 이상을 포함하는 물품으로 구체화된다. 상기 물품은 예를 들면 고주파 식별 태그, 능동 매트릭스 디스플레이용 백플레인, 스마트 카드, 메모리 장치 등을 포함한다. 본 발명의 OTFT를 포함하는 장치에서, 상기 OTFT들은 당 업계에 공지된 수단에 의해 기능적으로 연결된다.
본 발명의 박막 트랜지스터 또는 집적 회로의 전반적인 제조 공정은 약 450 ℃의 최대 기판 온도 이하에서, 바람직하게는 약 250 ℃ 이하에서 수행될 수 있다. 약 150 ℃의 최소 기판 온도가 바람직하다. 온도 선택은 일단 본 명세서에 포함된 본 발명의 지식을 이해하기만 하면, 일반적으로 기판 및 당 업계에 공지된 가공 파라미터에 따라 변한다. 이들 온도는 전통적인 집적 회로 및 반도체 가공 온도보다 많이 낮아서, 임의의 다양한 비교적 저렴한 기판, 예를 들면 가요성 중합체 기판의 사용을 가능하게 한다. 따라서, 본 발명은 상당히 개선된 성능을 갖는 유기 박막 트랜지스터를 함유하는 비교적 저렴한 집적 회로의 생산을 가능하게 한다.
본 발명의 OTFT는 공지된 유기 박막 트랜지스터에 비하여 1개 이상의 이점을 갖는다. 이들 이점은 예를 들면, 전하 캐리어 이동도에서 두드러진다. 본 발명은 본 발명의 중합체 층이 없는 비교용 OTFT보다 큰 전하-캐리어 이동도를 갖는 OTFT를 제공한다. 본 발명의 OTFT는 바람직하게는, 본 발명에 따라 제조하지 않는 비교용 OTFT의 전하-캐리어 이동도보다 약 25% 이상 더 큰, 보다 바람직하게는 약 50% 이상 더 큰, 더욱 더 바람직하게는 약 75% 이상 더 큰, 몇몇 실시태양에서는 약 100% 이상 더 큰 전하-캐리어 이동도를 갖는다. 이러한 전하-캐리어 이동도의 개선은 OTFT 특성들을 바람직한 범위 내에 유지하면서 제공된다. 예를 들면, 상기한 개선은 약 25 내지 -25 V 사이의 임계 전압, 약 10 V/디케이드(절대값) 이하의 임계하 슬로프, 약 104 이상의 온/오프 비, 및 반도체 층이 p형 반도체를 포함할 때 약 10-2 cm2/Vs 이상 또는 반도체 층이 n형 반도체를 포함할 때에는 약 10-4 cm2/Vs 이상의 전하-캐리어 이동도를 제공하면서 얻어진다. 본 발명의 다양한 실시태양은 이들 특성들 중 2개, 3개 또는 그 이상을 갖는 OTFT를 제공한다.
본 발명은 약 -25 내지 25 V 사이의 임계 전압, 바람직하게는 0 내지 -10 V 사이의 임계 전압, 보다 바람직하게는 약 0 내지 -5 V 사이의 임계 전압을 갖는 p형 반도체 OTFT를 제공한다. 본 발명은 약 -25 내지 25 V 사이의 임계 전압, 바람직하게는 약 10 내지 0 V 사이의 임계 전압, 보다 바람직하게는 약 5 내지 0 V 사이의 임계 전압을 갖는 n형 반도체 OTFT를 제공한다. 본 발명은 약 10 V/디케이드(절대값) 이하의 임계하 슬로프, 바람직하게는 약 5 V/디케이드(절대값) 이하의 임계하 슬로프, 보다 바람직하게는 약 2 V/디케이드(절대값) 이하의 임계하 슬로프를 갖는 OTFT를 제공한다. 본 발명은 약 104 이상의 온/오프 비, 바람직하게는 약 105 이상, 보다 바람직하게는 약 5 x 105 이상, 및 더욱 더 바람직하게는 약 106 이상의 온/오프 비를 갖는 OTFT를 제공한다.
보다 구체적으로, 유기 반도체로서 펜타센 또는 치환된 펜타센을 갖는 실시태양에서, 본 발명은 약 0.1 cm2/Vs 이상, 보다 바람직하게는 0.2 cm2/Vs 이상, 및 더욱 더 바람직하게는 약 0.5 cm2/Vs 이상의 전하-캐리어 이동도를 갖는 OTFT를 제공한다. 본 발명의 일부 실시태양에서, 전하-캐리어 이동도는 1.0 이상, 또는 심지어는 2.0 cm2/Vs 이상이다. 본 발명의 특정 실시태양은 펜타센의 벌크 단결정에 대해 보고된 것보다 더 큰 전하-캐리어 이동도를 나타낸다. 본 발명의 다른 실시태양에서, 펜타센 OTFT는 약 2 cm2/Vs 이상의 전하-캐리어 이동도, 음의 임계 전압, 약 3 V/디케이드 이하의 임계하 슬로프, 및 약 5 x 105 이상의 온/오프 비를 갖는다.
본 발명의 목적 및 이점들이 하기 실시예에 의해 추가로 예시되지만, 이들 실시예에서 인용된 특정 물질 및 이들의 양, 뿐만 아니라 다른 조건 및 세부사항들이 본 발명을 부당하게 제한하는 것으로 간주되어서는 안된다.
시험 방법
A. 필름 두께
단일 파장 타원편광측정법을 사용하여 중합체 층 두께의 추정치를 얻었다. 개트너 듀얼 모드 자동 타원편광측정기(Gaertner Dual Mode Automatic Ellipsometer), 모델 L116A[미국 일리노이주 스코키의 개트너 캄파니(Gaertner Co.)]를 사용하여 70도의 입사각 및 632.8 nm의 파장에서 클리닝한 기판(하기됨)으로부터 싸이(Psi) 및 델타(Delta)의 기판 값(Ψs 및 Δs)을 얻었다. 중합체 층을 기판에 가하고, 값을 측정하였다(Ψf 및 Δf).
타원편광측정법 모델링 소프트웨어, WVASE32[미국 네브라스카주 링컨의 제이.에이. 울램, 인크.(J.A. Woollam, Inc.) 제품]를 사용하여 관찰할 특정 중합체 및 기판에 적절한 광학 모델을 구성하였다. 달리 명시되지 않는 한, 이 프로그램과 함께 포함된 물질 광학 상수를 사용하였다.
규소 기판 상의 열 산화물의 경우, 광학 모델은 규소 기판 상부의 50 Å의 인터믹스 층[50% SiO2 및 50% Si로 구성된 브러그만(Bruggeman) 유효 중간 근사법] 상의 1000 Å의 SiO2로 구성되었다. 피트(fit)의 유동 변수는 SiO2 두께, 인터믹스 층 두께 및 인터믹스 층 SiO2 %(여기서, Si %는 중간층 조성물의 나머지를 구성하도록 조절됨)였다. 대표적인 피트 값은 950-990 Å SiO2, 20-60% SiO2로 구성된 40-60 Å이었다.
규소 기판 상의 알루미나 층의 경우, 광학 모델은 Si 상의 1500 Å Al2O3이었다. 피트의 유동 변수는 Al2O3의 굴절율(n) 및 옹스트롬 단위의 두께(d)이었다. d=1500 및 n=1.77의 시드(Seed) 값을 사용하였다. 대표적인 최종 피트 값은 1400 Å 내지 1700 Å 사이이고, n은 1.56 내지 1.60 사이이다.
일단 기판 파라미터들이 Ψs 및 Δs의 모델링에 의해 결정되면, 이들을 고정시키고, 중합체 층을 광학 모델의 공기와 유전체 층 사이에 첨가하였다. 이 층은 가변 두께를 갖지만, 굴절율은 그 중합체의 벌크 상태의 대표적인 값으로 고정되었다. 공중합체 샘플의 굴절율을 산정하였다. 이어서 중합체 층 두께를 변화시켜 Ψf 및 Δf에 대한 최상의 피트를 달성하였다. 표 1(하기됨)에 보고된 각 두께는 각 샘플에 대해 4회 측정한 것의 평균이었다.
B. 수 접촉각(WCA)
비디오 접촉각 장치[모델 VCA-2500XE, 미국 메사추세츠주 빌레리카의 에이에스티 프로덕츠(AST Products) 제품]로 정지, 전진 및 후퇴 수 접촉각을 측정하였다. 보고된 값은 각 시험 표면 상의 3개 이상의 방울들의 양면 모두에 대한 측정치의 평균이었다. 이들 측정치의 추정 불확실성은 정지 및 전진 측정치에 있어서는 +/- 1도이고 후퇴 측정치에 있어서는 +/- 2도이었다. 표면 특성화 데이타를 표 1(하기됨)에 요약한다.
C. 박막 트랜지스터 성능
예를 들면 문헌[S.M. Sze, Physics of Semiconductor Devices, page 442, John Wiley & Sons, New York, 1981]에 나타낸 바와 같이, 당 업계에 공지된 기술들을 사용하여 실온 및 공기 중에서 트랜지스터 성능을 시험하였다. 반도체 파라미터 분석기[모델 4145A, 미국 캘리포니아주 팔로 알토의 휴렛-팩커드(Hewlett-Packard) 제품]를 사용하여 하기 결과를 얻었다.
드레인 전류(Id)의 제곱근을 -40V의 일정한 소스-드레인 바이어스(Vd)에 대해 +10V로부터 -40V까지의 게이트-소스 바이어스(Vg)의 함수로서 플롯팅하고, 포화 전계 효과 이동도를 게이트 유전체의 비 커패시턴스, 채널 폭 및 채널 길이를 사용하여 곡선의 직선부로부터 계산하였다. 이 직선 피트의 x축 연장(eatrapolation)을 임계 전압(Vt)으로 하였다. 또한, Id를 Vg의 함수로서 플롯팅하여 V t를 포함하는 곡선부를 따라 직선 피트가 그려진 곡선을 얻었다. 이 직선의 슬로프의 역이 임계하 슬로프(S)이었다. 온/오프 비는 Id-Vg 곡선의 최소 및 최대 드레인 전류(Id ) 사이의 차로 하였다.
기판
단결정 <100> 배향 중(重) 도핑된(heavily-doped) 규소 웨이퍼를 미국 캠미포니아주 산 호세의 실리콘 밸리 마이크로일렉트로닉스(Silicon Valley Microelectronics)로부터 얻었다. 1500 Å의 알루미나 층(웨이퍼 A) 또는 1000 Å의 고온 열 산화규소 층(웨이퍼 B)을 화학 증착 방법을 통해 각 웨이퍼 전면 상에 증착하였다. 다르게는, 1500 Å의 질화규소 층(웨이퍼 C)을 물리적 증착 방법을 통해 각 웨이퍼 전면 상에 증착하였다. 1500 Å의 알루미늄 금속 층을 각 웨이퍼의 후면 상에 증착하였다. 여기에서는, 알루미늄으로 캡핑된 도핑된 웨이퍼를 게이트 전극으로 사용하고, 산화알루미늄, 산화규소 또는 질화규소는 유기 박막 트랜지스터를 제조하였을 때 게이트 유전체로서 작용하였다.
웨이퍼 제조 및 중합체 코팅
웨이퍼 기판을 4등분하고 UV/오존실 중에 5분 노출하여 클리닝하였다. 특정 실시예에서 명명한 바와 같은 톨루엔 중의 중합체 용액을 스핀 코팅(300 rpm/5 s에 이어 2000 rpm/15 s)함으로써 선택한 물질을 가하고, 200 ℃에서 30분 동안 베이킹 한 다음 톨루엔으로 헹궜다. 상기 개략적으로 나타낸 방법을 사용하여 타원편광측정법에 의한 필름 두께 및 수 접촉각을 측정하였다.
반도체 코팅 방법
펜타센(알드리히 케미칼(Aldrich Chemical)로부터 입수가능함)을 일정한 흐름의 질소 가스 하의 감압에서 3-대역 로(furnace)[서몰린(Thermolyne) 79500 튜브 로, 미국 아이오와주 듀부케의 반스테드 서몰린(Barnstead Thermolyne) 제품] 중에서 정제하였다.
정제된 펜타센을 초 당 0.5 Å의 속도로 진공(약 10-6 Torr(또는 1.33 x 10-4 Pa)) 하에 승화시켜 중합체 표면 상에 증착시켜 석영 미량저울로 측정하였을 때 500 Å의 두께를 달성하였다. 이어서 팔라듐 또는 금 소스 및 드레인 전극을 펜타센 층 상에 섀도우 마스킹하였다. 장치 치수는 40 ㎛ 내지 60 ㎛의 채널 길이 x 1000 ㎛의 채널 폭이었다.
장치 제조 및 시험을 위한 최종 단계
다수개의 OTFT를 제조하여 6개 이상의 펜타센 OTFT의 대표적인 샘플을 2회 이상의 증착 작업 각각에 대해 시험하였다. 평균한 결과를 하기 표 2에 나타낸다.
실시예 1-2
웨이퍼를 4등분하고 용매 클리닝한 다음 상기한 방법을 사용하여 추가로 클리닝하였다. 톨루엔 중에 폴리(디메틸실록산)[50 cSt 점도, 미국 미시간주 미들랜드 소재의 다우 코닝(Dow Corning)으로부터 다우 코닝(Dow Corning) 200(등록상표) 유체로 입수가능함]을 용해시켜 1.0 중량% 용액을 달성하고, 이것을 웨이퍼 A(실시예 1) 및 웨이퍼 B(실시예 2)의 샘플에 가하였다. 용액을 중합체 코팅 방법을 통해 가하였다. 펜타센을 상기한 바와 같이 가하였다, OTFT를 상기한 바와 같이 제조 및 시험하였다. 결과를 하기 표 1 및 2에 나타낸다.
실시예 3
톨루엔 중에 폴리(디메틸실록산-코-디페닐실록산)[5% 디페닐실록산, CR524B, 미국 뉴욕주 워터포드의 제네럴 일렉트릭 실리콘즈(General Electric Silicones) 제품]을 용해시켜 0.15 중량% 용액을 만들었다. 이 용액을 상기한 중합체 코팅 방법을 통해 웨이퍼 A 샘플 상에 가하였다. 펜타센을 상기한 바와 같이 가하였다, OTFT를 상기한 바와 같이 제조 및 시험하였다. 결과를 하기 표 1 및 2에 나타낸다.
실시예 4
톨루엔 중에 폴리(디메틸실록산-코-메틸페닐실록산)점도 50 cSt, 다우 코닝 510(등록상표)으로 입수가능함)을 용해시켜 1.0 중량% 용액을 만들고, 상기한 중합체 코팅 방법을 통해 웨이퍼 B 샘플 상에 가하였다. 펜타센을 상기한 바와 같이 가하였다, OTFT를 상기한 바와 같이 제조 및 시험하였다. 결과를 하기 표 1 및 2에 나타낸다.
비교예 1-2(CE1 및 CE2)
웨이퍼를 4등분하고 사용하기 직전에 아세톤, 메탄올, 2-프로판올 및 물 중에서 연속적으로 헹구고, 100℃에서 3분 동안 열판 상에서 베이킹하고, 홈 빌트 챔버 중에서 15분 동안 UV/오존에 노출시켰다. 웨이퍼 A를 CE1에 사용하고, 웨이퍼 B를 CE2에 사용하였다. 펜타센을 상기한 바와 같이 가하였다, OTFT를 상기한 바와 같이 제조 및 시험하였다. 결과를 하기 표 1 및 2에 나타낸다.
두께 및 수 접촉각(WCA)
실시예 두께 (Å) 전진 WCA 정지 WCA 후퇴 WCA
1 10 106 97 66
2 13 92 87 62
3 26 112 105 96
4 13 91 84 63
CE1 N/A <20 <20 <20
CE2 N/A <20 <20 <20
OTFT 성능
실시예 이동도 (cm2/Vs) 임계 전압 (V) 임계하 슬로프 (V/디케이드) 온/오프 비
1 2.2 -1.1 1.3 4.6 x 105
2 1.5 -4.4 1.8 2.2 x 106
3 1.1 -1.5 1.5 2.5 x 107
4 1.9 -5.7 1.2 2.4 x 107
CE1 0.98 -6.7 1.7 1.9 x 107
CE2 0.30 -8.5 4.1 1.7 x 105
본 발명의 각종 변형 및 변화가 본 발명의 영역 및 원리에서 벗어나지 않고서, 상기한 설명을 살펴볼 때 당 업계의 통상의 숙련인에게 명백해 질 것이다. 따라서, 본 발명이 상기에서 기재한 예시적인 실시태양들로 부당하게 한정되지 않아야 함은 물론이다.

Claims (22)

  1. 하기 화학식 I에 따른 공중합된 단위를 갖는 중합체를 포함하고, 게이트 유전체와 유기 반도체 층 사이에 넣어진 약 400 Å 미만의 두께를 갖는 실질적으로 플루오르화되지 않은 중합체 층을 포함하는 유기 박막 트랜지스터(OTFT).
    <화학식 I>
    상기 식에서, 각 R은 독립적으로 1개 이상의 헤테로원자(들) 및(또는) 1개 이상의 관능기(들)을 포함할 수 있는, 수소, C1-C20 지방족, C4-C20 지환족, 아릴알킬, 또는 아릴, 및 이들의 혼합물로부터 선택된 기를 포함한다.
  2. 제1항에 있어서, 상기 중합체 층이 폴리(디메틸실록산), 폴리(디메틸실록산-코-디페닐실록산), 폴리(메틸페닐실록산-코-디페닐실록산), 또는 폴리(디메틸실록산-코-메틸페닐실록산)을 포함하는 트랜지스터.
  3. 제1항에 있어서, 상기 중합체 층이 에틸렌계 불포화 단량체로부터 유도된 공중합된 단위의 블록을 추가로 포함하는 트랜지스터.
  4. 제1항에 있어서, 상기 R이 메틸, 비닐, 5-헥세닐, 페닐, 2-페닐에틸, 3-(메트)아크릴옥시프로필, 3-머캅토프로필, 3-글리시독시프로필, 2-(3,4-에폭시시클로헥실)에틸, 3-아미노프로필, 3-아세톡시프로필, 3-클로로프로필, 3-카르복시프로필, 3-시아노프로필 및 2-(디에틸포스포노)에틸로부터 선택된 기를 포함하는 트랜지스터.
  5. 제1항에 있어서,
    a) 약 -25 및 25 볼트 사이의 임계 전압,
    b) 약 10 볼트/디케이드(절대치) 이하의 임계하 슬로프,
    c) 약 104 이상의 온/오프 비,
    d) 반도체 층이 p-형 반도체를 포함할 때 약 10-2 cm2/Vs 이상의 전하-캐리어 이동도,
    e) 반도체 층이 n-형 반도체를 포함할 때 약 10-4 cm2/Vs 이상의 전하-캐리어 이동도,
    f) 중합체 층이 없는 비교용 OTFT보다 약 50% 이상 더 큰 전하-캐리어 이동도,
    g) 중합체 층이 없는 비교용 OTFT보다 약 0.02 cm2/Vs 이상 더 큰 전하-캐리어 이동도,
    h) 중합체 층이 없는 비교용 OTFT보다 약 0.10 cm2/Vs 이상 더 큰 전하-캐리어 이동도, 및
    i) 중합체 층이 없는 비교용 OTFT보다 약 1.0 cm2/Vs 이상 더 큰 전하-캐리어 이동도
    로부터 선택된 하나 이상의 특성을 갖는 트랜지스터.
  6. 제1항에 있어서, 임의적으로 무기 전기 절연 물질로 캡핑된, 유기 전기 절연 물질을 포함하는 게이트 유전체를 포함하는 트랜지스터.
  7. 제1항에 있어서, 스트론티에이트, 탄탈레이트, 티타네이트, 지르코네이트, 산화알루미늄, 산화규소, 산화탄탈, 산화티탄, 질화규소, 티탄산바륨, 티탄산스트론튬바륨, 티탄산지르콘산바륨, 셀렌화아연, 황화아연, 및 이들의 합금, 혼합물 및 다층물로부터 선택된 무기 전기 절연 물질을 포함하는 게이트 유전체를 포함하는 트랜지스터.
  8. 제1항에 있어서, 비참여 기판을 더 포함하는 트랜지스터.
  9. 제1항에 있어서, 게이트, 소스 및 드레인 전극을 포함하고, 이들 각각이 독립적으로 도핑된 규소, 금속, 전도성 중합체 및 이들의 혼합물로부터 선택된 물질을 포함하는 트랜지스터.
  10. 제1항에 있어서, 상기 유기 반도체 층이 아센, 페릴렌, 풀레렌, 프탈로시아닌, 및 올리고티오펜으로부터 선택된 물질을 포함하는 트랜지스터.
  11. 제1항에 있어서, 상기 유기 반도체 층이 증착된 유기 반도체를 포함하는 트랜지스터.
  12. 제1항에 있어서, 상기 유기 반도체 층이 안트라센, 테트라센, 펜타센, 치환된 펜타센, 헥사데카플루오로프탈로시아닌 구리(II), 또는 섹시티오펜을 포함하는 트랜지스터.
  13. 제1항 기재의 트랜지스터 다수개를 포함하는 집적 회로.
  14. a) 기판을 제공하는 단계,
    b) 상기 기판 상에 게이트 전극 물질을 증착하는 단계,
    c) 상기 게이트 전극 물질 상에 게이트 유전체를 증착하는 단계,
    d) 하기 화학식 I에 따른 공중합된 단위를 갖는 중합체를 포함하고, 게이트 유전체와 유기 반도체 층 사이에 넣어지는 약 400 Å 미만의 두께를 갖는 실질적으로 플루오르화되지 않은 실록산 중합체 층을 가하는 단계:
    <화학식 I>
    (상기 식에서, 각 R은 독립적으로 1개 이상의 헤테로원자(들) 및(또는) 1개 이상의 관능기(들)을 포함할 수 있는, 수소, C1-C20 지방족, C4-C20 지환족, 아릴알킬, 또는 아릴, 및 이들의 혼합물로부터 선택된 기를 포함한다),
    e) 상기 중합체 층에 인접하게 유기 반도체 층을 증착하는 단계, 및
    f) 유기 반도체 층에 접촉하게 소스 전극 및 드레인 전극을 제공하는 단계
    를 포함하는 유기 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서, 상기 단계들을 열거한 순서로 수행하는 방법.
  16. 제14항에 있어서, 임의적으로 물질을 에너지원에 노출시키기 전 또는 후에, 단계 (d)의 적층된 물질을 헹구는 단계를 더 포함하는 방법.
  17. 제14항에 있어서, 중합체 층을 제공하는 단계가 스프레이, 스핀, 딥, 나이프, 그라비어, 미세접촉 프린팅, 잉크 젯 프린팅, 스탬핑, 전사 프린팅 및 증착으로부터 선택된 코팅 공정을 포함하는 방법.
  18. 제14항에 있어서, 상기 소스 및 드레인 전극이 게이트 유전체 상에 중합체 층을 제공하는 단계 전에 게이트 유전체에 인접하게 제공되는 방법.
  19. 제14항에 있어서, 유전 물질 이외의 임의의 표면으로부터 실록산 중합체 층을 헹구는 단계를 더 포함하는 방법.
  20. 제14항에 있어서, 상기 기판이 가요성인 방법.
  21. 제14항에 있어서, 250 ℃의 피크 기판 온도 이하에서 전체적으로 수행되는 방법.
  22. 제14항에 있어서, 웹 상에서 수행되는 방법.
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