KR20050028289A - 다수의 쓰레드를 포함하는 능동 디바이스 및 전계 효과트랜지스터 및 전기 회로 및 페브릭 - Google Patents

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Abstract

능동 디바이스는 쓰레드 또는 리본 기하 구조를 갖는다. 쓰레드 기하 구조는 단일 쓰레드 능동 디바이스 및 다중 쓰레드 능동 디바이스를 포함한다. 단일 쓰레드 디바이스는 능동 디바이스가 전기 에너지, 광학 에너지, 기계적 에너지, 열 에너지, 화학 에너지 중 어느 에너지에 응답하냐에 따라서 상이한 물질을 포함할 수 있다. 단일 쓰레드 능동 디바이스는 FET, 전기 광학 디바이스, 응력 트랜스듀서(stress transducer)를 포함한다. 능동 디바이스는 단일 쓰레드 디바이스의 경우 쓰레드의 코어를 둘러싸는 층인 반도체 바디를 포함한다. 다중 쓰레드 디바이스의 경우, 반도체 바디는 하나 이상의 쓰레드 상의 층이거나 두 개의 쓰레드 사이에 배치된 연장된 바디이다. 가령, FET(50)는 세 개의 쓰레드로 형성되며, 이 세 개의 쓰레드 중 하나는 게이트 절연 층(74) 및 반도체 층(72)을 보유하고, 나머지 두 개의 쓰레드(58,60)는 전기적으로 도전성이며 소스(58) 및 드레인(60) 기능을 한다.

Description

다수의 쓰레드를 포함하는 능동 디바이스 및 전계 효과 트랜지스터 및 전기 회로 및 페브릭{ACTIVE DEVICES USING THREADS}
본 발명은 능동 디바이스에 관한 것이며, 특히 쓰레드(threads)로 형성되는 능동 디바이스에 관한 것이다.
능동 디바이스는 에너지 변화 함수로서 변하는 두 개의 전극 간의 임피던스를 일반적으로 갖는다. 가령, 능동 디바이스는 트랜지스터, 다이오드, 응력 게이지(strain gauges), 전기 광학 디바이스 등을 포함한다. 한 타입의 트랜지스터는 잘 알려진 전계 효과 트랜지스터(FET)이다. 잘 알려진 FET 중 한 종류는 금속 산화물 반도체 FET(MOSFET)이며, 이 MOSFET는 고속 전자 애플리케이션에서 스위칭 요소로서 넓리 사용되어 왔다. 특히, MOSFET는 SiO2/벌크 실리콘 트랜지스터를 말한다. 보다 일반적인 FET는 금속 절연체 반도체 FET(MISFET)이다. 박막 트랜지스터(TFT)는 활성 반도체 물질이 박막으로서 증착된 MISFET이다.
다결정 실리콘 또는 비정질 실리콘으로 능동 디바이스를 제조하는 분야는 알려져 있다. 비정질 실리콘은 다결정 실리콘에 비해서 저렴하지만, 그의 이동도가 다결정 실리콘의 이동도보다 약 15,000 배 정도 작은 약 10-1 cm2/V*sec이므로, 그의 애플리케이션은 저속 디바이스로 제한된다.
현재, 저비용 및 저온도 프로세스로 증착될 수 있는 유기 반도체 물질 및 혼성 유기/무기 반도체 물질과 같은 대체 물질을 개발하려고 연구가 수행되고 있다. 저비용 프로세스로 인해서 저비용의 로직 디바이스 및 디스플레이 디바이스가 가능하다. 저온도 프로세스로 인해서, 유연성 있는 전자 디바이스를 위한 플라스틱, 종이, 페브릭(fabrics)을 포함하는 재료를 기판의 보다 광범위한 영역 상에 증착할 수 있게 되었다.
유기 물질로 제조된 FET의 실례는 Garnier 등의 미국 특허 번호 5,347,144 "Thin-Layer Field Effect Transistors With MIS Structure Whose Insulator and Semiconductor Are Made of Organic Materials"에 개시된다. 유기 물질이 FET 구조물에 있어서 무기 물질보다 저렴한 대체 물질이 될 수 있는데 그 이유는 유기 물질이 스핀 코팅, 용액 담금 코팅, 열적 기화, 스크린 프린팅(screen printing)과 같은 방법에 의한 제조에 있어서 보다 저렴하기 때문이다. 이러한 유기 물질은 소분자(small molecules)(가령, 펜타신, 금속-프탈로시아닌 등), 단쇄 올리고머(가령, n-티오펜, 여기서 n = 3-8 티오펜 단위임), 폴리머(가령, 폴리아크릴티오펜, 폴리-펜닐렌비닐렌 등)를 포함한다.
유기/무기 혼성 물질로 제조된 FET의 실례는 Chondroudis 등에 의한 미국 특허 번호 6,180,956 "Thin Film Transistors With Organic-Inorganic Hybrid Materials as Semiconducting Channels"에서 개시된다. 다시 말하자면, 유기/무기 혼성 물질로 제조된 TFT는 스핀 코팅, 용액 담금 코팅, 열적 기화, 스크린 프린팅과 같은 보다 저렴한 제조 프로세스를 사용할 수 있다.
통상적인 능동 디바이스는 일반적으로 평면 기판 상에 형성된다. 이로써, 유연성 디바이스를 제조하고자 하는 현재 노력들은 반도체 디바이스를 큰 면적의 유연성 있는 기판 상에 증착하는 데에 초점을 두고 있다. 이러한 노력에도 불구하고 상업용 유연성 전자 디바이스가 제공되지 않고 있다.
따라서, 저비용 프로세스 및 저온도 프로세스로 제조될 수 있는 능동 디바이스가 필요하다.
또한, 유연성 기판 상의 다수의 능동 디바이스들의 어셈블리 및 이의 형성 방법이 필요하다.
또한, 이러한 능동 디바이스들을 큰 면적의 어셈블리로 형성하는 방법이 필요하다.
발명의 개요
본 발명의 능동 디바이스는 쓰레드 및 이 쓰레드를 따라 축방향으로 연장된 반도체 바디로 형성된다. 제 1 전기 도전체 및 제 2 전기 도전체는 쓰레드를 따라 축방향으로 연장되며 서로 떨어진 위치에서 반도체 바디와 전기적으로 접촉하도록 배치된다. 반도체 바디에서의 캐리어 농도는 쓰레드에 영향을 주는 에너지와 함께 변하며, 이로써 제 1 전기 도전체와 제 2 전기 도전체 간의 임피던스를 변화시킨다.
본 발명에 따라서, 쓰레드는 그 상에 반도체 바디가 배치된 광섬유 코어를 가지며 여기서 에너지는 광 에너지이다. 본 발명의 다른 측면에 따라서, 쓰레드는 그 상에 반도체 바디가 배치된 압전 코어를 가지며 여기서 에너지는 기계적인 에너지이다. 본 발명의 다른 측면에 따라서, 쓰레드는 그 상에 반도체 바디가 배치된 전기 절연층을 갖는 전기 도전성 코어를 가지며 여기서 에너지는 전기 에너지이다. 본 발명의 다른 측면에 따라서, 에너지는 적합한 코어에 따라서 열 에너지 또는 화학 에너지일 수 있다.
본 발명의 다른 측면에 따라서, 능동 디바이스는 다수의 쓰레드 및 이 다수의 쓰레드 중 하나의 쓰레드를 따라 축방향으로 연장되는 반도체 바디로 형성된다. 다수의 쓰레드 중 두 개의 쓰레드는 전기적으로 도전성이며 제 3 쓰레드는 인가된 전압에 응답하여 반도체 바디의 캐리어 농도를 조절한다. 제 3 쓰레드는 광섬유 코어 또는 전기 도전성 코어를 가질 수 있다. 반도체 바디는 제 3 쓰레드 상에 배치된 층 또는 세 개의 쓰레드 사이의 영역에 배치된 연장된 바디일 수 있다. 제 3 쓰레드가 전기 절연층을 갖는 전기 도전성 코어를 가질 경우, 이로써 형성되는 능동 디바이스는 전계 효과 트랜지스터이다. 이 디바이스에서 전류 흐름은 제 1 쓰레드 및 제 3 쓰레드 및 반도체 바디를 포함하는 경로 내에서 존재한다. 말하자면, 전류 흐름은 제 1 쓰레드의 축 및 제 2 쓰레드의 축에 대해서 수직이거나 방사 방향이다.
본 발명의 다양한 능동 디바이스를 형성하는 데 사용되는 쓰레드는 유연하거나 구부러질 수 있는 하나 이상의 필라멘트(filaments)로 형성된다. 이로써, 본 발명에 의해서 유연성 기판 및 유연성 능동 디바이스에 대한 필요가 성취될 수 있다.
반도체 바디는 그 상에 배치된 전기 절연층을 갖는 쓰레드 코어 또는 광섬유 또는 압전 재료일 수 있는 쓰레드 코어 상에 배치될 수 있는 반도체를 포함한다. 바람직하게는, 반도체 바디는 스핀 코팅 또는 용액 담금 코팅, 열적 기화 또는 스크린 프린팅(screen printing)과 같은 저비용 프로세스 및 저온도 프로세스에 의해서 쓰레드 코어 상에 형성될 수 있는 유기 반도체 또는 혼성 유기/무기 반도체 또는 다른 타입의 반도체를 포함한다. 이로써, 본 발명의 능동 디바이스는 저비용 프로세스 및 저온도 프로세스로 제조될 수 있으며, 이로써 전술한 필요 사항들을 충족시킨다.
본 발명의 다른 측면에 따라서, 전기 회로는 다수의 쓰레드 및 적어도 하나의 반도체 바디를 포함하는데, 여기서 다수의 쓰레드는 두 개 이상의 능동 디바이스를 형성한다. 이들 실시예들 중 몇몇 실시예에서, 각 쓰레드는 능동 디바이스이다. 다른 실시예에서는, 두 개 이상의 능동 디바이스가 전기 도전성 쓰레드를 공유할 수 있다.
본 발명의 다른 측면에 따라서, 페브릭은 다수의 쓰레드를 포함하는데, 여기서 다수의 쓰레드들 중 적어도 하나는 능동 디바이스를 형성한다.
본 발명의 다른 목적 및 장점 및 특징이 첨부 도면과 함께 다음의 상세한 설명을 참조하면 보다 완벽하게 이해될 것이며, 도면에서 유사 참조 부호는 유사 구성 요소를 표시한다.
도 1은 본 발명의 능동 전계 효과 트랜지스터의 세그먼트의 도면,
도 2는 도 1의 단면의 확대도,
도 3 내지 도 7은 본 발명의 다른 전계 효과 트랜지스터의 단면도,
도 8은 본 발명의 능동 디바이스의 단면도,
도 9는 본 발명의 다른 능동 디바이스의 단면도,
도 10은 종래 기술 회로의 도면,
도 11은 도 10의 FET들에 대한 본 발명의 어셈블리의 도면,
도 12는 종래 기술 회로의 도면,
도 13은 도 12의 FET들에 대한 본 발명의 어셈블리의 도면,
도 14는 본 발명의 능동 디바이스 쓰레드를 포함하는 페브릭의 도면,
도 15는 도 14의 능동 디바이스 쓰레드의 샘플링 회로도,
도 16은 본 발명의 다른 능동 디바이스의 도면.
도 1 및 도 2에서, FET(50)는 외장(sheath)(53), 쓰레드(54,56,58,60)의 번들(bundle)(52)을 포함한다. 쓰레드(54,56)는 FET(50)의 게이트 쌍을 형성하며 쓰레드(58,60)는 각기 FET(50)의 소스 및 드레인을 형성한다. 게이트 쓰레드(54)는 코어(62)를 가지며 게이트 쓰레드(56)는 코어(64)를 갖는다. 소스 쓰레드(58)는 코어(66)를 가지며 드레인 쓰레드(60)는 코어(68)를 갖는다. 외장(53)은 현재 알려진 또는 미래의, 임의의 적합한 전기 절연 물질일 수 있다. 외장(53)은 도 2에서는 생략되었다. 코어(62,64,66,68)는 금속 또는 도전성 폴리머와 같은 전기 도전성이면서 유연성이 있는 물질의 하나 이상의 필라멘트를 포함한다. 이와 달리, 필라멘트는 금속 또는 도전성 플라스틱과 같은 전기 도전성 물질의 코팅부를 갖는 비도전성 플라스틱일 수 있다. 필라멘트는 내부가 차 있거나 차 있지 않을 수 있으며 대칭적이든 비대칭적이든 곡선형이든 비곡선형이든 아니면 이들의 임의의 조합이든 임의의 적합한 단면을 가질 수 있다.
게이트 쓰레드(54)는 코어(62)에 인접하여 배치된 절연체 층(70)과 이 절연체 층(70)에 인접하여 배치된 반도체 물질 층(72)을 포함한다. 게이트 쓰레드(56)는 코어(64)에 인접하여 배치된 절연체 층(74)과 이 절연체 층(74)에 인접하여 배치된 반도체 물질 층(76)을 포함한다. 소스 쓰레드(58)는 코어(66)에 인접하여 배치된 컨택트 층(78)을 포함하며 드레인 쓰레드(60)는 코어(68)에 인접하여 배치된 컨택트 층(80)을 포함한다. 컨택트 층(78,80)은 반도체 층(72,76)와 전기적으로 접촉하여 배치되며 반도체 층(72,76)과 전기적으로 접촉하고 있는 계면에서 캐리어 이동도를 증가시키는 기능을 한다.
반도체 층(72,76) 및 컨택트 층(78,80)은 현재 알려진 또는 미래의, 코어 물질 상에 배치될 수 있는 임의의 적합한 유기 반도체 물질, 무기 반도체 물질 또는 혼성 반도체 물질일 수 있다. 유기 반도체 물질은 가령 반도전성 소분자, 올리고머, 폴리머를 포함한다. 가령, 반도체 층(72,76)은 폴리티오펜 유도체, 올리고티오펜 유도체, 펜타신과 같은 유기 반도체 물질로 형성될 수 있다. 가령, 혼성 반도체 물질은 페네틸 암모니윰 주석 요오드화물일 수 있다. 컨택트 층(78,80)은 도핑된 반도체, 금속성 혼성 물질 또는 Au, Cu, Mg, Ca 등과 같은 금속과 같은 강 도전성 물질로 형성될 수 있다. 도핑된 반도체는 가령 요오드를 갖는 폴리티오펜, 캠포 술폰산(camphor sulfonic acid)을 갖는 폴리아닐린, 폴리아세틸렌, 폴리피롤(polypyrrole) 등을 포함한다. 이들 물질은 전기 증착, 무전기 도금, 압출, 스프레이, 스태핑, 몰딩, 분말 코팅, 용융, 스핀 코팅 등과 같은 임의의 적합한 프로세스에 의해서 도포될 수 있다.
게이트 절연 층(70,74)은 현재 알려진 또는 미래의, FET를 위해서 사용될 수 있는 임의의 적합한 전기 절연 물질일 수 있다. 가령, 절연 물질은 PMMA(폴리메틸메타크릴레이트), 폴리이미드, 에폭시 등과 같은 유기 절연체, 실리콘 이산화물, 실리콘 질화물, 바륨 스트론튬 티타네이트 등과 같은 무기 절연체, 솔 겔 및 실리케이트와 같은 유기/무기 혼성 절연체를 포함한다. 게이트 절연 층(70,74)은 전기 증착, 무전기 도금, 압출, 스프레이, 스태핑, 몰딩, 분말 코팅, 용융, 스핀 코팅 등과 같은 임의의 적합한 프로세스에 의해서 도포될 수 있다.
FET(50)에서의 전류 흐름은 쓰레드 간에서 존재한다. 가령, 전류 흐름은 소스 쓰레드(58), 쓰레드(54,56)의 반도체 층(72,76), 드레인 쓰레드(60)를 포함하는 경로 내에 존재한다. 말하자면, 전류 흐름은 소스 쓰레드 및 드레인 쓰레드(58,60)의 축에 대해 수직 방향이거나 방사 방향이다.
FET(50)는 번들(52)의 길이 방향으로 존재하는 폭을 갖는다. 폭은 애플리케이션에 의존한다. 가령, FET(50)가 가먼트(grament)의 5 인치 셔츠 포켓 내에 내장되어 있다면, 폭은 약 5 인치가 될 것이다. 전력 등급이 약 10mW(발광 다이오드를 구동시키기에 적합한 등급임)이고 전류 등급이 약 1mA이면, FET(50)는 약 12cm(포켓 길이)의 폭과 약 10 마이크론 내지 약 100 마이크론의 범위의 쓰레드 직경을 가질 것이다.
게이트 쓰레드(54,56), 소스 쓰레드(58), 드레인 쓰레드(60)는 번들(52)로 서로 꼬이도록 되어 있으며, 이로써 소스 쓰레드(58) 및 드레인 쓰레드와 반도체 층(72,76)과의 계면에서 양호한 전기적 접촉을 보장하는 방식으로 쓰레드들을 함께 유지할 수 있도록 하는 기계적 힘을 부여할 수 있게 된다. 타이 기법(tie), 슬리브 기법(sleeve), 외장 기법(sheath) 등과 같은 다른 기술이 사용되어 필요한 기계적 힘을 인가할 수 있다. 외장(53)은 쓰레드 간의 단락을 방지한다.
FET(50)은 유연성 및 쓰레드 기하 구조를 가지기 때문에, 짜진 페브릭(woven fabric)으로 통합될 수 있는 큰 능력을 가진다. FET(50)의 큰 폭으로 인해서, 그의 전류 등급은 심지어 유기 반도체 층(72,76)의 낮은 캐리어 이동도에도 불구하고 실질적인 부하를 구동하기에 충분하게 높을 수 있다.
FET(50)의 특정 실례에서, 게이트 코어(62,64)는 각각 약 25 마이크론의 직경을 갖는 구리 와이어이다. 게이트 절연 층(72,74)은 약 0.5 마이크론 두께의 에나멜 코팅층이다. 반도체 층(72,76)은 에나멜 코팅된 와이어를 클로로포름 내에서 용해된 유기 반도체의 용액 내에 담그고 이어서 제거 및 건조에 의해서 형성된다. 유기 반도체는 레지오레귤러 폴리-3-헥실-티오펜(P3HT)이다.
소스 코어 및 드레인 코어(58,60)는 부식을 방지하기 위해서 크롬으로 코팅되는 약 25 마이크론 직경을 갖는 구리 와이어이다. 컨택트 층(78,80)은 페릭 클로라이드(Ferric Chloride)로 도핑된 P3HT 용액 내에 와이어를 담금으로써 형성된다. 컨택트 층은 약 0.2 마이크론의 두께를 갖는다.
게이트 쓰레드(54,56), 소스 쓰레드(58), 드레인 쓰레드(60)는 각각 스풀(spool) 상에서 감겨진다. 이어서, 게이트 쓰레드(54,56), 소스 쓰레드(58), 드레인 쓰레드(60)는 언스풀링되고(unspooled) 서로 감겨져서 도 1의 꼬인 쓰레드 구조물을 형성한다. 이어서, 외장(53)은 반도체 층(72,76) 및 컨택트 층(78,80)에 영향을 주지 않는, 아세톤 내에서 용해된 PMMA의 용액 내에 꼬인 쓰레드를 담금으로써 형성된다.
도 3에서, FET(90)는 게이트 쓰레드(56)가 스페이서 쓰레드(92)로 대체된 점을 제외하면 FET(50)와 실질적으로 동일하다. 스페이서 쓰레드(92)는 나일론, PMMA, PVC, 폴리에스테르 등과 같은 전기 절연 물질의 단일 필라멘트 또는 다중 필라멘트을 포함할 수 있다. 이 필라멘트는 속이 차 있거나 비어 있을 수 있으며 임의의 적합한 단면을 가질 수 있다. 절연 쓰레드(92)는 소스 쓰레드(58)와 드레인 쓰레드(60)가 서로 접촉하지 않도록 분리시킨다. FET(50)와 같이, FET(90)는 소스 쓰레드(58)와 드레인 쓰레드(60)가 분리되게 하는 방식으로 쓰레드들을 함께 번들로서 유지시킬 수 있는 기계적 힘을 게이트 쓰레드(54), 소스 쓰레드(58), 드레인 쓰레드(60), 절연 쓰레드(92)에 부여할 수 있다.
도 4에서, FET(100)는 게이트 쓰레드(102), 게이트 쓰레드(104), 소스 쓰레드(106), 드레인 쓰레드(108) 및 반도체 바디(110)를 포함한다. 소스 쓰레드(106) 및 드레인 쓰레드(108)는 도 1 및 도 2의 FET(50)의 소스 쓰레드(58) 및 드레인 쓰레드(60)와 거의 동일하다. 게이트 쓰레드(102)는 그 상에 절연체(114)가 배치된 코어(112)를 갖는다. 게이트 쓰레드(104)는 그 상에 절연체(118)가 배치된 코어(116)를 갖는다. 코어(112,116)는 도 1 및 도 2의 FET(50)의 코어(62,64)와 거의 동일하다. 절연 층(114,118)은 도 1 및 도 2의 FET(50)의 절연 층(70,74)와 거의 동일하다. 반도체 바디(110)는 연장된 형상을 가지며 쓰레드(102,104,106,108) 간의 공간 또는 공극 내에 배치된다. FET(50)와 마찬가지로, FET(100)는 소스 쓰레드(106)와 드레인 쓰레드(108)가 분리되게 하는 방식으로 쓰레드들을 함께 번들로서 유지시킬 수 있는 기계적 힘을 게이트 쓰레드(102,104), 소스 쓰레드(106), 드레인 쓰레드(108), 반도체 쓰레드(110)에 부여할 수 있다.
반도체 바디(110)는 연장된 쓰레드 형상으로 형성가능하며 기계적 힘이 인가될 때 게이트 쓰레드(102,104)의 표면, 소스 쓰레드(106)의 표면, 드레인 쓰레드(108)의 표면에 대해서 적응할 수 있는 유연성을 갖는 임의의 반도체 물질로 제조될 수 있다. 가령, 반도체 바디(100)는 P3HT와 같은 유기 반도체로 포화된 침투성 쓰레드 또는 페네필 암모늄 주석 요오드화물과 같은 혼성 유기/무기 반도체로 형성될 수 있다.
이와 달리, 반도체 바디(110)는 쓰레드(102,104,106,108) 간의 연속적인 바디를 제공하기 충분한 양으로 쓰레드(102,104,106,108) 중 하나 이상의 쓰레드의 표면에 도포되는 반도체 패스트(paste) 또는 겔(gel)로 형성될 수 있다. 가령, 반도체 패스트는 인성, 강도, 유연성, 접착 특성 및 열적 특성과 같은 그의 기계적 특성을 위해 선택된 바인더(binder)와 결합된 유기 반도체로 형성될 수 있다. 가령, 바인더는 폴리스티렌일 수 있다.
도 5에서, FET(120)는 게이트 쓰레드(122), 소스 쓰레드(124), 드레인 쓰레드(126), 스페이서 쓰레드(128), 반도체 바디(130), 컨택트 쓰레드(132,134) 쌍을 포함한다. 게이트 쓰레드(122)는 도 4의 FET(100)의 게이트 쓰레드(102)와 거의 동일하다. 스페이서 쓰레드(128)는 도 4의 스페이서 쓰레드(104)와 거의 동일하다. 반도체 바디(130)는 도 4의 FET(100)의 반도체 바디(100)와 거의 동일하다. 소스 쓰레드(124) 및 드레인 쓰레드(126)는 각각 금속 또는 도전성 폴리머와 같은 전기 도전성이면서 유연성이 있는 물질의 하나 이상의 필라멘트로 형성된다. 이와 달리, 필라멘트는 금속 또는 도전성 플라스틱과 같은 전기 도전성 물질의 코팅부를 갖는 비도전성 플라스틱일 수 있다. 필라멘트는 속이 차 있거나 비어 있거나 할 수 있으며 임의의 적합한 단면을 가질 수 있다.
컨택트 쓰레드(132)는 반도체 쓰레드(130)와 소스 쓰레드(124)와 전기적으로 접촉하도록 배치된다. 컨택트 쓰레드(134)는 반도체 쓰레드(130)와 드레인 쓰레드(126)와 전기적으로 접촉하도록 배치된다. 컨택트 쓰레드(132,134)는 반도체 쓰레드(130)와의 계면에서 캐리어 이동도를 향상시키는 임의의 적합한 반도체 물질로 형성될 수 있다. 가령, 컨택트 쓰레드(132,134)는 소스 및 드레인으로부터 도펀트의 제어 확산에 의해서 도핑된 반도체로 형성될 수 있다.
본 기술 분야의 당업자는 FET(120)의 컨택트 쓰레드 구성이 FET(50,90,100)의 컨택트 층 구성 대신에 사용될 수 있음을 이해할 것이다. 가령, FET(50)(도 1 및 도 2)의 소스 쓰레드 및 드레인 쓰레드(58,60)의 컨택트 층(78,80)은 반도체 층(82,76)과 소스 코어 및 드레인 코어(66,68)와 전기적으로 접촉하는 한 쌍의 서로 이격된 컨택트 쓰레드로 대체될 수 있다.
FET(120)의 특정 실례에서, 반도체 바디(130)는 다수의 필라멘트로 형성될 수 있는 침투성 쓰레드를 클로로폼 내에서 용해된 P3HT 용액 내에 담그고 이후에 제거 및 건조함으로써 형성될 수 있다. 컨택트 쓰레드(132,134)는 고기능 Pd 코팅된 구리(a high function Pd coated copper)일 수 있다. 그들 사이에 반도체 바디를 갖는 컨택트 쓰레드(132,134)를 녹여서 세 개의 쓰레드 어셈블리를 형성하고 이후에 이를 스풀링(spooling)한다. 이어서, 세 개의 쓰레드 어셈블리를 클로로폼 내에서 용해된 P3HT 내에 담그고 젖은 상태에서 스페이서 쓰레드(128), 소스 쓰레드(124), 드레인 쓰레드(126)와 함께 감고 고정시켜서 FET(120)를 형성한다.
도 6에서, FET(140)는 광학 쓰레드(142)가 게이트 쓰레드(104)를 대신한다는 점을 제외하면 도 4의 FET(100)와 거의 동일하다. 이와 달리, 광학 쓰레드(142)는 두 개의 게이트 쓰레드(102,104)를 대신할 수도 있다. 광학 쓰레드(142)는 반도체 바디(110)에 인접하여 소스 쓰레드(106)와 드레인 쓰레드(108) 사이에 배치된 광섬유이다. 광학 쓰레드(142)에 인가된 광학 에너지는 반도체 바디(110)와 결합하여 그 내부의 캐리어 농도를 조절하는데, 이로써 소스 쓰레드(106)와 드레인 쓰레드(108) 간의 반도체 바디의 임피던스를 변화시킬 수 있다.
도 7에서, FET(150)는 단일 쓰레드(152)를 갖는다. 쓰레드(152)는 코어(154), 절연층(156), 반도체 층(158), 소스 층(160), 드레인 층(162)을 갖는다. 코어(154)는 금속 또는 도전성 폴리머와 같은 유연성을 갖춘 전기 도전성 물질의 하나 이상의 필라멘트를 포함한다. 이와 달리, 필라멘트는 금속 또는 도전성 플라스틱과 같은 전기 도전성 물질의 코팅부를 갖는 비도전성 플라스틱일 수도 있다. 필라멘트는 속이 비어 있거나 차 있을 수 있으며 임의의 적합한 단면을 가질 수 있다. 절연층(156)은 코어(154)의 표면 상에 배치되고 반도체 층(158)은 절연층(156)의 표면 상에 배치된다. 소스 층 및 드레인 층(160,162)은 쓰레드(152)의 축 방향 또는 길이 방향을 따르는 스트라이프로서 반도체 층(158)의 표면 상에 배치된다.
도 8에서, 능동 디바이스(170)는 단일 쓰레드(172)를 갖는다. 쓰레드(172)는 코어(174), 반도체 층(176), 한 쌍의 전극(178,180)을 갖는다. 코어(174)는 광섬유로 구성된다. 반도체 층(176)은 광섬유 코어(174)의 표면 상에 배치된다. 전극(178,180)은 쓰레드(172)의 축 방향 또는 길이 방향을 따르는 스트라이프로서 반도체 층(176)의 표면 상에 배치된다. 광섬유 코어(174)에 인가된 광학 에너지는 반도체 층(176) 내의 캐리어 농도를 조절하며 이로써 전극(178,180) 간의 임피던스를 변화시킨다. 능동 디바이스(170)의 중요한 애플리케이션은 광 에너지를 전기 에너지로 변환시키는 것이다.
도 9에서, 능동 디바이스(190)는 단일 쓰레드(192)를 갖는다. 쓰레드(192)는 코어(194), 반도체 층(196), 세 개의 전극 전극(198,200,202)을 갖는다. 코어(194)는 압전 물질로 구성된다. 반도체 층(196)은 압전 코어(194)의 표면 상에 배치된다. 전극(198,200,202)은 쓰레드(192)의 축 방향 또는 길이 방향을 따르는 스트라이프로서 반도체 층(196)의 표면 상에 배치된다. 압전 코어(194)에 인가된 기계적 응력은 반도체 층(196) 내의 캐리어 농도를 조절하며 이로써 전극(198,200) 간의 임피던스, 전극(198,202) 간의 임피던스, 전극(200,202) 간의 임피던스를 변화시킨다. 능동 디바이스(190)의 중요한 애플리케이션은 기계적 에너지를 전기 에너지로 변환시키는 것이다.
능동 디바이스(170)의 광섬유(174) 또는 능동 디바이스(190)의 압전 코어(194)는 열 에너지 또는 화학 에너지를 전기 에너지로 변환시키기에 적합한 다른 물질로 대체될 수 있다. 저 전력 애플리케이션에서 배터리를 대신할 수 있는 전력을 생성하기 위해서 광 에너지, 기계적 응력, 열 또는 화학 에너지를 사용할 수 있다.
도 10에서, 종래 기술 FET 회로(210)는 한 쌍의 FET(212,214)를 포함한다. FET(212)는 게이트(G1), 소스(216), 드레인(218)을 갖는다. FET(214)는 게이트(G2), 소스(220), 드레인(222)을 갖는다. FET(212,214)의 소스/드레인 채널은 직렬로 접속되는데, 즉 소스(218)는 드레인(220)에 접속된다.
도 11에서, 회로(210)가 쓰레드 어셈블리(224)로 도시된다. FET(212)는 소스 쓰레드(225), 게이트 쓰레드(227), 공통 쓰레드(226)으로 형성된다. FET(214)는 게이트 쓰레드(228), 드레인 쓰레드(229), 공통 쓰레드(226)으로 형성된다. 이로써, 게이트(G1,G2)는 게이트 쓰레드(227,229)로 구현되며 소스(216)는 소스 쓰레드(225)로 구현되고 드레인(222)은 드레인 쓰레드(229)로 구현되며 드레인(218) 및 소스(220)는 공통 쓰레드로(226)로 구현된다.
도 12에서, 종래 기술 회로(230)는 두 개의 FET(232,234)를 포함한다. FET(232)는 게이트(G1), 소스(236), 드레인(238)을 갖는다. FET(234)는 게이트(G2), 소스(240), 드레인(242)을 갖는다. FET(232,234)의 소스/드레인 채널은 병렬로 접속되는데, 즉 소스(236)는 소스(240)에 접속되며 드레인(238)은 드레인(242)에 접속된다.
도 13에서, 회로(230)가 쓰레드 어셈블리(244)로 도시된다. FET(232,234)는 공통 소스 쓰레드(246) 및 공통 드레인 쓰레드(248) 및 개별 게이트 쓰레드(245,247)로 형성된다. 이로써, 소스(236,240)(도 12)는 공통 소스 쓰레드(246)로 구현되고 드레인(238,242)(도 12)은 공통 드레인 쓰레드(228)로 구현되며 게이트(G1,G2)는 게이트 쓰레드(245,247)로 각기 구현된다.
도 14에서, 페브릭(300)은 서로 짜여진 다수의 쓰레드(302A,302B)를 갖는다. 쓰레드(302A)는 직물 쓰레드(cloth thread)이며 쓰레드(302B)는 FET(50,90,100,120,140) 또는 능동 디바이스(150,170,190)과 같은 능동 디바이스 쓰레드이다. 페브릭(300)의 애플리케이션은 전기적, 광학적, 기계적 응력, 열적, 화학적 동작이 필요한 임의의 애플리케이션을 포함할 수 있다.
도 15에서, 예시적으로, 쓰레드(302B)는 도 9에 도시된 타입의 압전 쓰레드이다. 전극(198,200,202)은 샘플링 디바이스(304)에 접속된다. 샘플링 기간 동안, 샘플링 디바이스(304)는 전극(198,200)의 양단 간에, 전극(198,202)의 양단 간에, 전극(200,202)의 양단 간에 전압을 접속시키며 이들을 통한 전류를 측정하여 기준 값과 비교한다. 점선은 능동 디바이스 라인(302B)의 다른 라인으로 접속을 위한 표시이다. 가령, 모든 능동 디바이스 쓰레드(302B)가 함께 샘플링될 수 있거나 개별 샘플링 기간 동안 개별적으로 샘플링될 수 있다.
도 16에서, 능동 디바이스(320)는 유연성 리본 기판(322), 층(324,326), 한 쌍의 전극(328,330), 반도체 바디(332)를 갖는다. 유연성 기판(322)은 유연성이 있거나 구부러질 수 있는 특성을 갖는 임의의 플라스틱 또는 금속성 물질로 형성될 수 있다.
FET의 경우, 기판(322)은 전기적으로 도전성이며 층(324)은 전기적으로 도전성이면서 게이트를 형성한다. 층(326)은 전기 절연체이다. 전기 도전체(328,330)는 각기 소스 및 드레인이다. 광학 능동 디바이스의 경우, 게이트 층(324)이 생략되며 층(326)은 반도체 바디(332)로 광을 투과시킬 수 있는 광 투과 도파관, 프리즘 등과 같은 광 투과 요소이다.
FET의 경우, 유연성 기판(322)은 바람직하게는 절연된 금속 박(foil), 플라스틱, 양극 처리된 알루미늄(anodized aluminum), 캡톤(kapton), 밀라(mylar), 직물(cloth), 고무 등과 같은 유연성 절연 물질이다. 층(324)은 가령, 알루미늄, 금, 크롬 등과 같은 FET 게이트로 적합한 임의의 금속이다. 층(326)은 가령 PMMA, 폴리이미드, 에폭시 등과 같은 임의의 적합한 게이트 유기 절연체 또는 실리콘 이산화물, 실리콘 질화물, 바륨 스트론튬 티타네이트 등과 같은 무기 절연체 또는 솔 겔 및 실리케이트와 같은 혼성 유기/무기 절연체이다.
광학 능동 디바이스의 경우, 유연성 기판(322)은 바람직하게는 에폭시, 폴리이미드, 폴리스티렌, 밀라, 플렉시글래스(plexiglass), PMMA 등과 같은 광 투과 물질이다. 층(326)은 바람직하게는 실리콘 이산화물, PMMA 등과 같은 절연성 광 투과 물질이다. 금속 게이트 층(326)은 바람직하게는 인듐 주석 산화물과 같은 투명한 금속이다.
FET 또는 광학 능동 디바이스 어느 경우에서든지, 반도체 층(332)은 유기 반도체 층 또는 혼성 유기/무기 반도체 층이다. 적합한 유기 반도체 물질은 가령 반도체성 소분자, 올리고머, 폴리머를 포함한다. 가령, 반도체 바디(332)는 폴리티오펜 유도체, 올리고티오펜 유도체, 펜타신과 같은 유기 반도체로 형성될 수 있다. 가령, 혼성 유기/무기 반도체는 페네틸 암모늄 주석 요오드화물일 수 있다. 전기 도전체(328,330)는 임의의 적합한 금속 또는 도전성 플라스틱일 수 있다.
이들 반도체 물질, 게이트 물질, 게이트 절연체 물질, 전기 도전체는 스핀 코팅, 용액 담금 코팅, 열적 기화, 스크린 프린팅, 압출, 전기증착, 스탬플링, 몰딩 등과 같은 임의의 적합한 프로세스에 의해서 도포될 수 있다.
본 기술 분야의 당업자에게 있어서 본 명세서에서 기술된 FET는 채널 영역 내에 도핑하지 않거나 컨택트 영역 내에 주석 또는 안티몬을 도핑하여 생성되는 가령 페네틸 암모늄 주석 요오드화물과 같은 혼성 유기/무기 반도체를 사용할 수 있음은 분명할 사실이다.
본 발명이 전술된 바람직한 실시예를 참조하여 기술되었지만, 본 발명은 이 실시예들로만 한정되는 것이 아니라, 수 많은 변경 및 수정이 첨부된 청구 범위 내에서 수행될 수 있다.

Claims (61)

  1. 능동 디바이스(active device)에 있어서,
    쓰레드(thread)와,
    상기 쓰레드를 따라 축방향으로 연장된 반도체 바디와,
    상기 쓰레드를 따라 축방향으로 연장되며 서로 떨어진 위치에서 각기 상기 반도체 바디와 전기적으로 접촉하도록 배치된 제 1 도전체 및 제 2 도전체를 포함하되,
    상기 제 1 전기 도전체와 상기 제 2 전기 도전체 간의 임피던스는 상기 쓰레드에 영향을 주는 에너지에 의해서 변화되는
    능동 디바이스.
  2. 제 1 항에 있어서,
    상기 쓰레드는 코어를 가지며,
    상기 반도체 바디는 상기 코어를 둘러싸는 층인
    능동 디바이스.
  3. 제 2 항에 있어서,
    상기 코어는 광섬유인
    능동 디바이스.
  4. 제 2 항에 있어서,
    상기 코어는 압전 재료인
    능동 디바이스.
  5. 제 2 항에 있어서,
    상기 코어와 상기 반도체 바디 사이에 배치된 절연 재료 층을 더 포함하며,
    상기 코어 및 상기 제 1 전기 도전체 및 상기 제 2 전기 도전체는 전계 효과 트랜지스터의 각기 게이트, 소스, 드레인인
    능동 디바이스.
  6. 제 1 항에 있어서,
    상기 쓰레드는 다수의 쓰레드 중 제 1 쓰레드이며,
    상기 제 1 전기 도전체 및 상기 제 2 전기 도전체는 상기 다수의 쓰레드 중 제 2 쓰레드 및 제 3 쓰레드인
    능동 디바이스.
  7. 제 6 항에 있어서,
    상기 쓰레드는 광섬유인
    능동 디바이스.
  8. 제 6 항에 있어서,
    상기 제 1 쓰레드는 전기 도전성인 코어를 포함하며,
    전기 절연 재료 층이 상기 코어 상에 배치된
    능동 디바이스.
  9. 제 8 항에 있어서,
    상기 반도체 바디는 상기 전기 절연 재료 층 상에 배치된 층인
    능동 디바이스.
  10. 제 8 항에 있어서,
    상기 다수의 쓰레드 중 제 4 쓰레드가 상기 제 1 쓰레드를 따라서 축방향으로 연장되는
    능동 디바이스.
  11. 제 10 항에 있어서,
    상기 제 4 쓰레드는 상기 제 2 쓰레드 및 상기 제 3 쓰레드 사이에 개재된 절연 재료 스페이서(spacer)인
    능동 디바이스.
  12. 제 10 항에 있어서,
    상기 제 4 쓰레드는 전기 도전성 코어 및 상기 코어 상에 배치된 전기 절연 재료 층을 포함하는
    능동 디바이스.
  13. 제 10 항에 있어서,
    다른 반도체 층이 상기 제 4 쓰레드의 전기 절연 재료 층 상에 배치된
    능동 디바이스.
  14. 제 6 항에 있어서,
    캐리어 이농도를 향상시킬 수 있으며 상기 제 1 쓰레드를 따라 축방향으로 연장된 제 1 컨택트 바디 및 제 2 컨택트 바디를 더 포함하며,
    상기 제 1 컨택트 바디는 상기 반도체 바디와 상기 제 2 쓰레드 간에서 상기 반도체 바디와 전기적으로 접촉하도록 배치되며,
    상기 제 2 컨택트 바디는 상기 반도체 바디와 상기 제 3 쓰레드 간에서 상기 반도체 바디와 전기적으로 접촉하도록 배치되는
    능동 디바이스.
  15. 제 14 항에 있어서,
    상기 제 2 쓰레드 및 상기 제 3 쓰레드는 각기 제 1 코어 및 제 2 코어를 포함하며,
    상기 제 1 컨택트 바디 및 상기 제 2 컨택트 바디는 각기 상기 제 1 코어 및 상기 제 2 코어 상에 배치되는
    능동 디바이스.
  16. 제 14 항에 있어서,
    상기 제 1 컨택트 바디 및 상기 제 2 컨택트 바디는 상기 다수의 쓰레드 중 제 4 쓰레드 및 제 5 쓰레드인
    능동 디바이스.
  17. 제 1 항에 있어서,
    상기 반도체 바디는 유기 반도체 물질을 포함하는
    능동 디바이스.
  18. 제 17 항에 있어서,
    상기 유기 물질은 반도체성 소분자, 올리고머, 폴리머로 구성된 그룹으로부터 선택되는
    능동 디바이스.
  19. 제 17 항에 있어서,
    상기 유기 물질은 펜타신, 올리고티오펜, 폴리티오펜으로 구성된 그룹으로부터 선택되는
    능동 디바이스.
  20. 제 1 항에 있어서,
    상기 반도체 바디는 혼성 유기/무기 반도체 물질을 포함하는
    능동 디바이스.
  21. 제 20 항에 있어서,
    상기 혼성 유기/무기 반도체 물질은 페네틸 암모늄 주석 요오드화물인
    능동 디바이스.
  22. 제 2 항에 있어서,
    상기 코어는 하나 이상의 필라멘트(filament)를 포함하는
    능동 디바이스.
  23. 제 22 항에 있어서,
    상기 하나 이상의 필라멘트는 전기 도전성인
    능동 디바이스.
  24. 제 1 항에 있어서,
    상기 쓰레드는 유연성이 있는
    능동 디바이스.
  25. 제 6 항에 있어서,
    상기 다수의 쓰레드는 꼬여 있는
    능동 디바이스.
  26. 제 6 항에 있어서,
    상기 다수의 쓰레드를 서로 고정시키는 수단을 더 포함하는
    능동 디바이스.
  27. 제 6 항에 있어서,
    전류 흐름은 상기 반도체 바디 및 상기 제 2 쓰레드 및 상기 제 3 쓰레드를 포함하는 경로 내에 존재하는
    능동 디바이스.
  28. 제 1 항에 있어서,
    상기 코어는 전기 도전성인
    능동 디바이스.
  29. 전계 효과 트랜지스터에 있어서,
    전기 도전성 코어를 갖는 쓰레드와,
    상기 코어를 따라 축방향으로 배치된 전기 절연층과,
    상기 코어를 따라 축방향으로 연장되며 상기 전기 절연층에 인접하여 배치된 반도체 바디와,
    상기 코어를 따라 축방향으로 연장되며 서로 떨어진 위치에서 상기 반도체 바디와 전기적으로 접촉하는 제 1 전기 도전체 및 제 2 전기 도전체를 포함하며,
    상기 제 1 전기 도전체와 상기 제 2 전기 도전체 간의 전기 임피던스는 상기 전기 도전성 코어에 인가된 에너지의 함수로서 변하는
    전계 효과 트랜지스터.
  30. 제 29 항에 있어서,
    상기 쓰레드는 다수의 쓰레드 중 제 1 쓰레드이며,
    상기 제 1 쓰레드는 그의 코어 상에 배치된 상기 전기 절연층을 갖는 게이트이며,
    상기 다수의 쓰레드 중 제 2 쓰레드 및 제 3 쓰레드는 각기 상기 제 1 전기 도전체 및 상기 제 2 전기 도전체이며,
    상기 제 2 쓰레드 및 상기 제 3 쓰레드는 각기 소스 및 드레인인
    전계 효과 트랜지스터.
  31. 제 30 항에 있어서,
    상기 다수의 쓰레드 중 적어도 하나는 유연성이 있는
    전계 효과 트랜지스터.
  32. 제 30 항에 있어서,
    상기 다수의 쓰레드는 번들(bundle)로 꼬여 있으며,
    상기 번들은 유연성이 있는
    전계 효과 트랜지스터.
  33. 제 30 항에 있어서,
    상기 반도체 바디는 유기 반도체 물질을 포함하는
    전계 효과 트랜지스터.
  34. 제 33 항에 있어서,
    상기 유기 물질은 반도체성 소분자, 올리고머, 폴리머로 구성된 그룹으로부터 선택되는
    전계 효과 트랜지스터.
  35. 제 33 항에 있어서,
    상기 유기 물질은 펜타신, 올리고티오펜, 폴리티오펜으로 구성된 그룹으로부터 선택되는
    전계 효과 트랜지스터.
  36. 제 29 항에 있어서,
    상기 반도체 바디는 혼성 유기/무기 반도체 물질을 포함하는
    전계 효과 트랜지스터.
  37. 제 36 항에 있어서,
    상기 혼성 유기/무기 반도체 물질은 페네틸 암모늄 주석 요오드화물인
    전계 효과 트랜지스터.
  38. 제 29 항에 있어서,
    상기 코어는 하나 이상의 필라멘트를 포함하는
    전계 효과 트랜지스터.
  39. 제 38 항에 있어서,
    상기 하나 이상의 필라멘트는 전기 도전성인
    전계 효과 트랜지스터.
  40. 제 30 항에 있어서,
    전류 흐름은 상기 반도체 바디, 상기 제 2 쓰레드, 상기 제 3 쓰레드를 포함하는 경로 내에 존재하는
    전계 효과 트랜지스터.
  41. 전기 회로에 있어서,
    다수의 쓰레드와,
    적어도 하나의 반도체 바디를 포함하며,
    상기 다수의 쓰레드는 두 개 이상의 전기적으로 상호접속된 능동 디바이스를 형성하는
    전기 회로.
  42. 제 41 항에 있어서,
    상기 반도체 바디는 상기 다수의 쓰레드 중 제 1 쓰레드를 따라 축방향으로 배치되며,
    상기 다수의 쓰레드 중 제 2 쓰레드 및 제 3 쓰레드는 전기적으로 도전성인
    전기 회로.
  43. 제 42 항에 있어서,
    상기 반도체 바디는 제 1 반도체 바디이며,
    제 2 반도체 바디가 상기 다수의 쓰레드 중 제 4 쓰레드를 따라 축방향으로 배치되고,
    상기 제 2 쓰레드와 상기 제 3 쓰레드 중 하나는 상기 2 개의 반도체 바디 모두와 전기적으로 접촉하는
    전기 회로.
  44. 제 42 항에 있어서,
    상기 반도체 바디는 상기 다수의 쓰레드 중 제 1 쓰레드를 따라 축방향으로 연장된 제 1 반도체 바디이며,
    제 2 반도체 바디가 상기 다수의 쓰레드 중 제 2 쓰레드를 따라 축방향으로 배치되고,
    상기 쓰레드 각각은 그의 축방향을 따라 연장된 적어도 하나의 전기 도전체를 포함하며,
    상기 제 1 쓰레드 및 상기 제 2 쓰레드는 상기 두 개 이상의 능동 디바이스를 포함하는
    전기 회로.
  45. 능동 디바이스에 있어서,
    반도체 바디와,
    서로 떨어진 위치에서 각기 상기 반도체 바디와 전기적으로 접촉하는 제 1 전극 및 제 2 전극과,
    상기 제 1 전극, 상기 제 2 전극, 상기 반도체 바디를 보유하고 있는 실질적으로 평면인 유연성 기판을 포함하는
    능동 디바이스.
  46. 제 45 항에 있어서,
    게이트 전극과 게이트 절연체를 더 포함하며,
    상기 유연성 기판이 상기 게이트 전극과 상기 게이트 절연체를 더 보유하고 있는
    능동 디바이스.
  47. 제 45 항에 있어서,
    상기 반도체 바디는 유기 반도체 물질을 포함하며,
    상기 유기 물질은 반도체성 소분자, 올리고머, 폴리머로 구성된 그룹으로부터 선택되는
    능동 디바이스.
  48. 제 45 항에 있어서,
    상기 반도체 바디는 유기 반도체 물질을 포함하며,
    상기 유기 물질은 펜타신, 올리고티오펜, 폴리티오펜으로 구성된 그룹으로부터 선택되는
    능동 디바이스.
  49. 제 45 항에 있어서,
    상기 반도체 바디는 혼성 유기/무기 반도체 물질을 포함하는
    능동 디바이스.
  50. 제 49 항에 있어서,
    상기 혼성 유기/무기 반도체 물질은 페네틸 암모늄 주석 요오드화물인
    능동 디바이스.
  51. 제 46 항에 있어서,
    상기 유연성 기판은 금속, 전기 도전성 폴리머, 전기 도전성 물질로 코팅된 폴리머로 구성된 그룹으로부터 선택되는
    능동 디바이스.
  52. 제 45 항에 있어서,
    상기 유연성 기판에 의해서 보유되는 광 투과 바디를 더 포함하는
    능동 디바이스.
  53. 제 45 항에 있어서,
    상기 유연성 기판은 광 투과 바디인
    능동 디바이스.
  54. 다수의 쓰레드를 포함하는 페브릭(fabric)에 있어서,
    상기 다수의 쓰레드는, 에너지 변화를 받을 때에 전기 임피던스 변화를 보이는 능동 디바이스를 형성하는
    페브릭.
  55. 제 54 항에 있어서,
    상기 에너지는 전기 에너지인
    페브릭.
  56. 제 54 항에 있어서,
    상기 에너지는 광 에너지인
    페브릭.
  57. 제 54 항에 있어서,
    상기 에너지는 기계적 에너지인
    페브릭.
  58. 제 54 항에 있어서,
    상기 능동 디바이스는 상기 다수의 쓰레드 중 제 1 쓰레드, 제 2 쓰레드, 제 3 쓰레드에 의해 각기 형성되는
    페브릭.
  59. 제 58 항에 있어서,
    상기 제 1 쓰레드의 축방향으로 연장되며 상기 제 2 쓰레드와 상기 제 3 쓰레드 사이에 배치된 반도체 바디를 더 포함하는
    페브릭.
  60. 제 59 항에 있어서,
    상기 능동 디바이스는 제 1 능동 디바이스이며,
    제 2 능동 디바이스는 상기 다수의 쓰레드 중 제 4 쓰레드와 제 5 쓰레드 및 상기 제 2 쓰레드와 상기 제 3 쓰레드 중 하나의 쓰레드로 형성되고,
    다른 반도체 바디가 상기 제 4 쓰레드의 축방향으로 연장된
    페브릭.
  61. 제 32 항에 있어서,
    전기 절연 물질 외장(sheath)을 더 포함하고,
    상기 번들이 상기 외장 내에 배치된
    전계 효과 트랜지스터.
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